JP3177951B2 - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタおよびその製造法に関するものである。
スタおよびその製造法に関するものである。
【０００２】
【従来の技術】従来の電界効果トランジスタの製造法
を、図面を参照して説明する。図９は、その説明のため
の模式的断面図であるが、図９に示すように半絶縁性Ｇ
ａＡｓ基板１の上に高純度のｉ型ＧａＡｓバッファ層
２、高純度のｉ型Ｉｎ0.15Ｇａ0.85Ａｓチャネル層３、
Ｓｉドープｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層４、Ｓ
ｉドープｎ型ＧａＡｓキャップ層５を順次成長させる
（図９ａ）。次にフォトレジスト６を用いてＳｉドープ
ｎ型ＧａＡｓキャップ層５を結晶エッチングし（図９
ｂ）、露出したＳｉドープｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電
子供給層４の上にＴｉ，Ｐｔ，Ａｕ（Ｔｉ／Ｐｔ／Ａ
ｕ）を順次堆積してショットキーゲート電極７を形成す
る（図９ｃ）。次にショットキー電極７の両側のＳｉド
ープｎ型ＧａＡｓキャップ層５上にＡｕＧｅ，Ｎｉ，Ａ
ｕ（ＡｕＧｅ／Ｎｉ／Ａｕ）を順次堆積してオーミック
電極８を形成し、ついで熱処理（アロイ）することによ
りオーミック合金層９を形成する（図９ｄ）。この種の
ＧａＡｓ基板上に作製される電界効果トランジスタはＨ
ＪＦＥＴ（Hetero Junction Field Effect Transistor;
ヘテロ接合電界効果トランジスタ）と呼ばれている。
このトランジスタはＳｉドープｎ型Ａｌ0.2 Ｇａ0.8 Ａ
ｓ電子供給層４から生じた電子がドナー原子とは空間的
に分離された高純度Ｉｎ0.15Ｇａ0.85Ａｓチャネル層３
に蓄積される（二次元電子ガス）ため、移動度が極めて
高いという特徴がある。
を、図面を参照して説明する。図９は、その説明のため
の模式的断面図であるが、図９に示すように半絶縁性Ｇ
ａＡｓ基板１の上に高純度のｉ型ＧａＡｓバッファ層
２、高純度のｉ型Ｉｎ0.15Ｇａ0.85Ａｓチャネル層３、
Ｓｉドープｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層４、Ｓ
ｉドープｎ型ＧａＡｓキャップ層５を順次成長させる
（図９ａ）。次にフォトレジスト６を用いてＳｉドープ
ｎ型ＧａＡｓキャップ層５を結晶エッチングし（図９
ｂ）、露出したＳｉドープｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電
子供給層４の上にＴｉ，Ｐｔ，Ａｕ（Ｔｉ／Ｐｔ／Ａ
ｕ）を順次堆積してショットキーゲート電極７を形成す
る（図９ｃ）。次にショットキー電極７の両側のＳｉド
ープｎ型ＧａＡｓキャップ層５上にＡｕＧｅ，Ｎｉ，Ａ
ｕ（ＡｕＧｅ／Ｎｉ／Ａｕ）を順次堆積してオーミック
電極８を形成し、ついで熱処理（アロイ）することによ
りオーミック合金層９を形成する（図９ｄ）。この種の
ＧａＡｓ基板上に作製される電界効果トランジスタはＨ
ＪＦＥＴ（Hetero Junction Field Effect Transistor;
ヘテロ接合電界効果トランジスタ）と呼ばれている。
このトランジスタはＳｉドープｎ型Ａｌ0.2 Ｇａ0.8 Ａ
ｓ電子供給層４から生じた電子がドナー原子とは空間的
に分離された高純度Ｉｎ0.15Ｇａ0.85Ａｓチャネル層３
に蓄積される（二次元電子ガス）ため、移動度が極めて
高いという特徴がある。
【０００３】
【発明が解決しようとする課題】図１０は電界効果トラ
ンジスタのゲート電極下の静電ポテンシャルを示す。上
に説明した従来のＧａＡｓ ＨＪＦＥＴでは、電子供給
層であるＳｉドープｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ層４の上
に直接ゲート電極を形成しているためゲート下の静電ポ
テンシャルの傾きが急峻になる。このような構造の電界
効果トランジスタは、Ｓｉドープｎ型Ａｌ0.2 Ｇａ0.8
Ａｓ電子供給層４の膜厚がエピタキシャル成長や結晶エ
ッチングなどによってウエハー面内で変動した場合、そ
の変動量が小さくても表面付近の静電ポテンシャルの傾
きが急峻なためＦＥＴのしきい値電圧の変動量が大きく
なり、その結果均一性や再現性が悪くなるという問題が
ある。本発明の目的はしきい値電圧の変動を抑制し、再
現性、均一性の優れた電界効果トランジスタおよびその
製造方法を提供することにある。
ンジスタのゲート電極下の静電ポテンシャルを示す。上
に説明した従来のＧａＡｓ ＨＪＦＥＴでは、電子供給
層であるＳｉドープｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ層４の上
に直接ゲート電極を形成しているためゲート下の静電ポ
テンシャルの傾きが急峻になる。このような構造の電界
効果トランジスタは、Ｓｉドープｎ型Ａｌ0.2 Ｇａ0.8
Ａｓ電子供給層４の膜厚がエピタキシャル成長や結晶エ
ッチングなどによってウエハー面内で変動した場合、そ
の変動量が小さくても表面付近の静電ポテンシャルの傾
きが急峻なためＦＥＴのしきい値電圧の変動量が大きく
なり、その結果均一性や再現性が悪くなるという問題が
ある。本発明の目的はしきい値電圧の変動を抑制し、再
現性、均一性の優れた電界効果トランジスタおよびその
製造方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明者らは、研究の結
果、電子供給層であるｎ型ＡｌＧａＡｓ層上にｐ型のＡ
ｌＧａＡｓ層を成長させ、その層上にゲートメタルを形
成することにより上記の問題を解決することができるこ
とを見出し、この知見に基づいて本発明を完成するに至
ったものである。
果、電子供給層であるｎ型ＡｌＧａＡｓ層上にｐ型のＡ
ｌＧａＡｓ層を成長させ、その層上にゲートメタルを形
成することにより上記の問題を解決することができるこ
とを見出し、この知見に基づいて本発明を完成するに至
ったものである。
【０００５】第１の本発明は、半導体基板上にバッファ
層１、キャリアが走行する半導体層２、および電子親和
力が半導体層２より小さくかつ電子親和力と禁制帯幅と
の和が半導体層２より大きい一の導電型半導体層３、さ
らに半導体層３と同一の材料で導電型が逆の半導体層
４、半導体層３と同一導電型の半導体層５が順次積層さ
れ、半導体層５に接してソ−スとドレインのオ−ミック
電極が、半導体層４に接してショットキ−電極が形成さ
れている電界効果トランジスタである。
層１、キャリアが走行する半導体層２、および電子親和
力が半導体層２より小さくかつ電子親和力と禁制帯幅と
の和が半導体層２より大きい一の導電型半導体層３、さ
らに半導体層３と同一の材料で導電型が逆の半導体層
４、半導体層３と同一導電型の半導体層５が順次積層さ
れ、半導体層５に接してソ−スとドレインのオ−ミック
電極が、半導体層４に接してショットキ−電極が形成さ
れている電界効果トランジスタである。
【０００６】第２の本発明は、半導体基板上にバッファ
層１、一の導電型半導体層２、半導体層２と同一の材料
で導電型が逆の半導体層３、さらに半導体層２と同一導
電型の半導体層４が順次積層され、半導体層４に接して
ソ−スとドレインのオ−ミック電極が、半導体層３に接
してショットキ−電極が形成されている電界効果トラン
ジスタである。
層１、一の導電型半導体層２、半導体層２と同一の材料
で導電型が逆の半導体層３、さらに半導体層２と同一導
電型の半導体層４が順次積層され、半導体層４に接して
ソ−スとドレインのオ−ミック電極が、半導体層３に接
してショットキ−電極が形成されている電界効果トラン
ジスタである。
【０００７】本発明の電界効果トランジスタは、上記し
たような構成をとることによって表面付近の急峻な静電
ポテンシャルの傾きが緩やかになり、エピタキシャル成
長や結晶エッチングなどによる電子供給層の膜厚変動が
あったとしても静電ポテンシャルの曲がりが緩やかな
分、しきい値電圧のシフト量は従来に比べて小さくな
り、ウエハー面内での均一性向上につながる。
たような構成をとることによって表面付近の急峻な静電
ポテンシャルの傾きが緩やかになり、エピタキシャル成
長や結晶エッチングなどによる電子供給層の膜厚変動が
あったとしても静電ポテンシャルの曲がりが緩やかな
分、しきい値電圧のシフト量は従来に比べて小さくな
り、ウエハー面内での均一性向上につながる。
【０００８】
【発明の実施の形態】上記第１の本発明に於いては、半
導体基板を半絶縁性のＧａＡｓ基板、半導体層２をｉ型
ＧａＡｓ層あるいはｉ型ＩｎＧａＡｓ層、半導体層３を
ｎ型のＡｌＧａＡｓ層、半導体層４をｐ型のＡｌＧａＡ
ｓ層、半導体層５をｎ型のＧａＡｓ層としたものが、発
明の好適な実施の形態の例である。
導体基板を半絶縁性のＧａＡｓ基板、半導体層２をｉ型
ＧａＡｓ層あるいはｉ型ＩｎＧａＡｓ層、半導体層３を
ｎ型のＡｌＧａＡｓ層、半導体層４をｐ型のＡｌＧａＡ
ｓ層、半導体層５をｎ型のＧａＡｓ層としたものが、発
明の好適な実施の形態の例である。
【０００９】他の好適な実施の形態の例としては、半導
体基板を半絶縁性のＩｎＰ基板、半導体層２をｉ型Ｉｎ
ＧａＡｓ層、半導体層３をｎ型のＩｎＡｌＡｓ層、半導
体層４をｐ型のＩｎＡｌＡｓ層、半導体層５をｎ型のＩ
ｎＧａＡｓ層としたものがある。
体基板を半絶縁性のＩｎＰ基板、半導体層２をｉ型Ｉｎ
ＧａＡｓ層、半導体層３をｎ型のＩｎＡｌＡｓ層、半導
体層４をｐ型のＩｎＡｌＡｓ層、半導体層５をｎ型のＩ
ｎＧａＡｓ層としたものがある。
【００１０】また、上記第２の本発明に於いては、半導
体基板を半絶縁性のＧａＡｓ基板、半導体層２をｎ型Ｇ
ａＡｓ層、半導体層３をｐ型のＧａＡｓ層、半導体層４
をｎ型のＧａＡｓ層としたものが、発明の好適な実施の
形態の例である。
体基板を半絶縁性のＧａＡｓ基板、半導体層２をｎ型Ｇ
ａＡｓ層、半導体層３をｐ型のＧａＡｓ層、半導体層４
をｎ型のＧａＡｓ層としたものが、発明の好適な実施の
形態の例である。
【００１１】半導体基板上にバッファ層１、半導体層
２、半導体層３、半導体層４、半導体層５を順次この順
序で積層し、半導体層５に接してソースとドレインのオ
ーミック電極を、半導体層４に接してショットキーゲー
ト電極をそれぞれ形成して上記第１の本発明の電界効果
トランジスタを製造する際に、該オーミック電極の形成
を、該電極を形成する部分の半導体層５をエッチングし
て所望の厚さを除去した後に行うことは、本発明の電界
効果トランジスタの製造方法の好ましい実施の形態であ
る。
２、半導体層３、半導体層４、半導体層５を順次この順
序で積層し、半導体層５に接してソースとドレインのオ
ーミック電極を、半導体層４に接してショットキーゲー
ト電極をそれぞれ形成して上記第１の本発明の電界効果
トランジスタを製造する際に、該オーミック電極の形成
を、該電極を形成する部分の半導体層５をエッチングし
て所望の厚さを除去した後に行うことは、本発明の電界
効果トランジスタの製造方法の好ましい実施の形態であ
る。
【００１２】また、半導体基板上にバッファ層１、半導
体層２、半導体層３、半導体層４を順次この順序で積層
し、半導体層４に接してソースとドレインのオーミック
電極を、半導体層３に接してショットキーゲート電極を
それぞれ形成して上記第２の本発明の電界効果トランジ
スタを製造する際に、該オーミック電極の形成を、該電
極を形成する部分の半導体層４をエッチングして所望の
厚さを除去した後に行うことは、本発明の電界効果トラ
ンジスタの製造方法の好ましい実施の形態である。
体層２、半導体層３、半導体層４を順次この順序で積層
し、半導体層４に接してソースとドレインのオーミック
電極を、半導体層３に接してショットキーゲート電極を
それぞれ形成して上記第２の本発明の電界効果トランジ
スタを製造する際に、該オーミック電極の形成を、該電
極を形成する部分の半導体層４をエッチングして所望の
厚さを除去した後に行うことは、本発明の電界効果トラ
ンジスタの製造方法の好ましい実施の形態である。
【００１３】このように、オーミック領域のキャップ層
をエッチングすることによって、いわゆるｐｎ接合によ
るソース抵抗の増大を回避することが可能である。
をエッチングすることによって、いわゆるｐｎ接合によ
るソース抵抗の増大を回避することが可能である。
【００１４】
【実施例】以下、実施例により本発明を具体的に示す
が、本発明はこれに限定されるものではなく、適宜本発
明の範囲内で変更できるものである。
が、本発明はこれに限定されるものではなく、適宜本発
明の範囲内で変更できるものである。
【００１５】実施例１ 本発明の電界効果トランジスタについて図を参照して説
明する。図１に示すように半絶縁性ＧａＡｓ基板１の上
に厚さ５００ｎｍの高純度のｉ型ＧａＡｓバッファ層
２、厚さ１５ｎｍの高純度Ｉｎ0.15Ｇａ0.85Ａｓチャネ
ル層３、厚さ２７ｎｍのＳｉドープ（２×１０18ｃ
ｍ-3）ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層４、厚さ２
２ｎｍのＣドープ（２×１０18ｃｍ-3）ｐ型Ａｌ0.2 Ｇ
ａ0.8 Ａｓ層５、厚さ３００ｎｍのＳｉドープ（１×１
０18ｃｍ-3）ｎ型ＧａＡｓキャップ層６をＭＯＣＶＤで
順次成長させた（図１ａ）。次にフォトレジスト７でパ
ターニングした後にＳｉドープｎ型ＧａＡｓキャップ層
６を結晶エッチングし（図１ｂ）、露出したＣドープｐ
型Ａｌ0.2 Ｇａ0.8 Ａｓ層５の上にショットキーゲート
電極８Ｔｉ／Ｐｔ／Ａｕを真空蒸着装置で形成した（図
１ｃ）。次にショットキー電極８の両側のＳｉドープｎ
型ＧａＡｓキャップ層６上にＡｕＧｅ／Ｎｉ／Ａｕから
なるオーミック電極９（ソース・ドレイン）を真空蒸着
装置で形成してから４５０℃の温度で熱処理（アロイ）
することによりオーミック合金層１０が形成されトラン
ジスタが完成した（図１ｄ）。この電界効果トランジス
タについて説明する。図２はショットキーゲート電極８
Ｔｉ／Ｐｔ／Ａｕ下の静電ポテンシャルを示したもので
ある。ｐ型Ａｌ0.2 Ｇａ0.8 Ａｓ層５をｎ型Ａｌ0.2 Ｇ
ａ0.8Ａｓ電子供給層４上に積層することにより表面付
近の急峻な静電ポテンシャルの傾きが従来の静電ポテン
シャル（図１０）よりも緩やかになる。エピタキシャル
成長や結晶エッチングなどによってＡｌ0.2 Ｇａ0.8 Ａ
ｓ層の膜厚変動Δｄが生じた場合、障壁の高さφB は一
定であるので、フェルミ準位はＥFBからＥFAに変化する
が、静電ポテンシャルの傾きが緩やかである分、フェル
ミ準位の変化量は抑制される（図２）。フェルミ準位の
変化量はしきい値電圧の変化量ΔＶｔに相当するので、
この場合、ウエハー面内での均一性が向上する。例え
ば、膜厚変動Δｄが３ｎｍのときのしきい値電圧変化量
ΔＶｔを求めると、従来例では０．４Ｖであるのに対し
て（図１１）、本実施例では０．０６Ｖに抑えられてい
る（図３）。ただし、しきい値電圧Ｖｔはシートキャリ
ア密度（２次元電子ガス濃度）が１０10ｃｍ-2のときの
ゲート電圧Ｖｇと定義した。図４，１２に従来例および
本実施例のしきい値電圧の度数分布を示す。従来はウエ
ハー面内の標準偏差が１２３ｍＶとばらつきが大きい
（図１２）。一方、本実施例のトランジスタでは４４ｍ
Ｖで均一性が向上している（図４）。
明する。図１に示すように半絶縁性ＧａＡｓ基板１の上
に厚さ５００ｎｍの高純度のｉ型ＧａＡｓバッファ層
２、厚さ１５ｎｍの高純度Ｉｎ0.15Ｇａ0.85Ａｓチャネ
ル層３、厚さ２７ｎｍのＳｉドープ（２×１０18ｃ
ｍ-3）ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層４、厚さ２
２ｎｍのＣドープ（２×１０18ｃｍ-3）ｐ型Ａｌ0.2 Ｇ
ａ0.8 Ａｓ層５、厚さ３００ｎｍのＳｉドープ（１×１
０18ｃｍ-3）ｎ型ＧａＡｓキャップ層６をＭＯＣＶＤで
順次成長させた（図１ａ）。次にフォトレジスト７でパ
ターニングした後にＳｉドープｎ型ＧａＡｓキャップ層
６を結晶エッチングし（図１ｂ）、露出したＣドープｐ
型Ａｌ0.2 Ｇａ0.8 Ａｓ層５の上にショットキーゲート
電極８Ｔｉ／Ｐｔ／Ａｕを真空蒸着装置で形成した（図
１ｃ）。次にショットキー電極８の両側のＳｉドープｎ
型ＧａＡｓキャップ層６上にＡｕＧｅ／Ｎｉ／Ａｕから
なるオーミック電極９（ソース・ドレイン）を真空蒸着
装置で形成してから４５０℃の温度で熱処理（アロイ）
することによりオーミック合金層１０が形成されトラン
ジスタが完成した（図１ｄ）。この電界効果トランジス
タについて説明する。図２はショットキーゲート電極８
Ｔｉ／Ｐｔ／Ａｕ下の静電ポテンシャルを示したもので
ある。ｐ型Ａｌ0.2 Ｇａ0.8 Ａｓ層５をｎ型Ａｌ0.2 Ｇ
ａ0.8Ａｓ電子供給層４上に積層することにより表面付
近の急峻な静電ポテンシャルの傾きが従来の静電ポテン
シャル（図１０）よりも緩やかになる。エピタキシャル
成長や結晶エッチングなどによってＡｌ0.2 Ｇａ0.8 Ａ
ｓ層の膜厚変動Δｄが生じた場合、障壁の高さφB は一
定であるので、フェルミ準位はＥFBからＥFAに変化する
が、静電ポテンシャルの傾きが緩やかである分、フェル
ミ準位の変化量は抑制される（図２）。フェルミ準位の
変化量はしきい値電圧の変化量ΔＶｔに相当するので、
この場合、ウエハー面内での均一性が向上する。例え
ば、膜厚変動Δｄが３ｎｍのときのしきい値電圧変化量
ΔＶｔを求めると、従来例では０．４Ｖであるのに対し
て（図１１）、本実施例では０．０６Ｖに抑えられてい
る（図３）。ただし、しきい値電圧Ｖｔはシートキャリ
ア密度（２次元電子ガス濃度）が１０10ｃｍ-2のときの
ゲート電圧Ｖｇと定義した。図４，１２に従来例および
本実施例のしきい値電圧の度数分布を示す。従来はウエ
ハー面内の標準偏差が１２３ｍＶとばらつきが大きい
（図１２）。一方、本実施例のトランジスタでは４４ｍ
Ｖで均一性が向上している（図４）。
【００１６】実施例２ 本発明の実施例２について図を参照して説明する。図５
に示すように半絶縁性基板１の上に厚さ５００ｎｍの高
純度のｉ型ＧａＡｓバッファ層２、厚さ１５ｎｍの高純
度Ｉｎ0.2Ｇａ0.8Ａｓチャネル層３、厚さ２７ｎｍのＣ
ドープ（２×１０18ｃｍ-3）ｐ型Ａｌ0.75Ｇａ0.25Ａｓ
電子供給層４、厚さ２２ｎｍのＳｉドープ（２×１０18
ｃｍ-3）ｎ型Ａｌ0.75Ｇａ0.25Ａｓ層５、厚さ３００ｎ
ｍのＣドープ（３×１０18ｃｍ-3）ｐ型ＧａＡｓキャッ
プ層６をＭＯＣＶＤで順次成長させた（図５ａ）。次に
図５に示すようにフォトレジスト７でパターニングした
後にＣドープｐ型ＧａＡｓキャップ層６を結晶エッチン
グし（図５ｂ）、露出したＳｉドープｎ型Ａｌ0.75Ｇａ
0.25Ａｓ層５の上にショットキーゲート電極８Ｔｉ／Ｐ
ｔ／Ａｕを真空蒸着装置で形成した（図５ｃ）。次に、
ショットキー電極８の両側のＣドープｐ型ＧａＡｓ層６
上にＡｕＺｎ／Ｎｉ／Ａｕからなるオーミック電極９
（ソース・ドレイン）を真空蒸着装置で形成してから５
００℃の温度で熱処理（アロイ）することによりオーミ
ック合金層１０が形成されトランジスタが完成した（図
５ｄ）。
に示すように半絶縁性基板１の上に厚さ５００ｎｍの高
純度のｉ型ＧａＡｓバッファ層２、厚さ１５ｎｍの高純
度Ｉｎ0.2Ｇａ0.8Ａｓチャネル層３、厚さ２７ｎｍのＣ
ドープ（２×１０18ｃｍ-3）ｐ型Ａｌ0.75Ｇａ0.25Ａｓ
電子供給層４、厚さ２２ｎｍのＳｉドープ（２×１０18
ｃｍ-3）ｎ型Ａｌ0.75Ｇａ0.25Ａｓ層５、厚さ３００ｎ
ｍのＣドープ（３×１０18ｃｍ-3）ｐ型ＧａＡｓキャッ
プ層６をＭＯＣＶＤで順次成長させた（図５ａ）。次に
図５に示すようにフォトレジスト７でパターニングした
後にＣドープｐ型ＧａＡｓキャップ層６を結晶エッチン
グし（図５ｂ）、露出したＳｉドープｎ型Ａｌ0.75Ｇａ
0.25Ａｓ層５の上にショットキーゲート電極８Ｔｉ／Ｐ
ｔ／Ａｕを真空蒸着装置で形成した（図５ｃ）。次に、
ショットキー電極８の両側のＣドープｐ型ＧａＡｓ層６
上にＡｕＺｎ／Ｎｉ／Ａｕからなるオーミック電極９
（ソース・ドレイン）を真空蒸着装置で形成してから５
００℃の温度で熱処理（アロイ）することによりオーミ
ック合金層１０が形成されトランジスタが完成した（図
５ｄ）。
【００１７】実施例３ 本発明の実施例３について図を参照して説明する。図６
に示すように半絶縁性基板１の上に厚さ５００ｎｍの高
純度のｉ型ＧａＡｓバッファ層２、厚さ１５ｎｍの高純
度Ｉｎ0.15Ｇａ0.85Ａｓチャネル層３、厚さ２７ｎｍの
Ｓｉドープ（２×１０18ｃｍ-3）ｎ型Ａｌ0.2 Ｇａ0.8
Ａｓ電子供給層４、厚さ２２ｎｍのＣドープ（２×１０
18ｃｍ-3）ｐ型Ａｌ0.2 Ｇａ0.8 Ａｓ層５、厚さ３００
ｎｍのＳｉドープ（１×１０18ｃｍ-3）ｎ型ＧａＡｓキ
ャップ層６をＭＯＣＶＤで順次成長させた（図６ａ）。
次に図６に示すようにフォトレジスト７でゲートをパタ
ーニングした後にＳｉドープｎ型ＧａＡｓキャップ層６
を結晶エッチングし（図６ｂ）、露出したＣドープｐ型
Ａｌ0.2 Ｇａ0.8 Ａｓ層５の上にショットキーゲート電
極８Ｔｉ／Ｐｔ／Ａｕを真空蒸着装置で形成した（図６
ｃ）。次にフォトレジスト９でパターニングし、オーミ
ック領域のｎ型ＧａＡｓキャップ層６をエッチングした
後（図６ｃ）、ショットキー電極８の両側の露出したＣ
ドープｐ型Ａｌ0.2 Ｇａ0.8 Ａｓ層５上にＡｕＧｅ／Ｎ
ｉ／Ａｕからなるオーミック電極１０（ソース・ドレイ
ン）を真空蒸着装置で形成してから４５０℃の温度で熱
処理（アロイ）することによりオーミック合金層１１が
形成されトランジスタが完成した（図６ｄ）。なお、本
実施例ではｎ型ＧａＡｓキャップ層６をすべてエッチン
グしているが、熱処理（アロイ）でＩｎ0.15Ｇａ0.85Ａ
ｓチャネル層３の下まで合金化が可能であればｎ型Ｇａ
Ａｓキャップ層６をエッチングしなくてもよい。
に示すように半絶縁性基板１の上に厚さ５００ｎｍの高
純度のｉ型ＧａＡｓバッファ層２、厚さ１５ｎｍの高純
度Ｉｎ0.15Ｇａ0.85Ａｓチャネル層３、厚さ２７ｎｍの
Ｓｉドープ（２×１０18ｃｍ-3）ｎ型Ａｌ0.2 Ｇａ0.8
Ａｓ電子供給層４、厚さ２２ｎｍのＣドープ（２×１０
18ｃｍ-3）ｐ型Ａｌ0.2 Ｇａ0.8 Ａｓ層５、厚さ３００
ｎｍのＳｉドープ（１×１０18ｃｍ-3）ｎ型ＧａＡｓキ
ャップ層６をＭＯＣＶＤで順次成長させた（図６ａ）。
次に図６に示すようにフォトレジスト７でゲートをパタ
ーニングした後にＳｉドープｎ型ＧａＡｓキャップ層６
を結晶エッチングし（図６ｂ）、露出したＣドープｐ型
Ａｌ0.2 Ｇａ0.8 Ａｓ層５の上にショットキーゲート電
極８Ｔｉ／Ｐｔ／Ａｕを真空蒸着装置で形成した（図６
ｃ）。次にフォトレジスト９でパターニングし、オーミ
ック領域のｎ型ＧａＡｓキャップ層６をエッチングした
後（図６ｃ）、ショットキー電極８の両側の露出したＣ
ドープｐ型Ａｌ0.2 Ｇａ0.8 Ａｓ層５上にＡｕＧｅ／Ｎ
ｉ／Ａｕからなるオーミック電極１０（ソース・ドレイ
ン）を真空蒸着装置で形成してから４５０℃の温度で熱
処理（アロイ）することによりオーミック合金層１１が
形成されトランジスタが完成した（図６ｄ）。なお、本
実施例ではｎ型ＧａＡｓキャップ層６をすべてエッチン
グしているが、熱処理（アロイ）でＩｎ0.15Ｇａ0.85Ａ
ｓチャネル層３の下まで合金化が可能であればｎ型Ｇａ
Ａｓキャップ層６をエッチングしなくてもよい。
【００１８】実施例４ 本発明の実施例４について図を参照して説明する。図７
に示すように半絶縁性ＧａＡｓ基板１の上に厚さ５００
ｎｍの高純度のｉ型ＧａＡｓバッファ層２、厚さ１０ｎ
ｍのＳｉドープ（２×１０18ｃｍ-3）ｎ型ＧａＡｓチャ
ネル層３、厚さ１０ｎｍのＣドープ（２×１０18ｃ
ｍ-3）ｐ型ＧａＡｓ層４、厚さ３００ｎｍのＳｉドープ
（１×１０18ｃｍ-3）ｎ型ＧａＡｓキャップ層５をＭＯ
ＣＶＤで順次成長させた（図７ａ）。次に図７に示すよ
うにフォトレジスト６でパターニングした後に、Ｓｉド
ープｎ型ＧａＡｓキャップ層５を結晶エッチングし（図
７ｂ）、露出したＣドープｐ型ＧａＡｓ層４に接してシ
ョットキーゲート電極７Ｔｉ／Ｐｔ／Ａｕを真空蒸着装
置で形成した（図７ｃ）。次に、ショットキー電極７の
両側のＳｉドープｎ型ＧａＡｓ層５に接してＡｕＧｅ／
Ｎｉ／Ａｕからなるオーミック電極８（ソース・ドレイ
ン）を真空蒸着装置で形成してから４５０℃の温度で熱
処理（アロイ）することによりオーミック合金層９が形
成されトランジスタが完成した（図７ｄ）。
に示すように半絶縁性ＧａＡｓ基板１の上に厚さ５００
ｎｍの高純度のｉ型ＧａＡｓバッファ層２、厚さ１０ｎ
ｍのＳｉドープ（２×１０18ｃｍ-3）ｎ型ＧａＡｓチャ
ネル層３、厚さ１０ｎｍのＣドープ（２×１０18ｃ
ｍ-3）ｐ型ＧａＡｓ層４、厚さ３００ｎｍのＳｉドープ
（１×１０18ｃｍ-3）ｎ型ＧａＡｓキャップ層５をＭＯ
ＣＶＤで順次成長させた（図７ａ）。次に図７に示すよ
うにフォトレジスト６でパターニングした後に、Ｓｉド
ープｎ型ＧａＡｓキャップ層５を結晶エッチングし（図
７ｂ）、露出したＣドープｐ型ＧａＡｓ層４に接してシ
ョットキーゲート電極７Ｔｉ／Ｐｔ／Ａｕを真空蒸着装
置で形成した（図７ｃ）。次に、ショットキー電極７の
両側のＳｉドープｎ型ＧａＡｓ層５に接してＡｕＧｅ／
Ｎｉ／Ａｕからなるオーミック電極８（ソース・ドレイ
ン）を真空蒸着装置で形成してから４５０℃の温度で熱
処理（アロイ）することによりオーミック合金層９が形
成されトランジスタが完成した（図７ｄ）。
【００１９】実施例５ 本発明の実施例５について図を参照して説明する。図８
に示すように半絶縁性ＩｎＰ基板１上に厚さ２５０ｎｍ
の高純度のＩｎ0.52Ａｌ0.48Ａｓバッファ層２、厚さ８
０ｎｍの高純度Ｉｎ0.53Ｇａ0.47Ａｓチャネル層３、厚
さ１２ｎｍのＳｉドープ（４×１０18ｃｍ-3）ｎ型Ｉｎ
0.52Ａｌ0.48Ａｓ電子供給層４、厚さ１０ｎｍのＣドー
プ（４×１０18ｃｍ-3）ｐ型Ｉｎ0.52Ａｌ0.48Ａｓ層
５、厚さ３００ｎｍのＳｉドープ（３×１０18ｃｍ-3）
ｎ型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層６をＭＢＥで順次
成長させた（図８ａ）。次にフォトレジスト７でゲート
をパターニングした後にＳｉドープｎ型Ｉｎ0.53Ｇａ
0.47Ａｓキャップ層６を結晶エッチングし（図８ｂ）、
露出したＣドープｐ型Ｉｎ0.52Ａｌ0.48Ａｓ層５の上に
ショットキーゲート電極８Ａｌを真空蒸着装置で形成し
た（図８ｃ）。次にショットキー電極８の両側のＳｉド
ープｎ型Ｉｎ0.53Ｇａ0.47Ａｓ上にＡｕＧｅ／Ａｕから
なるオーミック電極９（ソース・ドレイン）を真空蒸着
装置で形成してから３５０℃の温度で熱処理（アロイ）
することによりオーミック合金層１０が形成されトラン
ジスタが完成した（図８ｄ）。
に示すように半絶縁性ＩｎＰ基板１上に厚さ２５０ｎｍ
の高純度のＩｎ0.52Ａｌ0.48Ａｓバッファ層２、厚さ８
０ｎｍの高純度Ｉｎ0.53Ｇａ0.47Ａｓチャネル層３、厚
さ１２ｎｍのＳｉドープ（４×１０18ｃｍ-3）ｎ型Ｉｎ
0.52Ａｌ0.48Ａｓ電子供給層４、厚さ１０ｎｍのＣドー
プ（４×１０18ｃｍ-3）ｐ型Ｉｎ0.52Ａｌ0.48Ａｓ層
５、厚さ３００ｎｍのＳｉドープ（３×１０18ｃｍ-3）
ｎ型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層６をＭＢＥで順次
成長させた（図８ａ）。次にフォトレジスト７でゲート
をパターニングした後にＳｉドープｎ型Ｉｎ0.53Ｇａ
0.47Ａｓキャップ層６を結晶エッチングし（図８ｂ）、
露出したＣドープｐ型Ｉｎ0.52Ａｌ0.48Ａｓ層５の上に
ショットキーゲート電極８Ａｌを真空蒸着装置で形成し
た（図８ｃ）。次にショットキー電極８の両側のＳｉド
ープｎ型Ｉｎ0.53Ｇａ0.47Ａｓ上にＡｕＧｅ／Ａｕから
なるオーミック電極９（ソース・ドレイン）を真空蒸着
装置で形成してから３５０℃の温度で熱処理（アロイ）
することによりオーミック合金層１０が形成されトラン
ジスタが完成した（図８ｄ）。
【００２０】以上、実施例をもって本発明を詳細に説明
したが、本発明はこの実施例に示された材料および製造
方法に限定されるものではない。
したが、本発明はこの実施例に示された材料および製造
方法に限定されるものではない。
【００２１】
【発明の効果】以上説明したとおり、本発明によればゲ
ート電極下の急峻な静電ポテンシャルの傾きを緩やかに
し、エピタキシャル成長や結晶エッチングなどによる膜
厚変動があったとしても静電ポテンシャルの曲がりが緩
やかな分、しきい値電圧のシフト量は従来に比べて小さ
くなり、ウエハー面内での均一性向上につながる。ま
た、オーミック領域のキャップ層をエッチングすること
によってｐｎ接合によるソース抵抗の増大を回避するこ
とが可能である。
ート電極下の急峻な静電ポテンシャルの傾きを緩やかに
し、エピタキシャル成長や結晶エッチングなどによる膜
厚変動があったとしても静電ポテンシャルの曲がりが緩
やかな分、しきい値電圧のシフト量は従来に比べて小さ
くなり、ウエハー面内での均一性向上につながる。ま
た、オーミック領域のキャップ層をエッチングすること
によってｐｎ接合によるソース抵抗の増大を回避するこ
とが可能である。
【図１】本発明の実施例１の電界効果トランジスタをそ
の製造工程順に示す模式的断面図であって、（ａ）はキ
ャップ層６までを積層したところ、（ｂ）はフォトレジ
スト７でパターニングした後にキャップ層６をエッチン
グしたところ、（ｃ）は露出したｐ型ＡｌＧａＡｓ層５
上にショットキーゲート電極８を形成したところ、
（ｄ）はキャップ層６上にオーミック電極９を形成し、
更に熱処理によりオーミック合金層を形成したところを
示す。
の製造工程順に示す模式的断面図であって、（ａ）はキ
ャップ層６までを積層したところ、（ｂ）はフォトレジ
スト７でパターニングした後にキャップ層６をエッチン
グしたところ、（ｃ）は露出したｐ型ＡｌＧａＡｓ層５
上にショットキーゲート電極８を形成したところ、
（ｄ）はキャップ層６上にオーミック電極９を形成し、
更に熱処理によりオーミック合金層を形成したところを
示す。
【図２】本発明の電界効果トランジスタのゲート電極下
の静電ポテンシャルを示す。
の静電ポテンシャルを示す。
【図３】本発明の電界効果トランジスタのシートキャリ
ア密度とゲート電圧の関係を示すグラフ。
ア密度とゲート電圧の関係を示すグラフ。
【図４】本発明の電界効果トランジスタのしきい値電圧
の度数分布を示すグラフ。
の度数分布を示すグラフ。
【図５】本発明の実施例２の電界効果トランジスタをそ
の製造工程順に示す模式的断面図であって、（ａ）ない
し（ｄ）はそれぞれ図１に於ける各工程に対応する。
の製造工程順に示す模式的断面図であって、（ａ）ない
し（ｄ）はそれぞれ図１に於ける各工程に対応する。
【図６】本発明の実施例３の電界効果トランジスタをそ
の製造工程順に示す模式的断面図であって、（ａ）、
（ｂ）、（ｄ）はそれぞれ図１に於ける各工程に対応
し、（ｃ）はフォトレジスト９でパターニングした後に
キャップ層６をエッチングしたところを示す。
の製造工程順に示す模式的断面図であって、（ａ）、
（ｂ）、（ｄ）はそれぞれ図１に於ける各工程に対応
し、（ｃ）はフォトレジスト９でパターニングした後に
キャップ層６をエッチングしたところを示す。
【図７】本発明の実施例４の電界効果トランジスタをそ
の製造工程順に示す模式的断面図であって、（ａ）ない
し（ｄ）はそれぞれ図１に於ける各工程に対応する。
の製造工程順に示す模式的断面図であって、（ａ）ない
し（ｄ）はそれぞれ図１に於ける各工程に対応する。
【図８】本発明の実施例５の電界効果トランジスタをそ
の製造工程順に示す模式的断面図であって、（ａ）ない
し（ｄ）はそれぞれ図１に於ける各工程に対応する。
の製造工程順に示す模式的断面図であって、（ａ）ない
し（ｄ）はそれぞれ図１に於ける各工程に対応する。
【図９】従来の電界効果トランジスタの製造工程を示す
模式的断面図で、（ａ）ないし（ｄ）はそれぞれ図１に
於ける各工程に対応する。
模式的断面図で、（ａ）ないし（ｄ）はそれぞれ図１に
於ける各工程に対応する。
【図１０】従来の電界効果トランジスタのゲート電極下
の静電ポテンシャルを示す。
の静電ポテンシャルを示す。
【図１１】従来の電界効果トランジスタのシートキャリ
ア密度とゲート電圧の関係を示すグラフ。
ア密度とゲート電圧の関係を示すグラフ。
【図１２】従来の電界効果トランジスタのしきい値電圧
の度数分布を示すグラフ。
の度数分布を示すグラフ。
フロントページの続き (56)参考文献 特開 平６−188274（ＪＰ，Ａ) 特開 平７−176521（ＪＰ，Ａ) 特開 平６−302625（ＪＰ，Ａ) 特開 平５−166845（ＪＰ，Ａ) 特開 平８−191144（ＪＰ，Ａ) 特開 平８−250517（ＪＰ，Ａ) 特開 平10−116840（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/338 H01L 29/812 H01L 29/872
Claims (7)
- 【請求項１】 半導体基板上にバッファ層１、キャリア
が走行する半導体層２、および電子親和力が半導体層２
より小さくかつ電子親和力と禁制帯幅との和が半導体層
２より大きい一の導電型半導体層３、さらに半導体層３
と同一の材料で導電型が逆の半導体層４、半導体層３と
同一導電型の半導体層５が順次積層され、半導体層５に
接してソ−スとドレインのオ−ミック電極が、半導体層
４に接してショットキ−電極が形成されていることを特
徴とする電界効果トランジスタ。 - 【請求項２】 半導体基板上にバッファ層１、一の導電
型半導体層２、半導体層２と同一の材料で導電型が逆の
半導体層３、さらに半導体層２と同一導電型の半導体層
４が順次積層され、半導体層４に接してソ−スとドレイ
ンのオ−ミック電極が、半導体層３に接してショットキ
−電極が形成されていることを特徴とする電界効果トラ
ンジスタ。 - 【請求項３】 半導体基板を半絶縁性のＧａＡｓ基板、
半導体層２をｉ型ＧａＡｓ層あるいはｉ型ＩｎＧａＡｓ
層、半導体層３をｎ型のＡｌＧａＡｓ層、半導体層４を
ｐ型のＡｌＧａＡｓ層、半導体層５をｎ型のＧａＡｓ層
とした、請求項１に記載の電界効果トランジスタ。 - 【請求項４】 半導体基板を半絶縁性のＧａＡｓ基板、
半導体層２をｎ型ＧａＡｓ層、半導体層３をｐ型のＧａ
Ａｓ層、半導体層４をｎ型のＧａＡｓ層とした、請求項
２に記載の電界効果トランジスタ。 - 【請求項５】 半導体基板上にバッファ層１、半導体層
２、半導体層３、半導体層４、半導体層５を順次この順
序で積層し、半導体層５に接してソースとドレインのオ
ーミック電極を、半導体層４に接してショットキーゲー
ト電極をそれぞれ形成して請求項１に記載する電界効果
トランジスタを製造する方法であって、上記オーミック
電極の形成を、該電極を形成する部分の半導体層５をエ
ッチングして所望の厚さを除去した後に行うことを特徴
とする電界効果トランジスタの製造方法。 - 【請求項６】 半導体基板上にバッファ層１、半導体層
２、半導体層３、半導体層４を順次この順序で積層し、
半導体層４に接してソースとドレインのオーミック電極
を、半導体層３に接してショットキーゲート電極をそれ
ぞれ形成して請求項２に記載する電界効果トランジスタ
を製造する方法であって、上記オーミック電極の形成
を、該電極を形成する部分の半導体層４をエッチングし
て所望の厚さを除去した後に行うことを特徴とする電界
効果トランジスタの製造方法。 - 【請求項７】 半導体基板を半絶縁性のＩｎＰ基板、半
導体層２をｉ型ＩｎＧａＡｓ層、半導体層３をｎ型のＩ
ｎＡｌＡｓ層、半導体層４をｐ型のＩｎＡｌＡｓ層、半
導体層５をｎ型のＩｎＧａＡｓ層とした、請求項１に記
載の電界効果トランジスタ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26430097A JP3177951B2 (ja) | 1997-09-29 | 1997-09-29 | 電界効果トランジスタおよびその製造方法 |
| US09/150,775 US5949096A (en) | 1997-09-29 | 1998-09-10 | Field effect transistor with stabilized threshold voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26430097A JP3177951B2 (ja) | 1997-09-29 | 1997-09-29 | 電界効果トランジスタおよびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11103046A JPH11103046A (ja) | 1999-04-13 |
| JP3177951B2 true JP3177951B2 (ja) | 2001-06-18 |
Family
ID=17401267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26430097A Expired - Fee Related JP3177951B2 (ja) | 1997-09-29 | 1997-09-29 | 電界効果トランジスタおよびその製造方法 |
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| Country | Link |
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| JP (1) | JP3177951B2 (ja) |
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| US6528405B1 (en) * | 2000-02-18 | 2003-03-04 | Motorola, Inc. | Enhancement mode RF device and fabrication method |
| JP3381787B2 (ja) * | 2000-02-28 | 2003-03-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100450740B1 (ko) * | 2001-10-26 | 2004-10-01 | 학교법인 포항공과대학교 | 헤테로접합형 전계효과 트랜지스터 소자의 제조방법 |
| US6969900B2 (en) * | 2003-03-17 | 2005-11-29 | National Cheng Kung University | Semiconductor diode capable of detecting hydrogen at high temperatures |
| JP2005340417A (ja) * | 2004-05-26 | 2005-12-08 | Mitsubishi Electric Corp | ヘテロ接合電界効果型半導体装置 |
| JP4744109B2 (ja) * | 2004-07-20 | 2011-08-10 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| JP2007165446A (ja) * | 2005-12-12 | 2007-06-28 | Oki Electric Ind Co Ltd | 半導体素子のオーミックコンタクト構造 |
| JP5073968B2 (ja) | 2006-05-31 | 2012-11-14 | 住友化学株式会社 | 化合物半導体エピタキシャル基板およびその製造方法 |
| US20080054300A1 (en) * | 2006-06-30 | 2008-03-06 | Philip Gene Nikkel | Body contact structure and method for the reduction of drain lag and gate lag in field effect transistors |
| JP5311765B2 (ja) * | 2006-09-15 | 2013-10-09 | 住友化学株式会社 | 半導体エピタキシャル結晶基板およびその製造方法 |
| FR2914500B1 (fr) * | 2007-03-30 | 2009-11-20 | Picogiga Internat | Dispositif electronique a contact ohmique ameliore |
| CN102315261B (zh) * | 2010-07-06 | 2015-07-01 | 西安能讯微电子有限公司 | 半导体器件及其制造方法 |
| TWI420664B (zh) * | 2010-07-27 | 2013-12-21 | Univ Nat Chiao Tung | 增強式高電子移動率電晶體及其製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436468A (en) * | 1992-03-17 | 1995-07-25 | Fujitsu Limited | Ordered mixed crystal semiconductor superlattice device |
| US5250826A (en) * | 1992-09-23 | 1993-10-05 | Rockwell International Corporation | Planar HBT-FET Device |
| KR960006081A (ko) * | 1994-07-13 | 1996-02-23 | 가나이 쓰토무 | 반도체 장치 |
| JP3116731B2 (ja) * | 1994-07-25 | 2000-12-11 | 株式会社日立製作所 | 格子不整合系積層結晶構造およびそれを用いた半導体装置 |
| US5679963A (en) * | 1995-12-05 | 1997-10-21 | Sandia Corporation | Semiconductor tunnel junction with enhancement layer |
| US5789771A (en) * | 1996-12-11 | 1998-08-04 | National Science Council Of Republic Of China | Camel-gate field-effect transistor with multiple modulation-doped channels |
-
1997
- 1997-09-29 JP JP26430097A patent/JP3177951B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-10 US US09/150,775 patent/US5949096A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5949096A (en) | 1999-09-07 |
| JPH11103046A (ja) | 1999-04-13 |
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