[go: up one dir, main page]

KR101319358B1 - 다층 배선 기판 및 그 제조 방법 - Google Patents

다층 배선 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR101319358B1
KR101319358B1 KR1020120155916A KR20120155916A KR101319358B1 KR 101319358 B1 KR101319358 B1 KR 101319358B1 KR 1020120155916 A KR1020120155916 A KR 1020120155916A KR 20120155916 A KR20120155916 A KR 20120155916A KR 101319358 B1 KR101319358 B1 KR 101319358B1
Authority
KR
South Korea
Prior art keywords
insulating layer
wiring board
multilayer wiring
reinforcing member
manufacturing
Prior art date
Application number
KR1020120155916A
Other languages
English (en)
Other versions
KR20130018215A (ko
Inventor
준이치 나카무라
유지 고바야시
미키오 야마기와
Original Assignee
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
Publication of KR20130018215A publication Critical patent/KR20130018215A/ko
Application granted granted Critical
Publication of KR101319358B1 publication Critical patent/KR101319358B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/0366—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement reinforced, e.g. by fibres, fabrics
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/036—Multilayers with layers of different types
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • H05K3/4655—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern by using a laminate characterized by the insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/0152—Temporary metallic carrier, e.g. for transferring material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1536—Temporarily stacked PCBs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

적층하여 구성된 다층 배선 기판에 있어서, 배선층(105, 108, 110) 및 절연층(104, 106, 107)의 복수층을 형성하고, 적층된 복수의 절연층(104, 106, 107)에 있어서, 적층 방향에서 적층 중심에 설치된 절연층(106)은 보강 부재를 포함하는 보강 부재를 갖는 절연층으로 구성되어 이루어진다.

Description

다층 배선 기판 및 그 제조 방법{MULTILAYERED WIRING BOARD AND METHOD FOR FABRICATING THE SAME}
본 발명은 다층 배선 기판 및 그 제조 방법에 관한 것으로 특히 휘어짐을 방지하는 보강 수단을 설치한 다층 배선 기판 및 그 제조 방법에 관한 것이다.
현재, 반도체 칩 등의 반도체 장치를 사용하는 전자 장치의 고성능화 및 소형화가 진척되어 왔고, 또한 이에 따라서 반도체 장치는 고밀도로 구성되며, 다핀화(multipins formation) 및 소형화가 달성되어 왔다. 이러한 방식으로 다핀화 및 소형화로 구성된 반도체 장치를 실장할 수 있는 기판으로서는, 빌드업법(build-up method)을 이용한 다층 배선 기판이 제공될 수 있다.
이러한 종류의 다층 배선 기판은 유리 모직물 동(copper)도금 적층판 등의 보강 부재를 코어층(core layer)으로 하고, 이 양쪽면에는 절연층과 배선층이 교대로 설치되는 구조로 구성된다. 상기 구조의 다층 배선 기판의 배선층은 미세하게 형성될 수 있으므로, 고밀도로 구성된 반도체 장치가 실장될 수 있다.
그러나, 다층 배선 기판은 그 내측에 코어층을 포함하므로, 코어층에 형성된 관통홀의 미세화가 곤란하여 다층 배선 기판 전체의 고밀도화가 달성될 수 없다는 문제점이 있다. 또한, 코어층을 설치함으로써 필연적으로 다층 배선 기판이 두꺼워져서 전자 장치의 미세화를 방해한다는 문제점도 또한 있다. 따라서, 최근에는, 빌드업법을 이용하는 다층 배선 기판에 있어서, 코어층이 설치되지 않은 다층 배선 기판의 개발이 수행되었다(특허 문헌 1 참조).
도 1은 종래의 코어층을 설치하지 않은 다층 배선 기판(10)을 반도체 패키지로서 사용한 예를 나타낸다. 도면에 나타낸 예는 다층 배선 기판(10)의 상부에 반도체 소자(13)를 탑재하고 그 하부에는 땜납 볼(14)을 배치한 구조로 구성된다. 도면으로 나타낸 바와 같이, 코어층을 형성하지 않고도 다층 배선 기판(10)의 박형화를 달성할 수 있다.
국제 공개 제 WO2003/039219호의 팜플렛
그러나, 보강 부재로서 기능하는 코어층을 단순하게 제거하면, 수지로 이루어진 절연층과 금속으로 이루어진 배선층의 열팽창 차이에 기인하여 다층 배선 기판에 휘어짐이 발생된다는 문제점이 있다. 휘어짐이 발생하는 경우, 실장 단계에서 반도체 장치 등을 다층 배선 기판에 적절하게 실장할 수 없어 실장 신뢰성이 저하된다. 또한, 다층 배선 기판의 내측에 있어서 배선층의 층간 접속을 확실하게 행할 수 없을 뿐만 아니라 다층 배선 기판의 신뢰성이 저하된다는 우려가 있다.
따라서, 도 1에 나타낸 바와 같이, 다층 배선 기판(10)의 반도체 소자(13)를 탑재한 영역에 개구부(12)를 설치한 보강판(11)을 배치하여, 보강판(11)에 의해 다층 배선 기판(10)을 보강하는 구조가 또한 제안된다. 그러나, 이 구조의 다층 배선 기판(10)에 따르면, 부품의 수가 증가할 뿐만 아니라 다층 배선 기판(10)이 보강판(11)의 두께만큼 두꺼워진다.
본 발명은 상기한 점을 고려하여 수행되었고, 본 발명의 목적은 박형화를 달성함과 동시에 휘어짐의 발생을 억제할 수 있는 다층 배선 기판을 제공하는 것이다.
상기 문제점을 해결하기 위해서는, 본 발명에 따르면, 배선층, 및 절연층을 포함하는 다층 배선 기판으로서, 배선층과 절연층을 적층하여 복수의 층을 형성하고, 적층된 복수의 절연층의 일부는 보강 부재를 포함하는 절연층인 다층 배선 기판을 제공한다.
본 발명에 따르면, 보강 부재에 의해 강도를 증가시킨 보강 부재를 포함하는 절연층이 다층 배선 기판에 개재되므로, 다층 배선 기판에 발생하는 휘어짐을 억제할 수 있다.
또한, 보강 부재를 갖는 절연층은 다른 절연층의 재료와 동일한 재료에 보강 부재를 혼합한 구조로 구성되므로, 보강 부재를 포함하는 절연층을 다른 절연층에 동등하게 형성하여 가공할 수 있다. 따라서, 보강 부재를 별도로 설치하지 않고도 다층 배선 기판을 구성하는 절연층의 일부가 보강 부재로서 기능하게 하여, 다층 배선 기판의 박형화를 달성함과 동시에 휘어짐의 발생을 억제할 수 있다.
또한, 본 발명에서는, 보강 부재를 포함하는 절연층으로는 수지를 함침(含浸)한 직포(woven cloth) 또는 부직포(nonwoven cloth)가 될 수 있다.
또한, 본 발명에서는, 절연층이 수지로 형성될 수 있다.
또한, 본 발명에서는, 보강 부재를 포함하는 절연층이 보강 부재와 혼합된 수지가 될 수 있다.
또한, 본 발명에서는, 적층된 복수의 절연층이 보강 부재를 포함하는 적층된 절연층이라면, 휘어짐 발생의 억제 효과는 더 증가한다.
또한, 상기의 문제점을 해결하기 위해서, 본 발명에 따르면, 수지를 사용하여 지지 기판상에 배선과 절연층을 반복적으로 형성하는 단계, 및 지지 기판을 제거하는 단계를 포함하는 다층 배선 기판의 제조 방법으로서, 절연층을 형성하는 단계 내의 절연층의 일부를 형성하는 단계에서, 보강 부재를 포함하는 수지에 의해 절연층을 형성하는 다층 배선 기판의 제조 방법이 제공된다.
본 발명에 따르면, 일부의 절연층을 형성하는 단계에서는, 단순하게 절연층 재료를 보강 부재를 포함하는 수지로 변경함으로써, 보강 부재로서 기능하는 절연층이 적층 중심에 형성될 수 있다. 이러한 방식으로, 적층 단계를 변경하지 않고도 단지 재료(수지)만을 변경할 수 있으므로, 보강 부재를 포함하는 수지층이 적층 중심에 형성되는 경우에도 제조 단계는 복잡해지지 않는다.
또한, 본 발명에서는, 절연층은 빌드업 수지(build-up resin)로 이루어질 수 있다.
또한, 본 발명이 2매의 지지 기판의 함께 접합하는 단계, 및 절연층과 배선이 각각 형성된 2매의 지지 기판을 분리하는 단계를 더 포함한다면, 다층 배선 기판의 제조 효율은 향상된다.
또한 본 발명이 2매의 지지 기판을 유지하는 유지 기판 제 1 면과 제 2 면에 2매의 지지 기판을 각각 접합하는 단계, 및 유지 기판으로부터 절연층 및 배선이 각각 형성된 2매의 지지 기판을 분리하는 단계를 더 포함한다면, 다층 배선 기판의 제조 효율은 향상된다.
또한, 본 발명에서는, 다층 배선 기판에 반도체 칩을 실장하는 단계를 더 포함할 수 있다.
또한, 본 발명에서는, 반도체 칩을 실장하는 단계 후에 지지 기판을 제거하는 단계를 수행할 수도 있다.
본 발명에 따르면, 다층 배선 기판의 박형화를 달성함과 동시에 휘어짐 발생을 억제시킬 수 있다.
도 1은 종래예에 따른 다층 배선 기판을 나타내는 사시도.
도 2는 본 발명의 실시예에 따른 다층 배선 기판을 나타내는 단면도.
도 3의 (a) 내지 (e)는 본 발명의 실시예에 따른 다층 배선 기판의 제조 방법을 제조 순서에 따라 설명하여 도시하는 도면.
도 4는 다층 배선 기판의 총 두께와 휨량 사이의 관계를 나타내는 도면.
도 5의 (a) 내지 (c)는 도 4에 나타낸 각 다층 배선 기판의 다층 구조를 도시하는 도면.
도 6의 (a) 내지 (e)는 다층 배선 기판의 다층 구조의 각종 변형예를 도시하는 도면.
도 7의 (a) 및 (b)는 도 3의 제조 방법의 변형예를 도시하는 도면(제 1 파트).
도 8은 도 3의 제조 방법의 변형예를 나타내는 도면(제 2 파트).
도 9는 도 3의 제조 방법의 변형예를 나타내는 도면(제 3 파트).
도 10의 (a) 및 (b)는 도 3의 제조 방법의 다른 변형예를 도시하는 도면(제 1 파트).
도 11은 도 3의 제조 방법의 다른 변형예를 나타내는 도면(제 2 파트).
도 12는 도 3의 제조 방법의 다른 변형예를 나타내는 도면(제 3 파트).
도 13의 (a) 및 (b)는 도 2의 다층 배선 기판에 반도체 칩을 실장하는 방법을 도시하는 도면.
다음으로, 본 발명을 실시하는 최적의 형태를 도면을 참조하여 설명한다.
도 2는 본 발명의 실시예에 따른 다층 배선 기판(100)을 나타낸다. 또한, 도면으로 나타낸 바와 같이, 본 실시예에 따라, 다층 배선 기판(100)으로서 4층 적층 구조의 예를 이용하여 설명한다. 그러나, 본 발명의 적용은 4층 적층 구조에 한정되지 않고 다수의 층을 갖는 다층 배선 기판에 광범위하게 적용될 수 있다.
다층 배선 기판(100)은 큰 분류로서 제 1 절연층(104), 배선(105), 제 2 절연층(106), 배선(108), 제 3 절연층(107), 및 배선(110)을 하층으로부터 상층을 향해 연속적으로 적층하여 구성된다. 제 1 절연층(104)의 하면에는 땜납 레지스트(102)가 형성되고, 제 3 절연층(107)의 상면에는 땜납 레지스트(109)가 형성된다.
제 1 절연층(104) 및 제 3 절연층(107)은, 예를 들면 열경화성을 갖는 에폭시계 빌드업 수지로 이루어진다. 또한, 빌드업 수지는 열경화성을 갖는 것으로 한정되지 않고 감광성을 갖는 빌드업 수지 또는 다른 절연 수지도 또한 사용될 수 있다.
또한, 제 2 절연층(106)은 각 절연층(104, 107)과 유사한 열경화성을 갖는 에폭시계의 빌드업 수지에 보강 부재를 넣어 절연층(104, 107)보다 더 높은 기계적 강도(강성, 경도 등)를 갖는 구조로 구성된다. 구체적으로, 제 2 절연층(106)은 유리, 아라미드(aramid), LCP(Liquid Crystal Polymer) 섬유의 직포 또는 부직포에 빌드업 수지를 함침한 보강 부재를 포함하는 절연층으로 구성된다. 본 발명에 따르면, 기계적 강도를 높이는 제 2 절연층(106)이 적층 방향(적층 중심 위치)의 중심 위치에 배치되는 것을 특징으로 한다. 또한, 설명의 편의상 그 상세한 내용에 대해서는 후술한다.
한편, 배선 기판(100)은 각 절연층(104, 106, 107)과 함께 배선(105, 108, 110)을 적층하여 형성된다. 각 배선(105, 108, 110)은, 예를 들면 Cu로 형성된다.
배선부(105)는 비어 플러그부(via plug portion)(105a) 및 패턴 배선부(105b)로 구성된다. 비어 플러그부(105a)는 제 1 절연층(104)에 형성된 개구부에 형성되고, 상기 도면에서 제 1 절연층(104)의 상면에는 패턴 배선부(105b)가 형성된다.
상기 도면에서 비어 플러그부(105a)의 상단은 패턴 배선부(105b)로 접속되고, 그 하단부는 전극(103)에 접속된다. 전극(103)은 제 1 절연층(104)의 하면에 형성된 땜납 레지스트(102)의 개구부에 형성된다. 전극(103)은 외부 접속 단자로서 기능하고 필요에 따라서는 땜납 볼로 배열된다(본 실시예에서는 설치되지 않음).
배선(108)은 비어 플러그부(108a) 및 패턴 배선부(108b)로 구성된다. 비어 플러그부(108a)는 제 2 절연층(106)에 형성된 개구부에 형성되고, 상기 도면에서 제 2 절연층(106)의 상면에는 패턴 배선부(108b)가 형성된다. 상기 도면에서 비어 플러그부(108a)의 상단은 패턴 배선부(108b)에 접속되고, 그 하단부는 배선(105)의 패턴 배선부(105b)에 접속된다.
배선(110)은 비어 플러그부(110a) 및 전극부(110b)로 구성된다. 비어 플러그부(110a)는 제 3 절연층(107)에 형성된 개구부에 형성되고, 상기 도면에서 제 3 절연층(107)의 상면에는 전극부(110b)가 형성된다. 전극부(110b)의 위치는 제 3 절연층(107)의 상면에 형성된 땜납 레지스트(109)의 개구부(109A)에 설치된다. 따라서, 전극부(110b)는 개구부(109A)를 경유하여 땜납 레지스트(109)로부터 노출되는 구조로 구성된다. 전극부(110b)는 외부 접속 단자로서 기능한다. 전극부(110b)에는, 예를 들면 반도체 소자 등이 접속된다(본 실시예에서는 설치되지 않음).
상기 구조로 구성된 다층 배선 기판(100)에는, 보강 부재를 포함함으로써 절연층(104, 107)보다 더 높은 기계적 강도(강성, 경도 등)를 갖는 구조로 구성된 제 2 절연층(106)(보강 부재를 포함하는 절연층)이 설치된다. 또한, 제 2 절연층(106)은 적층하여 형성된 다층 배선 기판(100)의 적층 중심에 위치하도록 설치된다.
따라서, 제 2 절연층(106) 상부에 배치된 제 3 절연층(107)과 배선(110) 및 그 하부에 배치된 제 1 절연층(104)과 배선(105)은 제 2 절연층을 중심으로 하여 대칭적으로 배치된다. 따라서, 다층 배선 기판(100)의 제 2 절연층(106)을 중심으로 하는 상하 균형이 향상되어 다층 배선 기판(100)에 휘어짐이 발생하는 것을 억제시킬 수 있다.
또한, 제 2 절연층(106)은 다른 절연층(104, 107)의 재료와 동일한 재료를 기초로 하여 이것에 보강 부재를 혼합하여 구성된다. 따라서, 제 2 절연층(106)을 다른 절연층(104, 107)과 동등하게 형성하여 가공할 수 있다. 따라서, 종래 기술에서와 같이 보강 부재(도 1 참조)를 별도로 설치할 필요가 없고, 다층 배선 기판(100)의 한 층을 구성하는 제 2 절연층(106)을 보강 부재로서 기능시킴으로써, 다층 배선 기판(100)의 박형화를 달성함과 동시에, 휘어짐이 발생하는 것을 억제시킬 수 있다. 또한, 빌드업법을 실시하여 다층 배선 기판(100)을 형성하므로, 다층 배선 기판(100)의 박형화가 달성될 수 있다.
계속하여, 도 3을 참조하여 상기 구조로 구성된 다층 배선 기판(100)의 제조 방법을 다음과 같이 설명한다. 또한, 도 2에 나타낸 구조에 대응하는 도 3의 구조에는 동일 부호를 붙인다.
다층 배선 기판(100)을 제조함에 있어서, 먼저, 도 3의 (a)에 나타낸 지지 기판(101)을 준비한다. 지지 기판(101)은, 예를 들면 Cu 등의 도전성 재료로 이루어 진다. 감광성 수지 재료로 이루어진 땜납 레지스트층(102)을 지지 기판(101)상에 형성한다. 이 경우, 땜납 레지스트층(102)은, 예를 들면 감광성 수지막 등의 적층법 또는 도포법에 의해 형성될 수 있다.
다음으로, 마스크 패턴(도시 생략)을 경유하여 자외선을 조사하고 땜납 레지스트층(102)을 노광시킴으로써, 땜납 레지스트층(102)을 패터닝하여 개구부(102A)를 형성한다. 개구부(102A)에서 지지 기판(101)을 노출시키는 상태가 된다. 또한, 에폭시 등의 열경화성 수지 재료를 인쇄함으로써 땜납 레지스트층(102)을 형성하여 스크린 인쇄법에 의해 개구부(102A)를 설치할 수 있다.
다음으로, 지지 기판(101)을 도전 경로로 하는 전해 도금(electrolytic plating)을 실시하여 땜납 레지스트(102)에 형성된 개구부(102A)의 내측에, 예를 들면 Au/Ni(지지 기판(101) 위에 Au층, Ni층 순으로 적층된 도금막)로 이루어진 전극(103)을 형성한다. 도 3의 (b)는 개구부(102A)의 내측에 전극(103)을 형성한 상태를 나타낸다.
다음으로, 도 3의 (c)에 나타낸 단계에서는, 제 1 절연층(104) 및 배선(105)을 형성한다. 먼저, 열경화성을 갖는 에폭시 수지 등을 도포하거나 땜납 레지스트층(102)과 전극(103)상에 수지막을 적층하여, 제 1 절연층(104)(빌드업층)을 형성한다. 다음으로, 제 1 절연층(104)에는, 예를 들면 레이저를 사용하여 비어 홀(개구부)을 형성한다.
다음으로, 도금법을 사용하여 제 1 절연층(104)에 배선(105)을 형성한다. 즉, 비어 플러그부(105a)는 제 1 절연층(104)의 비어 홀에 형성되고, 비어 플러그부(105a)에 접속된 패턴 배선부(105b)는 제 1 절연층(104)상에 형성된다.
구체적으로, 시드층을 무전해 도금(electroless plating)에 의해 제 1 절연층(104)상에 형성한 후, 레지스트 패턴(도시 생략)을 포토리소그래피법에 의해 시드층을 경유하여 제 1 절연층(104) 위에 형성한다. 다음으로, 레지스트 패턴을 마스크로 삼아 시드층으로부터 전기를 공급하여, 전해 도금에 의해 Cu를 석출시킨 후, 레지스트 패턴 및 불필요한 시드층을 제거한다. 이렇게 하여, 비어 플러그부(105a) 및 패턴 배선부(105b)를 포함하는 배선(105)을 형성한다.
다음으로, 도 3의 (d)에 나타낸 단계에서, 제 1 절연층(104)상에 제 2 절연층(106)을 형성하는 처리를 행한다. 제 2 절연층(106)을 형성하기 위해, 먼저, 기본 부재를 구성하는 보강 부재에 수지를 침투시킨 막을 형성한다. 연속적으로, 제 1 절연층(104)상에 막을 적층한다.
구체적으로, 유리 모직물, 아라미드 부직포, LCP 직포 등에 에폭시 등의 열경화성을 갖는 수지를 함침함으로써, 보강 부재를 포함하는 수지막을 제조하여 적층한다. 보강 부재를 포함하는 수지를 제 1 절연층(104) 및 패턴 배선부(105b)상에 배치한다. 다음으로, 제 2 절연층(106)에, 예를 들면 레이저를 사용하여 개구부(106A)(비어 홀)를 형성한다.
또한, 상기 방법 대신에, 에폭시 수지 등의 각 수지층에 실리카 등의 충전재를 포함시켜서 보강 부재를 포함하는 보강층을 형성할 수 있다. 이 경우, 충전재를 포함하는 수지를 도포하거나 수지막을 적층함으로써, 절연층을 형성한다.
다음으로, 도 3의 (e)에 나타낸 단계에서는, 도금법을 사용하여 제 2 절연층(106)에 배선(108)을 형성하고, 배선(108)이 형성된 제 2 절연층(106)상에 제 3 절연층(107)과 배선(110)을 형성한다.
먼저, 제 2 절연층(106)에 배선(108)을 형성하기 위해, 제 2 절연층(106)의 개구부(106A)에 비어 플러그부(108a)를 형성하고, 제 2 절연층(106)상에 패턴 배선부(108b)를 형성한다.
구체적으로, 무전해 도금에 의해 제 2 절연층(106)상에 시드층을 형성한 후, 포토리소그래피법에 의해 시드층을 경유하여 제 2 절연층(106)상에 레지스트 패턴(도시 생략)을 형성한다. 다음으로, 레지스트 패턴을 마스크로 삼아 시드층으로부터 전기를 공급하고, 전해 도금에 의해 Cu를 석출시킨 후, 레지스트 패턴 및 불필요한 시드층을 제거한다. 이렇게 하여, 비어 플러그부(108a) 및 패턴 배선부(108b)를 포함하는 배선(108)을 형성한다.
계속하여, 제 3 절연층(107) 및 배선(110)을 형성한다. 먼저, 제 2 절연층(106) 및 배선(108)상에 열경화성을 갖는 에폭시 수지 등으로 이루어진 제 3 절연층(107)(빌드업층)을 형성한다. 다음으로, 제 3 절연층(107)에, 예를 들면 레이저를 사용하여 비어 홀(개구부)을 형성한다.
다음으로, 무전해 도금에 의해 제 3 절연층상에 시드층을 형성한 후, 포토리소그래피법에 의해 시드층을 경유하여 제 3 절연층(107)상에 레지스트 패턴(도시 생략)을 형성한다. 또한, 레지스트 패턴을 마스크로 삼아 시드층으로부터 전기를 공급하고, 전해 도금에 의해 Cu를 석출시킨 후, 레지스트 패턴과 불필요한 시드층을 제거한다. 이렇게 하여, 비어 플러그부(110a)를 포함하는 배선 및 전극부(110b)를 형성한다.
다음으로, 제 3 절연층(107)상에 감광성 수지막의 적층법 또는 도포법에 의해 땜납 레지스트(109)를 형성한다. 다음으로, 땜납 레지스트(109)에 대하여 마스크 패턴(도시 생략)을 경유하여 자외선을 조사하고 땜납 레지스트(109)를 노광시킴으로써 땜납 레지스트(109)를 패터닝하여 개구부(109A)를 형성한다. 개구부(109A)를 형성하는 위치가 전극부(110b)에 대향하는 위치에 선정됨으로써, 상기한 바와 같이 개구부(109A)로부터 전극부(110b)를 노출시키는 상태가 된다. 또한, 스크린 인쇄법에 의해 에폭시 등의 열경화성 수지 재료를 인쇄함으로써 개구부(109A)를 갖는 땜납 레지스트(109)를 형성할 수 있다.
다음으로, 도 3의 (e)에 나타낸 상태로부터 에칭(예를 들면, 습식 에칭)에 의해 지지 기판(101)을 제거한다. 에칭 처리는 지지 기판(101)만을 용해하고 전극(103)을 용해하지 않는 에칭액을 사용하여 수행된다. 이 경우, 레지스트 등에 의해 개구부(109A)를 닫음으로써 에칭이 수행되므로, 전극부(110b)는 에칭에 의해 손상되지 않는다.
또한, 반도체 소자를 다층 배선 기판(100)에 탑재하는 경우, 지지 기판(101)을 제거하기 전에 미리 전극부(110b)에 반도체 소자를 탑재하여 두고, 이후에 지지 기판(101)을 제거한 구조가 구성될 수 있다.
상기 일련의 단계를 수행함으로써, 도 2에 나타낸 다층 배선 기판(100)을 제조한다. 본 실시예에 따른 다층 배선 기판(100)의 제조 방법에서는, 제 2 절연층(106)을 형성함에 있어서, 사용되는 수지 재료를 보강 부재를 포함하는 수지로 간단하게 변경함으로써, 제 2 절연층(106)을 형성할 수 있다.
또한, 본 실시예의 제조 방법에 따르면, 제 1 절연층(104)과 배선(105)을 형성하는 경우, 제 1 절연층(104)과 배선(105)은 지지 기판(101)에 의해 지지되므로, 휨(warp)이 발생되지 않는다. 또한, 제 1 절연층(104)과 배선(105)을 형성한 후, 높은 기계적 강도를 갖는 제 2 절연층(106)을 적층하여 형성하고, 제 3 절연층(107)과 배선(110)은 높은 기계적 강도를 갖는 제 2 절연층(106)상에서 지지된다. 따라서, 제 2 절연층(106)에 의해 제 3 절연층(107)과 배선(110)이 지지되므로, 제 3 절연층(107)과 배선(110)을 형성하는데 있어서도 또한, 휨은 발생되지 않는다. 따라서, 본 실시예에 따른 제조 방법에 따르면, 다층 배선 기판(100)에 휘어짐이 발생되는 것을 방지할 수 있다.
또한, 보강 부재를 포함하는 수지로 이루어진 보강 부재(본 실시예의 경우에는 제 2 절연층(106))를 포함하는 절연층을 적층 중심에 배치함에 있어서도 또한, 다층 배선 기판(100)의 적층 수가 미리 결정되는 경우, 적층 중심이 용이하게 결정될 수 있다. 따라서, 보강 부재를 포함하는 절연층을 적층 중심에 용이하게 배치할 수 있다.
또한, 종래 기술에서 수행되는 다층 배선 기판을 제조하는 단계를 중대하게 변경하지 않고 단순하게 재료(수지)를 변경함으로써 휘어짐이 없는 박형화에 의해 구성된 다층 배선 기판(100)을 제조할 수 있으므로, 설비 비용의 절감도 또한 달성될 수 있다. 또한, 이에 따르면, 다층 배선 기판(100)의 비용 절감도 또한 달성될 수 있다.
또한, 본 실시예에 따른 다층 배선 기판(100)의 제조 방법에 따르면, 지지 기판(101)을 제거함으로써, 소위 코어 없는 구조(coreless structure)가 실현된다. 따라서, 다층 배선 기판(100)의 박형화가 실현될 수 있다.
도 4 및 도 5를 참조하여 종래 기술과 비교하여 본 실시예에 따른 다층 배선 기판(100)에 발생되는 휘어짐에 대하여 설명한다.
도 4는 종축에 휨량을 표시하고 횡축에 다층 배선 기판의 총 두께를 나타낸다. 화살표 A로 도 4에 나타낸 것은 본 실시예에 따른 다층 배선 기판(100)의 특성이다. 즉, 다층 배선 기판에 따르면, 도 5의 (a)에 개략적으로 나타낸 바와 같이, 제 2 절연층(106)(기계적 강도가 높은 층)을 제 1 절연층(104)과 제 3 절연층(107) 사이에 배치함으로써 적층 중심에 위치시킨다.
이에 반하여, 화살표 B로 도 4에 나타낸 것은 도 5의 (b)에 개략적으로 나타낸 바와 같이 모든 절연층(104, 111, 107)이 동일한 층(기계적 강도가 제공되지 않은 층)으로 구성되는 경우의 특성을 나타낸다. 또한, 도 4에 화살표 C로 나타낸 것은 도 5의 (c)에 개략적으로 나타낸 바와 같이 기계적 강도를 갖는 절연층(106)이 적층 중심으로부터 편향되도록 배치되는 경우의 특성이다.
화살표 B로 나타낸 바와 같이 보강 부재가 모든 층에 사용되지 않는 경우, 다층 배선 기판의 총 두께가 더 두꺼워질수록, 휘어짐이 더 작아지는 특성을 나타낸다. 이에 반하여, 보강 부재를 포함하는 층을 화살표 C로 나타낸 바와 같이 적층 중심으로부터 편향시키는 경우, 다층 배선 기판의 총 두께가 두꺼운 경우라도 큰 휘어짐이 발생한다고 알려져 있다.
이에 반하여, 본 실시예에 나타낸 바와 같이, 보강 부재를 포함하는 층을 적층 중심에 배치하는 경우, 다층 배선 기판(100)의 총 두께가 얇게 되더라도, 제 2 절연층(106)을 중심으로 한 균형이 양호하기 때문에 휘어짐의 발생이 억제되어 작아진다. 따라서, 본 실시예에 따른 다층 배선 기판(100)에 따르면, 박형화를 달성하는 한편, 휘어짐의 발생이 억제될 수 있다는 것은 도 4로부터 확인될 수 있다.
또한, 제 2 절연층(106)에 보강 부재를 혼합하기 때문에, 제 2 절연층(106)의 두께는 다른 절연체(104, 107)보다 더 두껍게 된다. 그러나, 두께가 필요 이상 두껍게 이루어지는 경우, 본 발명의 과제인 박형화는 달성될 수 없다. 도 5의 (a)에서 사용된 절연층(106)의 두께가 100㎛가 되는 경우 휘어짐이 감소할 수 있으므로, 절연층(106)의 두께는 약 100㎛ 이하(구체적으로, 약 15 내지 100㎛)가 바람직하다. 또한, 통상의 절연층(104, 107)은 약 15 내지 35㎛가 바람직하다.
한편, 도 6은 다층 배선 기판의 다층 구조의 각종 변형예를 나타낸다. 도 6의 (a) 내지 (e)에 나타낸 다층 배선 기판에 7층의 절연층을 적층한 구조를 설치하고 그 일부 또는 전체에 보강 부재를 포함하는 절연층(116)을 개재시킨 구조로 구성된다. 또한, 이하의 설명에서는, 하층으로부터 제 1 층, 제 2 층,···제 7 층이라고 칭한다.
도 6의 (a)에 나타낸 다층 배선 기판에 따르면, 중심에 배치된 제 3 층 내지 제 5 층은 보강 부재를 포함하는 절연층(116)으로 구성된다. 또한, 도 6의 (b)에 나타낸 다층 배선 기판은 제 1 층 및 제 7 층이 보강 부재를 포함하는 절연층(116)으로 구성되는 구조로 설치되고, 그 사이에 배치된 제 2 층 내지 제 6 층은 통상의 절연층(115)으로 구성된다.
또한, 도 6의 (c)에 나타낸 다층 배선 기판은 제 2 층 및 제 6 층이 보강 부재를 포함하는 절연층(116)으로 구성되고 다른 층은 통상의 절연층(115)로 구성되는 구조로 설치된다. 또한, 도 6의 (d)에 나타낸 다층 배선 기판에 따른면, 기판의 상하에 위치하는 제 1 층 및 제 7 층이 보강 부재를 포함하는 절연층(116)에 의해 구성되고 중심에 있는 제 4 층은 보강 부재를 포함하는 절연층(116)으로 구성된다.
또한, 도 6의 (a) 내지 (d)에 나타낸 각 다층 배선 기판에서, 7층으로 적층된 각 층이 균형을 이루고 휘어짐의 발생이 억제될 수 있다. 특히, 도 6의 (a), (d)에 나타낸 바와 같이 다층 배선 기판의 적층 중심에 보강 부재를 포함하는 절연층(116)을 설치한 구조, 또는 도 6의 (b), (d)에 나타낸 바와 같이 다층 배선 기판의 상하면에 보강 부재를 포함하는 절연층(116)을 설치한 구조가 휘어짐의 발생을 방지한다는 관점에서 바람직하다.
또한, 도 6의 (e)에 나타낸 바와 같이, 적층된 제 1 층 내지 제 7 층의 모든 절연층이 보강 부재를 포함하는 절연층(116)으로 구성되는 구조로 설치될 수 있다. 이 경우, 다층 배선 기판의 휘어짐을 억제하는 효과가 더 증가된다. 예를 들면, 다층 배선 기판에 사용된 재료 등의 응력, 적층된 층 수, 층의 두께 등을 고려하면 다층 배선 기판의 휘어짐이 증가할 염려가 있는 경우, 도 6의 (e)에 나타낸 바와 같이, 적층된 모든 절연층은 보강 부재를 포함하는 절연층으로 구성하는 것이 바람직하다.
또한, 본 실시예의 상기 설명에서는, 다층 배선 기판(100)의 제 3 절연층(107)의 측이 반도체 소자를 탑재한 면으로 구성되고, 제 1 절연층(104)의 측이 외부 접속 단자가 배치된 면으로 구성된다고 설명했지만, 제 1 절연층(104)의 측은 반도체 소자를 탑재한 면으로 구성되고 제 3 절연층(107)의 측은 외부 접속 단자가 배치된 면으로 구성되는 구조로 설치될 수도 있다.
또한, 다층 배선 기판(100)의 제조 방법에 따르면, 지지 기판(101)의 1매로부터 한 개의 다층 배선 기판을 제조하는 순서를 도시하여 설명했지만, 실제로 소위 다수의 매를 취하여 수행될 수 있다. 즉, 지지 기판(101)상에 다수의 다층 배선 기판(100)을 일체로 형성하고 이를 절단하여 다층 배선 기판(100)의 수를 개편화(segment)함으로써, 개개의 다층 배선 기판(100)을 형성한다. 이에 의하여, 제조 효율이 향상될 수 있다.
또한, 본 실시예에 따르면, 1매의 지지 기판(101)을 사용하여 다층 배선 기판(100)을 제조하는 방법을 나타냈지만, 예를 들면, 특허 문헌 1에 개시된 바와 같이, 2매의 지지 기판을 사용하고 2매의 지지 기판으로 적층된 혼합 기판에 의한 지지 기판을 구성하여 다층 배선 기판을 형성할 수 있다. 또한, 특허 문헌 1에 개시된 바와 같이 범프 구조(bump structure)로 전극부를 구성한 구조가 설치될 수 있다.
또한, 다층 배선 기판(100)을 제조하는 방법은 도 3(이하, 제조 방법 1)에 나타낸 방법에 한정되지는 않지만, 다층 배선 기판(100)은, 예를 들면 이하에 나타낸 다양한 방법으로 제조될 수 있다.
도 7의 (a), (b), 도 8, 도 9는 그 순서에 따라 제조 방법 1의 변형예를 구성하는 제조 방법 2를 나타낸다. 그러나, 상기에서 설명한 부분에는 동일한 부호를 첨부하고 설명을 생략한다. 또한, 특별히 설명되지 않는 부분은 제조 방법 1의 부분과 유사하다.
먼저, 도 7의 (a)에 나타낸 단계에서는, 예를 들면 수지 재료로 이루어진 접착층(101A)을 사용하여 2매의 지지 기판(101)을 함께 접합한다.
다음으로, 도 7의 (b)에 나타낸 단계에서는, 제조 방법 1인 도 3의 (b)에 상당하는 단계를 수행하여 함께 접합된 2매의 지지 기판(101)에 각각 개구부(102A) 및 전극(103)을 갖는 땜납 레지스트층(102)을 형성한다.
다음으로, 도 8에 나타낸 단계에서는, 제조 방법 1인 도 3의 (c) 내지 (e)에 상당하는 단계를 수행하여 2매의 지지 기판(101)에 다층 배선 기판을 각각 형성한다. 결과적으로, 도 8에 나타낸 바와 같이 다층 배선 기판은 함께 접합된 2매의 지지 기판(101)에 각각 형성되는 구조가 형성된다.
다음으로, 도 9에 나타낸 단계에서는, 함께 접합된 2매의 지지 기판(101)이 분리된다. 이 후, 2매의 지지 기판(101)을 각각 제거함으로써, 도 2에 나타낸 다층 배선 기판(100)을 제조할 수 있다.
제조 방법 2에서는, 2매의 지지 기판에 다층 배선 기판을 형성하므로, 다층 배선 기판의 제조 효율이 향상된다. 또한 다층 배선 기판을 형성하는 단계에서의 휨량(amount of warp)을 억제하여 우수한 가공 정밀도를 갖는 다층 배선 기판을 제조할 수 있다.
또한, 도 10의 (a), (b), 도 11 및 도 12는 그 순서에 따라서 상기 제조 방법의 다른 변형예를 구성하는 제조 방법 3을 나타낸다. 그러나, 상기 설명한 부분에는 동일한 부호를 붙이고 설명을 생략한다. 또한, 특별히 설명되지 않는 부분은 제조 방법 1의 부분과 유사하다.
먼저, 도 10의 (a)에 나타낸 단계에서는, 유지 기판(holding board)(101B)의 양쪽면에 2매의 지지 기판(101)을 접합한다. 유지 기판(101B)은, 예를 들면 수지 재료로 구성되고, 그 양쪽면에 동(copper)과 같은 금속박으로 이루어진 지지 기판(101)과 접합됨으로써 2매의 지지 기판(101)을 유지한다.
또한, 도면에서 지지 기판(101)이, 예를 들면 접착제로 유지 기판(101B)에 접합되지만, 접착제의 도시를 생략한다. 예를 들면, 접착제는 지지 기판(유지 기판)의 주변 에지부에 사용되고, 다음 단계에서 접착제를 사용한 주변 에지부를 다이싱(dicing)에 의해 제거함으로써 지지 기판은 유지 기판으로부터 분리될 수 있다. 또한, 도 10의 (b)에 나타낸 단계에서는, 제조 방법 1인 도 3의 (b)에 상당하는 단계를 수행하여, 유지 기판(101B)에 접합된 2매의 지지 기판(101)에 개구부(102A) 및 전극(103)을 갖는 땜납 레지스트층(102)이 각각 형성된다.
다음으로, 도 11에 나타낸 단계에서는, 제조 방법 1인 도 3의 (c) 내지 (e)에 상당하는 단계를 수행하여, 2매의 지지 기판(101)에 다층 배선 기판이 각각 형성된다. 결과적으로, 도 11에 나타낸 바와 같이, 유지 기판(101B)에 접합된 2매의 지지 기판(101)에 다층 배선 기판을 각각 형성함으로써 구성된 구조가 형성된다.
다음으로, 도 12에 나타낸 단계에서는, 유지 기판(101B)에 접합된 2매의 지지 기판(101)이 각각 박리된다. 이 경우, 상기 설명한 바와 같이, 지지 기판(101)은, 예를 들면 다이싱에 의해 접착제로 접착된 유지 기판(101B)과 지지 기판(101)의 주변 에지부를 삭제함으로써, 유지 기판(101B)으로부터 박리될 수 있다.
이 후, 2매의 지지 기판(101)을 각각 제거함으로써, 도 2에 나타낸 다층 배선 기판(100)을 제조할 수 있다.
제조 방법 3에 따르면, 제조 방법 2의 경우와 유사하게, 2매의 지지 기판에 다층 배선 기판을 형성하므로 다층 배선 기판의 제조 효율이 향상된다. 또한, 다층 배선 기판을 형성하는 단계에서의 휨량을 억제하여 우수한 가공 정밀도를 갖는 다층 배선 기판을 제조할 수 있다.
또한, 도 2에 나타낸 다층 배선 기판(100)에는 반도체 칩이 장착되어 전극부(110B)에 접속된다. 이 경우, 지지 기판(101)을 제거하기 전에 반도체 칩을 실장할 수 있다.
도 13의 (a) 및 (b)는 다층 배선 기판(100)에 반도체 칩을 실장하는 방법의 예를 나타내는 도면이다. 그러나, 상기 설명한 부분에는 동일한 부호를 첨부하고 설명을 생략한다.
도 13의 (a)에 나타낸 단계에서는, 예를 들면 도 3의 (e), 도 9 또는 도 12의 어느 하나에 나타낸 상태로부터 지지 기판(101)을 제거하기 전에 땜납 접속부(땜납 볼)(202)를 사용하여 플립 칩(flip chip)에 의해 반도체 칩(201)을 전극부(110B)에 실장한다. 또한, 언더필(underfill) 수지(203)가 반도체 칩(201)과 땜납 레지스트(109) 사이에 침투되어 경화된다.
다음으로, 도 13의 (b)에 나타낸 단계에서는, 에칭(예를 들면, 습식 에칭)에 의해 지지 기판(101)을 제거한다. 이러한 방식으로, 반도체 칩이 실장된 다층 배선 기판을 제조할 수 있다.
상기 방법에 따르면, 지지 기판에 의해 다층 배선 기판을 지지한 상태에서 반도체 칩이 실장되므로, 다층 배선 기판의 편평도가 우수한 상태에서 반도체 칩이 실장된다. 따라서, 반도체 칩 실장의 신뢰성을 향상시키는 효과가 달성된다. 또한, 지지 기판을 제거한 후에 반도체 칩을 실장할 수도 있다.
또한, 다층 배선 기판의 층의 수 또는 배선의 설치, 또는 반도체 칩의 실장 형태(예를 들면, 플립 칩 실장, 배선 본딩(wire bonding)에 의한 실장 또는 이들의 조합)는 다양하게 변형 또는 변경될 수 있다.
상기한 바와 같이 바람직한 실시예에 관하여 발명을 설명했지만, 본 발명은 구체적인 실시예에 제한되지 않고 특허청구의 범위에서 기재된 요지 내에서 다양하게 변형 또는 변경이 가능하다.
이상, 본 발명에 따르면, 다층 배선 기판의 박형화를 달성함과 동시에 휘어짐 발생을 억제시킬 수 있는 다층 배선 기판 및 그 제조 방법이 제공된다.
100···다층 배선 기판 101···지지 기판
102, 109···땜납 레지스트 102A, 106A, 109A···개구부
103···전극 104···제 1 절연층
105, 108, 110···배선 105a, 108a, 110a···비어 플러그부
106···제 2 절연층 107···제 3 절연층
110b···전극부 111···절연층
201···반도체 칩 202···땜납 접속부
203···언더필 수지

Claims (21)

  1. 배선층, 및
    절연층을 포함하는 다층 배선 기판으로서,
    상기 배선층과 상기 절연층을 적층하여 복수의 층을 형성하고,
    상기 적층된 복수의 절연층의 일부는 보강 부재를 포함하는 절연층이고,
    상기 다층 배선 기판의 중심에 있는 보강 부재를 포함하는 절연층에 대하여 대칭적으로, 보강 부재를 포함하지 않는 절연층을 배치하고,
    상기 다층 배선 기판의 중심에 있는 보강 부재를 포함하는 절연층 이외에 보강 부재를 포함하는 절연층을, 상기 다층 배선 기판의 중심에 있는 보강 부재를 포함하는 절연층에 대하여 대칭적으로 배치한 다층 배선 기판.
  2. 제 1 항에 있어서,
    상기 보강 부재를 포함하는 절연층은 수지를 함침(含浸)한 직포(woven cloth) 또는 부직포(nonwoven cloth)인 다층 배선 기판.
  3. 제 1 항에 있어서,
    상기 절연층은 수지로 형성되는 다층 배선 기판.
  4. 제 1 항에 있어서,
    상기 보강 부재를 포함하는 절연층은 상기 보강 부재와 혼합된 수지인 다층 배선 기판.
  5. 수지를 사용하여 지지 기판상에 배선과 절연층을 반복적으로 형성하는 단계, 및
    상기 지지 기판을 제거하는 단계를 포함하는 다층 배선 기판의 제조 방법으로서,
    상기 절연층을 형성하는 단계 내의 상기 절연층의 일부를 형성하는 단계에서, 상기 절연층은 보강 부재를 포함하는 수지로 형성되고,
    상기 다층 배선 기판의 중심에 있는 보강 부재를 포함하는 절연층에 대하여 대칭적으로, 보강 부재를 포함하지 않는 절연층을 배치하고,
    상기 다층 배선 기판의 중심에 있는 보강 부재를 포함하는 절연층 이외에 보강 부재를 포함하는 절연층을, 상기 다층 배선 기판의 중심에 있는 보강 부재를 포함하는 절연층에 대하여 대칭적으로 배치하는 다층 배선 기판의 제조 방법.
  6. 제 5 항에 있어서,
    상기 절연층은 빌드업 수지(build-up resin)로 이루어진 다층 배선 기판의 제조 방법.
  7. 제 5 항에 있어서,
    2매의 상기 지지 기판을 함께 접합하는 단계, 및
    상기 절연층 및 상기 배선이 각각 형성된 2매의 상기 지지 기판을 분리하는 단계를 더 포함하는 다층 배선 기판의 제조 방법.
  8. 제 5 항에 있어서,
    2매의 상기 지지 기판을 유지하는 유지 기판의 제 1 면과 제 2 면에 2매의 상기 지지 기판을 각각 접합하는 단계, 및
    상기 절연층 및 상기 배선이 각각 형성된 2매의 상기 지지 기판을 상기 유지 기판으로부터 분리하는 단계를 더 포함하는 다층 배선 기판의 제조 방법.
  9. 제 5 항에 있어서,
    상기 다층 배선 기판에 반도체 칩을 실장하는 단계를 더 포함하는 다층 배선 기판의 제조 방법.
  10. 제 9 항에 있어서,
    상기 반도체 칩을 실장하는 단계 후에 상기 지지 기판을 제거하는 단계가 수행되는 다층 배선 기판의 제조 방법.
  11. 제 1 항에 있어서,
    상기 보강 부재를 포함하는 절연층의 두께는 100㎛ 이하인 다층 배선 기판.
  12. 제 1 항에 있어서,
    상기 보강 부재를 포함하는 절연층의 두께는 15㎛ 내지 100㎛인 다층 배선 기판.
  13. 제 5 항에 있어서,
    상기 보강 부재를 포함하는 절연층의 두께는 100㎛ 이하인 다층 배선 기판의 제조 방법.
  14. 제 5 항에 있어서,
    상기 보강 부재를 포함하는 절연층의 두께는 15㎛ 내지 100㎛인 다층 배선 기판의 제조 방법.
  15. 제 1 항에 있어서,
    상기 보강 부재를 포함하는 절연층 중 일부의 절연층은 상기 다층 배선 기판의 최외측에 적층된 다층 배선 기판.
  16. 제 1 항에 있어서,
    상기 보강 부재를 포함하는 절연층은 상기 다층 배선 기판의 중심 및 최외측에 적층된 다층 배선 기판.
  17. 제 5 항에 있어서,
    상기 보강 부재를 포함하는 절연층 중 일부의 절연층은 상기 다층 배선 기판의 최외측에 적층되는 다층 배선 기판의 제조 방법.
  18. 삭제
  19. 제 5 항에 있어서,
    상기 보강 부재를 포함하는 절연층은 상기 다층 배선 기판의 중심 및 최외측에 적층되는 다층 배선 기판의 제조 방법.
  20. 제 1 항에 있어서,
    상기 보강 부재를 포함하는 절연층은 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖고 있고, 상기 제 1 면 및 상기 제 2 면에 보강 부재를 포함하지 않는 절연층이 직접 적층되어 있는 다층 배선 기판.
  21. 제 5 항에 있어서,
    상기 보강 부재를 포함하는 절연층은 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖고 있고, 상기 제 1 면 및 상기 제 2 면에 보강 부재를 포함하지 않는 절연층이 직접 적층되는 다층 배선 기판의 제조 방법.
KR1020120155916A 2005-08-29 2012-12-28 다층 배선 기판 및 그 제조 방법 KR101319358B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2005-247862 2005-08-29
JP2005247862 2005-08-29
JP2006122115A JP4072176B2 (ja) 2005-08-29 2006-04-26 多層配線基板の製造方法
JPJP-P-2006-122115 2006-04-26

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020060079186A Division KR101342031B1 (ko) 2005-08-29 2006-08-22 다층 배선 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20130018215A KR20130018215A (ko) 2013-02-20
KR101319358B1 true KR101319358B1 (ko) 2013-10-16

Family

ID=37981535

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020060079186A KR101342031B1 (ko) 2005-08-29 2006-08-22 다층 배선 기판 및 그 제조 방법
KR1020120155916A KR101319358B1 (ko) 2005-08-29 2012-12-28 다층 배선 기판 및 그 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020060079186A KR101342031B1 (ko) 2005-08-29 2006-08-22 다층 배선 기판 및 그 제조 방법

Country Status (4)

Country Link
US (2) US8222527B2 (ko)
JP (1) JP4072176B2 (ko)
KR (2) KR101342031B1 (ko)
TW (1) TWI381785B (ko)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200906263A (en) * 2007-05-29 2009-02-01 Matsushita Electric Ind Co Ltd Circuit board and method for manufacturing the same
JP5114130B2 (ja) * 2007-08-24 2013-01-09 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
JP5092662B2 (ja) * 2007-10-03 2012-12-05 凸版印刷株式会社 印刷配線板の製造方法
KR101489798B1 (ko) * 2007-10-12 2015-02-04 신꼬오덴기 고교 가부시키가이샤 배선 기판
JP5289880B2 (ja) * 2007-10-12 2013-09-11 新光電気工業株式会社 配線基板
US8269332B2 (en) 2007-10-16 2012-09-18 Sumitomo Bakelite Company, Ltd. Semiconductor element mounting board
JP2009135184A (ja) * 2007-11-29 2009-06-18 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP5295596B2 (ja) * 2008-03-19 2013-09-18 新光電気工業株式会社 多層配線基板およびその製造方法
CN101983425B (zh) * 2008-03-31 2012-11-21 住友电木株式会社 多层电路板、绝缘片和使用多层电路板的半导体封装件
KR100956688B1 (ko) 2008-05-13 2010-05-10 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101549285B1 (ko) 2008-06-12 2015-09-01 스미토모 베이클리트 컴퍼니 리미티드 반도체소자 탑재 기판
JP4974181B2 (ja) * 2008-07-29 2012-07-11 古河電気工業株式会社 キャリア付きプリント配線基板およびその製造方法
JP5057339B2 (ja) * 2008-07-31 2012-10-24 京セラＳｌｃテクノロジー株式会社 配線基板の製造方法
US8207453B2 (en) * 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US9420707B2 (en) * 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
US8929090B2 (en) * 2010-01-22 2015-01-06 Nec Corporation Functional element built-in substrate and wiring substrate
JP5444136B2 (ja) * 2010-06-18 2014-03-19 新光電気工業株式会社 配線基板
JP5578962B2 (ja) * 2010-06-24 2014-08-27 新光電気工業株式会社 配線基板
JP5079059B2 (ja) 2010-08-02 2012-11-21 日本特殊陶業株式会社 多層配線基板
JP2012039033A (ja) * 2010-08-11 2012-02-23 Clarion Co Ltd 電子回路基板、ナビゲーション装置
EP2448380A1 (en) * 2010-10-26 2012-05-02 ATOTECH Deutschland GmbH Composite build-up material for embedding of circuitry
EP2448378A1 (en) * 2010-10-26 2012-05-02 ATOTECH Deutschland GmbH Composite build-up materials for embedding of active components
JP5587139B2 (ja) 2010-11-04 2014-09-10 日本特殊陶業株式会社 多層配線基板
JP5715835B2 (ja) * 2011-01-25 2015-05-13 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP5848110B2 (ja) * 2011-02-15 2016-01-27 日本特殊陶業株式会社 多層配線基板の製造方法
JP6081693B2 (ja) 2011-09-12 2017-02-15 新光電気工業株式会社 配線基板及び配線基板の製造方法
US11127664B2 (en) * 2011-10-31 2021-09-21 Unimicron Technology Corp. Circuit board and manufacturing method thereof
JP2013123035A (ja) * 2011-11-09 2013-06-20 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
JP2013149941A (ja) * 2011-12-22 2013-08-01 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法
JP2013135080A (ja) * 2011-12-26 2013-07-08 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
WO2013133827A1 (en) 2012-03-07 2013-09-12 Intel Corporation Glass clad microelectronic substrate
US9001520B2 (en) * 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
US20140151095A1 (en) * 2012-12-05 2014-06-05 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
JP6041731B2 (ja) * 2013-03-27 2016-12-14 新光電気工業株式会社 インターポーザ、及び電子部品パッケージ
JP5647310B2 (ja) * 2013-08-16 2014-12-24 Jx日鉱日石金属株式会社 多層コアレス回路基板の製造方法、多層プリント配線板用の積層体の製造方法、多層プリント配線板の製造に用いられる積層体の製造方法、およびプリント基板の製造方法
KR20150064445A (ko) * 2013-12-03 2015-06-11 삼성전기주식회사 반도체 패키지용 코어리스 기판 및 그 제조 방법, 이를 이용한 반도체 패키지 제조 방법
JP6447075B2 (ja) * 2014-12-10 2019-01-09 凸版印刷株式会社 配線基板、半導体装置及び半導体装置の製造方法
US9837484B2 (en) 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
JP2017050464A (ja) * 2015-09-03 2017-03-09 凸版印刷株式会社 配線基板積層体、その製造方法及び半導体装置の製造方法
US9711458B2 (en) * 2015-11-13 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method for chip package
US10993333B2 (en) * 2017-07-15 2021-04-27 Sanmina Corporation Methods of manufacturing ultra thin dielectric printed circuit boards with thin laminates
CN110446355A (zh) * 2019-08-23 2019-11-12 惠州中京电子科技有限公司 一种led灯珠封装板树脂塞孔工艺
JP7528502B2 (ja) * 2020-03-31 2024-08-06 三菱マテリアル株式会社 金属ベース基板
EP3964824B1 (en) 2020-09-02 2024-02-14 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Expansion coefficient determination with deformation measurement and simulation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174641A (ja) * 1997-08-29 1999-03-16 Kyocera Corp 多層配線基板
JP2004186265A (ja) * 2002-11-29 2004-07-02 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
WO2004105454A1 (ja) * 2003-05-23 2004-12-02 Fujitsu Limited 配線基板の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5906042A (en) * 1995-10-04 1999-05-25 Prolinx Labs Corporation Method and structure to interconnect traces of two conductive layers in a printed circuit board
US6207726B1 (en) * 1998-02-13 2001-03-27 Showa Denko Kabushiki Kaisha Photocurable prepreg composition and production method thereof
JP2001210919A (ja) * 1999-11-17 2001-08-03 Sharp Corp フレキシブル配線板およびそれを用いた電子機器
TWI233763B (en) * 1999-12-17 2005-06-01 Matsushita Electric Ind Co Ltd Method of manufacturing a circuit board
JP2001267747A (ja) * 2000-03-22 2001-09-28 Nitto Denko Corp 多層回路基板の製造方法
JP2001274556A (ja) 2000-03-23 2001-10-05 Nec Corp プリント配線板
JP3760101B2 (ja) * 2001-02-13 2006-03-29 富士通株式会社 多層プリント配線板およびその製造方法
US6988312B2 (en) * 2001-10-31 2006-01-24 Shinko Electric Industries Co., Ltd. Method for producing multilayer circuit board for semiconductor device
JP4129166B2 (ja) 2002-10-29 2008-08-06 京セラ株式会社 電解銅箔、電解銅箔付きフィルム及び多層配線基板と、その製造方法
JP2004319888A (ja) 2003-04-18 2004-11-11 Mitsubishi Gas Chem Co Inc 多層プリント配線板。
JP2004343054A (ja) 2003-04-23 2004-12-02 Tdk Corp 電子部品とその製造方法
JP2004356569A (ja) 2003-05-30 2004-12-16 Shinko Electric Ind Co Ltd 半導体装置用パッケージ
JP2005109108A (ja) * 2003-09-30 2005-04-21 Ibiden Co Ltd ビルドアッププリント配線板及びその製造方法
TWI335195B (en) * 2003-12-16 2010-12-21 Ngk Spark Plug Co Multilayer wiring board

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174641A (ja) * 1997-08-29 1999-03-16 Kyocera Corp 多層配線基板
JP2004186265A (ja) * 2002-11-29 2004-07-02 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
WO2004105454A1 (ja) * 2003-05-23 2004-12-02 Fujitsu Limited 配線基板の製造方法

Also Published As

Publication number Publication date
TW200735742A (en) 2007-09-16
US8222527B2 (en) 2012-07-17
US20070119619A1 (en) 2007-05-31
US20120293973A1 (en) 2012-11-22
KR101342031B1 (ko) 2013-12-16
US9040836B2 (en) 2015-05-26
KR20070026022A (ko) 2007-03-08
JP4072176B2 (ja) 2008-04-09
JP2007096260A (ja) 2007-04-12
KR20130018215A (ko) 2013-02-20
TWI381785B (zh) 2013-01-01

Similar Documents

Publication Publication Date Title
KR101319358B1 (ko) 다층 배선 기판 및 그 제조 방법
JP4452222B2 (ja) 多層配線基板及びその製造方法
JP4055717B2 (ja) 半導体装置およびその製造方法
CN101536181B (zh) 半导体装置及其制造方法
US8389871B2 (en) Multilayered wiring board and method of manufacturing the same
JP5451719B2 (ja) 配線基板及び半導体パッケージ
US8450617B2 (en) Multilayer wiring substrate
JP6029958B2 (ja) 配線基板の製造方法
JP4783843B2 (ja) 電子部品内蔵型プリント基板
WO2004103039A1 (ja) 両面配線基板および両面配線基板の製造方法並びに多層配線基板
JP2009277916A (ja) 配線基板及びその製造方法並びに半導体パッケージ
TWI701981B (zh) 線路載板及其製作方法
CN111916354B (zh) 线路载板及其制作方法
JP2007081157A (ja) 多層配線基板及びその製造方法
US8450622B2 (en) Multilayer wiring substrate and method of manufacturing the same
US20130020699A1 (en) Package structure and method for fabricating the same
JP7539820B2 (ja) 配線基板及び半導体装置
JP2008078683A (ja) 多層配線基板
JP4063240B2 (ja) 半導体装置搭載基板とその製造方法、並びに半導体パッケージ
JP2005236220A (ja) 配線基板と配線基板の製造方法、および半導パッケージ
JP2006080356A (ja) 半導体装置及びその製造方法
JP6386252B2 (ja) プリント配線板
KR20070031226A (ko) 다층 배선 기판과 그 제조 방법
JP4408135B2 (ja) プリント配線板およびその製造方法
JP2007067439A (ja) プリント配線板およびその製造方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20121228

Patent event code: PA01071R01D

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20130402

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20130901

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20131008

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20131010

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20160921

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20160921

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20170919

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20170919

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20180918

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20180918

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20200928

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20210915

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20220915

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20230918

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20240919

Start annual number: 12

End annual number: 12