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KR101549285B1 - 반도체소자 탑재 기판 - Google Patents

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KR101549285B1
KR101549285B1 KR1020117000045A KR20117000045A KR101549285B1 KR 101549285 B1 KR101549285 B1 KR 101549285B1 KR 1020117000045 A KR1020117000045 A KR 1020117000045A KR 20117000045 A KR20117000045 A KR 20117000045A KR 101549285 B1 KR101549285 B1 KR 101549285B1
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KR
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semiconductor element
resin
substrate
jis
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미츠오 스기노
히데키 하라
도루 메우라
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스미토모 베이클리트 컴퍼니 리미티드
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Abstract

반도체소자 탑재 기판(10)은 코어 기판(1)과, 코어 기판(1)의 한쪽 면 측에 탑재된 반도체소자(2)와, 코어 기판(1)과 반도체소자(2)를 접합하는 접착 필름(3)과, 반도체소자(2)를 매립하는 제1층(4)과, 코어 기판(1)의 제1층(4)과는 반대 측에 설치되어 제1층(4)과 재료 및 그 조성 비율이 동일한 제2층(5)과, 제1층(4) 위 및 제2층(5) 위에 설치된 적어도 1층의 표층(6)을 갖고, 접착 필름(3)의 25℃에서의 저장탄성률이 5∼1000 MPa이며, 표층(6)의 20℃ 이상, JIS　C　6481에 준거하여 측정되는 상기 표층의 유리 전이점 Tga［℃］이하에서의 JIS　C　6481에 준거하여 측정되는 면방향의 열팽창 계수가 40 ppm/℃ 이하이다.

Description

반도체소자 탑재 기판{SEMICONDUCTOR DEVICE MOUNTING SUBSTRATE}
본 발명은 반도체소자 탑재 기판에 관한 것이다.
전자기기에는 IC 칩이나 콘덴서 등의 반도체소자가 접속된 기판이 탑재되어 있다.
근래, 전자기기의 소형화, 고기능화에 수반하여 1개의 기판 위에 탑재되는 반도체소자의 수가 증대해 오고 있어 반도체소자의 실장면적 부족이라는 문제가 있었다.
이와 같은 문제를 해결하기 위하여, 반도체소자를 다층 배선 기판 내에 매립함으로써 반도체소자의 실장면적을 확보하여 고밀도 패키지화를 도모하는 시도가 수행되고 있다(예를 들면, 특허문헌 1 참조).
그렇지만, 이와 같이 반도체소자를 내장한 반도체소자 탑재 기판에서는 그 구조가 상하로 비대칭이 되고, 또 물성적으로도 비대칭이 되기 때문에, 기판에 휘어짐 등이 생겨 버려 반도체소자 탑재 기판의 신뢰성이 저하해 버린다는 문제가 있었다.
일본 특개2005-236039호공보
본 발명의 목적은 휘어짐의 발생을 방지하는 동시에, 내장되는 반도체소자가 기판으로부터 박리되는 것을 방지하는 것이 가능한 반도체소자 탑재 기판을 제공하는 것에 있다.
이와 같은 목적은 하기 (1)∼(20)의 본 발명에 의해 달성된다.
(1) 기판과,
상기 기판의 한쪽 면 측에 탑재된 반도체소자와,
상기 기판과 상기 반도체소자를 접착하는 접착층과,
상기 반도체소자를 매립하는 제1층과,
상기 기판의 상기 제1층과는 반대 측에 설치된 제2층과,
상기 제1층 위 및 상기 제2층 위에 설치된 적어도 1층의 표층을 갖고,
상기 접착층의 25℃에서의 저장탄성률이 5∼1,000 MPa이며,
상기 표층의 20℃ 이상, JIS C 6481에 준거하여 측정되는 상기 표층의 유리 전이점 Tga [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수가 40 ppm/℃ 이하인 것을 특징으로 하는 반도체소자 탑재 기판.
(2) 상기 기판의 평균 두께를 T1 [㎛], 상기 제1층의 평균 두께를 T2 [㎛]로 했을 때, 0.5≤T2/T1≤3.0의 관계를 만족하는 상기 (1)에 기재된 반도체소자 탑재 기판.
(3) 상기 접착층의 평균 두께는 5∼50 ㎛인 상기 (1) 또는 (2)에 기재된 반도체소자 탑재 기판.
(4) 상기 제1층을 평면에서 볼 때의 상기 제1층의 면적을 100으로 했을 때, 상기 반도체소자를 평면에서 볼 때의 상기 반도체소자의 면적은 6∼10이고,
상기 제1층의 부피를 100으로 했을 때, 상기 반도체소자의 부피는 2∼7인 상기 (1) 내지 (3) 중 어느 하나에 기재된 반도체소자 탑재 기판.
(5) 상기 접착층은 접착제로 구성되고,
상기 접착제는 (메타)아크릴산 에스테르 공중합체와, 에폭시 수지와, 페놀 수지와, 무기 충전제를 포함하는 수지 조성물로 구성되는 것인 상기 (1) 내지 (4) 중 어느 하나에 기재된 반도체소자 탑재 기판.
(6) 상기 접착층의 유리 전이점은 0∼180℃인 상기 (1) 내지 (5) 중 어느 하나에 기재된 반도체소자 탑재 기판.
(7) 상기 제1층의 20℃ 이상, JIS C 6481에 준거하여 측정되는 상기 제1층의 유리 전이점 Tgb [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수는 25∼50 ppm/℃인 상기 (1) 내지 (6) 중 어느 하나에 기재된 반도체소자 탑재 기판.
(8) 상기 제1층의 25℃에서의 영률(Young's modulus)은 2∼10 GPa인 상기 (1) 내지 (7) 중 어느 하나에 기재된 반도체소자 탑재 기판.
(9) JIS C 6481에 준거하여 측정되는 상기 제1층의 유리 전이점 Tgb는 100∼250℃의 범위 내인 상기 (1) 내지 (8) 중 어느 하나에 기재된 반도체소자 탑재 기판.
(10) 상기 표층의 25℃에서의 영률을 X [GPa], 상기 제1층의 25℃에서의 영률을 Y [GPa]로 했을 때, 0.5≤X-Y≤13의 관계를 만족하는 상기 (1) 내지 (9) 중 어느 하나에 기재된 반도체소자 탑재 기판.
(11) 상기 표층의 25℃에서의 영률은 4∼15 GPa인 상기 (1) 내지 (10) 중 어느 하나에 기재된 반도체소자 탑재 기판.
(12) 상기 표층의 20℃ 이상, JIS C 6481에 준거하여 측정되는 상기 표층의 유리 전이점 Tga [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수를 A [ppm/℃], 상기 제1층의 20℃ 이상, JIS C 6481에 준거하여 측정되는 상기 제1층의 유리 전이점 Tgb [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수를 B [ppm/℃]로 했을 때, 0.5≤B-A≤50의 관계를 만족하는 상기 (1) 내지 (11) 중 어느 하나에 기재된 반도체소자 탑재 기판.
(13) JIS C 6481에 준거하여 측정되는 상기 표층의 유리 전이점 Tga는 100∼300℃의 범위 내인 상기 (1) 내지 (12) 중 어느 하나에 기재된 반도체소자 탑재 기판.
(14) 상기 기판의 25℃에서의 영률은 20∼50 GPa인 상기 (1) 내지 (13) 중 어느 하나에 기재된 반도체소자 탑재 기판.
(15) 상기 기판의 20℃ 이상, JIS C 6481에 준거하여 측정되는 상기 기판의 유리 전이점 Tgc [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수는 13 ppm/℃ 이하인 상기 (1) 내지 (14) 중 어느 하나에 기재된 반도체소자 탑재 기판.
(16) 상기 표층은 주로 시아네이트 수지를 포함하는 수지 재료와 무기 충전재로 구성된 것인 상기 (1) 내지 (15) 중 어느 하나에 기재된 반도체소자 탑재 기판.
(17) 상기 표층 중에서의 상기 수지 재료의 함유량은 30∼70 중량%인 상기 (16)에 기재된 반도체소자 탑재 기판.
(18) 상기 표층 중에서의 상기 무기 충전재의 함유량은 5∼40 중량%인 상기 (16) 또는 (17)에 기재된 반도체소자 탑재 기판.
(19) 상기 수지 재료는 에폭시 수지를 추가로 포함하고,
상기 수지 재료 중의 상기 시아네이트 수지의 함유율을 C [중량%], 상기 수지 재료 중의 에폭시 수지의 함유율을 D [중량%]로 했을 때, 0.5≤D/C≤4인 상기 (16) 내지 (18) 중 어느 하나에 기재된 반도체소자 탑재 기판.
(20) 상기 수지 재료는 페녹시 수지를 추가로 포함하고,
상기 수지 재료 중의 상기 시아네이트 수지의 함유율을 C [중량%], 상기 수지 재료 중의 페녹시 수지의 함유율을 E [중량%]로 했을 때, 0.2≤E/C≤2인 상기 (16) 내지 (19) 중 어느 하나에 기재된 반도체소자 탑재 기판.
도 1은 본 발명의 반도체소자 탑재 기판의 바람직한 실시형태를 나타내는 종단면도이다.
도 2는 본 발명의 반도체소자 탑재 기판의 제조 방법의 일례를 나타내는 도면이다.
도 3은 본 발명의 반도체소자 탑재 기판의 제조 방법의 다른 일례를 나타내는 도면이다.
이하, 본 발명의 반도체소자 탑재 기판에 대하여 바람직한 실시형태에 근거하여 상세히 설명한다.
<반도체소자 탑재 기판>
도 1은 본 발명의 반도체소자 탑재 기판의 바람직한 실시형태를 나타내는 종단면도이다. 또한, 이하의 설명에서는 도 1 중의 위쪽을 「위」또는 「윗방향」이라고 한다.
도 1에 나타낸 바와 같이, 반도체소자 탑재 기판(10)은 코어 기판(기판)(1)과, 코어 기판(1)의 위쪽에 탑재된 반도체소자(2)와, 상기 반도체소자(2)를 코어 기판(1) 위에 접합하는 접착 필름(접착층)(3)과, 반도체소자(2)를 매립하도록 형성된 제1층(4)과, 코어 기판(1)의 아래쪽에 형성된 제2층(5)과, 제1층(4) 및 제2층(5)의 표면에 형성된 표층(6)을 갖고 있다. 또, 코어 기판(1), 제1층(4) 및 제2층(5), 표층(6) 위에는 각각 도시하지 않는 배선 패턴이 형성되어 있고, 각각이 전기적으로 접속되도록 구성되어 있다. 또, 반도체소자(2)는 표층(6) 위의 배선 패턴과 전기적으로 접속되어 있다.
[코어 기판(1)]
코어 기판(1)은 탑재된 반도체소자(2)를 지지하는 기능을 갖고 있다.
또, 코어 기판(1)은 절연성이 높고, 또한 강성(영률)이 높은 재료로 구성된 것이다.
코어 기판(1)은 상기 특성을 갖는 것이면 어떠한 재료로 구성된 것이라도 되지만, 주로 섬유 기재와, 수지 재료와, 무기 충전재로 구성되어 있는 것이 바람직하다.
섬유 기재로는, 예를 들면, 유리 직포, 유리 부직포 등의 유리 섬유 기재, 폴리아미드 수지 섬유, 방향족 폴리아미드 수지 섬유, 전(全)방향족 폴리아미드 수지 섬유 등의 폴리아미드계 수지 섬유, 폴리에스테르 수지 섬유, 방향족 폴리에스테르 수지 섬유, 전방향족 폴리에스테르 수지 섬유 등의 폴리에스테르계 수지 섬유, 폴리이미드 수지 섬유, 불소 수지 섬유 등을 주성분으로 하는 직포 또는 부직포로 구성되는 합성 섬유 기재, 그라프트지, 코튼린터지, 린터와 크라프트 펄프의 혼초지 등을 주성분으로 하는 종이 기재 등을 들 수 있다. 이들 중에서도 유리 섬유 기재가 바람직하다. 이것에 의해 코어 기판(1)의 강성을 보다 높게 할 수 있고, 또 코어 기판(1)을 얇게 할 수 있다. 아울러, 코어 기판(1)의 열팽창 계수도 작게 할 수 있고, 그것에 의해 반도체소자 탑재 기판(10)의 휘어짐의 발생을 보다 효과적으로 저감해 탑재 반도체소자에 대한 응력을 저감할 수가 있어 탑재 후의 반도체소자에서의 불량 발생을 방지할 수 있다.
이와 같은 유리 섬유 기재를 구성하는 유리로는, 예를 들면 E 유리, C 유리, A 유리, S 유리, D 유리, NE 유리, T 유리, H 유리 등을 들 수 있다. 이들 중에서도 T 유리가 바람직하다. 이것에 의해 유리 섬유 기재의 열팽창 계수를 작게 할 수 있고, 그것에 의해 코어 기판(1)의 열팽창 계수를 보다 작게 할 수 있다.
또, 코어 기판(1)에서의 섬유 기재의 함유율은 30∼70 중량%인 것이 바람직하고, 40∼60 중량%인 것이 보다 바람직하다. 이것에 의해 코어 기판(1)의 열팽창 계수를 보다 효과적으로 작게 할 수 있다.
또, 코어 기판(1)을 구성하는 수지 재료로는 절연성을 갖는 것이면 특별히 한정되지 않지만, 예를 들면, 후술하는 표층(6)을 구성하는 수지 재료와 동등한 것을 이용하는 것이 바람직하다. 이것에 의해 코어 기판(1)의 열팽창 계수를 보다 효과적으로 작게 할 수 있다.
코어 기판(1) 중에서의 수지 재료의 함유량은 15∼40 중량%인 것이 바람직하고, 20∼35 중량%인 것이 보다 바람직하다. 이것에 의해 코어 기판(1)의 강성을 보다 효과적으로 높게 할 수 있다.
또, 무기 충전재로는, 예를 들면, 탈크, 알루미나, 유리, 실리카, 마이카, 수산화알루미늄, 수산화마그네슘 등을 들 수 있다.
코어 기판(1) 중에서의 무기 충전재의 함유량은 12∼35 중량%인 것이 바람직하고, 18∼30 중량%인 것이 보다 바람직하다. 이것에 의해 코어 기판(1)의 강성을 보다 효과적으로 높게 할 수 있다.
코어 기판(1)의 25℃에서의 영률은 20∼50 GPa인 것이 바람직하고, 25∼40 GPa인 것이 보다 바람직하다. 이것에 의해 반도체소자 탑재 기판(10)의 휘어짐의 발생을 보다 효과적으로 저감할 수 있다.
또, 코어 기판(1)의 250℃에서의 영률은 10∼45 GPa인 것이 바람직하고, 13∼35 GPa인 것이 보다 바람직하다. 이것에 의해 가열시에서의 강성이 뛰어나므로, 반도체소자 탑재 기판(10)의 휘어짐의 발생을 보다 확실히 저감시킬 수 있어 반도체소자 탑재 기판(10)의 신뢰성을 향상시킬 수 있다.
또, 코어 기판(1)의 20℃ 이상, JIS C 6481에 준거하여 측정되는 코어 기판(1)의 유리 전이점 Tgc [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수는 13 ppm/℃ 이하인 것이 바람직하고, 3∼11 ppm/℃인 것이 보다 바람직하다. 이것에 의해 반도체소자 탑재 기판(10)의 휘어짐의 발생을 더욱 효과적으로 저감하여 탑재 반도체소자에 대한 응력을 저감할 수 있다.
코어 기판(1)의 평균 두께는 25∼800 ㎛인 것이 바람직하고, 40∼200 ㎛인 것이 보다 바람직하다.
[반도체소자(2)]
반도체소자(2)는, 도 1에 나타낸 바와 같이, 후술하는 것과 같은 접착층(3)을 통해 코어 기판(1)에 접합되어 있다.
이와 같은 반도체소자(2)로는, 예를 들면, IC 칩, 콘덴서, 다이오드, 트랜지스터, 사이리스터(thyristor) 등을 들 수 있다.
후술하는 제1층(4)을 평면에서 볼 때의 제1층(4)의 면적을 100으로 했을 때, 반도체소자(2)를 평면에서 볼 때의 반도체소자(2)의 면적은 6∼10인 것이 바람직하고, 7∼9인 것이 보다 바람직하다. 이것에 의해 상온에서의 휘어짐의 발생을 보다 효과적으로 방지할 수 있다.
또한, 반도체소자 탑재 기판이 반도체소자를 복수 구비하는 것인 경우, 상기 반도체소자의 면적이란 각 반도체소자의 평면에서 볼 때의 면적의 총합을 가리킨다.
또, 후술하는 제1층(4)의 부피를 100으로 했을 때, 반도체소자(2)의 부피는 2∼7인 것이 바람직하고, 3∼6인 것이 보다 바람직하다. 이것에 의해 상온에서의 휘어짐의 발생을 보다 효과적으로 방지할 수 있다.
또한, 반도체소자 탑재 기판이 반도체소자를 복수 구비하는 것인 경우, 상기 반도체소자의 부피란 각 반도체소자의 부피의 총합을 가리킨다.
[접착 필름(접착층)(3)]
접착 필름(접착층)(3)은 상술한 것과 같은 반도체소자(2)를 코어 기판(1) 위에 접착하는 기능을 구비하고 있다.
본 발명의 반도체소자 탑재 기판은 접착층의 25℃에서의 저장탄성률이 5∼1,000 MPa인 점에 특징을 갖고 있다. 이와 같은 특징을 가짐으로써, 각 층의 물성의 차이에 의해 발생하는 치수의 변화 등에 의해 반도체소자에 외력이 걸렸을 경우라도, 이와 같은 특성을 갖는 접착층에 의해 그 외력을 완화할 수 있다. 그 결과, 기판(코어 기판)으로부터 반도체소자가 박리하는 일이나, 반도체소자가 갈라져 버리는 일 등의 불량 발생을 보다 효과적으로 방지할 수 있다. 또, 사용 환경에서의 외부 환경 온도 습도 등의 변화에 의해 발생하는 반도체소자의 치수 변화에도 추종할 수 있어, 기판(코어 기판)으로부터 반도체소자가 박리하는 것을 확실히 방지할 수 있다.
또한, 본 발명에 있어서 접착층의 25℃에서의 저장탄성률은 5∼1,000 MPa이지만, 8∼700 MPa인 것이 보다 바람직하고, 100∼700 MPa인 것이 더욱 바람직하다. 이것에 의해 본 발명의 효과를 보다 현저하게 할 수 있다.
이 접착 필름(3)은 가요성(可撓性)을 갖는 부재로, 주로 접착제로 구성된 것이다.
접착 필름(3)을 구성하는 접착제로는 상기 특성을 갖는 것이면 특별히 한정되지 않지만, (메타)아크릴산 에스테르 공중합체와, 에폭시 수지와, 페놀 수지와, 무기 충전제를 포함하는 수지 조성물로 구성되는 것인 것이 바람직하다.
(메타)아크릴산 에스테르 공중합체는 (메타)아크릴산 에스테르와 다른 단량체의 공중합체로서, 아크릴산 및 그 유도체를 주된 모노머로 하는 (메타)아크릴계 수지인 것이 바람직하다.
(메타)아크릴산 에스테르로는 아크릴산 메틸, 아크릴산 에틸 등의 아크릴산 에스테르, 메타크릴산 메틸, 메타크릴산 에틸 등의 메타크릴산 에스테르를 들 수 있다. 또, 다른 단량체로 아크릴산, 메타크릴산, 아크릴로니트릴, 아크릴 아미드 등을 들 수 있다.
또, (메타)아크릴산 에스테르 공중합체는 에폭시기, 수산기, 카르복실기, 니트릴기 등을 갖는 화합물을 갖는 아크릴산 공중합체인 것이 바람직하다. 이것에 의해 반도체소자(2)의 코어 기판(1)에 대한 밀착성을 보다 향상시킬 수 있다. 이러한 관능기를 갖는 화합물로, 구체적으로는 글리시딜 에테르기를 갖는 글리시딜 메타크릴레이트, 수산기를 갖는 히드록시 메타크릴레이트, 카르복실기를 갖는 카르복시 메타크릴레이트, 니트릴기를 갖는 아크릴로니트릴 등을 들 수 있다.
이들 중에서도 특히 카르복실기를 갖는 모노머 단위를 포함하는 (메타)아크릴산 에스테르 공중합체를 이용하는 것이 바람직하다. 이것에 의해 접착 필름(3)의 경화가 더욱 촉진되기 때문에, 보다 단시간에, 그리고 높은 유리 전이 온도의 경화물을 제작할 수 있다.
카르복실기를 갖는 화합물의 함유량은 높은 유리 전이점의 경화물을 제작하는 관점에서는, 예를 들면, (메타)아크릴산 에스테르 공중합체 전체의 0.5 중량% 이상인 것이 바람직하고, 1 중량% 이상인 것이 보다 바람직하다. 또, 카르복실기를 갖는 화합물의 함유량은 접착 필름(3)의 보존성을 한층 더 향상시키는 관점에서는, 예를 들면, (메타)아크릴산 에스테르 공중합체 전체의 10 중량% 이하인 것이 바람직하고, 5 중량% 이하인 것이 보다 바람직하다.
(메타)아크릴산 에스테르 공중합체의 중량 평균 분자량은 10만 이상인 것이 바람직하고, 15만∼100만인 것이 보다 바람직하다.
(메타)아크릴산 에스테르 공중합체의 유리 전이점은 접착 필름(3)의 점착이 너무 강해지는 것을 억제하여 작업성을 더욱 향상시키는 관점에서는, 예를 들면 0℃ 이상인 것이 바람직하고, 5℃ 이상인 것이 보다 바람직하다. 또, (메타)아크릴산 에스테르 공중합체의 유리 전이점은 저온에서의 접착성을 더욱 향상시키는 관점에서는, 예를 들면 30℃ 이하인 것이 바람직하고, 20℃ 이하인 것이 보다 바람직하다.
에폭시 수지는 모노머, 올리고머 및 폴리머 중 어느 하나를 말한다.
에폭시 수지의 구체예로서, 페놀 노볼락형 에폭시 수지, 크레졸 노볼락형 에폭시 수지 등의 노볼락형 에폭시 수지; 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지 등의 비스페놀형 에폭시 수지; 하이드로퀴논형 에폭시 수지; 비페닐형 에폭시 수지; 스틸벤형 에폭시 수지; 트리페놀메탄형 에폭시 수지; 트리아진핵(核) 함유 에폭시 수지; 디시클로펜타디엔 변성 페놀형 에폭시 수지; 나프톨형 에폭시 수지, 및 페닐렌 및/또는 비페닐렌 골격을 갖는 페놀 아랄킬형 에폭시 수지, 페닐렌 및/또는 비페닐렌 골격을 갖는 나프톨 아랄킬형 에폭시 수지 등의 아랄킬형 에폭시 수지를 들 수 있다.
이 중, 노볼락형 에폭시 수지, 비스페놀형 에폭시 수지, 비페닐형 에폭시 수지, 나프톨형 에폭시 수지 등이 바람직하게 이용된다. 예를 들면, 비페닐형 에폭시 수지를 이용함으로써 접착 필름(3)의 유리 전이점을 높일 수 있고, 또 접착 필름(3)의 탄성률을 바람직한 것으로 할 수 있다. 또, 나프톨형 에폭시 수지를 이용함으로써 접착 필름(3)의 유리 전이 온도를 높일 수 있고, 또 접착면의 밀착성을 향상시킬 수 있다.
에폭시 수지의 연화점은 아크릴산 에스테르 공중합체와의 상용성을 갖는 것이면 특별히 한정되는 것은 아니지만, 접착 필름(3)의 점착성(tackness)을 저감하여 반도체소자 탑재 기판의 조립 공정에서의 작업성을 향상시키는 관점에서 40℃ 이상인 것이 바람직하고, 50℃ 이상인 것이 보다 바람직하다. 또, 용융 점도의 상승 및 이것에 수반하는 열압착시의 습윤성의 저하를 억제하여 밀착성을 더욱 향상시키는 관점에서는 에폭시 수지의 연화점을 예를 들면 100℃ 이하로 하는 것이 바람직하고, 90℃ 이하로 하는 것이 보다 바람직하다.
또, 에폭시 수지로 연화점이 상이한 복수의 성분을 조합하여 이용해도 된다. 이것에 의해 접착 필름(3)의 점착성을 저감하는 효과와 열압착시의 습윤성의 저하를 억제하는 효과를 보다 양립시키기 쉽게 하는 작용이 있다. 예를 들면, 연화점이 40℃ 이상 70℃ 미만인 에폭시 수지와 연화점이 70℃ 이상 100℃ 이하인 에폭시 수지의 조합을 들 수 있다.
페놀 수지는 상기 에폭시 수지와 경화 반응을 하여 가교 구조를 형성할 수 있는 적어도 2개 이상의 페놀성 수산기를 갖는 모노머, 올리고머 및 폴리머 전반을 가리킨다.
페놀 수지로, 예를 들면, 페놀 노볼락 수지, 크레졸 노볼락 수지, 페놀 아랄킬(페닐렌, 비페니렌 골격을 포함함) 수지, 나프톨 아랄킬 수지, 트리페놀메탄 수지, 디시클로펜타디엔형 페놀 수지 등을 들 수 있다. 이들은 단독으로 이용해도 혼합하여 이용해도 된다.
페놀 수지의 연화점은 접착 필름(3)의 내열성을 더욱 향상시키고, 또 열압착시의 분해 가스의 발생을 더욱 억제하는 관점에서, 예를 들면, 80℃ 이상인 것이 바람직하고, 90℃ 이상인 것이 보다 바람직하다. 또, 용융 점도의 상승 및 이것에 수반하는 열압착시의 습윤성의 저하를 억제하여 밀착성을 더욱 향상시키는 관점에서는 페놀 수지의 연화점을 예를 들면 130℃ 이하로 하는 것이 바람직하고, 120℃ 이하로 하는 것이 보다 바람직하다.
또한, 수지 조성물 중의 상기 (메타)아크릴산 에스테르 공중합체의 배합량이 중량 기준으로 상기 에폭시 수지의 배합량과 상기 페놀 수지의 배합량의 합계보다도 적은 것이 바람직하다. 이것에 의해 가열 처리했을 때의 아웃 가스의 발생을 효과적으로 억제할 수 있다. 이 때문에, 예를 들면 접착시의 보이드의 발생을 억제할 수 있기 때문에 접착면의 밀착성을 향상시킬 수 있다. 또, 아웃 가스의 발생에 의한 코어 기판(1) 등의 오염을 억제할 수 있다.
또, 상기 에폭시 수지 및 상기 페놀 수지 중 상기 에폭시 수지의 함유량은, 상기 (메타)아크릴산 에스테르 공중합체 10 중량부에 대하여 접착 필름(3)의 열팽창 계수를 더욱 저하시키는 관점에서는 예를 들면 10 중량부 이상인 것이 바람직하고, 20 중량부 이상인 것이 보다 바람직하다. 또, 에폭시 수지의 함유량은, (메타)아크릴산 에스테르 공중합체 10 중량부에 대하여 접착 필름(3)의 인성(靭性)을 더욱 향상시키는 관점에서는 예를 들면 100 중량부 이하인 것이 바람직하고, 50 중량부 이하인 것이 보다 바람직하다.
또, 페놀 수지의 함유량에 대해서는, 에폭시 수지의 에폭시 당량과 페놀 경화제, 즉 페놀 수지와의 수산기 당량의 비를 예를 들면 0.5 이상 1.8 이하로 하는 것이 바람직하고, 0.7 이상 1.5 이하로 하는 것이 보다 바람직하다. 이 비가 너무 작으면 내열성이 저하되는 경우가 있고, 너무 크면 보존성이 저하되는 경우가 있다.
무기 충전재는 접착 필름(3)의 열팽창 계수를 저감하는 기능을 갖는다. 무기 충전재로는, 예를 들면, 은, 산화티탄, 실리카, 마이카 등을 들 수 있다. 이들 중에서도 실리카 필러가 바람직하다. 실리카 필러를 이용함으로써 접착 필름(3) 제조시의 작업성을 더욱 향상시킬 수 있다. 실리카 필러의 경우에는 형상으로서 파쇄 실리카와 용융 실리카가 있지만, 용융 실리카가 바람직하다.
무기 충전재의 평균 입자 지름은 접착 필름(3) 내에서 필러의 응집을 억제하여 외관을 향상시키는 관점에서는 예를 들면 0.01 ㎛ 이상인 것이 바람직하고, 0.1 ㎛ 이상인 것이 보다 바람직하다. 또, 무기 충전재의 평균 입자 지름은 접착 필름(3)으로부터 실리카 필러 충전제가 돌기하여 열압착시에 칩을 파괴하는 것을 더욱 확실히 억제하는 관점에서는 예를 들면 20 ㎛ 이하인 것이 바람직하고, 5 ㎛ 이하인 것이 보다 바람직하다.
무기 충전재의 함유량은 특별히 한정되지 않지만, 무기 충전재를 제외한 수지 성분 100 중량부에 대하여, 예를 들면 1 중량부 이상인 것이 바람직하고, 10 중량부 이상인 것이 보다 바람직하다. 이렇게 함으로써 접착 필름(3)의 열팽창 계수를 더욱 작게 할 수 있기 때문에, 코어 기판(1)과 접착 필름(3) 사이의 팽창 계수의 차이를 더욱 저감할 수 있다. 따라서, 열충격에 대해 발생하는 응력을 더욱 저감시켜, 박리를 더욱 확실히 억제할 수 있다. 또, 무기 충전재의 함유량은 무기 충전재를 제외한 수지 성분 100 중량부에 대하여, 예를 들면 200 중량부 이하인 것이 바람직하고, 100 중량부 이하인 것이 보다 바람직하다. 무기 충전재의 함량이 너무 많으면 접착 필름(3)의 열팽창 계수는 저하하는 한편, 탄성률이 너무 증가하는 경우가 있다. 상기 무기 충전재의 함량을 상기 농도 이하로 함으로써 접착 필름(3)의 밀착성을 더욱 향상시킬 수 있다.
또한, 접착 필름(3)을 구성하는 수지 조성물은 상기 성분 이외의 성분을 포함하고 있어도 된다.
예를 들면, 수지 조성물은 커플링제를 포함하고 있어도 된다. 이것에 의해 접착 필름(3) 중의 수지와 피착체의 밀착성 및 접착 필름(3) 중의 수지와 실리카 계면의 밀착성을 한층 더 향상시킬 수 있다.
커플링제로는 실란계, 티탄계, 알루미늄계 등을 들 수 있지만, 이 중에서도 실란계 커플링제가 바람직하다.
실란 커플링제로는, 예를 들면 비닐트리클로로실란, 비닐트리메톡시실란, 비닐트리에톡시실란, β-(3,4-에폭시시클로헥실)에틸트리메톡시실란, γ-글리시독시프로필트리메톡시실란, γ-글리시독시프로필메틸디메톡시실란, γ-메타크릴옥시프로필트리메톡시실란, γ-메타크릴옥시프로필메틸디에톡시실란, γ-메타크릴옥시프로필트리에톡시실란, N-β(아미노에틸)γ-아미노프로필메틸디메톡시실란, N-β(아미노에틸)γ-아미노프로필트리메톡시실란, N-β(아미노에틸)γ-아미노프로필트리에톡시실란, γ-아미노프로필트리메톡시실란, γ-아미노프로필트리에톡시실란, N-페닐-γ-아미노프로필트리메톡시실란, γ-클로로프로필트리메톡시실란, γ-메르캅토프로필트리메톡시실란, 3-이소시아네이트프로필트리에톡시실란, 3-아크릴옥시프로필트리메톡시실란을 들 수 있다.
커플링제의 배합량은 밀착성을 더욱 높이는 관점에서는 수지 조성물 전체 100 중량부에 대하여, 예를 들면 0.01 중량부 이상인 것이 바람직하고, 0.1 중량부 이상인 것이 보다 바람직하다. 또, 분해 가스(아웃 가스)나 보이드의 발생을 억제하는 관점에서는 커플링제의 배합량은 수지 조성물 전체 100 중량부에 대하여, 예를 들면 10 중량부 이하인 것이 바람직하고, 5 중량부 이하인 것이 보다 바람직하다.
또, 접착 필름(3)을 구성하는 수지 조성물에는 상기 성분의 외, 카르복실기 및/또는 페놀성 수산기를 갖는 플럭스 활성 화합물이 포함되어 있어도 된다.
카르복실기 및/또는 페놀성 수산기를 갖는 플럭스 활성 화합물이란 분자 중에 카르복실기 및/또는 페놀성 수산기가 적어도 1개 이상 존재하는 화합물을 말하며, 액상이라도 고체라도 된다.
카르복실기를 함유하는 플럭스 활성 화합물로는 지방족 산무수물, 지환식 산무수물, 방향족 산무수물, 지방족 카르본산, 방향족 카르본산 등을 들 수 있다. 페놀성 수산기를 갖는 플럭스 활성 화합물로는 페놀류를 들 수 있다.
지방족 산무수물로는 무수 숙신산, 폴리아디프산 무수물, 폴리아젤라인산 무수물, 폴리세바신산 무수물 등을 들 수 있다.
지환식 산무수물로는 메틸테트라히드로 무수 프탈산, 메틸헥사히드로 무수 프탈산, 무수 메틸하이믹산, 헥사히드로 무수 프탈산, 테트라히드로 무수 프탈산, 트리알킬테트라히드로 무수 프탈산, 메틸시클로헥센디카르본산 무수물 등을 들 수 있다.
방향족 산무수물로는 무수 프탈산, 무수 트리멜리트산, 무수 피로멜리트산, 벤조페논테트라카르본산 무수물, 에틸렌글리콜비스트리멜리테이트, 글리세롤트리스트리멜리테이트 등을 들 수 있다.
지방족 카르본산으로는 HOOC-(CH2)n-COOH로 나타내는 구조식의 화합물을 들 수 있다. 또한, n은 0 이상 20 이하의 정수이다.
또, 플럭스 활성, 접착시의 아웃 가스 및 접착 테이프의 경화 후의 탄성률이나 유리 전이 온도의 밸런스로부터, 상기 n은 3 이상 10 이하가 바람직하다. n을 3 이상으로 함으로써 접착 테이프의 경화 후의 탄성률의 증가를 억제하여 피접착물과의 접착성을 향상시킬 수 있다. 또, n을 10 이하로 함으로써 탄성률의 저하를 억제하여 접속 신뢰성을 더욱 향상시킬 수 있다.
상기 구조식으로 나타내는 화합물로서, 예를 들면, n=3인 글루타르산(HOOC-(CH2)3-COOH), n=4인 아디프산(HOOC-(CH2)4-COOH), n=5인 피멜산(HOOC-(CH2)5-COOH), n=8인 세바신산(HOOC-(CH2)8-COOH) 및 n=10인 HOOC-(CH2)10-COOH-를 들 수 있다.
다른 지방족 카르본산으로는 포름산, 아세트산, 프로피온산, 부티르산, 발레르산, 피발산, 카프론산, 카프릴산, 라우르산, 미리스트산, 팔미트산, 스테아르산, 아크릴산, 메타크릴산, 크로톤산, 올레산, 푸말산, 말레산, 옥살산, 말론산, 숙신산 등을 들 수 있다.
방향족 카르본산으로는 벤조산, 프탈산, 이소프탈산, 테레프탈산, 헤미멜리트산, 트리멜리트산, 트리메신산, 멜로판산, 프레니트산, 피로멜리트산, 멜리트산, 트리일산, 크시릴산, 헤멜리트산, 메시틸렌산, 프레니틸산, 톨루일산, 신남산, 살리실산, 2,3-디히드록시벤조산, 2,4-디히드록시벤조산, 겐티딘산(2,5-디히드록시벤조산), 2,6-디히드록시벤조산, 3,5-디히드록시벤조산, 몰식자산(3,4,5-트리히드록시벤조산), 1,4-디히드록시-2-나프토에산, 3,5-디히드록시-2-나프토에산 등의 나프토에산 유도체; 페놀프탈린; 디페놀산 등을 들 수 있다.
페놀성 수산기를 갖는 플럭스 활성 화합물로는 페놀, o-크레졸, 2,6-크실레놀, p-크레졸, m-크레졸, o-에틸페놀, 2,4-크실레놀, 2,5-크실레놀, m-에틸페놀, 2,3-크실레놀, 메지톨, 3,5-크실레놀, p-터셔리부틸페놀, 카테콜, p-터셔리아밀페놀, 레졸시놀, p-옥틸페놀, p-페닐페놀, 비스페놀 A, 비스페놀 F, 비스페놀 AF, 비페놀, 디알릴 비스페놀 F, 디알릴 비스페놀 A, 트리스페놀, 테트라키스페놀 등의 페놀성 수산기를 함유하는 모노머류, 페놀 노볼락 수지, o-크레졸 노볼락 수지, 비스페놀 F 노볼락 수지, 비스페놀 A 노볼락 수지 등을 들 수 있다.
플럭스 활성 화합물은 에폭시 수지와 같은 열경화성 수지와의 반응에서 삼차원적으로 도입되기 때문에, 1 분자 중에 에폭시 수지에 부가할 수 있는 적어도 2개의 페놀성 수산기와 금속 산화막에 플럭스 작용을 나타내는 방향족에 직접 결합한 카르복실기를 1 분자 중에 적어도 1개 갖는 화합물이 바람직하다. 이와 같은 화합물로는 2,3-디히드록시벤조산, 2,4-디히드록시벤조산, 겐티딘산(2,5-디히드록시벤조산), 2,6-디히드록시벤조산, 3,4-디히드록시벤조산, 몰식자산(3,4,5-트리히드록시벤조산) 등의 벤조산 유도체; 1,4-디히드록시-2-나프토에산, 3,5-디히드록시-2-나프토에산, 3,7-디히드록시-2-나프토에산 등의 나프토에산 유도체; 페놀프탈린; 및 디페놀산 등을 들 수 있다.
이들 플럭스 활성 화합물은 단독으로 이용해도, 2종 이상을 조합하여 이용해도 된다.
플럭스 활성 화합물의 배합량은 플럭스 활성을 향상시키는 관점에서는 접착 필름의 배합 성분의 합계량에 대하여 1 중량% 이상인 것이 바람직하고, 5 중량% 이상인 것이 보다 바람직하다. 또, 플럭스 활성 화합물의 배합량은 30 중량% 이하인 것이 바람직하고, 25 중량% 이하인 것이 보다 바람직하다.
이와 같은 접착 필름(3)은 20℃ 이상, JIS C 6481에 준거하여 측정되는 접착 필름(3)의 유리 전이점 Tga [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수가 30∼300 ppm/℃인 것이 바람직하고, 500∼160 ppm/℃인 것이 보다 바람직하다. 이것에 의해 접착 필름(3)은 반도체소자(2)의 치수의 변동에 따라 확실히 추종할 수 있다. 그 결과, 코어 기판(1)으로부터 반도체소자(2)가 본의 아니게 박리하는 것을 보다 확실히 방지할 수 있다.
또, 접착 필름의 유리 전이점은 0∼180℃인 것이 바람직하고, 10∼150℃인 것이 보다 바람직하다. 이것에 의해 접착 필름(3)의 저장탄성률을 보다 바람직한 것으로 할 수 있어 휘어짐의 발생을 보다 확실히 방지할 수 있다. 그 결과, 반도체소자(2)의 본의 아닌 박리나 반도체소자(2)의 균열 등의 불량 발생을 보다 확실히 방지할 수 있다.
이와 같은 접착 필름(접착층)(3)의 평균 두께는 5∼50 ㎛인 것이 바람직하고, 10∼40 ㎛인 것이 보다 바람직하다. 이것에 의해 반도체소자(2)에 걸리는 상술한 것과 같은 외력을 보다 효율적으로 완화할 수 있어 반도체소자(2)의 본의 아닌 박리나, 반도체소자(2)의 균열 등의 불량 발생을 보다 확실히 방지할 수 있다.
[제1층(4) 및 제2층(5)]
코어 기판(1)의 양면에는, 도 1에 나타낸 바와 같이, 전술한 반도체소자(2)를 매립하도록 형성된 제1층(4)과 제2층(5)이 형성되어 있다.
제1층(4)과 제2층(5)으로는 동등한 물성(열팽창 계수, 영률 등)을 갖는 것인 것이 바람직하고, 구성 재료 및 그 조성 비율이 동일한 것이 보다 바람직하다. 이것에 의해 외적 환경의 변화에 의해 발생하는 반도체소자 탑재 기판의 휘어짐을 특히 작게 할 수 있다.
이와 같은 제1층(4) 및 제2층(5)은 절연성이 높은 수지 재료로 구성되어 있다.
제1층(4)(제2층(5))을 구성하는 수지 재료로는 절연성이 높은 것이면 특별히 한정되지 않고, 예를 들면, 후술하는 표층(6)을 구성하는 수지 재료와 동일한 것을 이용할 수 있다. 특히, 제1층(4)(제2층(5))이 후술하는 표층(6)을 구성하는 수지 재료와 동일한 수지 재료로 구성되어 있는 경우, 표층(6)과의 밀착성이 특히 높게 되어 계면의 박리를 방지할 수 있다. 또, 계면에 존재하는 도체 회로 재료인 구리의 열팽창률에 가까운 열팽창률을 얻을 수 있기 때문에, 구리로 구성된 도체 회로 재료와의 계면에서의 스트레스를 저감하여 회로의 도통성을 확보하는 것이 뛰어나다는 효과도 얻을 수 있다.
제1층(4)(제2층(5))의 20℃ 이상, JIS C 6481에 준거하여 측정되는 제1층(4)(제2층(5))의 유리 전이점 Tgb [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수는, 구체적으로는 25∼50 ppm/℃인 것이 바람직하고, 30∼46 ppm/℃인 것이 보다 바람직하다. 이것에 의해 반도체소자(2)의 박리를 보다 효과적으로 방지할 수 있는 동시에, 반도체소자 탑재 기판(10)의 휘어짐을 보다 효과적으로 방지할 수 있다.
또, JIS C 6481에 준거하여 측정되는 제1층(4)(제2층(5))의 유리 전이점 Tgb는 190∼300℃의 범위 내인 것이 바람직하고, 230∼280℃의 범위인 것이 보다 바람직하다. 이것에 의해 반도체소자 탑재 기판(10)의 휘어짐의 발생을 저감할 수 있는 동시에, 반도체소자 탑재 기판(10)의 내열성을 보다 높게 할 수 있다.
또, 제1층(4)(제2층(5))의 25℃에서의 영률은 2∼10 GPa인 것이 바람직하고, 3∼7 GPa인 것이 보다 바람직하다. 제1층(4)(제2층(5))의 영률이 이와 같은 범위의 값이면, 반도체소자 탑재 기판(10) 전체적으로 휘어짐이 생기려고 한 경우에 있어서, 휘어지려고 하는 힘을 제1층(4) 및 제2층(5)에서 완화·흡수할 수 있어 반도체소자 탑재 기판(10)의 휘어짐의 발생을 보다 효과적으로 저감할 수 있다. 또, 제1층(4)의 영률이 이와 같은 범위의 값이면, 제1층(4)에 외적 환경의 변화에 의한 치수의 변화가 생겼을 경우라도 반도체소자(2)에 대한 영향을 보다 작게 할 수 있다. 그 결과, 반도체소자(2)의 본의 아닌 박리를 보다 효과적으로 방지할 수 있다.
또, 제1층(4)의 평균 두께를 T2 [㎛], 전술한 코어 기판(1)의 평균 두께를 T1 [㎛]로 했을 때, 0.5≤T2/T1≤2의 관계를 만족하는 것이 바람직하고, 1≤T2/T1≤1.5의 관계를 만족하는 것이 보다 바람직하다. 이와 같은 관계를 만족함으로써, 제1층(4)의 평균 두께가 비교적 작게 되어, 반도체소자(2)에 대한 제1층(4)의 치수 변화에 의한 영향을 보다 작게 할 수 있어 반도체소자(2)의 본의 아닌 박리를 보다 효과적으로 방지할 수 있다. 또, 코어 기판(1)에 대한 제1층(4)의 두께가 얇아져, 제1층(4)의 치수 변화에 의한 휘어짐에 대한 영향을 코어 기판(1) 및 표층(6)에 의해 충분히 억제할 수 있어 반도체소자 탑재 기판(10)의 휘어짐의 발생을 보다 효과적으로 저감할 수 있다.
제1층(4)(제2층(5))의 평균 두께는, 구체적으로는 30∼800 ㎛인 것이 바람직하고, 50∼200 ㎛인 것이 보다 바람직하다.
[표층(6)]
또, 제1층(4) 위 및 제2층(5) 위에는 각각 표층(6)이 형성되어 있다.
본 발명의 반도체소자 탑재 기판은 이 표층의 20℃ 이상, JIS C 6481에 준거하여 측정되는 상기 표층의 유리 전이점 Tga [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수가 40 ppm/℃ 이하인 점에도 특징을 갖고 있다. 이와 같은 특징을 가짐으로써, 표층은 바깥 공기 온도나 바깥 공기 습도 등의 외적 환경의 변화에 의한 치수의 변화가 생기기 어려워져, 반도체소자 탑재 기판의 구조나 각층의 물성 차이에 의해 발생하는 치수의 변화를 억제할 수 있다. 그 결과, 반도체소자 탑재 기판의 휘어짐의 발생을 방지할 수 있다. 또, 반도체소자는 상술한 것과 같은 접착층(접착 필름)을 통해 기판(코어 기판)에 접합되어 있으므로, 표층이 갖는 특성과 함께 반도체소자가 기판으로부터 본의 아니게 박리되는 것을 보다 효과적으로 방지할 수 있다.
또한, 본 발명에 있어서 표층의 20℃ 이상, JIS C 6481에 준거하여 측정되는 상기 표층의 유리 전이점 Tga [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수는 40 ppm/℃ 이하이지만, 3∼30 ppm/℃인 것이 보다 바람직하다. 이것에 의해 본 발명의 효과를 보다 현저하게 할 수 있다. 이와 대조적으로, 표층의 상술한 열팽창 계수가 너무 높으면, 반도체소자 탑재 기판의 구조나 각층의 물성 차이에 의해 발생하는 치수의 변화를 억제하지 못하여 반도체소자 탑재 기판의 휘어짐의 발생을 방지할 수 없다. 또, 발생한 휘어짐에 의한 영향을 전술한 것과 같은 접착층에서 완화하는 것이 곤란해져, 반도체소자의 본의 아닌 박리나 균열 등이 발생하여 반도체소자 탑재 기판의 신뢰성이 저하해 버린다.
표층(6)은 전술한 제1층(4) 및 제2층(5)보다도 딱딱한 것이 바람직하다. 이와 같은 비교적 딱딱한 표층(6)을 설치함으로써, 반도체소자 탑재 기판의 구조나 각층의 물성 차이에 의한 치수의 변화를 보다 확실히 억제할 수 있다. 그 결과, 반도체소자 탑재 기판(10)의 휘어짐의 발생을 보다 확실히 방지할 수 있다.
상술한 것과 같이, 표층(6)은 제1층(4)(제2층(5))보다도 딱딱한 것이 바람직하지만, 구체적으로는 표층(6)의 25℃에서의 영률을 X [GPa], 제1층(4)의 25℃에서의 영률을 Y [GPa]로 했을 때, 0.5≤X-Y≤13의 관계를 만족하는 것이 바람직하고, 3≤X-Y≤8의 관계를 만족하는 것이 보다 바람직하다. 이것에 의해 상술한 것과 같은 효과를 보다 현저하게 할 수 있다.
표층(6)의 25℃에서의 영률은, 구체적으로는 4∼20 GPa인 것이 바람직하고, 5∼15 GPa인 것이 보다 바람직하다. 이것에 의해 반도체소자 탑재 기판(10)의 휘어짐의 발생을 보다 효과적으로 저감할 수 있다.
또, 표층(6)의 20℃ 이상, JIS C 6481에 준거하여 측정되는 표층(6)의 유리 전이점 Tga [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수를 A [ppm/℃], 제1층(4)(제2층(5))의 20℃ 이상, JIS C 6481에 준거하여 측정되는 제1층(4)의 유리 전이점 Tgb [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수를 B [ppm/℃]로 했을 때, 0.5≤B-A≤50의 관계를 만족하는 것이 바람직하고, 5≤B-A≤40의 관계를 만족하는 것이 보다 바람직하다. 이와 같은 관계를 만족함으로써, 반도체소자(2)의 코어 기판(1)으로부터의 박리를 보다 확실히 방지할 수 있는 동시에, 반도체소자 탑재 기판(10)의 휘어짐을 보다 확실히 방지할 수 있다.
또, JIS C 6481에 준거하여 측정되는 표층(6)의 유리 전이점 Tga는 190∼300℃의 범위 내인 것이 바람직하고, 230∼280℃의 범위인 것이 보다 바람직하다. 이것에 의해 반도체소자 탑재 기판(10)의 휘어짐의 발생을 저감할 수 있는 동시에, 반도체소자 탑재 기판(10)의 내열성을 보다 높게 할 수 있다.
표층(6)을 구성하는 수지 재료로는 특별히 한정되지 않지만, 예를 들면, 열경화성 수지를 포함하는 것이 바람직하다. 이것에 의해 내열성을 향상시킬 수 있다.
열경화성 수지로는, 예를 들면, 페놀 노볼락 수지, 크레졸 노볼락 수지, 비스페놀 A 노볼락 수지 등의 노볼락형 페놀 수지, 미변성 레졸페놀 수지, 동유(桐油), 아마인유, 호두유 등으로 변성한 유(油)변성 레졸페놀 수지 등의 레졸형 페놀 수지 등의 페놀 수지, 비스페놀 A 에폭시 수지, 비스페놀 F 에폭시 수지 등의 비스페놀형 에폭시 수지, 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지 등의 노볼락형 에폭시 수지, 비페닐형 에폭시 수지 등의 에폭시 수지, 시아네이트 수지, 우레아(요소) 수지, 멜라민 수지 등의 트리아진환을 갖는 수지, 불포화 폴리에스테르 수지, 비스말레이미드 수지, 폴리우레탄 수지, 디알릴 프탈레이트 수지, 실리콘 수지, 벤조옥사진환을 갖는 수지, 시아네이트 에스테르 수지 등을 들 수 있다.
이들 중에서도 특히 시아네이트 수지가 바람직하다. 이것에 의해 표층(6)의 열팽창 계수를 작게 할 수 있다. 아울러, 표층(6)의 내열성을 뛰어나게 할 수 있다.
시아네이트 수지는, 예를 들면, 할로겐화 시안 화합물과 페놀류를 반응시키고, 필요에 따라 가열 등의 방법으로 얻어지는 프리폴리머를 경화시킴으로써 얻을 수 있다. 시아네이트 수지로는, 구체적으로는, 노볼락형 시아네이트 수지, 비스페놀 A형 시아네이트 수지, 비스페놀 E형 시아네이트 수지, 테트라메틸 비스페놀 F형 시아네이트 수지 등의 비스페놀형 시아네이트 수지 등을 들 수 있다. 이들 중에서도 노볼락형 시아네이트 수지가 바람직하다. 이것에 의해 가교 밀도 증가에 의한 내열성 향상과 수지 조성물 등의 난연성(難燃性)을 향상시킬 수 있다. 시아네이트 수지는 트리아진환을 갖고 있기 때문이다. 아울러, 노볼락형 시아네이트 수지는 그 구조상 벤젠환의 비율이 높아 탄화하기 쉽다. 또한, 표층(6)을 박막화(두께 35 ㎛ 이하) 했을 경우라도 표층(6)에 뛰어난 강성을 부여할 수 있다. 특히, 가열시에서의 강성이 뛰어나므로, 반도체소자 탑재 기판(10)의 휘어짐의 발생을 보다 확실히 저감시킬 수 있어 반도체소자 탑재 기판(10)의 신뢰성을 향상시킬 수 있다.
노볼락형 시아네이트 수지의 프리폴리머로는, 예를 들면 식 (Ⅰ)로 나타내는 것을 사용할 수 있다.
Figure 112011000124283-pct00001
식 (Ⅰ)로 나타내는 노볼락형 시아네이트 수지의 프리폴리머의 평균 반복 단위 n은 특별히 한정되지 않지만, 1∼10이 바람직하고, 특히 2∼7이 바람직하다. 평균 반복 단위 n이 상기 하한값 미만이면 노볼락형 시아네이트 수지는 결정화하기 쉬워져 범용 용매에 대한 용해성이 비교적 저하되기 때문에 취급이 곤란해지는 경우가 있다. 또, 평균 반복 단위 n이 상기 상한값을 초과하면 용융 점도가 너무 높아져 표층(6)의 성형성이 저하되는 경우가 있다.
시아네이트 수지의 프리폴리머의 중량 평균 분자량은 특별히 한정되지 않지만, 중량 평균 분자량 500∼4,500인 것이 바람직하고, 특히 600∼3,000인 것이 보다 바람직하다.
시아네이트 수지 등의 수지 재료나 프리폴리머 등의 중량 평균 분자량은, 예를 들면 GPC로 측정할 수 있다.
GPC 측정은, 예를 들면 장치: 토소제 HLC-8200 GPC를 이용하고, 칼럼으로 TSK=GEL 폴리스티렌을 이용하며, 용제로 THF(테트라하이드로 푸란)를 이용하여 측정할 수 있다.
표층(6) 중에서의 시아네이트 수지의 함유량은 특별히 한정되지 않지만, 1∼20 중량%인 것이 바람직하고, 특히 3∼15 중량%인 것이 보다 바람직하다. 함유량이 상기 하한값 미만이면 표층(6)을 형성하는 것이 곤란해지는 경우가 있고, 상기 상한값을 초과하면 표층(6)의 강도가 저하되는 경우가 있다.
또, 열경화성 수지로 시아네이트 수지(특히, 노볼락형 시아네이트 수지)를 이용하는 경우에는 에폭시 수지(실질적으로 할로겐 원자를 포함하지 않음)를 추가로 포함하고 있는 것이 바람직하다.
에폭시 수지로는, 예를 들면, 페놀 노볼락형 에폭시 수지, 비스페놀형 에폭시 수지, 나프탈렌형 에폭시 수지, 아릴 알킬렌형 에폭시 수지 등을 들 수 있다. 이들 중에서도 아릴 알킬렌형 에폭시 수지가 바람직하다. 이것에 의해 표층(6)의 흡습 땜납 내열성 및 난연성을 향상시킬 수 있다.
아릴 알킬렌형 에폭시 수지란, 반복 단위 중에 하나 이상의 아릴 알킬렌기를 갖는 에폭시 수지를 말한다. 예를 들면, 크실릴렌형 에폭시 수지, 비페닐 디메틸렌형 에폭시 수지 등을 들 수 있다. 이들 중에서도 비페닐 디메틸렌형 에폭시 수지가 바람직하다. 비페닐 디메틸렌형 에폭시 수지의 프리폴리머는, 예를 들면 식 (Ⅱ)로 나타낼 수 있다.
Figure 112011000124283-pct00002
상기 식 (Ⅱ)로 나타내는 비페닐 디메틸렌형 에폭시 수지의 프리폴리머의 평균 반복 단위 n은 특별히 한정되지 않지만, 1∼10인 것이 바람직하고, 특히 2∼5인 것이 보다 바람직하다. 평균 반복 단위 n이 상기 하한값 미만이면 비페닐 디메틸렌형 에폭시 수지는 결정화하기 쉬워져 범용 용매에 대한 용해성이 비교적 저하되기 때문에 취급이 곤란해지는 경우가 있다. 또, 평균 반복 단위 n이 상기 상한값을 초과하면 수지의 유동성이 저하되어 성형 불량 등의 원인이 되는 경우가 있다.
수지 재료 중의 시아네이트 수지의 함유율을 C [중량%], 상기 수지 재료 중의 에폭시 수지의 함유율을 D [중량%]로 했을 때, 0.5≤D/C≤4인 것이 바람직하고, 1≤D/C≤3인 것이 보다 바람직하다. 이것에 의해 내열성을 향상시킬 수 있는 동시에 열팽창 계수를 특히 작게 할 수 있다.
표층(6) 중에서의 에폭시 수지의 함유량은 특별히 한정되지 않지만, 3∼25 중량%인 것이 바람직하고, 특히 5∼20 중량%인 것이 보다 바람직하다. 함유량이 상기 하한값 미만이면 시아네이트 수지의 프리폴리머의 반응성이 저하되거나 얻어지는 제품의 내습성이 저하되거나 하는 경우가 있고, 상기 상한값을 초과하면 내열성이 저하되는 경우가 있다.
에폭시 수지의 프리폴리머의 중량 평균 분자량은 특별히 한정되지 않지만, 중량 평균 분자량 500∼20,000이 바람직하고, 특히 800∼15,000이 바람직하다.
또, 열경화성 수지로 시아네이트 수지(특히 노볼락형 시아네이트 수지)를 이용하는 경우에는 실질적으로 할로겐 원자를 포함하지 않는 페녹시 수지를 함유하는 것이 바람직하다. 이것에 의해 수지 부착 금속박이나 기재 부착 절연 시트를 제조할 때의 제막성을 향상시킬 수 있다. 여기서, 실질적으로 할로겐 원자를 포함하지 않는다는 것은, 예를 들면, 페녹시 수지 중의 할로겐 원자의 함유량이 1 중량% 이하인 것을 말한다.
상기 페녹시 수지로는 특별히 한정되지 않지만, 예를 들면, 비스페놀 골격을 갖는 페녹시 수지, 노볼락 골격을 갖는 페녹시 수지, 나프탈렌 골격을 갖는 페녹시 수지, 비페닐 골격을 갖는 페녹시 수지 등을 들 수 있다. 또, 이들 골격을 복수종 가진 구조를 갖는 페녹시 수지를 이용할 수도 있다. 이들 중에서도 비페닐 골격과 비스페놀 S 골격을 갖는 것을 이용할 수 있다. 이것에 의해 비페닐 골격이 갖는 강직성에 의해 유리 전이 온도를 높게 할 수 있는 동시에, 비스페놀 S 골격에 의해 다층 프린트 배선판을 제조할 때의 도금 금속의 부착성을 향상시킬 수 있다. 또, 비스페놀 A 골격과 비스페놀 F 골격을 갖는 것을 이용할 수 있다. 이것에 의해 다층 프린트 배선판 제조시에 내층 회로 기판에 대한 밀착성을 향상시킬 수 있다. 또, 상기 비페닐 골격과 비스페놀 S 골격을 갖는 것과 비스페놀 A 골격과 비스페놀 F 골격을 갖는 것을 병용할 수 있다. 이것에 의해 이들 특성을 균형있게 발현시킬 수 있다. 상기 비스페놀 A 골격과 비스페놀 F 골격을 갖는 것(1)과, 상기 비페닐 골격과 비스페놀 S 골격을 갖는 것(2)을 병용하는 경우, 그 병용 비율로는 특별히 한정되지 않지만, 예를 들면, (1):(2)=2:8∼9:1로 할 수 있다.
페녹시 수지의 분자량으로는 특별히 한정되지 않지만, 중량 평균 분자량이 5,000∼50,000인 것이 바람직하다. 더욱 바람직하게는 10,000∼40,000이다. 중량 평균 분자량이 상기 하한값 미만이면 제막성을 향상시키는 효과가 저하되는 경우가 있다. 또, 상기 상한값을 초과하면 페녹시 수지의 용해성이 저하되는 경우가 있다.
표층(6) 중에서의 페녹시 수지의 함유량은 특별히 한정되지 않지만, 1∼30 중량%인 것이 바람직하다. 더욱 바람직하게는 3∼20 중량%이다. 함유량이 상기 하한값 미만이면 제막성을 향상시키는 효과가 저하되는 경우가 있다. 또, 상기 상한값을 초과하면 저열팽창성을 부여하는 효과가 저하되는 경우가 있다.
수지 재료 중의 시아네이트 수지의 함유율을 C [중량%], 상기 수지 재료 중의 페녹시 수지의 함유율을 E [중량%]로 했을 때, 0.2≤E/C≤2인 것이 바람직하고, 0.3≤E/C≤1.5인 것이 보다 바람직하다. 이것에 의해 성막성을 향상시킬 수 있는 동시에 열팽창 계수를 특히 작게 할 수 있다.
아울러, 시아네이트 수지(특히 노볼락형 시아네이트 수지)와 페녹시 수지(비페닐 골격, 비스페놀 S 골격을 갖는 페녹시 수지)와 에폭시 수지(아릴 알킬렌형 에폭시 수지, 특히 비페닐 디메틸렌형 에폭시 수지)의 조합을 이용했을 경우 본 발명의 효과를 보다 현저하게 발휘시킬 수 있다.
또한, 표층(6)을 구성하는 수지 재료로 상기 수지 재료 외에 페놀 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 폴리페닐렌 옥사이드 수지, 폴리에테르술폰 수지 등의 열가소성 수지를 병용해도 된다.
상술한 것과 같은 수지 재료의 표층(6) 중에서의 함유량은 30∼70 중량%인 것이 바람직하고, 40∼60 중량%인 것이 보다 바람직하다. 이것에 의해 표층(6)의 내열성을 높게 하면서, 표층(6)의 열팽창 계수를 보다 작게 할 수 있다.
또, 표층(6)은 무기 충전재를 포함하는 것이 바람직하다. 이것에 의해 표층(6)을 박막화(두께 35㎛ 이하)로 해도 강도가 뛰어날 수 있다. 아울러, 표층(6)의 저열팽창화를 더욱 향상시킬 수도 있다.
무기 충전재로는 코어 기판(1)의 설명에서 기재한 것을 이용할 수 있다. 상술한 무기 충전재 중에서도 실리카가 바람직하고, 용융 실리카(특히 구상 용융 실리카)가 저열팽창성이 뛰어난 점에서 바람직하다.
무기 충전재가 대략 구형인 경우, 무기 충전재의 평균 입자 지름은 특별히 한정되지 않지만, 0.01∼5.0 ㎛인 것이 바람직하고, 특히 0.2∼2.0 ㎛인 것이 보다 바람직하다.
표층(6) 중에서의 무기 충전재의 함유량은 5∼40 중량%인 것이 바람직하고, 10∼30 중량%인 것이 보다 바람직하다. 함유량이 상기 범위 내이면 표층(6)의 열팽창 계수를 보다 효과적으로 작게 할 수 있다. 그 결과, 반도체소자 탑재 기판(10)의 휘어짐의 발생을 보다 효과적으로 저감할 수 있다.
또, 표층(6) 중에는 상기 성분 외에 상기 코어 기판(1)에서 설명한 섬유 기재를 포함하고 있는 것이 바람직하다. 이것에 의해 표층(6)의 열팽창 계수를 특히 작게 할 수 있다. 그 결과, 반도체소자 탑재 기판(10)의 휘어짐의 발생을 보다 효과적으로 저감할 수 있다.
상술한 것와 같은 반도체소자 탑재 기판(10)은 평면에서 본 형상의 세로와 가로 길이의 비가 3:2∼2:3인 것이 바람직하고, 세로와 가로 길이가 대충 동일한 것이 바람직하다. 이것에 의해 본 발명의 효과를 보다 현저하게 할 수 있다.
<반도체소자 탑재 기판의 제조 방법>
다음에, 상술한 것과 같은 반도체소자 탑재 기판의 제조 방법의 일례에 대해 설명한다.
도 2는 반도체소자 탑재 기판의 제조 방법의 일례를 나타내는 도면이다.
우선, 도 2(a)에 나타낸 바와 같이 코어 기판(1)을 준비한다.
다음에, 도 2(b)에 나타낸 바와 같이 코어 기판(1)의 중앙부에 접착 필름(3)을 통해 반도체소자(2)를 탑재한다.
한편, 전술한 것과 같은 제1층(4) 및 제2층(5)을 구성하는 재료를 시트 형상으로 한 절연 시트(4') 및 절연 시트(5')를 준비한다.
다음에, 이 절연 시트(4') 및 절연 시트(5')를 각각 코어 기판(1)의 반도체소자(2)측 및 그 반대측 면에 겹쳐 맞춘다.
그 후, 절연 시트(4') 및 절연 시트(5')를 경화시켜 제1층(4) 및 제2층(5)으로 하여 반도체소자 매립 형상의 기판을 얻는다(도 2(c) 참조).
한편, 전술한 것과 같은 표층(6)을 구성하는 재료를 시트 형상으로 한 절연 시트(6')를 준비한다.
다음에, 이 절연 시트(6')를 제1층(4) 및 제2층(5)에 겹쳐 맞춘다.
그 후, 절연 시트(6')을 경화시켜 표층(6)으로 하여 반도체소자 탑재 기판(10)(본 발명의 반도체소자 탑재 기판)을 얻는다(도 2(d) 참조).
다음에, 반도체소자 탑재 기판의 제조 방법의 다른 일례에 대해 설명한다.
도 3도 반도체소자 탑재 기판의 제조 방법의 일례를 나타내는 도면이다.
우선, 도 3(a)에 나타낸 바와 같이 코어 기판(1)을 준비한다.
다음에, 도 3(b)에 나타낸 바와 같이 코어 기판(1)의 중앙부에 접착 필름(3)을 통해 반도체소자(2)를 탑재한다.
한편, 전술한 것과 같은 제1층(4)을 구성하는 재료를 시트 형상으로 한 절연 시트(4')와 표층(6)을 구성하는 재료를 시트 형상으로 한 절연 시트(6')가 일체가 된 절연 시트(7)를 준비한다. 또, 제2층(5)을 구성하는 재료를 시트 형상으로 한 절연 시트(5')와 상기 절연 시트(6')가 일체가 된 절연 시트(8)를 준비한다.
또한, 이 절연 시트(7 및 8)가, 도 1에서의 제1층(4) 및 제2층(5)을 구성하는 재료와 절연 시트(6)를 구성하는 재료가 동일한 조성으로 있는 경우에는 시트 두께를 합산한 두께로 함으로써 제작할 수 있다.
또, 이 절연 시트(7 및 8)가, 도 1에서의 제1층(4) 및 제2층(5)을 구성하는 재료와 표층(6)을 구성하는 재료가 동일한 조성으로서, 표층(6)에는 전술한 유리 섬유 기재와 같은 섬유 기재를 포함하는 경우에는, 표층(6)의 섬유 기재의 양면의 두께를 불균일하게 함으로써 제작할 수 있다.
다음에, 도 3(c)에 나타낸 바와 같이, 절연 시트(7) 및 절연 시트(8)를 각각 코어 기판(1)의 반도체소자(2)측 및 그 반대측 면에 겹쳐 맞춘다.
그 후, 절연 시트(7) 및 절연 시트(8)를 경화시켜 제1층(4), 제2층(5) 및 표층(6)으로 하여 도 1에 나타내는 반도체소자 탑재 기판(10)(본 발명의 반도체소자 탑재 기판)을 얻는다.
이상과 같은 방법에 의하면, 보다 간편한 방법으로 본 발명의 반도체소자 탑재 기판을 제조할 수 있다. 실제 생산에 있어서, 상기와 같은 제조 방법을 바람직하게 이용할 수 있다.
이상, 본 발명의 반도체소자 탑재 기판에 대해 설명했지만, 본 발명은 이들에 한정되는 것은 아니다.
예를 들면, 전술한 실시형태에서는 접착층을 필름 형상의 접착 필름을 이용하여 형성하는 것으로 설명했지만, 액상의 접착제를 코어 기판 위에 부여해 고화시킴으로써 형성해도 된다.
또, 전술한 실시형태에서는 반도체소자(2)가 1개 탑재된 것에 대해 설명했지만, 이것에 한정되지 않고 반도체소자는 2개 이상 탑재되어 있어도 된다.
또, 전술한 실시형태에서는 표층이 양면에 각각 1층씩 형성된 것으로 설명했지만, 이것에 한정되지 않고 표층이 양면에 2층 이상 형성된 것이라도 된다.
또, 전술한 실시형태에서는 구성 재료를 시트 형상으로 한 것을 이용하여 제1층, 제2층 및 표층을 형성하는 것으로 설명했지만, 이것에 한정되지 않고, 예를 들면, 각층은 각층을 구성하는 재료를 포함하는 액체을 도포함으로써 형성하는 것이라도 된다.
이하, 본 발명을 실시예 및 비교예에 근거해 상세히 설명하지만, 본 발명은 이것에 한정되는 것은 아니다.
<1> 실시예 및 비교예에서 이용하는 원재료
실시예 및 비교예에 있어서 이용한 원재료는 이하와 같다.
(1) 시아네이트 수지 A: 노볼락형 시아네이트 수지(론저사제, 상품명 「프리마 세트 PT-30」, 중량 평균 분자량 700)
(2) 시아네이트 수지 B: 노볼락형 시아네이트 수지(론저사제, 상품명 「프리마 세트 PT-60」, 중량 평균 분자량 2,600)
(3) 에폭시 수지: 비페닐 디메틸렌형 에폭시 수지(일본화약사제, 상품명 「NC-3000」, 에폭시 당량 275, 중량 평균 분자량 2,000)
(4) 페녹시 수지 A: 비페닐 에폭시 수지와 비스페놀 S 에폭시 수지의 공중합체이며, 말단부는 에폭시기를 갖고 있는 수지(재팬 에폭시레진사제, 상품명 「YX-8100 H30」, 중량 평균 분자량 30,000)
(5) 페녹시 수지 B: 비스페놀 A형 에폭시 수지와 비스페놀 F형 에폭시 수지의 공중합체이며, 말단부는 에폭시기를 갖고 있는 수지(재팬 에폭시레진사제, 상품명 「에피코트 4275」, 중량 평균 분자량 60,000)
(6) 경화 촉매: 이미다졸 화합물(시코쿠 화성공업사제, 상품명 「2-페닐-4,5-디히드록시메틸 이미다졸」)
(7) 무기 충전재: 구상 용융 실리카(아드마텍스사제, 상품명 「SO-25 H」, 평균 입자 지름 0.5 ㎛)
(8) 커플링제: 에폭시 실란 커플링제(일본 유니카사제, 상품명 「A-187」)
<2> 수지 바니시의 조제
시아네이트 수지 A: 15 중량부, 시아네이트 수지 B: 10 중량부, 에폭시 수지: 25 중량부, 페녹시 수지 A: 5 중량부, 페녹시 수지 B: 5 중량부, 경화 촉매: 0.4 중량부를 메틸에틸 케톤에 용해, 분산시켰다. 또한, 무기 충전재 40 중량부와 커플링제 0.2 중량부를 첨가하고, 고속 교반 장치를 이용해 10분간 교반하여, 고형분 50 중량%의 수지 바니시를 조제하였다.
<3> 절연성 시트의 제작
(1) 기재 부착 절연성 시트 A의 제작
상기와 같이 하여 얻어진 수지 바니시를 두께 38 ㎛의 PET(폴리에틸렌 테레프탈레이트) 필름의 한 면에 콤마 코터 장치를 이용하여 건조 후의 절연 필름의 두께가 120 ㎛가 되도록 도공하고, 이것을 160℃의 건조 장치에서 10분간 건조하여 기재 부착 절연 시트 A를 제조하였다.
(2) 기재 부착 절연 시트 B의 제작
상기와 같이 하여 얻어진 수지 바니시를 유리 직포(WEA-1035, 두께: 28 ㎛, 닛토방적제)에 함침하고, 120℃의 가열로에서 2분간 건조하여 바니시 고형분(프리프레그 중에 수지와 실리카가 차지하는 성분)이 약 50 wt%인 프리프레그를 얻었다. 이 프리프레그를 이용하여 두께 38 ㎛의 PET(폴리에틸렌 테레프탈레이트) 필름의 한 면에 라미네이터 장치를 이용하여 건조 후의 절연 필름의 두께가 40 ㎛가 되도록 붙이고, 이것을 160℃의 건조 장치에서 10분간 건조하여 기재 부착 절연 시트 B를 제조하였다.
(3) 기재 부착 절연성 시트 C의 제작
상기와 같이 하여 얻어진 수지 바니시를 두께 38 ㎛의 PET(폴리에틸렌 테레프탈레이트) 필름의 한 면에 콤마 코터 장치를 이용하여 건조 후의 절연 필름의 두께가 40 ㎛가 되도록 도공하고, 이것을 160℃의 건조 장치에서 10분간 건조하여 기재 부착 절연 시트 C를 제조하였다.
(4) 기재 부착 절연성 시트 D의 제작
상기와 같이 하여 얻어진 수지 바니시를 두께 38 ㎛의 PET(폴리에틸렌 테레프탈레이트) 필름의 한 면에 콤마 코터 장치를 이용하여 건조 후의 절연 필름의 두께가 160 ㎛가 되도록 도공하고, 이것을 160℃의 건조 장치에서 10분간 건조하여 기재 부착 절연 시트 D를 제조하였다.
<4> 접착 필름의 제작
(1) 접착 필름 A의 제작
아크릴산 에스테르 공중합체(나가세켐텍스사제, 상품명 「SG-708-6」): 25.0 중량부, 에폭시 수지(일본화약사제, 상품명 「EOCN-1020-80」): 16.0 중량부, 에폭시 수지(일본화약사제, 상품명 「NC3000P」): 24.2 중량부, 페놀 수지(스미토모 베이클리트사제, 상품명 「PR51470」): 17.5 중량부, 경화 촉매(시코쿠 화성사제, 상품명 「2PHZ-PW」): 0.1 중량부, 밀착조제(신에츠 화학공업사제, 상품명 「KBM403E」): 0.4 중량부, 무기 충전재로서의 실리카(아드마텍스사제, 상품명 「SE-2050LC」): 16.7 중량부를 혼합하여 접착제를 얻었다. 또한, 상기 중량부는 고형분으로서의 중량부를 가리킨다.
다음에, 얻어진 접착제를 박리 필름(미츠비시 화학 폴리에스테르 필름사제, 상품명 「MRX50」)의 한 면에 콤마 코터 장치를 이용하여 건조 후의 접착 필름의 두께가 25 ㎛가 되도록 도공하고, 이것을 90℃의 건조 장치에서 5분간 건조하여 접착 필름 A를 제조하였다.
(2) 접착 필름 B의 제작
아크릴산 에스테르 공중합체(나가세켐텍스사제, 상품명 「SG-70L」): 11.2 중량부, 아크릴 폴리머(동아합성사제, 상품명 「UG-4010」): 6.8 중량부, 에폭시 수지(일본화약사제, 상품명 「EOCN-1020-80」): 17.7 중량부, 에폭시 수지(일본화약사제, 상품명 「NC6000」): 26.5 중량부, 페놀 수지(스미토모 베이클리트사제, 상품명 「PR-HF-3」): 11.1 중량부, 페놀 수지(메이와 화성사제, 상품명 「MEH8000H」): 16.6 중량부, 경화 촉매(시코쿠 화성사제, 상품명 「2PHZ-PW」): 0.1 중량부, 밀착조제(신에츠 화학공업사제, 상품명 「KBM403E」): 0.1 중량부, 무기 충전재로서의 실리카(아드마텍스사제, 상품명 「SE-2050LC」): 10.0 중량부를 혼합하여 접착제를 얻었다. 또한, 상기 중량부는 고형분으로서의 중량부를 가리킨다.
다음에, 얻어진 접착제를 박리 필름(미츠비시 화학 폴리에스테르 필름사제, 상품명 「MRX50」)의 한 면에 콤마 코터 장치를 이용하여 건조 후의 접착 필름의 두께가 25 ㎛가 되도록 도공하고, 이것을 90℃의 건조 장치에서 5분간 건조하여 접착 필름 B를 제조하였다.
(3) 접착 필름 C의 제작
아크릴산 에스테르 공중합체(나가세켐텍스사제, 상품명 「SG-70L」): 53.99 중량부, 에폭시 수지(일본화약사제, 상품명 「EOCN-1020-80」): 3.73 중량부, 페놀 수지(스미토모 베이클리트사제, 상품명 「PR53647」): 1.91 중량부, 경화 촉매(시코쿠 화성사제, 상품명 「2PHZ-PW」): 0.04 중량부, 밀착조제(신에츠 화학공업사제, 상품명 「KBM403E」): 0.31 중량부, 무기 충전재로서의 실리카(아드마텍스사제, 상품명 「SE-2050LE」): 40.01 중량부를 혼합하여 접착제를 얻었다. 또한, 상기 중량부는 고형분으로서의 중량부를 가리킨다.
다음에, 얻어진 접착제를 박리 필름(미츠비시 화학 폴리에스테르 필름사제, 상품명 「MRX50」)의 한 면에 콤마 코터 장치를 이용하여 건조 후의 접착 필름의 두께가 25 ㎛가 되도록 도공하고, 이것을 90℃의 건조 장치에서 5분간 건조하여 접착 필름 C를 제조하였다.
(4) 접착 필름 D의 제작
아크릴산 에스테르 공중합체(나가세켐텍스사제, 상품명 「SG-70L」): 42.0 중량부, 에폭시 수지(일본화약사제, 상품명 「EOCN-1020-80」): 4.53 중량부, 에폭시 수지(일본화약사제, 상품명 「NC6000」): 6.86 중량부, 페놀 수지(스미토모 베이클리트사제, 상품명 「PR53647」): 5.92 중량부, 경화 촉매(시코쿠 화성사제, 상품명 「2PHZ-PW」): 0.06 중량부, 밀착조제(신에츠 화학공업사제, 상품명 「KBM403E」): 0.63 중량부, 무기 충전재로서의 실리카(아드마텍스사제, 상품명 「SE-2050LE」): 40.0 중량부를 혼합하여 접착제를 얻었다. 또한, 상기 중량부는 고형분으로서의 중량부를 가리킨다.
다음에, 얻어진 접착제를 박리 필름(미츠비시 화학 폴리에스테르 필름사제, 상품명 「MRX50」)의 한 면에 콤마 코터 장치를 이용하여 건조 후의 접착 필름의 두께가 25 ㎛가 되도록 도공하고, 이것을 90℃의 건조 장치에서 5분간 건조하여 접착 필름 D를 제조하였다.
<5> 반도체소자 탑재 기판의 제조
(실시예 1)
양면 구리 부착 적층판(스미토모 베이클리트 주식회사제: ELC-4785GS)의 구리박을 에칭 처리하여 제거함으로써, 두께 100 ㎛, 40 ㎜ 정사각형의 코어 기판을 얻었다.
다음에, 코어 기판의 중앙부에 두께 75 ㎛, 10 ㎜ 정사각형의 반도체소자(칩)를 박리 필름을 박리 제거한 상기 접착 필름 A를 이용하여 130℃에서 열압착하였다.
다음에, 상기 코어 기판의 칩 탑재 측 및 칩 미탑재 측의 양쪽 모두에 상기와 같이 하여 얻어진 기재 부착 절연 시트 A의 절연 시트층면을 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 가압식 라미네이터 장치를 이용하여 압력 0.8 MPa, 온도 100℃에서 30초간 진공 가열 가압 성형한 후, 열풍 건조기에서 온도 170℃, 시간 45분간으로 가열 경화시킨 후, 기재를 박리 제거하여 반도체소자 매립 형상의 기판을 얻었다. 즉, 제1층 및 제2층을 형성하였다.
그 후, 제1층 및 제2층에 상기와 같이 하여 얻어진 기재 부착 절연 시트 B의 절연 시트층면을 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 가압식 라미네이터 장치를 이용하여 압력 0.8 MPa, 온도 80℃에서 30초간 진공 가열 가압 성형한 후, 열풍 건조기에서 온도 180℃, 시간 45분간으로 가열 경화시킨 후 기재를 박리 제거하고, 온도 200℃, 시간 60분간으로 가열 경화하여 평가용의 반도체소자 탑재 기판을 얻었다.
(실시예 2)
접착 필름 A 대신에 접착 필름 B를 이용한 것 이외에는 상기 실시예 1과 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(실시예 3)
접착 필름 A 대신에 접착 필름 C를 이용한 것 이외에는 상기 실시예 1과 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(실시예 4)
실시예 1과 동일하게 하여 제작한 칩 탑재가 끝난 코어 기판의 칩 탑재측 및 칩 미탑재측의 양쪽 모두에 평균 두께가 120 ㎛인 시판되는 기재 부착 절연 시트 E(아지노모토 파인케미컬 주식회사제: 상품명 「ABF-GX13」)의 절연 시트층면을 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 가압식 라미네이터 장치를 이용하여 압력 1.0 MPa, 온도 105℃에서 30초간 진공 가열 가압 성형한 후, 기재를 박리 제거하고, 열풍 건조기에서 온도 180℃, 시간 90분간으로 가열 경화시켜 반도체소자 매립 형상의 기판을 얻었다. 즉, 제1층 및 제2층을 형성하였다.
그 후, 제1층 및 제2층에 기재 부착 절연 시트 B의 절연 시트층면을 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 가압식 라미네이터 장치를 이용하여 압력 0.8 MPa, 온도 80℃에서 30초간 진공 가열 가압 성형한 후, 열풍 건조기에서 온도 180℃, 시간 45분간으로 가열 경화시킨 후, 기재를 박리 제거하고, 온도 200℃, 시간 60분간으로 가열 경화하여 평가용의 반도체소자 탑재 기판을 얻었다.
(실시예 5)
접착 필름 A 대신에 접착 필름 B를 이용한 것 이외에는 상기 실시예 4와 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(실시예 6)
접착 필름 A 대신에 접착 필름 C를 이용한 것 이외에는 상기 실시예 4와 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(실시예 7)
실시예 1과 동일하게 하여 제작한 칩 탑재가 끝난 코어 기판의 칩 탑재측 및 칩 미탑재측의 양쪽 모두에 기재 부착 절연 시트 A의 절연 시트층면을 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 가압식 라미네이터 장치를 이용하여 압력 1.0 MPa, 온도 105℃에서 30초간 진공 가열 가압 성형한 후, 기재를 박리 제거하고, 열풍 건조기에서 온도 180℃, 시간 90분간으로 가열 경화시켜 반도체소자 매립 형상의 기판을 얻었다. 즉, 제1층 및 제2층을 형성하였다.
그 후, 제1층 및 제2층에 기재 부착 절연 시트 C의 절연 시트층면을 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 가압식 라미네이터 장치를 이용하여 압력 0.8 MPa, 온도 80℃에서 30초간 진공 가열 가압 성형한 후, 열풍 건조기에서 온도 180℃, 시간 45분간으로 가열 경화시킨 후, 기재를 박리 제거하고, 온도 200℃, 시간 60분간으로 가열 경화하여 평가용의 반도체소자 탑재 기판을 얻었다.
(실시예 8)
접착 필름 A 대신에 접착 필름 B를 이용한 것 이외에는 상기 실시예 7과 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(실시예 9)
접착 필름 A 대신에 접착 필름 C를 이용한 것 이외에는 상기 실시예 7과 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(실시예 10)
양면 구리 부착 적층판(스미토모 베이클리트 주식회사제: ELC-4785GS)의 구리박을 에칭 처리하여 제거함으로써 두께 100 ㎛, 40 ㎜ 정사각형의 코어 기판을 얻었다.
다음에, 코어 기판의 중앙부에 두께 140 ㎛, 10 ㎜ 정사각형의 반도체소자(칩)를 박리 필름을 박리 제거한 상기 접착 필름 A를 이용하여 130℃에서 열압착하였다.
다음에, 상기 코어 기판의 칩 탑재측 및 칩 미탑재측의 양쪽 모두에 기재 부착 절연 시트 D의 절연 시트층면을 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 가압식 라미네이터 장치를 이용하여 압력 0.8 MPa, 온도 100℃에서 30초간 진공 가열 가압 성형한 후, 열풍 건조기에서 온도 170℃, 시간 45분간으로 가열 경화시킨 후, 기재를 박리 제거하여 반도체소자 매립 형상의 기판을 얻었다. 즉, 제1층 및 제2층을 형성하였다.
그 후, 제1층 및 제2층에 기재 부착 절연 시트 B의 절연 시트층면을 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 가압식 라미네이터 장치를 이용하여 압력 0.8 MPa, 온도 80℃에서 30초간 진공 가열 가압 성형한 후, 열풍 건조기에서 온도 180℃, 시간 45분간으로 가열 경화시킨 후, 기재를 박리 제거하고, 온도 200℃, 시간 60분간으로 가열 경화하여 평가용의 반도체소자 탑재 기판을 얻었다.
(실시예 11)
접착 필름 A 대신에 접착 필름 B를 이용한 것 이외에는 상기 실시예 10과 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(실시예 12)
접착 필름 A 대신에 접착 필름 C를 이용한 것 이외에는 상기 실시예 10과 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(실시예 13)
실시예 10과 동일하게 하여 제작한 칩 탑재가 끝난 코어 기판의 칩 탑재측 및 칩 미탑재측의 양쪽 모두에 평균 두께가 160 ㎛인 시판되는 기재 부착 절연 시트 F(아지노모토 파인케미컬 주식회사제: 상품명 「ABF-GX13」)의 절연 시트층면을 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 가압식 라미네이터 장치를 이용하여 압력 1.0 MPa, 온도 105℃에서 30초간 진공 가열 가압 성형한 후, 기재를 박리 제거하고, 열풍 건조기에서 온도 180℃, 시간 90분간으로 가열 경화시켜 반도체소자 매립 형상의 기판을 얻었다. 즉, 제1층 및 제2층을 형성하였다.
그 후, 제1층 및 제2층에 기재 부착 절연 시트 B의 절연 시트층면을 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 가압식 라미네이터 장치를 이용하여 압력 0.8 MPa, 온도 80℃에서 30초간 진공 가열 가압 성형한 후, 열풍 건조기에서 온도 180℃, 시간 45분간으로 가열 경화시킨 후, 기재를 박리 제거하고, 온도 200℃, 시간 60분간으로 가열 경화하여 평가용의 반도체소자 탑재 기판을 얻었다.
(실시예 14)
접착 필름 A 대신에 접착 필름 B를 이용한 것 이외에는 상기 실시예 13과 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(실시예 15)
접착 필름 A 대신에 접착 필름 C를 이용한 것 이외에는 상기 실시예 13과 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(실시예 16)
실시예 10과 동일하게 하여 제작한 칩 탑재가 끝난 코어 기판의 칩 탑재측 및 칩 미탑재측의 양쪽 모두에 기재 부착 절연 시트 D의 절연 시트층면을 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 가압식 라미네이터 장치를 이용하여 압력 1.0 MPa, 온도 105℃에서 30초간 진공 가열 가압 성형한 후, 기재를 박리 제거하고, 열풍 건조기에서 온도 180℃, 시간 90분간으로 가열 경화시켜 반도체소자 매립 형상의 기판을 얻었다. 즉, 제1층 및 제2층을 형성하였다.
그 후, 제1층 및 제2층에 실시예 1과 동일하게 하여 얻어진 기재 부착 절연 시트 C의 절연 시트층면을 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 가압식 라미네이터 장치를 이용하여 압력 0.8 MPa, 온도 80℃에서 30초간, 진공 가열 가압 성형한 후, 열풍 건조기에서 온도 180℃, 시간 45분간으로 가열 경화시킨 후, 기재를 박리 제거하고, 온도 200℃, 시간 60분간으로 가열 경화하여 평가용의 반도체소자 탑재 기판을 얻었다.
(실시예 17)
접착 필름 A 대신에 접착 필름 C를 이용한 것 이외에는 상기 실시예 16과 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(비교예 1)
접착 필름 A 대신에 접착 필름 D를 이용한 것 이외에는 상기 실시예 1과 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(비교예 2)
접착 필름 A 대신에 접착 필름 D를 이용한 것 이외에는 상기 실시예 4와 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(비교예 3)
접착 필름 A 대신에 접착 필름 D를 이용한 것 이외에는 상기 실시예 7과 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(비교예 4)
접착 필름 A 대신에 접착 필름 D를 이용한 것 이외에는 상기 실시예 10과 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(비교예 5)
접착 필름 A 대신에 접착 필름 D를 이용한 것 이외에는 상기 실시예 13과 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(비교예 6)
접착 필름 A 대신에 접착 필름 D를 이용한 것 이외에는 상기 실시예 16과 동일하게 하여 평가용의 반도체소자 탑재 기판을 얻었다.
(비교예 7)
실시예 1과 동일하게 하여 제작한 칩 탑재가 끝난 코어 기판의 칩 탑재측 및 칩 미탑재측의 양쪽 모두에 평균 두께가 120 ㎛인 시판되는 기재 부착 절연 시트 E(아지노모토 파인케미컬 주식회사제: 상품명 「ABF-GX13」)의 절연 시트층면을 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 가압식 라미네이터 장치를 이용하여 압력 1.0 MPa, 온도 105℃에서 30초간 진공 가열 가압 성형한 후, 기재를 박리 제거하고, 열풍 건조기에서 온도 180℃, 시간 90분간으로 가열 경화시켜 반도체소자 매립 형상의 기판을 얻었다. 즉, 제1층 및 제2층을 형성하였다.
그 후, 제1층 및 제2층에 평균 두께가 40 ㎛인 시판되는 기재 부착 절연 시트 G(아지노모토 파인케미컬 주식회사제: 상품명 「ABF-GX13」)의 절연 시트층면을 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 가압식 라미네이터 장치를 이용하여 압력 0.8 MPa, 온도 80℃에서 30초간 진공 가열 가압 성형한 후, 열풍 건조기에서 온도 180℃, 시간 45분간으로 가열 경화시킨 후, 기재를 박리 제거하고, 온도 200℃, 시간 60분간으로 가열 경화하여 평가용의 반도체소자 탑재 기판을 얻었다.
(비교예 8)
실시예 11과 동일하게 하여 제작한 칩 탑재가 끝난 코어 기판의 칩 탑재측 및 칩 미탑재측의 양쪽 모두에 평균 두께가 160 ㎛인 시판되는 기재 부착 절연 시트 F(아지노모토 파인케미컬 주식회사제: 상품명 「ABF-GX13」)의 절연 시트층면을 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 가압식 라미네이터 장치를 이용하여 압력 1.0 MPa, 온도 105℃에서 30초간 진공 가열 가압 성형한 후, 기재를 박리 제거하고, 열풍 건조기에서 온도 180℃, 시간 90분간으로 가열 경화시켜 반도체소자 매립 형상의 기판을 얻었다. 즉, 제1층 및 제2층을 형성하였다.
그 후, 제1층 및 제2층에 평균 두께가 40 ㎛인 시판되는 기재 부착 절연 시트 G(아지노모토 파인케미컬 주식회사제: 상품명 「ABF-GX13」)의 절연 시트층면을 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 가압식 라미네이터 장치를 이용하여 압력 0.8 MPa, 온도 80℃에서 30초간 진공 가열 가압 성형한 후, 열풍 건조기에서 온도 180℃, 시간 45분간으로 가열 경화시킨 후, 기재를 박리 제거하고, 온도 200℃, 시간 60분간으로 가열 경화하여 평가용의 반도체소자 탑재 기판을 얻었다.
상기 각 실시예 및 각 비교예에서 얻어진 반도체소자 탑재 기판의 표층, 제1층(제2층)의 영률, 선팽창 계수(열팽창 계수) 및 유리 전이점을 이하에 나타내는 것과 같이 측정하고, 이들 결과를 표 1 및 표 2에 나타내었다. 또, 상기 각 실시예 및 각 비교예에서 사용한 각 접착 필름의 저장탄성률을 이하에 나타내는 것과 같이 측정하여 표 1에 나타내었다. 또, 각 접착 필름 및 코어 기재의 영률, 선팽창 계수(열팽창 계수) 및 유리 전이점도 하기와 동일하게 해 측정하여 표 1 및 표 2에 나타내었다. 또, 제1층을 평면에서 볼 때의 제1층의 면적을 100으로 했을 때 반도체소자를 평면에서 볼 때의 반도체소자의 면적(표 중, S로 나타냄) 및 제1층의 부피를 100으로 했을 때 반도체소자의 부피(표 중, V로 나타냄)를 표 2에 나타내었다. 또, 코어 기판과 제1층의 두께의 비를 표 2에 나타내었다.
·영률
상기 각 실시예 및 각 비교예의 반도체소자 탑재 기판의 표층 및 제1층(제2층)의 형성에 이용한 기재 부착 절연 시트 2매를 절연 시트측 끼리를 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 프레스 장치를 이용하여 압력 2 MPa, 온도 200℃에서 2시간 가열 가압 성형을 수행한 후, 기재를 박리 제거하여 절연 시트 경화물을 얻었다. 얻어진 절연 시트 경화물로부터 8 ㎜×35 ㎜의 평가용 시료를 채취하고, DMA 장치(TA 인스트루먼트사제, DMA2980, 측정 모드: 인장, 측정 길이: 20 ㎜, 승온 속도: 5℃/분, 측정 온도 영역: 0∼350℃, 주파수: 1 Hz)를 이용하여 25℃에서의 영률을 측정하였다.
·선팽창 계수(열팽창 계수)
상기 각 실시예 및 각 비교예의 반도체소자 탑재 기판의 표층 및 제1층(제2층)의 형성에 이용한 기재 부착 절연 시트 2매를 절연 시트측 끼리를 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 프레스 장치를 이용하여 압력 2 MPa, 온도 200℃에서 2시간 가열 가압 성형을 수행한 후, 기재를 박리 제거하여 절연 시트 경화물을 얻었다. 얻어진 절연 시트 경화물로부터 4 ㎜×20 ㎜의 평가용 시료를 채취하고, TMA 장치(TA 인스트루먼트사제, TMA2940, 측정 모드: 인장, 측정 길이: 20 ㎜, 승온 속도: 10℃/분, 측정 온도 영역: 0∼300℃, 측정 하중: 5 gf)를 이용하여 면방향에서의 열팽창 계수를 측정하였다.
·유리 전이점
상기 각 실시예 및 각 비교예의 반도체소자 탑재 기판의 표층 및 제1층(제2층)의 형성에 이용한 기재 부착 절연 시트 2매를 절연 시트측 끼리를 안쪽으로 하여 겹쳐 맞추고, 이것을 진공 프레스 장치를 이용하여 압력 2 MPa, 온도 200℃에서 2시간 가열 가압 성형을 수행한 후, 기재를 박리 제거하여 절연 시트 경화물을 얻었다. 얻어진 절연 시트 경화물로부터 10 ㎜×30 ㎜의 평가용 시료를 잘라내고, DMA(TA 인스트루먼트사제, DMA2980, 측정 모드: 인장, 측정 길이: 20 ㎜, 승온 속도: 5℃/분, 측정 온도 영역: 0∼350℃, 주파수: 1 Hz)를 이용하여 5℃/분으로 승온하여 tanδ의 피크 위치를 유리 전이 온도로 하였다.
·접착 필름의 평가
(저장탄성률의 측정 방법)
상기 각 실시예 및 각 비교예에서 얻어진 두께 25 ㎛의 접착 필름을 175℃, 2시간 열처리하여 접착 필름 경화물을 얻었다. 얻어진 접착 필름 경화물로부터 10 ㎜×25 ㎜의 평가용 시료를 채취하고, DMA(세이코 인스트루먼트사제, DMS210, 측정 모드: 인장, 측정 길이: 20 ㎜, 승온 속도: 3℃/분, 측정 온도 영역: -65∼300℃, 주파수: 10 Hz)를 이용하여 3℃/분으로 승온하여 25℃에서의 저장탄성률(E')을 구하였다.
(유리 전이점, 면방향의 열팽창 계수의 측정 방법)
상기 각 실시예 및 각 비교예에서 얻어진 두께 25 ㎛의 접착 필름을 175℃, 2시간 열처리하여 접착 필름 경화물을 얻었다. 얻어진 접착 필름 경화물로부터 3 ㎜×25 ㎜의 평가용 시료를 채취하고, TMA 장치(세이코 인스트루먼트사제 TMA/SS6100, 측정 모드: 인장, 측정 길이: 10 ㎜, 승온 속도: 5℃/분, 측정 온도 영역: -65∼300℃, 측정 하중: 1 gf)를 이용하여 면방향에서의 열팽창 계수를 측정하였다. 아울러, 인장했을 때의 변곡점으로부터 유리 전이 온도를 구하였다.
Figure 112011000124283-pct00003
Figure 112011000124283-pct00004
<6> 반도체소자 탑재 기판의 평가
[1] 상기 각 실시예 및 각 비교예에서 얻어진 반도체소자 탑재 기판의 상온시(25℃)에서의 반도체소자 표면 부분의 휘어짐을 측정하여 표 3에 나타내었다.
또, 반도체소자 탑재 기판의 260℃에서의 반도체소자 표면 부분의 휘어짐을 측정하여 표 3에 나타내고, 또 상온시에서의 휘어짐과 260℃에서의 휘어짐의 차이의 절대값을 맞추어 표 3에 나타내었다.
[2] 상기 각 실시예 및 각 비교예에서 얻어진 반도체소자 탑재 기판 각 10매를 이용하여 냉열 사이클 시험(냉각 상태 -65℃, 가열 상태 150℃에서 1,000 사이클 및 3,000 사이클)을 수행하여 반도체소자에 대한 보호 성능을 비교 평가하였다.
냉열 사이클 처리 후, 평가용 디바이스 탑재 기판을 단면 관찰하여, 탑재한 반도체소자의 크랙, 탑재한 반도체소자와 코어 기판 또는 제1층과의 계면에서의 박리가 발생하고 있지 않는 것을 우량품으로 카운트하였다. 이들 결과를 표 3에 나타내었다.
Figure 112011000124283-pct00005
표 3으로부터 알 수 있는 것과 같이, 본 발명의 반도체소자 탑재 기판은 상온에서의 휘어짐의 발생, 반도체소자의 본의 아닌 박리가 방지되어 신뢰성이 높은 것이었다. 또, 본 발명의 반도체소자 탑재 기판은 외적 환경의 변화에 의한 반도체소자의 크랙이나 기판으로부터의 박리가 방지되고, 또 휘어짐의 발생이 방지된 것이었다. 이와 대조적으로, 비교예에서는 만족스러운 결과를 얻을 수 없었다.
본 발명에 의하면, 휘어짐의 발생을 방지하는 동시에, 내장되는 반도체소자의 기판으로부터의 박리를 방지하는 것이 가능한 반도체소자 탑재 기판을 제공할 수 있다. 따라서, 산업상 이용 가능성을 갖는다.

Claims (20)

  1. 기판과,
    상기 기판의 한쪽 면 측에 탑재된 반도체소자와,
    상기 기판과 상기 반도체소자를 접착하는 접착층과,
    상기 반도체소자를 매립하는 제1층과,
    상기 기판의 상기 제1층과는 반대 측에 설치된 제2층과,
    상기 제1층 위 및 상기 제2층 위에 설치된 적어도 1층의 표층을 갖고,
    상기 접착층의 25℃에서의 저장탄성률이 5∼1,000 MPa이며,
    상기 표층의 20℃ 이상, JIS C 6481에 준거하여 측정되는 상기 표층의 유리 전이점 Tga [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수가 40 ppm/℃ 이하이고,
    상기 표층은 시아네이트 수지와 아릴 알킬렌형 에폭시 수지를 포함하는 수지 재료와 무기 충전재로 구성된 것인 것을 특징으로 하는 반도체소자 탑재 기판..
  2. 청구항 1에 있어서,
    상기 기판의 평균 두께를 T1 [㎛], 상기 제1층의 평균 두께를 T2 [㎛]로 했을 때, 0.5≤T2/T1≤3.0의 관계를 만족하는 반도체소자 탑재 기판.
  3. 청구항 1에 있어서,
    상기 접착층의 평균 두께는 5∼50 ㎛인 반도체소자 탑재 기판.
  4. 청구항 1에 있어서,
    상기 제1층을 평면에서 볼 때의 상기 제1층의 면적을 100으로 했을 때, 상기 반도체소자를 평면에서 볼 때의 상기 반도체소자의 면적은 6∼10이고,
    상기 제1층의 부피를 100으로 했을 때, 상기 반도체소자의 부피는 2∼7인 반도체소자 탑재 기판.
  5. 청구항 1에 있어서,
    상기 접착층은 접착제로 구성되고,
    상기 접착제는 (메타)아크릴산 에스테르 공중합체와, 에폭시 수지와, 페놀 수지와, 무기 충전제를 포함하는 수지 조성물로 구성되는 것인 반도체소자 탑재 기판.
  6. 청구항 1에 있어서,
    상기 접착층의 유리 전이점은 0∼180℃인 반도체소자 탑재 기판.
  7. 청구항 1에 있어서,
    상기 제1층의 20℃ 이상, JIS C 6481에 준거하여 측정되는 상기 제1층의 유리 전이점 Tgb [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수는 25∼50 ppm/℃인 반도체소자 탑재 기판.
  8. 청구항 1에 있어서,
    상기 제1층의 25℃에서의 영률은 2∼10 GPa인 반도체소자 탑재 기판.
  9. 청구항 1에 있어서,
    JIS C 6481에 준거하여 측정되는 상기 제1층의 유리 전이점 Tgb는 100∼250℃의 범위 내인 반도체소자 탑재 기판.
  10. 청구항 1에 있어서,
    상기 표층의 25℃에서의 영률을 X [GPa], 상기 제1층의 25℃에서의 영률을 Y [GPa]로 했을 때, 0.5≤X-Y≤13의 관계를 만족하는 반도체소자 탑재 기판.
  11. 청구항 1에 있어서,
    상기 표층의 25℃에서의 영률은 4∼15 GPa인 반도체소자 탑재 기판.
  12. 청구항 1에 있어서,
    상기 표층의 20℃ 이상, JIS C 6481에 준거하여 측정되는 상기 표층의 유리 전이점 Tga [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수를 A [ppm/℃], 상기 제1층의 20℃ 이상, JIS C 6481에 준거하여 측정되는 상기 제1층의 유리 전이점 Tgb [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수를 B [ppm/℃]로 했을 때, 0.5≤B-A≤50의 관계를 만족하는 반도체소자 탑재 기판.
  13. 청구항 1에 있어서,
    JIS C 6481에 준거하여 측정되는 상기 표층의 유리 전이점 Tga는 100∼300℃의 범위 내인 반도체소자 탑재 기판.
  14. 청구항 1에 있어서,
    상기 기판의 25℃에서의 영률은 20∼50 GPa인 반도체소자 탑재 기판.
  15. 청구항 1에 있어서,
    상기 기판의 20℃ 이상, JIS C 6481에 준거하여 측정되는 상기 기판의 유리 전이점 Tgc [℃] 이하에서의 JIS C 6481에 준거하여 측정되는 면방향의 열팽창 계수는 13 ppm/℃ 이하인 반도체소자 탑재 기판.
  16. 청구항 1에 있어서,
    상기 표층 중에서의 상기 수지 재료의 함유량은 30∼70 중량%인 반도체소자 탑재 기판.
  17. 청구항 1에 있어서,
    상기 표층 중에서의 상기 무기 충전재의 함유량은 5∼40 중량%인 반도체소자 탑재 기판.
  18. 청구항 1에 있어서,
    상기 수지 재료 중의 상기 시아네이트 수지의 함유율을 C [중량%], 상기 수지 재료 중의 상기 아릴 알킬렌형 에폭시 수지의 함유율을 D [중량%]로 했을 때, 0.5≤D/C≤4인 반도체소자 탑재 기판.
  19. 청구항 1에 있어서,
    상기 수지 재료는 페녹시 수지를 추가로 포함하고,
    상기 수지 재료 중의 상기 시아네이트 수지의 함유율을 C [중량%], 상기 수지 재료 중의 페녹시 수지의 함유율을 E [중량%]로 했을 때, 0.2≤E/C≤2인 반도체소자 탑재 기판.
  20. 삭제
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101735562B (zh) * 2009-12-11 2012-09-26 广东生益科技股份有限公司 环氧树脂组合物及其制备方法及采用其制作的层压材料及覆铜箔层压板
JP5593897B2 (ja) * 2010-07-12 2014-09-24 住友ベークライト株式会社 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法
KR101920106B1 (ko) * 2012-01-31 2018-11-19 미츠비시 가스 가가쿠 가부시키가이샤 프린트 배선판 재료용 수지 조성물, 그리고 그것을 사용한 프리프레그, 수지 시트, 금속박 피복 적층판 및 프린트 배선판
KR102152590B1 (ko) * 2012-05-15 2020-09-08 다우 실리콘즈 코포레이션 캡슐화된 반도체 소자의 제조 방법 및 캡슐화된 반도체 소자
CN104854666B (zh) * 2012-12-19 2018-03-30 瑞典爱立信有限公司 平面变压器
JP6327429B2 (ja) * 2013-08-01 2018-05-23 パナソニックＩｐマネジメント株式会社 樹脂組成物、樹脂ワニス、プリプレグ、金属張積層板、及びプリント配線板
JP6001515B2 (ja) * 2013-09-04 2016-10-05 信越化学工業株式会社 封止材積層複合体、封止後半導体素子搭載基板、封止後半導体素子形成ウエハ、半導体装置、及び半導体装置の製造方法
JP6410494B2 (ja) * 2014-07-04 2018-10-24 住友ベークライト株式会社 発熱体封止物の製造方法および誘導装置封止物の製造方法
JP6356581B2 (ja) * 2014-11-19 2018-07-11 信越化学工業株式会社 半導体装置の製造方法
JP2017017238A (ja) * 2015-07-03 2017-01-19 株式会社ジェイデバイス 半導体装置及びその製造方法
CN107709468B (zh) * 2015-07-06 2020-06-16 三菱瓦斯化学株式会社 树脂组合物、预浸料、覆金属箔层叠板和印刷电路板
GB2563206A (en) * 2017-06-02 2018-12-12 Conti Temic Microelectronic Gmbh Electronic arrangement and method for overmolding same
CN111276406B (zh) * 2018-12-05 2025-02-25 长鑫存储技术有限公司 扇出型晶圆级封装结构及其制造方法
JP7552168B2 (ja) 2020-09-08 2024-09-18 Dic株式会社 リジット基板及びその製造方法、並びに半導体用支持基板及び研磨パッド用補助板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007043184A (ja) * 2006-09-15 2007-02-15 Sumitomo Bakelite Co Ltd 多層プリント配線板用銅箔付き絶縁シートおよびそれを用いたプリント配線板
JP2007173862A (ja) 2003-06-24 2007-07-05 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP2007173276A (ja) * 2005-12-19 2007-07-05 Tdk Corp Ｉｃ内蔵基板の製造方法
JP2007281510A (ja) 2001-05-11 2007-10-25 Renesas Technology Corp 半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07297560A (ja) 1994-04-28 1995-11-10 Hitachi Ltd 多層プリント配線基板およびその実装構造体
SG63803A1 (en) * 1997-01-23 1999-03-30 Toray Industries Epoxy-resin composition to seal semiconductors and resin-sealed semiconductor device
US6025995A (en) * 1997-11-05 2000-02-15 Ericsson Inc. Integrated circuit module and method
US6861757B2 (en) * 2001-09-03 2005-03-01 Nec Corporation Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device
CN100524734C (zh) * 2003-09-09 2009-08-05 三洋电机株式会社 含有电路元件和绝缘膜的半导体模块及其制造方法以及其应用
JP2005236039A (ja) 2004-02-19 2005-09-02 Tdk Corp 半導体ｉｃ内蔵基板及びその製造方法、並びに、半導体ｉｃ内蔵モジュール
MY138566A (en) * 2004-03-15 2009-06-30 Hitachi Chemical Co Ltd Dicing/die bonding sheet
JP4443962B2 (ja) * 2004-03-17 2010-03-31 日東電工株式会社 ダイシング・ダイボンドフィルム
JP2005327984A (ja) * 2004-05-17 2005-11-24 Shinko Electric Ind Co Ltd 電子部品及び電子部品実装構造の製造方法
EP1858069A1 (en) * 2005-02-21 2007-11-21 Nitto Denko Corporation Semiconductor device manufacturing method
JP4780653B2 (ja) * 2005-02-21 2011-09-28 日東電工株式会社 半導体装置の製造方法
EP1896002A4 (en) * 2005-06-27 2009-11-25 Biovail Lab Int Srl BUPROPIONAL SALT FORMULATIONS WITH MODIFIED RELEASE
JP2007059821A (ja) 2005-08-26 2007-03-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP4072176B2 (ja) 2005-08-29 2008-04-09 新光電気工業株式会社 多層配線基板の製造方法
US8446734B2 (en) * 2006-03-30 2013-05-21 Kyocera Corporation Circuit board and mounting structure
WO2008032620A1 (fr) * 2006-09-13 2008-03-20 Sumitomo Bakelite Co., Ltd. Dispositif à semi-conducteurs

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007281510A (ja) 2001-05-11 2007-10-25 Renesas Technology Corp 半導体装置の製造方法
JP2007173862A (ja) 2003-06-24 2007-07-05 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP2007173276A (ja) * 2005-12-19 2007-07-05 Tdk Corp Ｉｃ内蔵基板の製造方法
JP2007043184A (ja) * 2006-09-15 2007-02-15 Sumitomo Bakelite Co Ltd 多層プリント配線板用銅箔付き絶縁シートおよびそれを用いたプリント配線板

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Publication number Publication date
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US20110084409A1 (en) 2011-04-14
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CN103094133A (zh) 2013-05-08
JPWO2009150985A1 (ja) 2011-11-17
KR20110025205A (ko) 2011-03-09

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