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KR101272097B1 - 집적회로 장치 및 그의 제조방법 - Google Patents

집적회로 장치 및 그의 제조방법 Download PDF

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KR101272097B1
KR101272097B1 KR1020060048898A KR20060048898A KR101272097B1 KR 101272097 B1 KR101272097 B1 KR 101272097B1 KR 1020060048898 A KR1020060048898 A KR 1020060048898A KR 20060048898 A KR20060048898 A KR 20060048898A KR 101272097 B1 KR101272097 B1 KR 101272097B1
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나오토 쿠스모토
타쿠야 츠루메
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은, 기판을 박형화한 집적회로 장치를 제조할 때, 박형화에 의한 회로의 특성 불량에 의한 편차와 생산 수율과 같은 양산화에 크게 영향을 주는 요소를 개선하는데 있다. 본 발명은, 기판의 한쪽 면 위에 스톱퍼 층을 형성하고, 이 스톱퍼 층 위에 소자를 형성하고, 기판의 다른 쪽 면으로부터 기판을 박형화하는 것을 특징으로 한다. 그리고, 기판을 얇게 하거나 제거하는 방법으로서, 기판을 연삭 또는 연마하는 방법 또는 기판을 화학 반응에 의해 에칭하는 방법을 사용한다.
Figure R1020060048898
집적회로 장치, 박형화, 스톱퍼 층, 연삭, 연마, 에칭

Description

집적회로 장치 및 그의 제조방법{Integrated circuit device and manufacturing method thereof}
도 1(A)∼도 1(C)는 실시형태 1에 대하여 설명하는 도면.
도 2(A)∼도 2(C)는 실시형태 1에 대하여 설명하는 도면.
도 3(A)∼도 3(C)는 실시형태 1에 대하여 설명하는 도면.
도 4(A) 및 도 4(B)는 실시형태 1에 대하여 설명하는 도면.
도 5(A) 및 도 5(B)는 실시형태 1에 대하여 설명하는 도면.
도 6(A) 및 도 6(B)는 실시형태 1에 대하여 설명하는 도면.
도 7(A)∼도 7(C)는 실시형태 2에 대하여 설명하는 도면.
도 8(A)∼도 8(C)는 실시형태 2에 대하여 설명하는 도면.
도 9(A) 및 도 9(B)는 실시형태 2에 대하여 설명하는 도면.
도 10은 실시형태 2에 대하여 설명하는 도면.
도 11(A)∼도 11(C)는 실시형태 3에 대하여 설명하는 도면.
도 12(A)∼도 12(C)는 실시형태 3에 대하여 설명하는 도면.
도 13(A)∼도 13(C)는 실시형태 3에 대하여 설명하는 도면.
도 14(A)∼도 14(C)는 실시형태 3에 대하여 설명하는 도면.
도 15(A)∼도 15(C)는 실시형태 4에 대하여 설명하는 도면.
도 16(A)∼도 16(C)는 실시형태 4에 대하여 설명하는 도면.
도 17(A)∼도 17(C)는 실시형태 4에 대하여 설명하는 도면.
도 18(A)∼도 18(C)는 실시형태 4에 대하여 설명하는 도면.
도 19는 실시형태 4에 대하여 설명하는 도면.
도 20(A)∼도 20(C)는 실시형태 4에 대하여 설명하는 도면.
도 21(A)∼도 21(C)는 실시형태 4에 대하여 설명하는 도면.
도 22(A)∼도 22(C)는 실시형태 4에 대하여 설명하는 도면.
도 23(A) 및 도 23(B)는 실시형태 4에 대하여 설명하는 도면.
도 24(A) 및 도 24(B)는 실시형태 1에 대하여 설명하는 도면.
도 25(A)∼도 25(E)는 실시예 1에 대하여 설명하는 도면.
도 26(A) 및 도 26(B)는 실시예 1에 대하여 설명하는 도면.
본 발명은 집적회로 장치 및 그의 제조방법에 관한 것이다.
근년, 유리 기판 위의 소자 및 집적회로가 LCD, 유기 EL, 포토 센서, 태양 전지 등의 디스플레이 및 광전 변환 소자의 용도로서 활발하게 개발되고 있다. 한편, Si 웨이퍼를 사용한 소자 및 집적회로에서, 휴대 전화기의 용도를 위해 IC 칩을 소형화하고 얇게(박형화) 하는 것이 진행되고 있다. 유리 또는 Si 웨이퍼 어느 것에서도, 소형화 및 박형화의 필요성이 크다. 이 외에도, 데이터를 송수신하는 반도체장치(IC 칩)의 개발이 활발하게 진행되고 있고, 이와 같은 반도체장치(IC 칩)는 RF 태그(tag), 무선 태그, 전자 태그, 무선 프로세서, 무선 메모리 등으로 불린다(예를 들어, 일본국 공개특허공고 2004-282050호 공보 참조). 현재 실용화되어 있는 IC 칩은 실리콘 기판을 사용한 IC 칩이 주류이고, 디스플레이 등은 유리 기판을 사용한 디스플레이가 주류이지만, 기판의 박형화가 요구되고 있다.
또한, 박형화 이외에도, 종이에 매립되는 RFID, 펜에 감을 수 있는 디스플레이, 3차원 형상의 형상 센서나 컬러 센서, 핸드 롤(hand roll) PC, 색을 바꿈으로써 디자인을 바꾸는 의복 등, 가요성의 디바이스가 요구되고 있고, 그것을 위해서도 박형화가 중요한 열쇠를 쥐고 있다.
처음부터 얇게 한 기판을 사용하여 소자를 제작하면, 기판 카세트가 거대하게 되고, 기판의 휨에 의해 장치 및 기판의 풋프린트(footprint)가 증대하게 된다. 또한, 취급의 어려움, 응력에 의한 휨, 리소그래피나 인쇄 공정에서의 위치 어긋남 등이 문제가 된다. 따라서, 소자를 제조하고 나서 기판을 박형화하는 방법이 사용되고 있다.
연삭 또는 연마를 사용한 기판의 박형화에 관하여, 종래에는 연마립을 사용한 연삭 공정 후에 연마립을 사용한 연마 공정으로 기판의 평탄성을 개선하고, 막을 얇게 형성하였다. 평탄성을 증가시키는 고안으로서, 연마하는 기판보다 비커스(Vickers) 경도(硬度)가 낮은 연마립을 사용하는 경향이 있다. 예를 들어, 유리 기판에는 산화세륨(CeO2)을 사용하거나, 실리콘 웨이퍼 등에는 산화규소(SiO2)를 사 용하며, 산화세륨과 산화규소는 기판보다 비커스 경도가 낮지만, 화학 반응에 의해 대상물에 밀착한 부분만을 선택적으로 연마할 수 있다(일본국 공개특허공고 2004-282050호 공보 참조). 여기서는, 경도를 비커스 경도를 사용하여 비교하지만, 비커스 경도 이외의 방법(브리넬(Brinell) 경도, 로크웰(Rockwell) 경도, 누프(Knoop) 경도 등)으로 경도를 나타내는 경우도 있다.
또한, 화학 반응에 의한 습식 에칭으로 유리 기판을 제거하는 기술이 있다(일본국 공개특허공고 2002-87844호 공보 참조).
그 외에도, 소자 아래에 형성된 박리층의 밀착성의 제어에 의해, 기판 아래에 형성된 소자를 기판으로부터 물리적으로 벗겨내어 다른 기판으로 옮기는 기술이 있다(일본국 공개특허공고 2004-214281호 공보).
집적회로 장치를 가진 IC 칩 등의 반도체장치에서, 위에 소자를 형성한 기판을 연삭 및 연마에 의해 얇게(박형화) 하는 경우, 장치의 정밀도와 연마의 면내 균일성의 한계에 의해 박형화에 한계가 있으므로, 전면을 두께 50 ㎛ 이하의 두께로 하는 것은 어려웠다.
또한, 기판의 면내의 휨을 고려하면, 높은 수율로 기판을 얇게 하기 위해서는 기판을 분할하여 소면적화하고, 면내의 휨을 작게 하여 처리할 필요가 있고, 작업 처리량의 저하, 비용 증가의 원인이 된다. 따라서, 전면(全面)의 기판 잔류 막의 최소값은 50 ㎛보다 두꺼운 샘플이 복수 얻어지는 경우에서도, 대량생산에서의 수율의 향상을 고려하면, 전면의 기판 잔류 막의 최소값은 50 ㎛ 이상(100 ㎛이나 200 ㎛)이 되어 버린다.
소자가 형성된 기판을 화학 용액을 사용한 습식 에칭에 의해 얇게 하는 경우, 화학 용액을 사용한 에칭 시에 면내의 에칭 속도의 편차에 의해 박형화에 한계가 있으므로, 높은 수율로 균일하게 기판을 50 ㎛ 이하의 두께까지 얇게 하는 것은 매우 어려웠다.
일본국 공개특허공고 2002-87844호 공보의 화학 반응에 의한 에칭을 사용한 방법으로 기판을 제거하는 경우에는, 소자 아래에 형성한 에칭 스톱퍼(stopper) 층의 내열 온도 이상의 가열 처리를 할 수 없다는 것이 큰 제한이 되었다.
일본국 공개특허공고 2004-214281호 공보의 밀착성의 제어를 사용한 방법으로 소자를 기판으로부터 분리하여 다른 기판으로 옮기는 경우에는, 박리층이 도전성이기 때문에, 박리층과 소자 사이에 용량이 발생하여, 박리 전의 특성(특히 고주파 특성)을 정확하게 평가할 수 없다는 문제점이 있다.
또한, 가열에 의해 박리성을 제어할 수 있다는 점이 이 기술의 장점이기도 하지만, 박리층이 공정 중에 벗겨져 버리게 하는 온도 이상의 온도에서의 가열 처리가 요망된다.
또한, 일본국 공개특허공고 2002-87844호 및 일본국 공개특허공고 2004-214281호에서, 가시광에 의한 가열 공정(레이저 결정화, 레이저 활성화 등)이 행해질 때 에칭 스톱퍼 층이나 박리층에서의 광의 반사나 열의 흡수가 공정 마진(margin)을 좁히는 일이 있다.
또한, 일본국 공개특허공고 2002-87844호 및 일본국 공개특허공고 2004-214281호에서, 광에 대하여 투명한 기판을 사용하는 경우, 뒷면 노광에 의한 셀프 얼라인먼트(self alignment)가 도전성의 박리층에서는 불가능했다.
상기의 실정을 감안하여, 본 발명은, 소자가 형성된 기판을 얇게(박형화) 하거나 그 기판을 제거하여 집적회로 장치를 얇게 하고 가요성(유연성) 있게 하는 것을 목적으로 한다.
기판 위에 TFT 등의 소자를 형성하고, 소자가 형성된 기판을 얇게 하는 경우, 기판뿐만이 아니라, TFT 등의 소자가 형성되어 있는 층의 일부까지 소실하면, 특성 이상이 발생한다.
본 발명의 다른 목적은, 기판 위에 소자를 형성하고, 소자가 형성된 기판을 얇게할 때 발생하는 소자의 일부의 소실에 의한 특성 이상을 억제하여, 생산 수율을 향상시키는데 있다.
또한, 소자가 형성되는 기판으로서, 반도체 기판이나 도전성 기판을 사용하는 경우에는, 아래의 문제가 발생한다. 반도체 기판의 경우, 예를 들어, Si 웨이퍼가 10 ㎛ 이하의 두께를 가지는 경우, 기판 두께의 편차가 소자의 특성에 영향을 미친다. 또한, 도전성 기판의 경우에는, 기판 두께가 대략 0으로 될 때(기판을 거의 완전히 제거할 때)까지 기판 두께의 편차가 소자의 특성에 영향을 미친다. 따라서, 기판이 얇게 되어도, 특성 편차를 제어하는 것이 어렵다.
이와 같은 기판 두께의 편차에 의한 문제의 대책으로서는, 예를 들어, SOI 기판에서와 같이, 반도체 기판 또는 도전성 기판 위에 절연막을 형성한 다음, 소자를 형성하는 방법이 있다. 이 방법은 저소비전력화에 보다 효과가 있고, 고주파 특성이 양호하게 된다. 그러나, 이 경우, 기판을 한계까지 얇게 하면, TFT 등의 소자 아래에 형성되어 있는 절연막 아래에 Si 기판이 남아 있는지 아닌지에 의해, 용량 특성이 변화하고, TFT 등의 소자의 특성 편차가 커질 가능성이 있다. 이것은 기판의 일부가 박형화에 의해 소실되는 경우 현저하게 된다. 이것은 Si 웨이퍼 뿐만 아니라, 그 외의 반도체 기판이나 도전성 기판을 사용한 경우에도 적용된다.
따라서, 본 발명의 또 다른 목적은, 기판으로서 반도체 기판 또는 도전성 기판을 사용한 경우에, 기판 위에 소자를 형성하고, 소자가 형성된 기판을 얇게 할 때에 발생하는 회로의 특성 편차, 생산 수율 등, 양산화에 크게 영향을 미치는 요소를 개선하는데 있다.
또한, 실리콘 기판은 고가이고, 기판이 원형이고 12인치(30 센티) 정도의 직경을 가지기 때문에, 대량생산이 어렵고, 비용 삭감에 장애가 있다. 따라서, 유리 기판을 사용하여 저렴하고 대량으로 IC 칩을 제조할 수 있지만, 유리 기판은 Si 웨이퍼나 석영 기판에 비하여 휨이 크다는 문제가 있고, 전면을 균일하게 얇게 하는 것이 어려웠다. 이 문제는 대면적 기판에서 현저하게 나타나기 때문에, 기판을 정밀도 좋게 얇게 하기 위해서는, 기판을 소면적의 기판으로 분할한 후 기판을 얇게 필요가 있었다.
상기 실정을 감안하여, 본 발명의 또 다른 목적은, 대량 생산할 수 있고, 박막의 경우라도 편차가 적은 저렴한 소자를 제조하는데 있다.
본 발명에서는, 기판의 한쪽 면 위에 스톱퍼 층을 형성하고, 이 스톱퍼 층 위에 소자를 형성하고, 기판의 다른 쪽 면으로부터 기판을 얇게 하는 것을 특징으로 한다.
본 발명에서는, 기판의 한쪽 면 위에 스톱퍼 층을 형성하고, 이 스톱퍼 층 위에 소자를 형성하고, 기판을 제거하는 것을 특징으로 한다.
본 발명에서는, 기판을 얇게 하거나 제거하는 방법으로서, 기판을 연삭 또는 연마하는 방법을 사용하고, 기판보다 경도가 높은 재료로 스톱퍼 층을 형성하는 것을 특징으로 한다.
본 발명에서는, 기판을 얇게 하거나 제거하는 방법으로서, 기판을 화학 반응에 의해 에칭하는 방법을 사용하고, 화학 반응에 의한 에칭을 행할 때 사용하는 에천트에 대하여 내성을 가지는 재료로 스톱퍼 층을 형성하는 것을 특징으로 한다.
또한, 상기 구성에서, 다이아몬드 라이크 카본(diamond-like carbon: DLC)을 주성분으로 하는 재료로 스톱퍼 층을 형성하는 것을 특징으로 한다.
또한, 상기 각 구성에서, 기판과 스톱퍼 층 사이에, 기판과 스톱퍼 층과의 밀착성을 향상시키는 층(버퍼 층)을 형성하는 것을 특징으로 한다.
또한, 상기 각 구성에서, 스톱퍼 층과 소자 사이에, 스톱퍼 층과 소자와의 밀착성을 향상시키는 층(버퍼 층)을 형성하는 것을 특징으로 한다.
본 발명에서는, 기판의 한쪽 면 위에 다이아몬드 라이크 카본을 주성분으로 하는 층(DLC 층)을 형성하고, 다이아몬드 라이크 카본을 주성분으로 하는 층 위에 소자를 형성하고, DLC 층과 기판과의 밀착성을 제어함으로써 기판을 제거하는 것을 특징으로 한다.
본 발명에서는, 기판의 제거의 방법으로서, DLC 층과 기판과의 밀착성을 제어함으로써 기판을 박리하는 방법을 사용하는 것을 특징으로 한다.
또한, 본 발명에서는, 기판을 연삭 또는 연마하는 방법, 기판을 화학 반응에 의해 에칭하는 방법, DLC 층과 기판과의 밀착성을 제어함으로써 기판을 박리하는 방법 중 복수의 방법을 조합시켜 기판을 얇게 하거나 제거하는 것을 특징으로 한다.
또한, 얇게 된 기판의 두께는 100 ㎛ 이하, 바람직하게는 20 ㎛ 이하, 더 바람직하게는 10 ㎛ 이하인 것을 특징으로 한다.
본 발명에 의하면, 기판을 보다 더 얇게 하거나 제거할 수 있기 때문에, 종래보다 더 얇은 집적회로 장치를 제공할 수 있다.
기판을 얇게 하거나 제거하는 방법으로서, 연삭 또는 연마에 의한 방법을 사용한 경우, 스톱퍼 층의 존재로 인해, 스톱퍼 층 위에 형성되어 있는 층까지 연삭 또는 연마되는 것을 방지할 수 있다. 따라서, 종래보다 더 얇은 집적회로 장치를 제공할 수 있다.
기판을 얇게 하거나 제거하는 방법으로서, 화학 반응에 의한 에칭 방법을 사용한 경우, 스톱퍼 층의 존재로 인해, 스톱퍼 층 위에 형성되어 있는 층까지 에칭되는 것을 방지할 수 있다. 따라서, 종래보다 더 얇은 집적회로 장치를 제공할 수 있다.
특히, 스톱퍼 층으로서 다이아몬드 라이크 카본(DLC)을 사용한 경우에는, DLC의 내열성으로 인해, 그 위에 형성된 소자를 가열하는 조건이 제한되지 않는다.
기판을 얇게 하거나 제거하는 방법으로서, DLC의 밀착성의 제어에 의한 박리 방법을 사용한 경우, DLC 층의 존재로 인해 기판이 제거된 수 있다. 따라서, 종래보다 더 얇은 집적회로 장치를 제공할 수 있다. 또한, DLC의 내열성으로 인해 밀착력에 큰 변화를 주는 일 없이 가열 처리를 행할 수 있다. 따라서, 얇은 집적회로 장치를 제조하는데 있어 공정 제한이 적게 된다는 이점(利點)이 있다.
절연 기판을 사용함으로써, 얇게 된 기판의 두께의 편차나, 기판의 잔사(殘渣)로 인한 소자 특성이나 용량의 편차의 영향이 방지될 수 있다.
Si 웨이퍼나 SOI 기판 등의 반도체 기판이나 도전성 기판 위에 소자를 형성한 경우라도, 본 발명을 사용하여 기판을 제거함으로써, 얇게 된 기판의 두께의 편차(기판의 두께가 10 ㎛ 이하인 경우)나 기판의 잔사로 인한 소자 특성이나 용량의 편차(기판의 일부라도 두께가 0 ㎛인 경우)의 영향이 방지될 수 있다.
본 발명은 유리 기판 등, 크기에 제약이 없는 기판을 사용할 수 있다. 본 발명에서는, 실리콘 기판을 사용하는 경우와 비교하여, IC 칩의 단가가 낮고, 대량생산이 가능하다.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 상세히 설명한다. 그러나, 본 발명이 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 아래에 나타내는 실시형태의 기재 내용에 한정하여 해석되어서는 안된다. 또한, 이하에 설명하는 본 발명의 구성에서, 같은 것을 나타내는 부호는 도면들에서 공통으로 사용된다.
[실시형태 1]
본 실시형태를 도 1∼도 6을 사용하여 설명한다. 본 실시형태에서는, 연삭 또는 연마에 의해 기판을 얇게 하는 경우, 기판 위에 스톱퍼(stopper) 층으로서 다이아몬드 라이크 카본을 주성분으로 하는 층을 형성한 예에 대하여 설명한다.
제1 기판(100) 위에, DLC(diamond-like carbon: 다이아몬드 라이크 카본)를 주성분으로 하는 층(DLC 층)을 형성한다. 제1 기판(100)과 DLC 층 사이, 및 DLC 층과 이 DLC 층 위에 형성되는 층 사이에 밀착성을 개선시키기 위한 층을 형성하는 것이 바람직하다. 이 예에서는, 제1 기판(100)의 한쪽 표면 위에, 밀착성 개선층(버퍼 층)(101), DLC 층(102), 밀착성 개선층(버퍼 층)(103)을 차례로 형성한다(도 1(A) 참조). 이 예에서는, DLC 층(102)의 성막 전에, 1∼20%의 농도로 Si를 함유하는, DLC를 주성분으로 하는 층을 밀착성 개선층(버퍼 층)(101)으로서 형성하고, DLC 층(102)의 성막 후에, 1∼20%의 농도로 Si를 함유하는, DLC를 주성분으로 하는 층을 밀착성 개선층(버퍼 층)(103)으로서 형성한다.
도 1(A)에서는, 밀착성 개선층(버퍼 층)(101, 103)을 마련하고 있지만, 제1 기판(100)과 DLC 층 사이, 또는 DLC 층과 이 DLC 층 위에 형성되는 층 사이의 밀착성에 특히 문제가 없다면, 밀착성 개선층(101) 또는 밀착성 개선층(103)은 특별히 마련할 필요는 없다.
DLC 층(102)은 CH4 가스 등의 탄소를 포함하는 가스를 사용한 PECVD법으로 형성되거나, 탄소 이온의 주입에 의한 코팅을 행하여 형성된다.
밀착성 개선층(버퍼 층)(101, 103)은 CH4 가스 등의 탄소를 포함하는 가스와 함께 SiH4 가스 등의 Si를 포함하는 가스를 흘려 보냄으로써 PECVD법으로 형성되거나, 탄소 이온의 주입에 의해 코팅을 행할 때 동시에 SiH4 가스 등의 Si를 포함하는 가스를 흘려 보냄으로써 형성된다. 이때, SiH4 대신에, N2 가스, NH3 가스 등의 질소를 포함하는 가스를 흘려 보내어, 질소를 포함하는 DLC를 주성분으로 하는 층을 밀착성 개선층(버퍼 층)(101, 103)으로 형성하여도 좋다.
밀착성 개선층(버퍼 층)(101)의 형성방법으로서는, 제1 기판에 대하여 N2 가스, NH3 가스 등의 질소를 주성분으로 하는 가스를 사용한 고밀도 플라즈마 처리를 행하여 제1 기판의 표면을 질화시키거나, 제1 기판에 질소 이온을 도핑 또는 이온 주입함으로써 제1 기판의 표면 또는 그 부근을 질화시켜도 좋다. 또한, DLC 막을 형성하고, N2 가스, NH3 가스 등의 질소를 주성분으로 하는 가스를 사용한 고밀도 플라즈마 처리를 행하여 DLC 막을 질화시키거나, DLC 막에 질소 이온을 도핑 또는 이온 주입함으로써 DLC 막을 질화시키거나 함으로써, 질소를 포함하는 DLC 막으로서 밀착성 개선층(버퍼 층)(101)을 형성하여도 좋다. 밀착성 개선층(버퍼 층)(101)으로서, 그 외에, WC(탄화 텅스텐)막, BCN(탄질화 붕소)막, BN(질화붕소)막, SiC(탄화규소) 또는 Ti을 첨가한 DLC 막과 같은, DLC와 밀착성이 좋은 층을 형성하여도 좋다.
밀착성 개선층(버퍼 층)(103)의 형성방법으로서는, DLC 층(102)에 대하여 N2 가스, NH3 가스 등의 질소를 주성분으로 하는 가스를 사용한 고밀도 플라즈마 처리를 행하여 DLC 층(102)의 표면을 질화시키거나, DLC 층(102)에 질소 이온을 도핑 또는 이온 주입함으로써 질화시키거나 함으로써, 질소를 포함하는 DLC 막으로서 형성하여도 좋다. 밀착성 개선층(버퍼 층)(103)으로서, 그 외에, WC(탄화 텅스텐)막, BCN(탄질화 붕소)막, BN(질화붕소)막, SiC(탄화규소)와 Ti을 첨가한 DLC 막과 같은. DLC와 밀착성이 좋은 층을 형성하여도 좋다.
본 명세서에서, "고밀도 플라즈마 처리"란, 플라즈마의 전자 밀도가 1×1011 cm-3 이상 1×1013 cm-3 이하이고, 플라즈마의 전자 온도가 0.5 eV 이상 1.5 eV 이하인 처리를 가리킨다. 플라즈마의 전자 밀도가 고밀도이면서, 기판 위에 형성된 피처리물 부근에서의 전자 온도가 낮기 때문에, 기판에 대한 플라즈마 손상을 방지할 수 있다. 또한, 플라즈마의 전자 밀도가 1×1011 cm-3 이상으로 고밀도이기 때문에, 산화처리에 의해 발생한 산화물로 형성된 균일한 두께의 치밀한 막을 형성할 수 있다. 또한, 플라즈마의 전자 온도가 1.5 eV 이하로 낮기 때문에, 통상의 플라즈마 처리나 열 산화법과 비교하여 낮은 온도로 산화처리를 행할 수 있다. 예를 들어, 유리 기판의 왜곡점보다 100℃ 이상 낮은 온도(예를 들어, 250∼550℃)에서 플라즈마 처리를 행하여도, 플라즈마 산화 처리를 충분히 행할 수 있다. 또한, 플라즈마를 발생하기 위한 주파수로서, 마이크로파(2.45 GHz)를 사용하고 있다. 또한, 플라즈마의 전위는 5 V 이하로 낮으므로, 원료 분자의 과잉 해리를 억제할 수 있다.
제1 기판(100)으로서는, 유리 기판, 석영 기판, Si 기판, 반도체 기판, 플라스틱 기판, 아크릴 기판(플라스틱 기판의 일종), 금속 기판 등의 기핀 중, 소자 제조공정에서의 최대 온도에 견딜 수 있는 기판이라면 어떠한 것이라도 좋다. 이들 기판 중, 유리 기판 등은 한 변이 1 m 이상의 것으로 용이하게 제조될 수 있고, 또한, 그의 형상은 사각형이나 원형 등, 원하는 형상의 것을 용이하게 제조할 수 있다. 따라서, 예를 들어, 한 변이 1 m 이상인 기판을 사용하면, 생산성을 현격하게 향상시킬 수 있다. 이러한 특징은 원형의 Si 기판으로부터 IC 칩을 얻는 경우와 비교하면 큰 이점(利點)이다.
다음에, 밀착성 개선층(버퍼 층)(103) 위에, 소자를 포함하는 층(104)을 형성한다(도 1(B) 참조). 이 층은 TFT 회로와 같은 단위 회로가 아니라, 예를 들어, 배선이나 용량, 인덕터(안테나) 등이나 그들의 조합을 가질 수도 있다. 이 예에서는, 소자를 포함하는 층(104)에 TFT 회로(105)를 형성한다. 이 도면에서는, TFT 회로(105)는 N채널형 트랜지스터(106)와 P채널형 트랜지스터(107)를 가지고, N채널형 트랜지스터(106)와 P채널형 트랜지스터(107) 각각은 반도체막(108), 게이트 절연막(109), 게이트 전극(110), 층간절연막(111), 및 소스 전극 또는 드레인 전극(135)을 가진다.
이 예에서는, TFT 회로(105)는 적어도 복수의 절연막과, 복수의 소자를 구성하는 반도체층 및 도전층을 포함한다. 구체적으로는, TFT 회로(105)는 복수의 소자(이 경우는, N채널형 트랜지스터(106)와 P채널형 트랜지스터(107))와, 복수의 소자를 덮는 층간절연막(111)과, 이 층간절연막(111)에 접하고 복수의 소자에 접속되는 제1 도전층(135)(소스 전극 또는 드레인 전극)을 포함한다.
이 예에서는, 외부와의 접속을 위한 단자를 형성하고, 다른 기판과 조합될 수 있는 집적회로를 형성한다. 따라서, 소자를 포함하는 층(104) 위에 절연막(112)을 형성하고, 이 절연막(112)에 개구부를 형성한다. 다음에, TFT 회로(105)와의 콘택트를 가능하게 하는 전극(113)을 형성한다.(도 1(C) 참조)
이하, 소자를 포함하는 층(104)의 형성방법의 일 예를 상세히 설명한다.
먼저, 밀착성 개선층(버퍼 층)(103) 위에 비정질 반도체막을 형성한다. 비정질 반도체막은 스퍼터링법이나 플라즈마 CVD 등의 각종 CVD법에 의해 형성된다. 이어서, 비정질 반도체막을 결정화하여, 결정성 반도체막을 형성한다. 결정화 방법으로서는, 레이저 결정화법, RTA 또는 어닐로를 사용한 열 결정화법, 결정화를 조장하는 금속 원소를 사용한 열 결정화법, 결정화를 조장하는 금속 원소를 사용한 열 결정화법과 레이저 결정화법을 조합시킨 방법 등을 사용할 수 있다. 그 후, 얻어진 결정성 반도체막을 소망의 형상으로 패터닝하여, 반도체막(108)을 형성한다.
결정성 반도체막의 제조 공정의 일 예를 아래에 간단하게 설명한다. 비정질 반도체막을 결정화하는 방법으로서는, 레이저 결정화법, RTA 또는 어닐로를 사용한 열 결정화법, 결정화를 조장하는 금속 원소를 사용한 열 결정화법, 결정화를 조장하는 금속 원소를 사용한 열 결정화법과 레이저 결정화법을 조합시킨 방법 등을 들 수 있다. 또한, 다른 결정화 방법으로서, DC 바이어스를 인가하여 열 플라즈마를 발생시키고, 이 열 플라즈마를 반도체막에 작용시킴으로써 결정화를 행할 수도 있다.
레이저 결정화법을 사용하는 경우, 연속 발진형 레이저 빔(CW 레이저 빔)이나 펄스 발진형 레이저 빔(펄스 레이저 빔)을 사용할 수 있다. 사용 가능한 레이저 빔으로서는, Ar 레이저, Kr 레이저, 엑시머 레이저 등의 가스 레이저, 단결정의 YAG, YVO4, 포스테라이트(forsterite)(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 복수 종이 첨가되어 있는 것을 매질로 하는 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저, 금 증기 레이저 중 1종 또는 복수 종으로부터 발진되는 빔이 사용될 수 있다. 이와 같은 레이저 빔의 기본파, 및 이들 기본파의 제2 고조파 내지 제4 고조파의 레이저 빔을 대상물에 조사함으로써, 대립경의 결정을 얻을 수 있다. 예를 들어, Nd:YVO4 레이저(기본파 1064 nm)의 제2 고조파(532 nm)나 제3 고조파(355 nm)를 사용할 수 있다. 이때, 레이저의 에너지 밀도는 0.01∼100 MW/㎠ 정도(바람직하게는 0.1∼10 MW/㎠)가 필요하다. 그리고, 주사 속도를 10∼2000 cm/sec 정도로 하여 반도체막을 조사한다.
또한, 단결정의 YAG, YVO4, 포스테라이트(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1 종 또는 복수 종이 첨가되어 있는 것을 매질로 하는 레이저, Ar 이온 레이저, Ti:사파이어 레이저 각각은 연속 발진할 수 있고, 또한, Q 스위치 동작이나 모드 동기 등을 행함으로써 10 MHz 이상의 발진 주파수로 펄스 발진시키는 것도 가능하다. 10 MHz 이상의 발진 주파수로 레이저 빔을 발진시키면, 반도체막이 레이저에 의해 용융된 다음, 고화될 때까지의 사이에, 다음의 펄스가 반도체막에 조사된다. 따라서, 발진 주파수가 낮은 펄스 레이저를 사용하는 경우와 달리, 반도체막 중에서 고액 계면을 연속적으로 이동시킬 수 있기 때문에, 주사 방향 쪽으로연속적으로 성장한 결정립을 얻을 수 있다.
상기한 바와 같이 연속 발진 레이저 또는 10 MHz 이상의 주파수로 발진하는 레이저 빔을 사용하여 비정질 반도체막을 결정화하는 경우, 결정화된 반도체막의 표면을 평탄한 것으로 할 수 있다. 이 결과, 이후에 형성되는 게이트 절연막(109)을 얇게 형성하는 것도 가능하고, 또한, 게이트 절연막(109)의 내압을 향상시키는 것에 기여할 수 있다.
또한, 매질로서, 세라믹(다결정)을 사용하면, 단시간, 저비용으로 자유로운 형상으로 매질을 형성할 수 있다. 단결정을 사용하는 경우, 통상, 직경 수 mm, 길이 수십 mm의 주상(柱狀) 매질이 사용된다. 세라믹을 사용하는 경우에는, 단결정을 사용하는 경우보다 큰 매질을 형성할 수 있다.
발광에 직접 기여하는 매질 중의 Nd, Yb 등의 도펀트의 농도는 단결정의 경우와 다결정의 경우 모두에서 크게 변경될 수 없기 때문에, 도펀트의 농도를 증가시킴으로써 레이저의 출력의 향상에는 어느 정도 한계가 있다. 그러나, 세라믹의 경우, 단결정과 비교하여 매질의 크기를 현저하게 크게 할 수 있기 때문에, 대폭의 레이저의 출력 향상을 기대할 수 있다.
또한, 세라믹의 경우에는, 평행 육면체 형상이나 직방체 형상의 매질을 용이하게 형성하는 것이 가능하다. 이와 같은 형상의 매질을 사용하는 경우, 발진광을 매질 내부에서 지그재그로 진행시키면, 발진 광로를 길게 취할 수 있다. 따라서, 증폭이 커지고, 레이저 빔이 대출력으로 발진될 수 있다. 또한, 이와 같은 형상의 매질로부터 취출되는 레이저 빔은 출사 시의 단면 형상이 사각 형상이기 때문에, 원형 형상의 빔과 비교하면, 단면이 사각 형상인 레이저 빔은 선형 빔으로 정형하기에 유리하다. 이와 같이 출사된 레이저 빔을 광학계를 사용하여 정형함으로써, 짧은 변의 길이가 1 mm 이하이고, 긴 변의 길이가 수 mm∼수 m인 선형 빔을 용이하게 얻을 수 있다. 또한, 여기광을 매질에 균일하게 조사할 때, 선형 빔은 긴 변 방향으로 균일한 에너지 분포를 가지고 출사된다.
이 선형 빔을 반도체막에 조사함으로써, 반도체막을 보다 균일하게 어닐할 수 있다. 선형 빔의 한쪽 끝으로부터 다른 쪽 끝까지 균일한 어닐이 필요한 경우, 선형 빔의 양끝에 슬릿을 배치하여, 레이저로부터의 에너지의 감쇠부를 차광하는 등의 고안을 할 수도 있다.
이와 같이 하여 얻어진 강도가 균일한 선형 빔을 사용하여 반도체막을 어닐하고, 이 반도체막을 사용하여 반도체장치를 제조하면, 반도체장치의 특성을 양호하고 균일한 것으로 할 수 있다.
결정화를 조장하는 금속 원소를 사용한 열 결정화법으로서, 구체적인 방법의 일 예를 들어 설명한다. 결정화를 조장하는 금속 원소인 니켈을 함유하는 용액을 비정질 반도체막 위에 유지시킨 후, 비정질 반도체막에 탈수소화 처리(500℃, 1시 간)와 열 결정화 처리(550℃, 4시간)를 행하여 결정성 반도체막을 형성한다. 그 후, 필요에 따라 결정성 반도체막에 레이저광을 조사하고, 포토리소그래피법을 사용하여 결정성 반도체막을 패터닝하여 반도체막(108)을 형성할 수도 있다.
결정화를 조장하는 금속 원소를 사용한 열 결정화법은 저온에서 단시간에 비정질 반도체막을 결정화할 수 있고, 결정의 방향이 정렬된다는 이점을 가지고 있으나, 금속 원소가 결정성 반도체막에 잔존하기 때문에 오프 전류가 상승하고, 결정성 반도체막의 특성이 안정하지 않는다는 결점이 있다. 따라서, 결정성 반도체막 위에 게터링 사이트(gettering site)로서 기능하는 비정질 반도체막을 형성할 수도 있다. 게터링 사이트가 되는 비정질 반도체막에는 인이나 아르곤의 불순물 원소를 함유시킬 필요가 있기 때문에, 바람직하게는 비정질 반도체막에 아르곤을 고농도로 함유시키는 것이 가능한 스퍼터링법으로 비정질 반도체막을 형성할 수도 있다. 그 후, 가열 처리(RTA법이나 어닐로를 사용한 열 어닐 등)을 행하여, 비정질 반도체막 중에서 금속 원소를 확산시키고, 이어서, 이 금속 원소를 함유하는 비정질 반도체막을 제거한다. 그러한 게터링 공정을 행함으로써, 결정성 반도체막 중의 금속 원소의 함유량을 저감 또는 제거하는 것이 가능하다.
다음에, 반도체막(108)을 덮도록 게이트 절연막(109)을 형성한다. 이 게이트 절연막(109)은 스퍼터링법이나 플라즈마 CVD법 등의 각종 CVD법에 의해, 산화규소 또는 질화규소를 함유하는 막의 단층 또는 적층을 사용하여 형성한다. 구체적으로는, 산화규소를 함유하는 막, 산화질화규소를 함유하는 막, 질화산화규소를 함유하는 막을 단층 구조로 하여 형성하거나, 이들 막을 적절히 적층하여 형성한다. 또는, 반도체막(108)에 대하여 산소 또는 질소, 또는 산소와 질소 모두를 함유하는 분위기에서, 상기한 고밀도 플라즈마 처리를 행함으로써, 반도체막(108)의 표면을 산화 또는 질화하여 게이트 절연막을 형성할 수도 있다. 고밀도 플라즈마 처리에 의해 형성된 게이트 절연막은 CVD법이나 스퍼터링법 등에 의해 형성된 막과 비교하여 막 두께나 막질 등의 균일성이 우수하고, 또한 치밀한 막을 형성할 수 있다. 산소를 함유하는 분위기로서는, 산소(O2), 이산화질소(NO2) 또는 일산화이질소(N2O)와 희가스의 혼합 가스, 또는 산소(O2), 이산화질소(NO2) 또는 일산화이질소(N2O)와 희가스와 수소(H2)와의 혼합 가스를 사용할 수 있다. 또한, 질소를 함유하는 분위기로서는, 질소(N2) 또는 암모니아(NH3)와 희가스와의 혼합 가스, 또는 질소(N2) 또는 암모니아(NH3)와 희가스와 수소(H2)와의 혼합 가스를 사용할 수 있다. 고밀도 플라즈마에 의해 생성된 산소 라디칼(OH 라디칼을 함유하는 경우도 있다)이나 질소 라디칼(NH 라디칼을 함유하는 경우도 있다)에 의해, 반도체막(108)의 표면을 산화 또는 질화시킬 수 있다.
고밀도 플라즈마 처리를 행하여 게이트 절연막(109)을 형성하는 경우, 두께 1∼20 nm, 대표적으로는 5∼10 nm의 절연막이 반도체막(108) 위에 형성된다. 이 경우의 반응은 고상(固相) 반응이기 때문에, 이 절연막과 반도체막(108)과의 계면 순위 밀도를 극히 낮게 할 수 있다. 또한, 반도체막(108)을 직접 산화 또는 질화할 수 있기 때문에, 형성되는 게이트 절연막(109)의 두께의 편차를 이상적으로 크 게 억제할 수 있다. 또한, 결정성 실리콘의 결정립계에서도 강한 산화가 일어나기 때문에, 매우 바람직한 상태가 된다. 즉, 여기에서 나타낸 고밀도 플라즈마 처리로 반도체막의 표면을 고상 산화함으로써, 결정립계에서 비정상적으로 산화 반응을 일으키지 않고, 균일성이 좋고 계면 순위 밀도가 낮은 절연막을 형성할 수 있다.
또한, 게이트 절연막(109)으로서, 고밀도 플라즈마 처리를 통해 형성되는 절연막만을 사용하여도 좋다. 또는, 고밀도 플라즈마 처리를 통해 형성되는 절연막과, 플라즈마나 열반응을 이용한 CVD법에 의해 산화규소, 산소를 함유하는 질화규소, 또는 질소를 함유하는 산화규소를 사용하여 형성되는 다른 절연막을 퇴적시켜 게이트 절연막을 형성할 수도 있다. 도 1(B)에서는, 고밀도 플라즈마 처리에 의해 형성되는 절연막에 CVD법에 의한 절연막을 적층한 구성으로 하고 있다. 어떻게 하든, 고밀도 플라즈마로 형성한 절연막을 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는 특성의 편차를 작게 할 수 있다.
또한, 비정질 반도체막에 대하여 연속 발진 레이저 또는 10 MHz 이상의 주파수로 발진하는 레이저 빔을 조사하면서 한 방향으로 주사하여 비정질 반도체막을 결정화한 결정성 반도체막은 그 레이저 빔의 주사 방향으로 결정이 성장하는 특성을 가진다. 따라서, 주사 방향을 채널 길이 방향(채널 형성 영역이 형성되었을 때 캐리어가 흐르는 방향)에 맞추어 트랜지스터를 배치하고, 고밀도 플라즈마 처리에 의해 형성된 게이트 절연막(109)을 이 트랜지스터에 조합시킴으로써, 특성 편차가 보다 작고, 전계효과 이동도가 높은 트랜지스터를 얻을 수 있다.
다음에, 게이트 절연막(109) 위에 게이트 전극(110)을 형성한다. 게이트 전 극(110)은 스퍼터링법이나 플라즈마 CVD법 등의 각종 CVD법에 의해 형성될 수 있다. 또한, 게이트 전극(110)은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하여 형성될 수 있다. 또한, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료를 사용하여 게이트 전극(110)을 형성할 수도 있다.
다음에, 이온 도핑법 또는 이온 주입법에 의해 반도체막(108)에 불순물 원소를 선택적으로 첨가하여, N채널형 트랜지스터(106) 및 P채널형 트랜지스터(107)를 형성한다. 도 1(B)에서, 각각의 N채널형 트랜지스터(106)에는 게이트 전극(110)의 측면에 접하는 절연막(측벽)을 사용하여 LDD 영역(저농도 불순물 영역)이 형성되어 있다. N채널형 트랜지스터(106)를 형성하기 위해 사용되는 N형을 부여하는 불순물 원소로서는, 주기율표 15족에 속하는 원소가 사용될 수 있고, 예를 들어, 인(P) 또는 비소(As)가 사용된다. 또한, P채널형 트랜지스터(107)를 형성하기 위해 사용되는 P형을 부여하는 불순물 원소로서는, 주기율표 13족에 속하는 원소가 사용될 수 있고고, 예를 들어, 붕소(B)가 사용된다.
상기 공정을 거쳐 N채널형 트랜지스터(106) 및 P채널형 트랜지스터(107)를 완성한 후, 반도체막의 결정성의 회복이나 반도체막에 첨가된 불순물 원소의 활성화를 목적으로 하는 가열 처리를 행할 수도 있다. 또한, 가열 처리를 행한 후, 노출되어 있는 게이트 절연막(109)에 대하여 수소를 함유하는 분위기에서 고밀도 플라즈마 처리를 행함으로써, 이 게이트 절연막(109)의 표면에 수소를 함유시키도록 하여도 좋다. 이것은 이후 반도체막의 수소화 공정을 행할 때 이 수소를 사용할 수 있기 때문이다. 또한, 기판에 대하여 350∼450℃의 가열을 하면서 수소를 함유하는 분위기에서 고밀도 플라즈마 처리를 행함으로써, 반도체막의 수소화를 행할 수 있다. 또한, 수소를 함유하는 분위기로서는, 수소(H2) 또는 암모니아(NH3)와 희가스(예를 들어, 아르곤(Ar))와의 혼합 가스를 사용할 수 있다. 수소를 함유하는 분위기로서 암모니아(NH3)와 희가스(예를 들어, 아르곤(Ar))와의 혼합 가스를 사용한 경우, 게이트 절연막(109)의 표면이 수소화되는 동시에 질화될 수 있다.
다음에, 복수의 트랜지스터를 덮도록 층간절연막(111)을 형성한다. 이 층간절연막(111)은 SOG법, 액적 토출법 등에 의해, 산화규소 또는 질화규소 등의 무기 재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시 등의 유기 재료, 실록산 등으로 된 단층 또는 적층을 사용하여 형성된다. 본 명세서에서, 실록산은 규소(Si)와 산소(O)와의 결합으로 골격 구조가 구성되고, 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 방향족 탄화수소 등)가 사용된다. 또한, 치환기로서, 플루오르기를 사용하여도 좋고, 또는 적어도 수소를 함유하는 유기기와 플루오르기 모두를 사용하여도 좋다. 예를 들어, 층간절연막(111)이 3층 구조인 경우, 제1 절연막으로서 산화규소를 주성분으로 하는 막을 형성하고, 제2 절연막으로서 수지를 주성분으로 하는 막을 형성하고, 제3 절연막으로서 질화규소를 주성분으로 하는 막을 형성할 수 있다. 또한, 층간절연막(111)을 단층 구조로 하는 경우, 질화규소막 또는 산소를 함유하는 질화규소막을 형성할 수도 있다. 이 경우, 질화규소막 또는 산소를 함유하는 질화규소막에 대하여 수소를 함유하는 분위기에서 고밀도 플라즈마 처리를 행함으로써, 이 질화규소막 또는 이 산소를 함유하는 질화규소막의 표면에 수소를 함유시키도록 하는 것이 바람직하다. 이것은 이후에 반도체막(108)의 수소화 공정을 행할 때 이 수소를 사용할 수 있기 때문이다. 또한, 기판에 대하여 350∼450℃의 가열을 하면서 수소를 함유하는 분위기에서 고밀도 플라즈마 처리를 행함으로써, 반도체막의 수소화를 행할 수도 있다. 수소를 함유하는 분위기로서는, 수소(H2) 또는 암모니아(NH3)와 희가스(예를 들어, 아르곤(Ar))와의 혼합 가스를 사용할 수 있다. 수소를 함유하는 분위기로서, 암모니아(NH3)와 희가스(예를 들어, 아르곤(Ar))와의 혼합 가스를 사용한 경우, 게이트 절연막(109)의 표면이 수소화되는 동시에 질화될 수도 있다.
또한, 층간절연막(111)을 형성하기 전에, 반도체막의 결정성의 회복이나 반도체막에 첨가된 불순물 원소의 활성화, 또는 반도체막의 수소화를 목적으로 한 가열 처리를 행하는 것이 바람직하다. 이 가열 처리에는 열 어닐법, 레이저 어닐법, 또는 RTA법 등을 적용할 수도 있다. 예를 들어, 불순물 원소의 활성화를 목적으로 하는 경우, 500℃ 이상에서의 열 어닐을 행할 수 있고, 또한, 반도체막의 수소화를 목적으로 하는 경우에는, 350∼450℃에서의 열 어닐을 행할 수 있다.
다음에, 포토리소그래피법에 의해 층간절연막(111) 및 게이트 절연막(109)을 에칭하여, 반도체막(108)을 노출시키는 콘택트 홀을 형성한다. 이어서, 콘택트 홀을 채우도록 도전막을 형성하고, 이 도전막을 패터닝하여 소스 전극 또는 드레인 전극(135)을 형성한다.
소스 또는 드레인 전극(135)은 스퍼터링법이나 플라즈마 CVD법 등의 각종 CVD법에 의해, 알루미늄(Al)을 주성분으로 하는 도전막을 사용하여 형성된다. 알루미늄을 주성분으로 하는 도전막은, 예를 들어, 알루미늄을 주성분으로 하고 니켈도 함유하는 재료, 또는 알루미늄을 주성분으로 하고 니켈과, 탄소와 규소 중 어느 하나 또는 모두를 함유하는 합금 재료에 상당한다. 알루미늄을 주성분으로 하는 도전막은 일반적으로 내열성이 불량하다는 단점이 있기 때문에, 알루미늄을 주성분으로 하는 도전막의 상하면을 배리어 막으로 덮는 것이 바람직하다. 배리어 막이란, 알루미늄을 주성분으로 하는 도전막의 힐록을 억제하거나, 내열성을 높이는 기능을 가지는 것을 가리키고, 이와 같은 기능을 가지는 재료로서는, 크롬, 탄탈, 텅스텐, 몰리브덴, 티탄, 규소, 니켈 또는 이들의 질화물을 들 수 있다. 소스 또는 드레인 전극(135)의 구조의 일 예로서, 기판 측으로부터 순차적으로 티탄막, 알루미늄막, 티탄막을 적층한 구조를 들 수 있다. 티탄은 환원성이 높은 원소이기 때문에, 결정성 반도체막 상에 얇은 자연 산화막이 형성되어 있을 때라도, 이 자연 산화막이 티탄에 의해 환원되어, 티탄막이 결정성 반도체막과 양호한 콘택트를 취할 수 있다. 또한, 결정성 반도체막과 알루미늄막과의 사이에 형성되는 티탄막에 대하여 질소를 함유하는 분위기에서 고밀도 플라즈마 처리를 행하여, 티탄막의 표면을 질화하는 것이 바람직하다. 고밀도 플라즈마 처리의 조건으로서, 플라즈마의 전자 밀도는 1×1011 cm-3 이상 1×1013 cm-3 이하이고, 플라즈마의 전자 온도는 0.5 eV 이상 1.5 eV 이하이다. 또한, 질소를 함유하는 분위기로서는, N2 또는 NH3과 희가스와의 혼합 가스, 또는 N2 또는 NH3과 희가스와 H2와의 혼합 가스가 사용될 수 있다. 티탄막의 표면을 질화함으로써, 이후에 행해지는 가열 처리 공정 등에서 티탄과 알루미늄이 합금화하는 것을 방지하고, 알루미늄이 티탄막을 통하여 결정성 반도체막 내로 확산하는 것을 방지할 수 있다. 여기서는 알루미늄막을 티탄막들 사이에 끼운 예에 대하여 설명하였지만, 티탄막 대신에 크롬막, 텅스텐막 등을 사용한 경우에도 같다. 더 바람직하게는, 멀티채임버 장치를 사용하여, 티탄막의 성막, 티탄막 표면의 질화 처리, 알루미늄막의 성막, 다른 티탄막의 성막을 대기에의 노출 없이 연속적으로 행한다.
이상의 공정들에 의해, 소자를 포함하는 층(104)이 형성된다.
다음에, 제1 접착제(114)를 사용하여 절연막(112)과 전극(113) 위에 제2 기판(115)을 접합시킨다(도 2(A) 참조). 제2 기판(115)은, 소자를 포함하는 층(104)의 평탄성을 유지하고 소자를 포함하는 층(104)의 평탄성을 보호하기 위한 기판이다. 제1 접착제(114)는 통상의 상태에서는 그의 접착력이 강하고, 광 조사나 가열에 의해 접착력이 약하게 되는 성질을 가지는 것이 바람직하다. 구체적으로는, 자외광을 조사하면 접착력이 약하게 되는 UV 박리성 접착제나, 열을 가하면 접착력이 약해지는 열 박리성 접착제가 사용될 수 있다. 이 예에서는, 제1 접착제(114)로서, UV 박리성 접착제를 사용한다.
이 예에서는, 제2 기판(115)은 기판만으로 이루어지지만, 제2 기판(115) 위에 소자 또는 복수의 소자를 형성하고 있어도 좋다. 소자란 박막트랜지스터, 용량 소자, 저항 소자, 인덕터, 다이오드 등에 상당한다.
연삭, 연마 등에서는, 제2 기판(115) 위에 신축성 기판(예를 들어, 신장 필름 등)을 추가로 접착시키고, 제2 기판(115)까지 분단한 후에 이 신축성 기판을 확장시킴으로써, 분단된 기판들 사이의 간격을 넓게 하여 기판의 취급을 용이하게 할 수 있으므로, 그러한 방법이 이용될 수 있다. 그러나, 이 예에서는 제2 기판(115)의 평탄성을 사용하여 제1 기판(100)을 얇게 하는 것이 목적이기 때문에, 그와 같은 방법을 사용하지 않는다.
다음에, 연삭 수단 또는 연마 수단(116)에 의해, 제1 기판(100)의 한쪽 표면(소자(105)를 형성하고 있는 면)과는 반대쪽의 표면을 연삭 또는 연마한다(도 2(B) 참조). 이 예에서는, 제1 기판(100)의 두께가 100 ㎛ 이하가 될 때까지 연삭을 행하고, 그 후, 제1 기판(100)의 두께가 20 ㎛ 이하가 될 때까지 연마을 행한다. 이 때, 제1 기판(100)이 거의 소실할 때까지 연삭 및 연마를 행할 수도 있다.
여기서, 기판으로서 사용하는 재료로서는, 예를 들어, 규소, 유리, 석영 등이 있는데, 규소의 비커스 경도는 1000 kg/㎟ 정도이고, 유리나 석영 등의 비커스 경도는 600∼900 kg/㎟ 정도이다. 또한, 연마 공정에서 사용되는 연마립으로서는, 유리 기판을 연마하는 경우라면 산화세륨(CeO2)을 사용하고, 실리콘 웨이퍼를 연마하는 경우라면 산화규소(SiO2)를 사용하고, 금속 기판을 연마하는 경우라면 알루미나(Al2O3)를 사용한다. 알루미나(Al2O3)의 비커스 경도는 2200 kg/㎟ 정도이고, 규소의 비커스 경도는 1000 kg/㎟ 정도이고, 산화규소(SiO2) 등의 비커스 경도는 600∼900 kg/㎟ 정도이고, 산화세륨(CeO3)의 비커스 경도는 유리보다 낮다. 한편, 다이아몬드 라이크 카본(DLC)의 비커스 경도는 2500∼4000 kg/㎟ 정도이고, 이것은 기판으로서 사용하는 재료보다 높다. 따라서, 제1 기판(100)과 소자를 포함하는 층(104)과의 사이에 DLC(다이아몬드 라이크 카본) 층(102)을 형성함으로써, DLC 층 위에 형성되어 있는 층까지 연삭 또는 연마가 행해지는 것을 방지할 수 있다. 또한, DLC는 경도가 높을 뿐만 아니라, 표면 평탄성이 좋고, 마찰 계수가 작기 때문에, 스톱퍼 층으로서의 기능이 높다. 여기서는, 경도를 비커스 경도를 사용하여 비교하지만, 비커스 경도 이외의 방법(브리넬(Brinell) 경도, 로크웰(Rockwell) 경도, 누프(Knoop) 경도 등)으로 경도를 나타내는 경우도 있다.
여기서는, 제1 기판(100)의 두께가 100 ㎛ 이하가 될 때까지 제1 기판(100)을 연삭하고, 그 후, 제1 기판(100)의 두께가 20 ㎛ 이하가 될 때까지 제1 기판(100)을 연마하는 예를 나타내었지만, 연삭 또는 연마는 적어도 제1 기판(100)의 두께가 용이하게 분단되도록 얇게 될 때까지 행하면 좋다. 기판이 종래보다 얇게 된 것이라면, 그 두께를 100 ㎛ 이하로 한다. 두께가 20 ㎛ 이하로 되면 기판이 굽힘에 강하게 되기 때문에, 기판을 얇게 할 뿐만 아니라 유연성의 효과(가요성을 가지는 것으로 할 수 있는 효과)가 발현되므로 바람직하다. 절연성 기판을 사용하는 경우에는, 반도체 기판이나 도전성 기판에서는 기판의 두께의 편차의 의존성이 크게 되는 10 ㎛ 이하로 하였을 때 얇게 하는 것의 효과가 크기 때문에, 더 바람직 하다. 반도체 기판이나 도전성 기판에서는, 기판을 완전히 제거하는 것이 바람직하지만, 기판에 소자를 형성하고 있는 경우에는 기판의 두께를 10∼100 ㎛로 하는 것이 바람직하다.
이 연삭 공정에서는, 제1 기판(100)이 고정된 스테이지와 연삭 수단 또는 연마 수단(116) 중의 어느 한쪽 또는 모두를 회전시킴으로써, 제1 기판(100)의 표면을 연삭 또는 연마한다. 이때, 제1 기판(100)뿐만 아니라, 제2 기판(115)도 동시에 연삭 또는 연마할 수도 있다. 이 예에서는 제1 기판(100)만을 연삭 또는 연마한 경우를 나타낸다.
연삭 수단 또는 연마 수단(116)은, 예를 들어, 연삭에 사용하는 숫돌이나 연마에 사용하는 유리(遊離) 연마립 처리에 상당한다. 그 후, 연삭 또는 연마 공정에 의해 발생한 오물을 제거하기 위해, 필요에 따라 세정을 행할 수도 있다.
이 공정이 완료된 후에, 제1 기판(100)은 완전히 제거될 수도 있다(도 2(C) 참조). 도 2(C)는 제1 기판(100)이 완전히 제거된 경우를 나타내고 있다.
또한, 연삭 수단 또는 연마 수단에 의한 제1 기판의 얇게 할 때, 연삭 또는 연마 시의 충격, 진동에 의해, 제1 기판(100)이 밀착성 개선층(버퍼 층)(101)으로부터 벗겨져 제거될 수도 있다. 밀착성의 제어에 관해서는 실시형태 3에서 상세히 설명한다.
이 예에서는, 제2 기판(115)측에, TFT 회로(105)와 전기적으로 접속되는 전극(113)을 형성하고 있지만, 제1 기판(100)측에, TFT 회로(105)와 전기적으로 접속되는 전극을 형성하고, 다른 기판(예를 들어, 안테나가 형성된 기판 등)에 실장하 는 것도 가능하다. 이 경우에는, 아래의 제3 기판은 마련하지 않아도 좋다.
제1 기판(100)측, 즉, DLC 층(102)이 형성되어 있는 면에, TFT 회로(105)와 전기적으로 접속되는 전극(113)을 형성하는 방법은 아래와 같이 된다.
제1 기판(100)이 남아 있는 경우에는, 제1 기판(100), DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(101), DLC 층(102), 밀착성 개선층(버퍼 층)(103)), 게이트 절연막(109), 층간절연막(111), 절연막(112)에 UV 레이저 등으로 개구부를 형성하고, 전극(113)에 이르는 콘택트 홀을 형성하고, 이 콘택트 홀을 통하여 콘택트를 취하기 위한 전극을 형성한다. 이후, 실장 공정으로 이어지고, 실장 후에, 제2 기판(115)을 벗겨낸다.
제1 기판(100)이 완전히 제거되어 있는 경우에는, DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(101), DLC 층(102), 밀착성 개선층(버퍼 층)(103)), 게이트 절연막(109), 층간절연막(111), 절연막(112)에 UV 레이저 등으로 개구부를 형성하고, 전극(113)에 이르는 콘택트홀을 형성하고, 이 콘택트 홀을 통하여 콘택트를 취하기 위한 전극을 형성한다. 이후, 실장 공정으로 이어지고, 실장 후에, 제2 기판(115)을 벗겨낸다.
이 예에서는, 집적회로가 제2 기판(115)측에 실장된다. 여기서 제2 기판(115)을 벗겨내면, 소자를 포함하는 층(104)은 응력에 의해 뒤틀리고, 그 후의 실장이나 취급에서 문제가 발생한다. 그 문제를 방지하기 위해, 제2 기판(115)의 반대측으로부터 제2 접착제(148)를 사용하여 제3 기판(117)을 접합한다. 즉, 제1 기판(100)이 잔존하여 있는 경우에는, 제1 기판(100)에 제2 접착제(148)를 사용하 여 제3 기판(117)을 접합한다. 제1 기판(100)이 제거되고 밀착성 개선층(버퍼 층)(101)이 표면에서 노출되어 있는 경우에는, 밀착성 개선층(버퍼 층)(101)에 제2 접착제(148)를 사용하여 제3 기판(117)을 접합한다. 제1 기판(100) 및 밀착성 개선층(버퍼 층)(101)이 제거되고 DLC 층(102)이 표면에서 노출되어 있는 경우에는, DLC 층(102)에 제2 접착제(148)를 사용하여 제3 기판(117)을 접합한다(도 3(A)). 이 예에서는, 제3 기판(117)을 밀착성 개선층(버퍼 층)(101)에 접착시키고 있다. 제3 기판(117)은 제2 기판(115)을 제거한 후의 강도를 유지하고, 취급 또는 실장을 용이하게 하고, 소자를 포함하는 층(104)을 보호하기 위해 사용된다.
제2 접착제(148)는 통상의 상태에서는 그의 접착력이 강하고, 광 조사나 가열에 의해 접착력이 약하게 되는 성질을 가지는 것이 바람직하다. 구체적으로는, 자외광을 조사하면 접착력이 약해지는 UV 박리성 잡착제나, 열을 가하면 접착력이 약해지는 열 박리성 잡착제가 사용될 수 있다. 또한, 제2 접착제(148)로서는, 제1 접착제(114)와는 다른 메커니즘(열 박리, UV 박리), 온도, 파장, 광 조사 방향에 의해 접착력이 약해지는 잡착제가 바람직하고, 제3 기판과 접합된 채로 제2 기판을 박리할 수 있는 조합을 사용한다. 이 예에서는, 제2 접착제(148)로서 열 박리성 접착제를 사용한다.
여기서, 절연막(112)과, 소자를 포함하는 층(104)과, DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(101), DLC 층(102), 밀착성 개선층(버퍼 층)(103))을 가지는 적층체를 제2 기판(115) 측으로부터, 소자를 포함하는 층(104)에 형성되어 있는 TFT 회로(105)마다 분리되도록 분단하여도 좋다. 또는, 제3 기판까지 분단하 여, 소자를 포함하는 층(104)에 형성되어 있는 TFT 회로(105) 각각을 완전히 분단되도록 하여도 좋다. 이 예에서는, 이 시점에서는 분단하지 않고, 먼저 제2 기판을 제거하는 공정을 행한다.
이어서, 제1 접착제(114)의 밀착력을 저하시키는 처리를 행한다(도 3(B) 참조). 이 경우, UV 광을 조사한다. 상하면 어느 쪽으로부터 UV 광을 조사하여도 UV 광이 접착제에까지 도달하지 않는 제1∼제3 기판의 조합(제1 기판이 제거되어 있는 경우에는, 제2 및 제3 기판의 조합)의 경우에는, 측면으로부터 UV 광을 조사하여 접착제를 벗겨낸다. 제3 기판(117)만이 UV 광을 투과하지 않는 것이라면, 먼저, 제1 기판(100)측으로부터 UV 광을 조사하여 접착제를 약하게 한 다음, 제3 기판을 접합시킨다. 제1 접착제(114)가 열 박리성 접착제라면, 제3 기판이 벗겨지지 않도록 가열을 행한다. 실장 후에 제3 기판을 제거하지 않을 때에는, 제2 접착제는 어떠한 것이어도 좋다.
그 결과, 제1 접착제(114)의 접착력이 약하게 되고, 절연막(112)과, 소자를 포함하는 층(104)과, DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(101), DLC 층(102), 밀착성 개선층(버퍼 층)(103))과, 제2 접착제(148)와, 제3 기판(117)을 가지는 적층체(제1 기판(100)이 포함될 수도 있다)가 물리적 수단에 의해 제2 기판(115)으로부터 분리될 수 있는 상태가 된다. 그 다음, 제2 기판(115)을 제거한다(도 3(C) 참조).
이어서, 절단 수단에 의해, 절연막(112)과, 소자를 포함하는 층(104)과, DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(101), DLC 층(102), 밀착성 개선 층(버퍼 층)(103))과, 제2 접착제(148)와, 제3 기판(117)을 가지는 적층체(제1 기판(100)이 포함될 수도 있다)를 절단한다(도 4(A) 참조). 이 경우, 적층체는 소자를 포함하는 층(104)에 형성되어 있는 TFT 회로(105)마다 분리되도록 절단된다. 도 4(A)는 절단 수단으로서 레이저를 사용하여 절단하는 예를 나타내고 있다. 절단 수단은 레이저, 다이서(dicer), 와이어 톱, 스크라이버(scriber) 등에 상당한다.
절단 공정 후에, 도 4(B)에 나타낸 구조를 가지는 복수의 집적회로 장치(118∼120)가 형성된다(도 4(B) 참조). 집적회로 장치(118∼120)에서는 전극(113)이 노출된 상태가 되어 있기 때문에, 집적회로 장치(118∼120)가 전극(113)에 의해 외부와 전기적으로 접속될 수 있다.
그 다음, 다른 기판 위에 집적회로 장치(118∼120)를 각각 실장한다. 이 예에서는, 비접촉으로 데이터의 송수신이 가능한 반도체장치(RFID(Radio Frequency Identification) 태그, ID 태그, IC 태그, IC 칩, RF(Radio Frequency) 태그, 무선 태그, 전자 태그, 무선 칩이라고도 칭함)를 상정하고, 상기한 공정으로 제조한 집적회로 장치를 안테나가 형성된 기판에 실장한다(도 5(A) 참조). 안테나로서 기능하는 도전 패턴(123)이 제4 기판(122)상에 향성된다. 이 예에서는, 접속부에 이방성 도전성 페이스트(ACP)를 사용한다. TFT 회로(105)와, 안테나로서 기능하는 도전 패턴(123)이 도전성 입자를 통해 전기적으로 접속되고, 집적회로 장치가 접착성 수지 페이스트(124)에 의해 안테나에 접합된다. 또한, 실장에는, 이방성 도전성 필름(ACF), 비도전성 페이스트(NCP), 땜납 등의 방법이 사용될 수도 있다.
이 예에서는, 안테나가 형성된 제4 기판(122) 위에 집적회로 장치를 실장하고 있지만, 안테나 대신에 소자 또는 복수의 소자가 형성된 기판 위에 본 발명의 집적회로 장치를 실장할 수도 있다. 소자란 박막트랜지스터, 용량 소자, 저항 소자, 인덕터, 다이오드 등에 상당한다.
이때, 제3 기판(117)이 존재함으로써, 실장을 안정하게 행할 수 있고, 소자를 포함하는 층(104)과 전극(113)을 실장할 때의 물리적 파괴로부터 보호할 수 있다.
이 예에서는, 그 후, 제3 기판(117)을 제거하고 있다. 제2 접착제(148)가 열 박리성 접착제라면, 가열 처리에 의해 제3 기판(117)을 제거한다(도 5(A) 참조). 도 5(B)는 제3 기판(117)을 제거한 상태를 나타낸다. 도 5(A)에서는 제3 기판(117)을 제거하고 있지만, 제거하지 않고 종료하여도 좋다.
그 후, 내수(耐水) 배리어성, 내약품성, 내염수성, 내(耐)스크래치(scratch)성 등의 개선을 위해, 제1 필름(127)을 사용하여 한쪽 면의 필름 봉지(封止)를 행한다(도 6(A) 및 도 24(B) 참조). 제1 필름(127)은 표면에 접착층(132)을 가진다. 도 6(A) 및 도 6(B)는 제3 기판을 제거한 후 제1 필름(127)으로 봉지한 경우를 나타내고, 도 24(A) 및 도 24(B)는 제3 기판을 제거하지 않고 제1 필름(127)으로 봉지한 경우를 나타낸다. 이 형상에서 공정을 종료하거나, 스틱커와 같이 접착제로 RFID를 부착하거는 경우도 있다.
도 6(A) 및 도 24(A)는 한쪽 면의 필름 봉지에 대하여 나타내지만, 도 6(B) 및 도 24(B)에 도시된 바와 같이, 제1 필름(130)과 제2 필름(128)을 사용하여 양면 을 봉지할 수도 있다. 양면 봉지는 한쪽마다 따로따로 행하여도 좋고, 양면을 동시에 행하여도 좋다. 제1 필름(130) 및 제2 필름(128)의 각각 표면에 접착층(131, 129)이 형성되너 있다.
상기 공정을 거쳐 완성된 반도체장치(이 경우에는 RFID)는 두께가 얇고, 경량이다. 또한, 이 반도체장치는 얇기 때문에, 반도체장치(RFID)를 물품에 실장하여도 디자인성이 저하되지 않는다. 또한, 어떠한 곡면에도 반도체장치(RFID)를 그 곡면을 따라 부착시키는 일이 가능하다. 예를 들어, 반도체장치(RFID)를 복사기 등에 통과시켜도, 칩이나 칩 접속부가 파괴되지 않고, 반도체장치(RFID)를 펜 등에 실장하여도, 펜의 원형 형상을 유지할 수 있다.
또한, 본 실시형태에서 설명한 방법으로 복수의 집적회로 장치를 제조하고, 복수의 집적회로 장치를 단순히 접착제로 접합하는 것을 반복하여 복수의 집적회로 장치를 적층하거나, 전기적 접속이 가능한 상태에서 접합을 반복하여 복수의 집적회로 장치를 적층할 수도 있다. 그리하여, 집적회로 장치를 2층 이상의 적층 구조로 할 수 있다. 이것에 의해, 작은 공간에 다기능 소자를 형성하는 것이 가능하게 된다. 접합된 집적회로 장치들 사이의 전기, 자기, 광, 음향, 진동 등에 의해 각 집적회로 장치에 포함묀 소자들이 연동하도록 할 수도 있다.
본 실시형태에서는, 스톱퍼 층으로서 다이아몬드 라이크 카본(DLC)을 주성분으로 하는 층을 형성하는 예를 나타내었다. 본 실시형태와 같이 스톱퍼 층으로서 DLC 층을 사용한 경우에는, 다이아몬드 라이크 카본의 내열성에 의해, 그 DLC 층 위에 형성된 소자의 가열 조건이 제한되지 않는다. 그러나, 스톱퍼 층으로서 사용하는 재료는 DLC에 한정되는 것은 아니다. 스톱퍼 층을 형성하는 재료가 제1 기판(100)보다도 경도가 높은 재료라면, 어떠한 재료라도 좋고, 예를 들어, TiCN(탄질화 티탄)이나 TiAlN(질화 티탄알루미늄) 등도 경도가 높기 때문에 사용될 수 있다. 특히, TiCN은 경도가 높을 뿐만 아니라, 마찰계수가 낮기 때문에, 적합하다.
또한, 스톱퍼 층으로서, 제1 기판(100)보다도 경도가 높은 것에 더하여, 제1 기판(100)보다도 마찰계수가 낮은 것이 바람직하다.
또한, 밀착성 개선층(버퍼 층)(101, 103)은 본 실시형태에서 설명한 재료에 한정되는 것이 아니다. 밀착성 개선층(버퍼 층)(101)은 기판과의 밀착성이 좋고, 또한 스톱퍼 층과의 밀착성이 좋은 재료를 사용하여 형성하면 좋다. 또한, 밀착성 개선층(버퍼 층)(103)은 스톱퍼 층과의 밀착성이 좋고, 소자를 포함하는 층과의 밀착성이 좋은 재료를 사용하여 형성하면 좋다.
[실시형태 2]
본 실시형태를 도 7∼도 10을 사용하여 설명한다. 본 실시형태에서는, 화학 반응에 의한 에칭에 의해 기판을 얇게 하거나 제거하는 경우에 있어서, 기판 위에 스톱퍼 층으로서 다이아몬드 라이크 카본을 주성분으로 하는 층을 형성한 예에 대하여 설명한다.
제1 기판(200)의 한쪽 표면에, 밀착성 개선층(버퍼 층)(201), DLC 층(202), 밀착성 개선층(버퍼 층)(203)을 차례로 형성한다.
다음에, 밀착성 개선층(버퍼 층)(203) 위에, 소자를 포함하는 층(204)을 형성한다(도 7(B) 참조). 이 층은 TFT 회로와 같은 단위 회로가 아니라, 예를 들어, 배선이나 용량(커패시터), 인덕터(안테나) 등이나 그의 조합을 가질 수도 있다. 이 특정 예에서는, 소자를 포함하는 층(204)에 TFT 회로(205)를 형성한다. 이 도면에서는, TFT 회로(205)는 N채널형 트랜지스터(206)와 P채널형 트랜지스터(207)를 가진다. N채널형 트랜지스터(206)와 P채널형 트랜지스터(207) 각각은 반도체막(208), 게이트 절연막(209), 게이트 전극(210), 층간절연막(211), 소스 전극 또는 드레인 전극(235)을 가진다.
이 예에서는, 외부 접속을 위한 단자를 형성하고, 다른 기판과 조합될 수 있는 TFT 회로(205)를 형성한다. 따라서, 소자를 포함하는 층(204) 위에 절연막(212)을 형성하고, 이 절연막(212)에 개두부를 형성한다. 다음에, TFT 회로(205)와 콘택트하는 전극(213)을 형성한다.(도 7(C) 참조)
다음에, 제1 접착제(214)를 사용하여, 절연막(212) 및 전극(213) 위에 제2 기판(215)을 접합한다(도 8(A) 참조). 제2 기판(215)은, 소자를 포함하는 층(204)의 평탄성을 유지하고, 소자를 포함하는 층(204)을 보호하기 위한 기판이다. 제1 접착제(214)는 통상의 상태에서는 그의 접착력이 강하고, 광 조사나 가열에 의해, 접착력이 약해지는 성질을 가지는 것이 바람직하다. 구체적으로는, 자외광을 조사하면 접착력이 약해지는 UV 박리성 접착제나, 열을 가하면 접착력이 약해지는 열 박리성 접착제가 사용될 수 있다. 이 예에서는, 제1 접착제(214)로서 UV 박리성 접착제를 사용한다.
연삭, 연마 등에서는, 제2 기판(215) 위에 신축성 기판(예를 들어. 신장 필름 등)을 추가로 접합하고, 제2 기판(215)까지 분단한 후에 이 신축성 기판을 확장 시킴으로써, 분단된 기판들 사이의 간격을 넓혀 기판의 취급을 용이하게 할 수 있으므로, 그러한 방법을 있으나, 이 예에서는, 제2 기판의 평탄성을 사용하여 제1 기판을 보다 얇게 하는 것이 목적이기 때문에, 그러한 방법을 사용하지 않는다.
여기까지의 공정은 실시형태 1과 마찬가지로 하여 행할 수 있다.
다음에, 이후의 공정에서 행하는 화학 반응에 의한 에칭이 제1 기판 이외의 영역에 이르는 것을 방지하기 위해, 내(耐)에천트 층(216)을 적어도 제1 기판의 측부에 형성한다(도 8(A) 참조). 내에천트 층으로서는 유기 수지를 사용할 수 있다. 도 8(A)는, 제1 기판, 밀착성 개선층(버퍼 층)(201), DLC 층(202), 밀착성 개선층(버퍼 층)(203),소자를 포함하는 층(204), 절연막(212), 제1 접착제(214), 및 제2 기판(215)을 가지는 적층체의 측부에 내에천트 층(216)을 형성하고 있는 경우를 나타낸다. 제2 기판이 화학 반응에 의한 에칭에 대하여 내성이 없는 경우에는, 측부뿐만 아니라, 제2 기판의 표면도 덮도록 내에천트 층(216)을 형성한다. 내에천트 층(216)은 후의 공정에서 행하는 화학 반응에 의한 에칭에 사용하는 에천트에 대하여 내성을 가지는 재료로 형성된다.
제1 기판(200)의 한쪽 표면(TFT 회로(205)를 형성하고 있는 면)과는 반대쪽의 표면을 화학 반응에 의해 에칭한다(도 8(B) 참조). 최소의 양으로, 분단이 용이하게 되는 두께까지 에칭을 행할 수 있지만, 종래보다 기판을 더 얇게 하는 것이라면, 두께를 100 ㎛ 이하로 한다. 두께가 20 ㎛ 이하가 되면, 기판이 굽힘에 강하게 되기 때문에, 박형화 뿐만 아니라 유연성의 효과(가요성을 가지는 것으로 할 수 있는 효과)가 발현되므로 바람직하다. 절연성 기판을 사용하는 경우에는, 기판 의 두께를 반도체 기판이나 도전성 기판에서는 기판의 두께의 편차의 의존성이 커지는 10 ㎛ 이하로 하였을 때 박형화의 효과가 크기 때문에, 더 바람직하다. 반도체 기판이나 도전성 기판에서는, 제1 기판(200)이 완전히 소실할 때까지 에칭하는 것이 바람직하지만, 기판에 소자를 형성하고 있는 경우에는, 두께를 10∼100 ㎛으로 하는 것이 바람직하다.
예를 들어, 제1 기판(200)이 유리 기판이나 석영 기판인 경우, 에천트로서는, HF나 ClF3를 사용한다. 또한, 예를 들어, 제1 기판(200)이 Si 기판인 경우에는, 에천트로서 TMAH(수산화 테트라메틸암모니움) 등의 알칼리나, ClF3 등의 할로겐 가스를 사용한다. 기판이 금속 기판이라면, 산이나 알칼리를 사용한다. DLC는 알칼리나 HF, ClF3에 대하여 내성이 강하다. 따라서, 제1 기판(200)이 소실할 때까지 에칭을 행하여도, 밀착성 개선층(버퍼 층)(201), DLC 층(202), 밀착성 개선층(버퍼 층)(203)의 존재에 의해, 에칭이 그 이상 진행하는 것이 방지될 수 있다.
아모르퍼스 탄소의 강도는 DLC보다 약하지만, 약품 내성이 강하다는 것이 알려져 있다. 따라서, 제1 기판을 얇게 하는 수단으로서 화학 반응에 의한 에칭을 사용하는 경우에는, 밀착성 개선층(버퍼 층)(201), DLC 층(202), 밀착성 개선층(버퍼 층)(203)을 형성할 때, DLC를 주성분으로 하는 층을 형성하는 대신에, 아모르퍼스 탄소를 주성분으로 하는 층을 형성할 수도 있다. 이때에도, 밀착성 개선층(버퍼 층)(201) 및 밀착성 개선층(버퍼 층)(203)의 Si 농도는 1∼20%로 하면 좋다.
이 공정이 종료한 후에, 제1 기판은 모두 제거될 수도 있다. 이 예에서는, 제1 기판이 모두 제거된 것으로 하고 있다.
화학 반응에 의한 에천트로서는, 액체, 가스, 플라즈마 중 어느 것을 사용하여도 좋다. 에칭 후에 부식을 방지하기 위해, 필요에 따라 세정을 행하는 일이 많다.
또한, 실시형태 1과 같은 연삭 또는 연마 후에 화학 반응에 의한 에칭을 사용하거나, 화학 반응에 의한 에칭 후에 실시형태 1과 같은 연삭 또는 연마를 행할 수 있다. 그의 조합을 어떻게 사용하여도 좋다.
이 예에서는, 제2 기판(215) 측에, TFT 회로(205)와 전기적으로 접속되는 전극(213)을 형성하고 있지만, 그 전극이 제1 기판(200) 측에서 TFT 회로(205)와 전기적으로 접속되고, 다른 기판(예를 들어, 안테나가 형성된 기판 등)상에 실장될 수도 있다. 이 경우, 아래의 제3 기판은 없어도 좋다. 제1 기판(200)상, 즉, 즉 DLC 층이 존재하는 표면에 TFT 회로(205)와 전기적으로 접속되는 전극을 형성하는 방법은 실시형태 1에서와 같이 행해질 수도 있다.
이 예에서는, 제2 기판(215) 측에 집적회로를 실장하는 것으로 한다. 여기서 제2 기판(215)을 벗겨내면, 소자를 포함하는 층(204)은 응력에 의해 뒤틀리게 되고, 그 후의 실장이나 취급에서 문제가 발생한다. 이 문제를 방지하기 위해, 제2 기판(215)의 반대측으로부터, 제2 접착제(222)를 사용하여 제3 기판(217)을 접합한다. 즉, 제1 기판(200)이 잔존하고 있는 경우에는, 제1 기판(200)에 제2 접착제(222)를 사용하여 제3 기판(217)을 접합한다. 제1 기판(200)이 제거되고, 밀착성 개선층(버퍼 층)(201)이 표면에서 노출하여 있는 경우에는, 밀착성 개선층(버퍼 층)(201)에 제2 접착제(222)를 사용하여 제3 기판(217)을 접합한다. 제1 기판(200) 및 밀착성 개선층(버퍼 층)(210)이 제거되고, DLC 층(202)이 표면에서 노출되어 있는 경우에는, DLC 층(202)에 제2 접착제(222)를 사용하여 제3 기판(217)을 접합한다(도 8(C) 참조). 이 예에서는, 도 8(C)에서 제1 기판(200)이 제거되어 있기 때문에, 밀착성 개선층(버퍼 층)(201)에 제3 기판(217)을 접합한다. 제3 기판(217)은 제2 기판(215)을 제거한 후의 강도를 유지하고, 취급 또는 실장을 용이하게 하고, 소자를 포함하는 층(204)을 보호하기 위해 사용된다.
제2 접착제(222)는 통상의 상태에서는 그의 접착력이 강하고, 광 조사나 가열에 의해 접착력이 약해지는 성질을 가지는 것이 바람직하다. 구체적으로는, 자외광을 조사하면 접착력이 약해지는 UV 박리성 접착제나, 열을 가하면 접착력이 약해지는 열 박리성 접착제가 사용될 수 있다. 또한, 제2 접착제(222)로서는, 제1 접착제(214)와는 다른 메커니즘(열 박리, UV 박리), 온도, 파장, 광 조사 방향에 의해 접착력이 약해지는 접착제가 바람직하고, 제3 기판과 접합된 채로 제2 기판을 벗겨낼 수 있는 조합을 사용한다. 이 예에서는, 제2 접착제(222)로서 열 박리성 접착제를 사용한다.
여기서, 절연막(212), 소자를 포함하는 층(204), DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(201), DLC 층(202), 밀착성 개선층(버퍼 층)(203))을 가지는 적층체를 제2 기판(215) 측으로부터, 소자를 포함하는 층(204)에 형성되어 있는 TFT 회로(205)마다 분리되도록 분단하여도 좋다. 또는, 제3 기판까지도 분단하고, 소자를 포함하는 층(204)에 형성되어 있는 TFT 회로(205) 각각이 완전히 분리 되도록 하여도 좋다. 이 예에서는, 이 시점에서는 분단하지 않고, 먼저, 제2 기판을 제거하는 공정을 행한다.
이어서, 제1 접착제(214)의 밀착력을 저하시키는 처리를 행한다(도 9(A) 참조). 이 경우에서는, UV 광을 조사한다. 상하면 어느 면으로부터 UV 광을 조사하여도 UV 광이 접착제까지 도달하지 않는 제1∼제3 기판의 조합(제1 기판이 제거되어 있는 경우에는, 제2 및 제3 기판의 조합)의 경우에는, 측면으로부터 UV 광을 조사하고, 접착제를 벗겨낸다. 제3 기판(217)만이 UV 광을 투과하지 않는 것이라면, 먼저, 제1 기판(200) 측으로부터 UV 광을 조사하여 접착력을 약하게 한 다음, 제3 기판을 접착시킨다. 제1 접착제(214)가 열 박리성 접착제라면, 제3 기판이 벗겨지지 않도록 가열을 행한다. 실장 후에 제3 기판을 제거하지 않을 때는, 제2 접착제로서 어떠한 접착제라도 사용될 수 있다.
그 결과, 제1 접착제(214)의 접착력이 약해지고, 절연막(212), 소자를 포함하는 층(204), DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(201), DLC 층(202), 밀착성 개선층(버퍼 층)(203)), 제2 접착제(222), 및 제3 기판(217)을 가지는 적층체(제1 기판(200)이 포함될 수도 있다)가 물리적 수단에 의해 제2 기판(215)을 분리될 수 있는 상태가 된다. 그 다음, 제2 기판(215)이 제거될 수 있다. 그러나, 내에천트 층(216)에 의해 제2 기판(215)의 단부가 고정되어 있기 때문에, 이 시점에서는 아직 제2 기판(215)을 벗겨낼 수는 없다.
이어서, 절단 수단에 의해, 절연막(212), 소자를 포함하는 층(204), DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(201), DLC 층(202), 밀착성 개선층(버 퍼 층)(203)), 제2 접착제(222), 및 제3 기판(217)을 가지는 적층체(제1 기판(200)이 포함될 수도 있다)를 절단한다(도 9(B) 참조). 이 경우, 이 적층체는 소자를 포함하는 층(104)에 형성되어 있는 TFT 회로(205)마다 분리되도록 절단된다. 도 9(B)는 절단 수단으로서 레이저를 사용하여 절단하는 예를 나타내고 있다. 절단 수단이란, 레이저, 다이서, 와이어 톱, 스크라이버 등에 상당한다. 이 처리에 의해, 도 9(B)에 도시된 바와 같이, 내에천트 층(216)에 의해 고정되어 있던 제2 기판(215)의 단부가 분단되기 때문에, 제2 기판(215)이 제거될 수 있다.
절단 공정 후에, 도 10에 도시된 구조를 가지는 복수의 집적회로 장치(218∼220)가 형성된다(도 10 참조). 집적회로 장치(218∼220)에서는 전극(213)이 노출된 상태로 되어 있기 때문에, 집적회로 장치(218∼220)가 전극(213)에 의해 외부와 전기적적으로 접속될 수 있다.
그 이후의 실장에 관해서는 실시형태 1에서 도 5 및 도 6을 사용하여 설명한 것과 동일한 공정을 사용한다.
상기 공정을 거쳐 완성된 집적회로 장치(이 경우에는, RFID)는 두께가 얇고, 경량이다. 또한, 반도체장치가 얇기 때문에, 집적회로 장치(RFID)를 물품에 실장하여도 디잔인성이 저하하지 않는다. 또한, 어떠한 곡면에도 반도체장치(RFID)를 그 곡면을 따라 부착할 수 있다. 예를 들어, 반도체장치(RFID)를 복사기 등에 통과시켜도, 칩이나 칩 접속부가 파괴되지 않고, 반도체장치(RFID)를 펜 등에 실장하여도, 펜의 원형 형상을 유지할 수 있다.
본 실시형태에서는, 스톱퍼 층으로서 다이아몬드 라이크 카본(DLC)을 주성분으로 하는 층을 형성하는 예를 나타내었다. 본 실시형태와 같이 스톱퍼 층으로서 DLC 층을 사용한 경우에는, 다이아몬드 라이크 카본의 내열성에 의해, DLC 층 위에 형성되는 소자의 가열 조건이 제한되지 않는다. 그러나, 스톱퍼 층으로서 사용하는 재료는 DLC에 한정되는 것은 아니다. 스톱퍼 층에 사용하는 재료가 제1 기판(200)을 에칭하기 위해 사용하는 에천트에 대하여 내성을 가지는 것이라면, 어떠한 재료라도 좋다.
또한, 밀착성 개선층(버퍼 층)(201, 203)은 본 실시형태에서 예로 설명한 재료에 한정되는 것은 아니다. 밀착성 개선층(버퍼 층)(201)은, 기판과의 밀착성이 좋고 스톱퍼 층과의 밀착성이 좋은 재료로 형성될 수도 있다. 또한, 밀착성 개선층(버퍼 층)(203)은, 스톱퍼 층과의 밀착성이 좋고 소자를 포함하는 층과의 밀착성이 좋은 재료로 형성될 수도 있다.
또한, 본 실시형태에서는, 기판을 얇게 하거나 제거할 때 화학 반응에 의한 에칭을 사용하는 경우에 대하여 설명하였지만, 기판을 얇게 하거나 제거할 때 화학 반응에 의한 에칭을 연삭 또는 연마의 방법과 조합시키는 것도 가능하다. 즉, 화학 반응에 의한 에칭을 실시형태 1과 조합시켜 행할 수 있다. 그러나, 기판을 얇게 하거나 제거하는 방법으로서 화학 반응에 의한 에칭과 연삭 또는 연마에 의한 방법을 조합시키는 경우에는, 스톱퍼 층으로서 제1 기판보다도 경도가 높고 또한 에천트에 대한 내성을 가지는 재료를 선택할 필요가 있다.
[실시형태 3]
본 실시형태를 도 11∼도 14를 사용하여 설명한다. 본 실시형태에서는, DLC 층의 밀착성의 제어에 의해 기판을 박리함으로써 기판을 제거하는 경우에 대하여 설명한다.
제1 기판(300)의 한쪽 표면에 밀착성 개선층(버퍼 층)(301), DLC 층(302), 밀착성 개선층(버퍼 층)(303)을 차례로 형성한다.
다음에, 밀착성 개선층(버퍼 층)(303) 위에, 소자를 포함하는 층(304)을 형성한다(도 11(B) 참조). 이 층은 TFT 회로와 같은 단위 회로가 아니라, 예를 들어, 배선이나 용량, 인덕터(안테나) 등과 그의 조합을 가질 수도 있다. 이 특정 예에서는, TFT 회로(305)가 소자를 포함하는 층(304)에 형성된다. 이 도면에서는, TFT 회로(305)는 N채널형 트랜지스터(306)와 P채널형 트랜지스터(307)를 가진다. N채널형 트랜지스터(306)와 P채널형 트랜지스터(307) 각각은 반도체막(308), 게이트 절연막(309), 게이트 전극(310), 층간절연막(311), 소스 또는 드레인 전극(335)을 가진다.
여기까지의 공정은 실시형태 1과 마찬가지로 행해질 수도 있다.
다음에, 소자를 포함하는 층(304) 위에 절연막(312)을 형성하고, 이 절연막(312)에 개구부를 형성한다. 그 다음, TFT 회로(305)와 접하는 안테나(313)를 형성한다.(도 11(C) 참조)
다음에, 제1 기판(300)과 강도 유지 층(314) 사이에, 소자를 포함하는 층(304)을 끼우도록 강도 유지 층(314)을 형성한다. 이 예에서는, 스크린 인쇄법에 의해 수지 막을 형성한 다음, 오븐에서 소성하여, 강도 유지 층(314)을 형성한다(도 12(A) 참조). 이 층은, 후의 공정에서 DLC를 주성분으로 하는 층과 제1 기 판(300)과의 밀착성이 약한 부분에서 제1 기판(300)을 벗겨낼 때, 소자를 포함하는 층(304)의 강도를 유지하고, 크랙(crack) 등이 일어나는 것을 방지하기 위해 존재한다.
다음에, 제1 접착제(320)를 사용하여, 소자를 포함하는 층(304)과 전극(313) 위에 제2 기판(315)을 접합한다(도 12(B) 참조). 제2 기판(315)은, 소자를 포함하는 층(304)의 평탄성을 유지하고 소자를 포함하는 층(304)을 보호하기 위한 기판이다. 제1 접착제(320)는 통상의 상태에서는 그의 접착력이 강하고, 광 조사나 가열에 의해 접착력이 약해지는 성질을 가지는 것이 바람직하다. 구체적으로는, 자외광을 조사하면 접착력이 약해지는 UV 박리성 접착제나, 또는 열을 가하면 접착력이 약해지는 열 박리성 접착제가 사용될 수 있다. 이 예에서는, 제1 접착제(320)로서, UV 박리성 접착제를 사용한다.
연삭, 연마 등에서는, 제2 기판 위에 신축성 기판(예를 들어, 신장 필름 등)을 추가로 접합하고, 제2 기판(315)까지 분단한 후에 이 신축성 기판을 확장시킴으로써, 분단된 기판들 사이의 간격을 넓혀 기판의 취급을 용이하게 할 수 있으므로, 그러한 방법이 이용될 수 있지만, 이 예에서는, 제2 기판의 평탄성을 이용하여 제1 기판을 얇게 하는 것이 목적이므로, 그러한 방법을 사용하지 않는다. 제2 기판(315)이 가요성을 가지는 기판이 아닌 경우에는, 실시형태 1의 연삭 또는 연마나 실시형태 2의 화학 반응에 의한 에칭을 사용하여 제2 기판(315)을 얇게 함으로써, 제2 기판이 가요성을 가지도록 한다.
롤러와 같이 힘을 동등하게 가하는 물리적 방법을 사용하여 제2 기판(315) 측을 벗겨내고, 제1 기판을 제거한다(도 12(C) 참조). 이 공정은, 이 예에서는 3층 구조인 DLC 층의 밀착성 중에서, 밀착성 개선층(버퍼 층)(301)과 제1 기판(300)과의 밀착성이 가장 약한 성질을 이용한다. 밀착성 개선층(버퍼 층)(301), DLC 층(302), 밀착성 개선층(버퍼 층)(303)의 밀착성의 상대 관계에 따라서는, DLC를 주성분으로 하는 층인, 밀착성 개선층(버퍼 층)(301), DLC 층(302), 밀착성 개선층(버퍼 층)(303) 중 어느 하나로부터 제1 기판을 벗겨내는 것이 가능하다. 기판의 면에서 벗겨지는 층에 편차가 있다. 그러나, 소자를 포함하는 층(304)에 접하는 밀착성 개선층(버퍼 층)(301)이 잔존하고, 소자를 포함하는 층(304) 아래에 DLC 피막이 유지되는 것이 바람직하다.
이 공정이 종료된 후에, 제1 기판(300)이 제거된다(도 13(A) 참조).
이 예에서는, 제2 기판(315) 측에 TFT 회로(305)와 전기적으로 접속되는 전극(313)이 형성되어 있다. 또한, TFT 회로(305)와 전기적으로 접속되는 전극이 제1 기판(300) 측에 형성될 수 있고, 다른 기판(예를 들어, 안테나가 형성된 기판 등)에 실장될 수도 있다. 이 경우, 아래의 제3 기판은 없어도 좋다. 제1 기판(300)에, 즉, DLC 층이 존재하는 표면에 TFT 회로(305)와 전기적으로 접속되는 전극을 형성하는 방법은 실시형태 1과 마찬가지의 방법으로 행한다.
이 예에서는, 제2 기판(315) 측에 집적회로를 실장하는 것으로 한다. 여기서 제2 기판(315)을 벗겨내면, 소자를 포함하는 층(304)이 응력에 따라 뒤틀리게 되고, 그 후의 실장이나 취급에서 문제가 발생한다. 이 문제를 방지하기 위해, 제2 기판(315)의 반대측으로부터, 제2 접착제(321)를 사용하여 제3 기판(316)을 접합 한다(도 13(B) 참조). 이 예에서는, 밀착성 개선층(버퍼 층)(301)이 표면에서 노출하고 있기 때문에, 밀착성 개선층(버퍼 층)(301)에 제2 접착제(321)를 사용하여 제3 기판(316)을 접합하고 있다. 제3 기판(316)은, 제2 기판(315)을 벗겨낸 후의 강도를 유지하고, 취급이나 실장을 용이하게 하고, 소자를 포함하는 층(304)을 보호하기 위해 사용된다. 강도 유지 층(314)이 제2 기판(315)을 벗겨낸 후의 강도 유지를 위해 또는 취급 또는 실장 시에 충분한 강도를 가지고 있는 경우에는, 아래의 제3 기판은 필요 없다.
제2 접착제(321)는 통상의 상태에서는 그의 접착력이 강하고, 광 조사나 가열에 의해 접착력이 약해지는 성질을 가지는 것이 바람직하다. 구체적으로는, 자외광을 조사하면 접착력이 약해지는 UV 박리성 접착제나, 열을 가하면 접착력이 약해지는 열 박리성 접착제가 사용될 수 있다. 또한, 제2 접착제(321)는 제1 접착제(320)와는 다른 메커니즘(열 박리, UV 박리), 온도, 파장, 광 조사 방향에 의해 접착력이 약해지는 접착제가 바람직하고, 제3 기판과 부착시킨 채로 제2 기판을 벗겨낼 수 있는 조합을 사용한다. 이 예에서는, 제2 접착제(321)로서, 열 박리성 접착제를 사용한다.
여기서, 절연막(312), 제2 기판(315), 제1 접착제(320), 강도 유지 층(314), 소자를 포함하는 층(304), 및 DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(301), DLC 층(302), 밀착성 개선층(버퍼 층)(303))을 가지는 적층체를 제2 기판(315) 측으로부터, 소자를 포함하는 층(304)에 형성되어 있는 TFT 회로(305)마다 분리되도록 분단하여도 좋다. 또는, 제3 기판(316)까지도 분단한 다음, 소자를 포 함하는 층(304)에 형성되어 있는 TFT 회로(305) 각각을 완전히 분리할 수도 있다. 이 예에서는, 이 시점에서는 분단하지 않고, 먼저, 제2 기판을 제거하는 공정을 행한다.
이어서, 제1 접착제(320)의 밀착성을 저하시키는 처리를 행한다(도 13(C) 참조). 이 경우, UV 광을 조사한다. 상하면 어느 쪽에서부터 UV 광을 조사하여도 UV 광이 접착제까지 도달하지 않는 제1∼제3 기판의 조합(제1 기판이 제거되어 있는 경우에는 제2 및 제3 기판의 조합)의 경우에는, 측면으로부터 UV 광을 조사하여, 접착제를 벗겨낸다. 제3 기판(316)만이 UV 광을 투과하지 않는다면, 먼저, 제1 기판(300)측으로부터 UV 광을 조사하여 접착력을 약하게 한 다음, 제3 기판을 접합한다. 제1 접착제(320)가 열 박리성을 가지는 것이라면, 제3 기판이 벗겨지지 않도록 가열을 행한다. 실장 후에 제3 기판을 제거하지 않을 때는, 제2 접착제로서 어떠한 접착제라도 사용할 수 있다.
그 결과, 제1 접착제(320)의 접착력이 약하게 되고, 강도 유지 층(314), 절연층(312), 소자를 포함하는 층(304), 제1 접착제(320), DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(301), DLC 층(302), 밀착성 개선층(버퍼 층)(303)), 제2 접착제(321), 및 제3 기판(316)을 가지는 적층체(제1 기판(300)이 포함될 수도 있다)가 물리적 수단에 의해 제2 기판(315)으로부터 분리될 수 있는 상태가 된다. 그 다음, 제2 기판(315)이 제거될 수 있다(도 14(A) 참조).
이어서, 절단 수단에 의해, 강도 유지 층(314), 절연층(312), 소자를 포함하는 층(304), 제1 접착제(320), DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(301), DLC 층(302), 밀착성 개선층(버퍼 층)(303)), 제2 접착제(321), 및 제3 기판(316)을 가지는 적층체(제1 기판(300)이 포함될 수도 있다)를 절단한다(도 14(B) 참조). 이 경우, 적층체는 소자를 포함하는 층(304)에 형성되어 있는 TFT 회로(305)마다 분단되도록 절단된다. 도 14(B)는 절단 수단으로서 레이저를 사용하여 절단하는 예를 나타낸다. 절단 수단은 레이저, 다이서, 와이어 톱, 스크라이버 등에 상당한다.
절단 공정 후에, 도 14(C)에 나타낸 구조를 가지는 복수의 집적회로 장치(317∼319)가 형성된다(도 14(C) 참조).
이어서, 집적회로 각각을 표면에 접착층을 가진 필름으로 봉지한다. 봉지에 사용하는 필름은 실시형태 1에서 봉지에 사용한 필름과 같은 것일 수도 있다.
상기 공정을 거쳐 완성된 반도체장치(이 경우에는, RFID)는 두께가 얇고, 경량이다. 또한, 이 반도체장치가 얇기 때문에, 반도체장치(RFID)를 물품에 실장하여도, 디자인성이 저하되지 않는다. 또한, 어떠한 곡면에도 이 반도체장치(RFID)를 그 곡면을 따라 부착할 수 있다. 예를 들어, 이 반도체장치(RFID)를 복사기 등에 통과시켜도, 칩이나 칩 접착부가 파괴되지 않고, 이 반도체장치(RFID)를 펜 등에 실장하여도, 펜의 원형 형상을 유지할 수 있다.
본 실시형태에서 설명한 집적회로 장치의 제조방법을 사용하면, DLC의 내열성에 의해, 밀착력에 큰 변화를 주는 일 없이 가열 처리를 행할 수 있다. 따라서, 얇은 집적회로 장치를 제조하는데 있어서 공정의 제한이 적어지게 되는 이점이 있다.
또한, 밀착성 개선층(버퍼 층)(301, 303)은 본 실시형태에서 예로 설명한 재료에 한정되는 것은 아니다. 밀착성 개선층(버퍼 층)(301)은, 기판과의 밀착성이 좋고 또한 스톱퍼 층과의 밀착성이 좋은 재료로 형성될 수 있다. 또한, 밀착성 개선층(버퍼 층)(303)은, 스톱퍼 층과의 밀착성이 좋고 또한 소자를 포함하는 층과의 밀착성이 좋은 재료로 형성될 수 있다.
본 실시형태에서는, 기판의 박형화 또는 제거를 행할 때, DLC 층의 밀착성의 제어에 의한 기판의 박리를 사용하는 경우에 대하여 설명하였지만, 기판의 박형화 또는 제거를 행할 때, 기판의 박리를 연삭 또는 연마의 방법과 조합시켜 행하거나, 화학 반응에 의한 에칭의 방법과 조합시켜 행하는 것도 가능하다. 따라서, 본 실시형태는 실시형태 1 또는 2와 조합될 수 있다.
밀착성 제어 방법과 연삭 또는 연마 방법을 조합시킴으로써, 연삭 또는 연마 과정에서, 연삭 또는 연마의 충격에 의해 기판이 박리되고, 기판을 제거할 수 있게 된다. 또한, 연삭 또는 연마 방법과 밀착성 제어 방법을 조합시킨 경우와, 화학 반응에 의한 에칭 방법과 밀착성 제어 방법을 조합시킨 경우에는, 연삭 또는 연마 방법, 또는 화학 반응에 의한 에칭 방법에 의해 기판이 가요성을 가지는 정도까지 기판을 얇게 하여도, 원래 단단한 기판 위에 집적회로를 형성한 경우에도, 기판이 가요성을 가지는 만큼 얇게 되기 때문에, 기판을 구부리면서 제거하는 것이 가능하다.
[실시형태 4]
본 실시형태를 도 15∼도 19를 사용하여 설명한다. 본 실시형태에서는, 연 삭 또는 연마에 의해 기판을 얇게 할 때 기판 위에 스톱퍼 층으로서, DLC를 주성분으로 하는 층을 형성한 예에 대하여 설명한다. 본 실시형태에서는, 외부와 콘택트를 가지지 않는 무선 장치를 제조하는 경우에 대하여 설명한다.
제1 기판(400)의 한쪽 표면에, 밀착성 개선층(버퍼 층)(401), DLC 층(402), 밀착성 개선층(버퍼 층)(403)을 형성한다.
다음에, 밀착성 개선층(버퍼 층)(403) 위에 소자를 포함하는 층(404)을 형성한다(도 15(B) 참조). 이 층은 TFT 회로와 같은 단위 회로가 아니라, 배선이나 용량, 인덕터(안테나) 등과 그의 조합을 가질 수 있다. 이 특정 예에서는, 소자를 포함하는 층(404)에 TFT 회로(405)를 형성한다. 이 도면에서는, TFT 회로(405)는 N채널형 트랜지스터(406)와 P채널형 트랜지스터(407)를 가지고, N채널형 트랜지스터(406)와 P채널형 트랜지스터(407) 각각은 반도체막(408), 게이트 절연막(409), 게이트 전극(410), 층간절연막(411), 소스 또는 드레인 전극(435)을 가진다.
지금까지의 공정은 실시형태 1과 마찬가지로 하여 행해질 수 있다.
이 예에서는, 외부와 접속하지 않고 사용하는 집적회로를 제조한다. 이 예에서는, 안테나를 사용하여 통신하는 집적회로를 제조한다(도 15(C) 참조). 이 예에서는, 안테나를 사용하여 통신하는 집적회로의 예를 설명하지만, 안테나에 한정되지 않고, 전자파, 광, 자기, 전위, 음향, 물리적 스위치 등을 사용하여 통신하는 것과 같은 어떠한 통신 수단이라도 상관없다. 또한, 내부 센서, 메모리 데이터를 나타내는 표시부, 바이브레이터, 스피커 등이 사용될 수도 있다. 여기서는, 소자를 포함하는 층(404) 위에 절연막(412)을 형성하고, 이 절연막(412)에 개구부를 형 성한다. 다음에, TFT 회로(405)와 전기적으로 접속되는 안테나(413)를 형성한다.
그 위에, DLC를 주성분으로 하는 층을 형성한다. 구체적으로는, 밀착성 개선층(버퍼 층)(431)과 DLC 층(432)을 형성한다(도 16(A) 참조). 이 위에, 밀착성 개선층(버퍼 층)을 더 형성하여 3층 구조로 하여도 좋지만, 이 후의 공정에서 밀착성은 거의 필요하지 않기 때문에, 이 예에서는 2층 구조로 한다. 전후면에 DLC가 형성되어, 가스 배리어성 등이 우수한 집적회로 장치가 제조될 수 있다.
모든 소자를 DLC로 덮은 때, DLC로의 코팅에 의한 가스 배리어성은 가장 큰 효과를 얻는다. 도 16(A)에서 DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(431), DLC 층(432))을 형성하기 전에, 도 20(A)에 도시된 바와 같이 소자를 포함하는 층(404)에 형성되어 있는 TFT(405)들 사이의 각 영역을 DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(401), DLC 층(402), 밀착성 개선층(버퍼 층)(403))까지 에칭한 후에, 각 TFT를 분단하면, 도 20(B)에 도시된 바와 같이 DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(431), DLC 층(432))을 형성함으로써, TFT(405)가 DLC로 둘러싸인 상태가 된다. 이 상태에서는, DLC가 내약품성이 강하기 때문에, 실시형태 2에서 설명한 방법으로 DLC로 TFT 회로(405)를 둘러싸는 구조를 가지는 집적회로 장치를 제조하는 공정에서 화학 반응에 의한 에칭 등으로 기판을 얇게 하거나 제거할 때에 내에천트 층이 불필요하게 되는 경우도 있다. 그 후의 공정은 DLC 층을 정면측 또는 후면측에 형성하는 경우와 같다.
다음에, 제1 접착제(414)를 사용하여 DLC 층(432) 위에 제2 기판(415)을 접합한다(도 16(B) 및 도 20(C) 참조). 제2 기판(415)은, 소자를 포함하는 층(404) 의 평탄성을 유지하고 소자를 포함하는 층(404)을 보호하기 위한 기판이다. 제1 접착제(414)는 통상의 상태에서는 그의 접착력이 강하고, 광 조사나 가열에 의해 접착력이 약해지는 성질을 가지는 것이 바람직하다. 구체적으로는, 자외광을 조사하면 접착력이 약해지는 UV 박리성 접착제나, 열을 가하면 접착력이 약해지는 열 박리성 접착제를 사용할 수 있다. 이 예에서는, 제1 접착제(414)로서, UV 박리성 접착제를 사용한다.
연삭 또는 연마 등에서는, 제2 기판(415) 위에 신축성 기판(예를 들어, 신장 필름 등)을 추가로 접착하고, 제2 기판(415)까지 분단한 후에 이 신축성 기판을 확장시킴으로써, 분단된 기판들의 간격을 넓혀, 기판의 취급을 용이하게 하는 것이 가능하므로, 그러한 방법이 이용될 수 있다. 이 예에서는, 제2 기판(415)의 평탄성을 이용하여 제1 기판을 얇게 하는 것이 목적이기 때문에, 이 예에서는, 그러한 방법을 사용하지 않는다.
다음에, 연삭 수단 또는 연마 수단에 의해, 제1 기판(400)의 한쪽 표면(TFT 회로(405)가 형성되어 있는 면)과는 반대쪽 표면을 연삭 또는 연마한다(도 16(C) 및 도 21(A) 참조). 이 예에서는, 제1 기판(400)의 두께가 100 ㎛ 이하가 될 때까지 연삭을 행하고, 그 후, 제1 기판(400)의 두께가 20 ㎛ 이하가 될 때까지 연마를 행한다.
여기서는, 제1 기판(400)의 두께가 100 ㎛ 이하가 될 때까지 제1 기판(400)을 연삭한 다음, 제1 기판(400)의 두께가 20 ㎛ 이하가 될 때까지 제1 기판(400)을 연마하는 예를 나타내지만, 연삭 또는 연마는 적어도 제1 기판(400)의 분단이 용이 하게 되는 두께까지 행해질 수 있다. 기판을 종래보다 얇게 하는 것이라면, 그 두께를 100 ㎛ 이하로 한다. 두께가 20 ㎛ 이하가 되면 기판이 굽힘에 강해지기 때문에, 기판이 얇게 될 수 있을 뿐만 아니라 유연성(가요성을 가지는 것으로 할 수 있는 효과) 있게 될 수도 있으므로, 바람직하다. 절연성 기판을 사용하는 경우에는, 반도체 기판이나 도전성 기판에서는 기판의 두께가 기판의 두께의 편차의 의존성이 크게 되는 10 ㎛ 이하가 되었을 때 박형화의 효과가 크기 때문에, 더 바람직하다. 반도체 기판이나 도전성 기판에서는, 기판을 완전히 제거하는 것이 바람직하지만, 기판에 소자를 형성하고 있는 경우에는, 기판의 두께를 10∼100 ㎛으로 하는 것이 바람직하다.
이 연삭 공정에서는, 제1 기판(400)이 고정된 스테이지와 연삭 수단 또는 연마 수단 중의 어느 한쪽 또는 모두를 회전시킴으로써, 제1 기판(400)의 표면을 연삭 또는 연마한다. 이 때, 제1 기판(400)뿐만 아니라 제2 기판(415)도 동시에 연삭 또는 연마될 수 있다. 이 예에서는, 제1 기판(400)만을 연삭 또는 연마하는 경우를 나타내고 있다.
연삭 수단 또는 연마 수단(417)이란, 예를 들어, 연삭에 사용하는 숫돌이나 연마에 사용하는 유리(遊離) 연마립 처리에 상당한다. 그 후, 연삭 또는 연마 공정에 의해 발생하는 오물을 제거하기 위해, 필요에 따라 세정을 행할 수도 있다.
이 공정이 종료된 후에, 제1 기판(400)을 완전히 제거할 수도 있다(도 17(A) 및 도 21(B) 참조). 도 17(A) 및 도 21(B)는 제1 기판(400)이 완전히 제거된 경우를 나타내고 있다.
또한, 연삭 수단 또는 연마 수단을 사용하여 제1 기판을 얇게 할 때, 연삭 또는 연마 시의 충격 및 진동에 의해, 제1 기판(400)이 밀착성 개선층(버퍼 층)(401)으로부터 벗겨질 수도 있다. 밀착성의 제어에 관하여는 실시형태 3에서 상세히 설명하였다.
이 예에서는, 다른 기판에 실장을 행하지 않지만, DLC로 덮은 후, 정면 층 또는 후면 층으로부터 콘택트를 취할 수 있다. 제1 기판(400)측 또는 DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(401), DLC 층(402), 밀착성 개선층(버퍼 층)(403))측에 실장하는 경우에는, 실시형태 1에서 설명한 방법을 사용한다.
여기서 제2 기판(415)을 벗겨내면, 소자를 포함하는 층(404)은 응력에 의해 뒤틀리게 되고, 그 후의 실장이나 취급에서 문제가 발생한다. 이 문제를 방지하기 위해, 제2 기판(415)의 반대측으로부터 제2 접착제(427)를 사용하여 제3 기판(428)을 접합한다. 즉, 이 때, 제1 기판(400)이 잔존하고 있는 경우에는, 제1 기판(400)에 제2 접착제(427)를 사용하여 제3 기판(428)을 접합한다. 제1 기판(400)이 제거되고 밀착성 개선층(버퍼 층)(401)이 표면에서 노출되어 있는 경우에는, 밀착성 개선층(버퍼 층)(401)에 제2 접착제(427)를 사용하여 제3 기판(428)을 접합한다. 제1 기판(400) 및 밀착성 개선층(버퍼 층)(401)이 제거되고 DLC 층(202)이 표면에서 노출되어 있는 경우에는, DLC 층(402)에 제2 접착제(427)를 사용하여 제3 기판(428)을 접합한다(도 17(B) 및 도 21(C) 참조). 이 예에서는, 제3 기판(428)을 밀착성 개선층(버퍼 층)(401)에 접합하고 있다. 제3 기판(428)은, 제2 기판(415)을 벗겨낸 후의 강도를 유지하고, 취급 또는 실장을 용이하게 하고, 소자를 포함하는 층(404)을 보호하기 위해 사용된다.
제2 접착제(427)는 통상의 상태에서는 그의 접착력이 강하고, 광 조사나 가열에 의해 접착력이 약하게 되는 성질을 가지는 것이 바람직하다. 구체적으로는, 자외광을 조사하면 접착력이 약해지는 UV 박리성 접착제나, 열을 가하면 접착력이 약해지는 열 박리성 접착제가 사용될 수 있다. 또한, 제2 접착제(427)는, 제1 접착제(414)와는 다른 메커니즘(열 박리, UV 박리), 온도, 파장, 광 조사 방향에 의해 접착력이 약해지는 접착제가 바람직하고, 제3 기판(428)과 부착된 채로 제2 기판을 벗겨낼 수 있는 조합을 사용한다. 이 예에서는, 제2 접착제(427)로서, 열 박리성 접착제를 사용한다.
여기서, 제2 기판(415), 제1 접착제(414), DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(431) 및 DLC 층(432)), 절연막(412), 소자를 포함하는 층(404), DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(401), DLC 층(402), 밀착성 개선층(버퍼 층)(403))을 가지는 적층체를 제2 기판(415) 측으로부터, 소자를 포함하는 층(404)에 형성되어 있는 TFT 회로(205)마다 분리되도록 분단할 수도 있다. 또는, 제3 기판까지도 분단한 다음, 소자를 포함하는 층(404)에 형성되어 있는 TFT 회로(205) 각각을 완전히 분리할 수도 있다. 이 예에서는, 이 시점에서는 분단하지 않고, 먼저, 제2 기판을 제거하는 공정을 행한다.
이어서, 제1 접착제(414)의 접착력을 저하시키는 처리를 행한다(도 17(C) 및 도 22(A) 참조). 이 경우, UV 광을 조사한다. 상하면 어느 쪽으로부터 UV 광을 조사하여도 접착제까지 UV 광이 도달하지 않는 제1∼제3 기판의 조합(제1 기판이 제거되어 있는 경우에는 제2 및 제3 기판의 조합)의 경우에는, 측면으로부터 UV 광을 조사하여 접착제를 벗겨낸다. 제3 기판(428)만이 UV 광을 투과하지 않는 것이라면, 먼저, 제1 기판측으로부터 UV 광을 조사하여 접착력을 약하게 한 다음, 제3 기판을 접합한다. 제1 접착제(414)가 열 박리성을 가지는 것이라면, 제3 기판이 벗겨지지 않도록 가열을 행한다. 실장 후에 제3 기판을 제거하지 않을 때는, 제2 접착제으로서, 어떠한 접착제라도 사용할 수 있다.
그 결과, 제1 접착제(414)의 접착력이 약해지고, DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(431) 및 DLC 층(432)), 절연막(412), 소자를 포함하는 층(404), DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(401), DLC 층(402), 밀착성 개선층(버퍼 층)(403)), 제2 접착제(427), 및 제3 기판(428)을 가지는 적층체(제1 기판(400)을 포함할 수도 있다)를 물리적 수단에 의해 제2 기판(415)으로부터 분리할 수 있는 상태가 된다. 그 다음, 제2 기판(415)을 제거할 수 있다(도 18(A) 및 도 22(B) 참조).
이어서, 절단 수단에 의해, DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(431) 및 DLC 층(432)), 절연막(412), 소자를 포함하는 층(404), DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(401), DLC 층(402), 밀착성 개선층(버퍼 층)(403)), 제2 접착제(427), 및 제3 기판(428)을 가지는 적층체(제1 기판(400)을 포함할 수도 있다)를 절단한다(도 18(B) 및 도 22(C) 참조). 이 경우, DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(431) 및 DLC 층(432)), 절연막(412), 소자를 포함하는 층(404), DLC를 주성분으로 하는 층(밀착성 개선층(버퍼 층)(401), DLC 층(402), 밀착성 개선층(버퍼 층)(403)), 및 소자를 포함하는 층(104)에 형성되어 있는 TFT 회로(405) 각각이 분리되도록 절단된다. 도 18(B) 및 도 22(C)는 절단 수단으로서 레이저를 사용하여 절단하는 예를 나타내고 있다. 절단 수단이란, 레이저, 다이서, 와이어 톱, 스크라이버 등에 상당한다.
절단 공정 후에, 도 18(C) 및 도 23(A)에 도시된 구조를 가지는 복수의 집적회로 장치(419∼421)가 형성된다(도 18(C) 및 도 23(A) 참조).
이 예에서는, 그 후 제3 기판(428)을 제거하지 않고, 집적회로 장치의 양면을 제1 필름(423) 및 제2 필름(424)으로 봉지(封止)한다(도 19 및 도 23(B) 참조). 제1 필름(423) 및 제2 필름(424)의 표면에는 각각 접착층(426, 429)이 형성되어 있다. 양면의 봉지는 한쪽마다 따로따로 행하여도 좋고, 양면을 동시에 행하여도 좋다.
또한, 제2 접착제(427)의 접착력을 저하시킬 수 있다면, 제3 기판(428)을 제거한 후에 봉지를 행하여도 좋다. 예를 들어, 가열에 의해 점착력이 약해지는 접착제를 제2 접착제(427)로서 사용하면, 가열 처리에 의해 제3 기판(428)을 제거할 수 있다. 양면의 봉지는 한쪽마다 따로따로 행하여도 좋고, 양면을 동시에 행하여도 좋지만, 집적회로의 뒤틀림을 고려하면, 제3 기판(428)이 부착된 채로 제3 기판과는 반대쪽의 면을 제1 필름(423)으로 봉지하고, 제3 기판을 벗겨낸 후에 제2 필름(424)으로 봉지하는 것이 바람직하다.
상기 공정을 거쳐 완성된 반도체장치(이 경우에는 RFID)는 그의 두께가 얇고, 경량이다. 또한, 반도체장치가 얇기 때문에, 반도체장치(RFID)를 물품에 실장 하여도 디자인성이 저하하지 않는다. 또한, 어떠한 곡면에도 반도체장치(RFID)를 그 곡면을 따라 부착할 수도 있다. 예를 들어, 반도체장치(RFID)를 복사기 등을 통과시켜도, 칩이나 칩 접속부가 파괴되지 않고, 반도체장치(RFID)를 펜에 실장하여도, 펜의 원형 형상을 유지할 수 있다.
본 실시형태에서는, 스톱퍼 층으로서 다이아몬드 라이크 카본을 주성분으로 하는 층을 형성하는 예를 나타내었다. 본 실시형태에서와 같이, 스톱퍼 층으로서 DLC 층을 사용한 경우에는, 다이아몬드 라이크 카본의 내열성에 의해, DLC 층 위에 형성한 소자의 가열 조건이 제한되지 않는다. 그러나, 스톱퍼 층으로서 사용하는 재료는 DLC에 한정되는 것은 아니다. 스톱퍼 층으로서 사용하는 재료는 제1 기판(400)보다 경도가 높은 재료라면 어떠한 재료라도 좋고, 예를 들어, TiCN(탄질화 티탄), TiAIN(질화 티탄알루미늄) 등도 경도가 높기 때문에 사용할 수 있다. 특히, TiCN은 경도가 높을 뿐만 아니라, 마찰 계수가 낮기 때문에 적합하다.
또한, 스톱퍼 층으로서는, 제1 기판(400)보다도 경도가 높은 것에 더하여, 제1 기판(400)보다 마찰 계수가 낮은 재료가 바람직하다.
또한, 밀착성 개선층(버퍼 층)(401, 403)은 본 실시형태에서 예로 설명한 재료에 한정되는 것은 아니다. 밀착성 개선층(버퍼 층)(401)은, 기판과의 밀착성이 좋고 또한 스톱퍼 층과의 밀착성이 좋은 재료로 형성될 수 있다. 또한, 밀착성 개선층(버퍼 층)(403)은, 스톱퍼 층과의 밀착성이 좋고 또한 소자를 포함하는 층과의 밀착성이 좋은 재료로 형성될 수 있다.
또한, 본 실시형태에서는, 기판의 박형화 또는 제거에 연삭 또는 연마에 의 한 방법을 사용한 경우에 대하여 설명하였지만, 화학 반응에 의한 에칭이나, DLC의 밀착성의 제어에 의한 박리를 사용할 수도 있다. 또한, 기판의 박형화 또는 제거를 행할 때, 연삭 또는 연마에 의한 방법과 화학 반응에 의한 에칭 방법을 조합시키거나, 연삭 또는 연마에 의한 방법과 DLC의 밀착성의 제어에 의한 박리를 사용하는 방법을 조합시키거나, 또는 화학 반응에 의한 에칭의 방법과 DLC의 밀착성의 제어에 의한 박리를 사용하는 방법을 조합시켜 행하는 것도 가능하다. 따라서, 본 실시형태는 실시형태 2 또는 3과 조합될 수 있다.
또한, 기판을 얇게 하거나 제거하는 방법으로서, 연삭 또는 연마에 의한 방법과 화학 반응에 의한 에칭 방법을 조합시키는 경우에는, 스톱퍼 층으로서 제1 기판보다 경도가 높고 에천트에 대한 내성을 가지는 재료를 선택할 필요가 있다.
또한, 본 실시형태의 제조방법으로 제조한 집적회로 장치에서는, 소자를 포함하는 층(404)의 상하가 DLC 층으로 덮인 상태가 되어 있거나, 또는 소자를 포함하는 층(404)의 상하 좌우 전체가 DLC 층으로 덮인 상태가 되어 있기 때문에, 이 집적회로 장치는 내습성 및 내가스 배리어성이 우수하다.
[실시예 1]
앞의 실시형태들에서 설명한 본 발명의 반도체장치(RFID)는 광범위에 걸쳐 적용될 수 있고, 이하에, 이들 적용의 구체 예에 대하여 설명한다. 본 설명의 반도체장치(810)는, 예를 들어, 지폐, 경화, 유가 증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증; 도 25(A) 참조), 포장용 용기류(포장지나 병 등; 도 25(B) 참조), 기록 매체(DVD 소프트, 비디오 테이프 등; 도 25(C) 참조), 탈 것류 (자전거 등; 도 25(D) 참조), 신변용품(가방이나 안경 등; 도 25(E) 참조), 식품류, 의류, 생활용품류, 전자 기기 등의 물품에 적용될 수 있다. 전자 기기란 액정 표시장치, EL 표시장치, 텔레비전 장치(단순히 TV라고 부르거나, TV 수상기나 텔레비전 수상기라고도 부름), 휴대 전화기 등을 가리킨다.
본 발명의 반도체장치(RFID)(810)는 인쇄 기판에 실장하거나 표면에 붙이거나 물품에 내장하거나 하여 물품에 고정된다. 예를 들어, 물품이 책인 경우, 이 장치를 종이에 매립하여 책에 고정시키고, 물품이 유기 수지로 된 패키지인 경우, 이 장치를 유기 수지에 매립하여 패키지에 고정시킨다. 본 발명의 반도체장치(810)는 소형, 박형, 경량이기 때문에, 이 반도체장치를 물품에 고정한 후에도, 그 물품 자체의 디자인성을 손상시키는 일이 없다. 또한, 지폐, 경화, 유가 증권류, 무기명 채권류, 증서류 등에 본 발명의 반도체장치(810)를 제공함으로써, 인증 기능이 제공될 수 있어, 위조를 방지할 수 있다. 또한, 본 발명의 반도체장치(810)를 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 전자 기기 등에 제공한 경우, 검품(檢品) 시스템 등의 시스템의 효율화를 도모할 수 있다.
다음에, 본 발명의 반도체장치(RFID)를 활용한 시스템의 예에 대하여 설명한다. 먼저, 표시부(894)를 포함하는 휴대형 단말기의 측면에 리더/라이터(reader/writer)(895)를 제공하고, 물품(897)의 측면에 본 발명의 반도체장치(RFID)(896)를 제공한다(도 26(A) 참조). 또한, 미리, 본 발명의 반도체장치(RFID)(896)에 물품(897)의 원재료나 원산지, 또는 유통 과정의 이력 등의 정보 를 기억시켜 둔다. 그 다음, 본 발명의 반도체장치(RFID)(896)를 리더/라이터(895) 위에 유지시키면, 본 발명의 반도체장치(RFID)내의 정보가 표시부(894)에 표시된다. 그리하여, 편이한 시스템이 제공될 수 있다. 다른 예로서, 컨베이어 벨트의 옆쪽에 리더/라이터(895)를 제공한다(도 26(B) 참조). 그렇게 하면, 물품(897)의 검품을 극히 간단히 행할 수 있는 시스템이 제공될 수 있다. 이와 같이, 본 발명의 반도체장치(RFID)를 물품의 관리나 유통 시스템에 활용함으로써, 시스템의 고기능화를 도모하고, 편이성을 향상시킬 수 있다.
본 발명에 의해 기판을 보다 얇게 하거나 제거할 수 있기 때문에, 종래보다도 얇은 소자를 제공할 수 있다.
기판을 얇게 하거나 제거하는 방법으로서, 연삭 또는 연마에 의한 방법을 사용한 경우, 스톱퍼 층의 존재로 인해, 스톱퍼 층보다 위에 형성되어 있는 층까지 연삭 또는 연마되는 것을 억제할 수 있다. 따라서, 종래보다 얇은 소자를 제공할 수 있다.
기판을 얇게 하거나 제거하는 방법으로서, 화학 반응에 의한 에칭 방법을 사용한 경우, 스톱퍼 층의 존재로 인해, 스톱퍼 층보다 위에 형성되어 있는 층까지 연삭 또는 연마되는 것을 억제할 수 있다. 따라서, 종래보다 얇은 소자를 제공할 수 있다.
특히, 스톱퍼 층으로서 다이아몬드 라이크 카본(DLC)을 사용한 경우에는, DLC의 내열성에 의해, 그 위에 형성하는 장치의 가열 조건에 제한을 주는 일이 없다.
기판을 얇게 하거나 제거하는 방법으로서, DLC의 밀착성의 제어에 의한 박리 방법을 사용한 경우, DLC 층의 존재로 인해, 기판을 제거할 수 있다. 따라서, 종래보다 얇은 소자를 제공할 수 있다. 또한, DLC의 내열성에 의해, 밀착력에 큰 변화를 주는 일 없이 가열 처리를 행할 수 있다. 따라서, 얇은 소자를 제조하는데 있어 공정의 제한이 적게 된다는 이점이 있다.
절연 기판을 사용함으로써, 얇게 된 기판의 두께의 편차나 기판의 잔사(殘渣)에 의한 소자 특성이나 용량의 편차의 영향을 받지 않도록 하는 것이 가능하게 된다.
Si 웨이퍼나 SOI 기판 등의 반도체 기판이나 도전성 기판에 소자를 형성한 경우에도, 본 발명을 사용하여 기판을 제거함으로써, 기판의 두께의 편차(기판이 10 ㎛ 이하인 경우)나 기판의 잔사에 의한 소자 특성이나 용량의 편차(기판의 일부라도 두께가 0 ㎛인 경우)의 영향을 받지않도록 하는 것이 가능하게 된다.
유리 기판 등, 크기에 제약이 없는 기판을 사용하는 것이 가능한 본 발명은 실리콘 기판을 사용하는 경우와 비교하여, IC 칩의 단가를 낮추고, 대량 생산을 가능하게 한다.

Claims (78)

  1. 집적회로 장치의 제조방법에 있어서,
    기판의 한쪽 면 위에, 상기 기판보다 경도(硬度)가 높은 제1 층을 형성하는 공정,
    상기 제1 층 위에 소자를 형성하는 공정, 및
    상기 기판의 다른 한쪽 면으로부터 상기 기판을 연삭 또는 연마하는 공정을 포함하는, 집적회로 장치의 제조방법.
  2. 집적회로 장치의 제조방법에 있어서,
    기판의 한쪽 면 위에, 상기 기판보다 경도(硬度)가 높은 제1 층을 형성하는 공정,
    상기 제1 층 위에 소자를 형성하는 공정, 및
    상기 기판의 다른 한쪽 면으로부터 상기 기판을 화학 반응에 의해 에칭하는 공정을 포함하고,
    상기 제1 층은 상기 기판을 에칭하기 위하여 사용하는 에천트에 대하여 내성을 가지는 재료로 형성되는, 집적회로 장치의 제조방법.
  3. 집적회로 장치의 제조방법에 있어서,
    기판의 한쪽 면 위에 제1 층을 형성하는 공정,
    상기 제1 층 위에 다이아몬드 라이크 카본을 포함하는 제2 층을 형성하는 공정,
    상기 제2 층 위에 제3 층을 형성하는 공정,
    상기 제1 층 위에 소자를 형성하는 공정, 및
    상기 기판의 다른 한쪽 면으로부터 상기 기판을 얇게 하여 상기 기판의 두께를 100㎛ 이하로 하는 공정 또는 상기 기판을 제거하는 공정을 포함하고,
    상기 제1 층과 상기 제3 층 각각은 다아아몬드 라이크 카본막, 탄질화 붕소막, 탄화 텅스텐막으로부터 선택된, 집적회로 장치의 제조방법.
  4. 집적회로 장치의 제조방법에 있어서,
    기판의 한쪽 면 위에 다이아몬드 라이크 카본(diamond-like carbon)을 포함하는 제1 층을 형성하는 공정,
    상기 제1 층 위에 소자를 형성하는 공정,
    상기 소자 위에 다이아몬드 라이크 카본을 포함하는 제2 층을 형성하는 공정, 및
    상기 기판의 다른 한쪽 면으로부터 상기 기판을 얇게 하여 상기 기판의 두께를 100㎛로 하는 공정 또는 상기 기판을 제거하는 공정을 포함하는, 집적회로 장치의 제조방법.
  5. 집적회로 장치의 제조방법에 있어서,
    기판의 한쪽 면 위에 다이아몬드 라이크 카본(diamond-like carbon)을 포함하는 제1 층을 형성하는 공정,
    상기 제1 층 위에 복수의 단위 회로를 형성하는 공정,
    상기 복수의 단위 회로를 단위 회로마다 분단하는 공정,
    상기 복수의 단위 회로 각각 위에 다이아몬드 라이크 카본을 포함하는 제2 층을 형성하는 공정, 및
    상기 기판의 다른 한쪽 면으로부터 상기 기판을 얇게 하여 상기 기판의 두께를 100㎛로 하는 공정 또는 상기 기판을 제거하는 공정을 포함하는, 집적회로 장치의 제조방법.
  6. 집적회로 장치의 제조방법에 있어서,
    기판의 한쪽 면 위에 다이아몬드 라이크 카본(diamond-like carbon)을 포함하는 제1 층을 형성하는 공정,
    상기 제1 층 위에 복수의 단위 회로를 형성하는 공정,
    상기 복수의 단위 회로를 단위 회로마다 분단하는 공정,
    상기 복수의 단위 회로 각각 위에 다이아몬드 라이크 카본을 포함하는 제2 층을 형성하여, 다이아몬드 라이크 카본을 포함하는 제1 및 제2 층으로 상기 복수의 단위 회로들 각각을 감싸는 공정, 및
    상기 기판의 다른 한쪽 면으로부터 상기 기판을 얇게 하여 상기 기판의 두께를 100㎛로 하는 공정 또는 상기 기판을 제거하는 공정을 포함하는, 집적회로 장치의 제조방법.
  7. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 기판을 얇게 하는 공정이 상기 기판을 연삭 또는 연마함으로써 행해지는, 집적회로 장치의 제조방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 기판을 얇게 하는 공정이 화학 반응에 의해 상기 기판을 에칭함으로써 행해지는, 집적회로 장치의 제조방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 기판과 상기 제1 층 사이에, 질소를 포함하는 다이아몬드 라이크 카본막, 탄질화 붕소(BCN)막(boron carbonitride film), 또는 탄화 텅스텐(WC)막(tungsten carbide film)이 형성되는, 집적회로 장치의 제조방법.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 제 4 항에 있어서,
    상기 제1 층과 상기 소자 사이에, 질소를 포함하는 다이아몬드 라이크 카본막, 탄질화 붕소(BCN)막, 또는 탄화 텅스텐(WC)막이 형성되는, 집적회로 장치의 제조방법.
  24. 삭제
  25. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 기판과 상기 제1 층 사이에, 다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 층이 형성되는, 집적회로 장치의 제조방법.
  26. 삭제
  27. 삭제
  28. 삭제
  29. 제 4 항에 있어서,
    상기 제1 층과 상기 소자 사이에, 다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 층이 형성되는, 집적회로 장치의 제조방법.
  30. 삭제
  31. 제 3 항에 있어서,
    상기 제1 층과 상기 제3 층 각각은 1 내지 20% 범위의 Si를 포함하고,
    상기 제1 층의 Si 농도는 상기 제3 층의 Si 농도보다 낮은, 집적회로 장치의 제조방법.
  32. 제 4 항에 있어서,
    상기 기판과 상기 제1 층 사이에, 다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 제3 층을 형성하는 공정, 및
    상기 제1 층과 상기 소자 사이에, 다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 층을 형성하는 공정을 더 포함하고,
    상기 제3 층의 Si 농도는 상기 층의 Si 농도보다 낮은, 집적회로 장치의 제조방법.
  33. 제 4 항에 있어서,
    상기 소자와 상기 다이아몬드 라이크 카본을 포함하는 제2 층 사이에, 다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 층이 형성되는, 집적회로 장치의 제조방법.
  34. 집적회로 장치의 제조방법에 있어서,
    제1 기판 위에 다이아몬드 라이크 카본을 포함하는 제1 층을 형성하는 공정,
    상기 제1 층 위에 제1 소자를 형성하는 공정,
    제2 기판 위에 다이아몬드 라이크 카본을 포함하는 제2 층을 형성하는 공정,
    상기 제2 층 위에 제2 소자를 형성하는 공정,
    상기 제1 소자가 상기 제2 소자와 대면하도록 상기 제1 기판을 상기 제2 기판과 접합하는 공정, 및
    상기 제1 기판과 상기 제2 기판 중 어느 하나 또는 모두를 얇게 하여 상기 제1 기판과 상기 제2 기판 중 상기 어느 하나 또는 모두의 두께를 100㎛로 하는 공정 또는 상기 제1 기판과 상기 제2 기판 중 상기 어느 하나 또는 모두를 제거하는 공정을 포함하는, 집적회로 장치의 제조방법.
  35. 제 34 항에 있어서,
    상기 제1 소자와 상기 제2 소자가 전기적으로 접속되도록 상기 제1 기판을 상기 제2 기판에 접합하는, 집적회로 장치의 제조방법.
  36. 삭제
  37. 집적회로 장치에 있어서,
    기판의 한쪽 면 위에 형성된, 다이아몬드 라이크 카본을 포함하는 제1 층과,
    상기 제1 층 위에 형성된 소자를 포함하고,
    상기 기판의 두께가 100 ㎛ 이하이고,
    상기 소자가 박막트랜지스터를 포함하는, 집적회로 장치.
  38. 집적회로 장치에 있어서,
    기판의 한쪽 면 위에 형성된, 다이아몬드 라이크 카본을 포함하는 제1 층과,
    상기 제1 층 위에 형성된 소자, 및
    상기 소자 위에 형성된, 다이아몬드 라이크 카본을 포함하는 제2 층을 포함하고,
    상기 기판의 두께가 100 ㎛ 이하이고,
    상기 소자가 박막트랜지스터를 포함하는, 집적회로 장치.
  39. 집적회로 장치에 있어서,
    기판의 한쪽 면 위에 형성된, 다이아몬드 라이크 카본을 포함하는 제1 층과,
    상기 제1 층 위에 형성된 단위 회로, 및
    상기 단위 회로를 덮도록 상기 단위 회로 위에 형성된, 다이아몬드 라이크 카본을 포함하는 제2 층을 포함하고,
    상기 기판의 두께가 100 ㎛ 이하인, 집적회로 장치.
  40. 제 37 항에 있어서,
    상기 기판과 상기 제1 층 사이에, 질소를 포함하는 다이아몬드 라이크 카본막, 탄질화 붕소(BCN)막, 또는 탄화 텅스텐(WC)막이 형성된, 집적회로 장치.
  41. 삭제
  42. 삭제
  43. 제 37 항 또는 제 38 항에 있어서,
    상기 제1 층과 상기 소자 사이에, 질소를 포함하는 다이아몬드 라이크 카본막, 탄질화 붕소(BCN)막, 또는 탄화 텅스텐(WC)막이 형성되는, 집적회로 장치.
  44. 삭제
  45. 제 37 항 내지 제 39 항 중 어느 한 항에 있어서,
    상기 기판과 상기 제1 층 사이에, 다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 층이 형성되는, 집적회로 장치.
  46. 삭제
  47. 삭제
  48. 제 37 항 또는 제 38 항에 있어서,
    상기 제1 층과 상기 소자 사이에, 다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 층이 형성되는, 집적회로 장치.
  49. 삭제
  50. 제 37 항 또는 제 38 항에 있어서,
    다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 층이 상기 기판과 상기 제1 층 사이에 형성되고,
    다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 층은 상기 제1 층과 상기 소자 사이에 형성되고,
    상기 기판과 상기 제1 층 사이에 형성된 상기 층의 Si 농도가 상기 제1 층과 상기 소자 사이에 형성된 상기 층의 Si 농도보다 낮은, 집적회로 장치.
  51. 삭제
  52. 집적회로 장치의 제조방법에 있어서,
    제1 기판의 한쪽 면 위에 다이아몬드 라이크 카본을 포함하는 제1 층을 형성하는 공정,
    상기 제1 층 위에 소자를 형성하는 공정,
    상기 소자 위에 제2 기판을 접합하는 공정, 및
    상기 제1 기판의 다른 한쪽 면으로부터 상기 제1 기판을 얇게 하여 상기 제1 기판의 두께를 100㎛ 이하로 하는 공정 또는 상기 제1 기판을 제거하는 공정을 포함하는, 집적회로 장치의 제조방법.
  53. 집적회로 장치의 제조방법에 있어서,
    제1 기판의 한쪽 면 위에 다이아몬드 라이크 카본을 포함하는 제1 층을 형성하는 공정,
    상기 제1 층 위에 소자를 형성하는 공정,
    상기 소자 위에 다이아몬드 라이크 카본을 포함하는 제2 층을 형성하는 공정,
    상기 제2 층 위에 제2 기판을 접합하는 공정, 및
    상기 제1 기판의 다른 한쪽 면으로부터 상기 제1 기판을 얇게 하여 상기 제1 기판의 두께를 100㎛ 이하로 하는 공정 또는 상기 제1 기판을 제거하는 공정을 포함하는, 집적회로 장치의 제조방법.
  54. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 기판의 두께는 상기 기판을 얇게 한 후, 10 내지 100 ㎛ 범위 내인, 집적회로 장치의 제조방법.
  55. 집적회로 장치의 제조방법에 있어서,
    제1 기판의 위에 다이아몬드 라이크 카본을 포함하는 제1 층을 형성하는 공정,
    상기 제1 층 위에 제1 소자를 형성하는 공정,
    제2 기판 위에 제2 소자를 형성하는 공정,
    상기 제1 소자가 상기 제2 소자와 대면하도록 상기 제1 기판과 상기 제2 기판을 접합하는 공정, 및
    상기 제1 기판과 상기 제2 기판의 한쪽 또는 두 쪽 모두를 얇게 하여 상기 제1 기판과 상기 제2 기판의 상기 한쪽 또는 두 쪽 모두의 두께를 100㎛이하로 하는 공정 또는 상기 제1 기판과 상기 제2 기판의 상기 한쪽 또는 두 쪽 모두를 제거하는 공정을 포함하는, 집적회로 장치의 제조방법.
  56. 제 34 항, 제 52 항, 제 53 항, 제 55 항 중 어느 한 항에 있어서,
    상기 제1 기판의 두께는 상기 제1 기판을 얇게 한 후, 10 내지 100 ㎛ 범위 내인, 집적회로 장치의 제조방법.
  57. 제 34 항 또는 제 55 항에 있어서,
    상기 제1 기판은 상기 제1 소자와 상기 제2 소자가 전기적으로 접속되도록 상기 제2 기판에 접합되는, 집적회로 장치의 제조방법.
  58. 제 34 항, 제 52 항, 제 53 항, 제 55 항 중 어느 한 항에 있어서,
    상기 제1 기판과 상기 제2 기판은 접착제로 접합되는, 집적회로 장치의 제조방법.
  59. 제 1 항에 있어서,
    상기 기판의 두께는 상기 기판을 연삭 또는 연마한 후, 100 ㎛ 이하인, 집적회로 장치의 제조방법.
  60. 제 2 항에 있어서,
    상기 기판의 두께는 상기 기판을 에칭한 후, 100 ㎛ 이하인, 집적회로 장치의 제조방법.
  61. 삭제
  62. 집적회로 장치의 제조방법에 있어서,
    제1 기판의 한쪽 면 위에 다이아몬드 라이크 카본을 포함하는 제1 층을 형성하는 공정,
    상기 제1 층 위에 버퍼층을 형성하는 공정,
    상기 버퍼층 위에 소자를 형성하는 공정,
    상기 소자 위에 제2 기판을 형성하는 공정,
    상기 제1 기판의 다른 한쪽 면으로부터 상기 제1 기판을 얇게 하여 상기 제1기판의 두께를 100㎛ 이하로 하는 공정 또는 상기 제1 기판을 제거하는 공정을 포함하고,
    상기 버퍼층은 아모르퍼스 탄소를 포함하는, 집적회로 장치의 제조방법.
  63. 제 53 항 또는 제 62 항에 있어서,
    상기 제1 기판을 얇게 하는 공정은 상기 제1 기판을 연삭 또는 연마하여 행해지는, 집적회로 장치의 제조방법.
  64. 제 53 항 또는 제 62 항에 있어서,
    상기 제1 기판을 얇게 하는 공정은 화학 반응에 의해 상기 제1 기판을 에칭하여 행해지는, 집적회로 장치의 제조방법.
  65. 제 53 항 또는 제 62 항에 있어서,
    상기 제1 기판과 상기 제1 층 사이에, 질소를 포함하는 다이아몬드 라이크 카본막, 탄질화 붕소(BCN)막 또는 탄화 텅스텐(WC)막이 형성되는, 집적회로 장치의 제조방법.
  66. 제 62 항에 있어서,
    상기 버퍼층의 Si농도는 1 내지 20% 범위 내인, 집적회로 장치의 제조방법.
  67. 제 62 항에 있어서,
    상기 제1 기판과 상기 제1 층 사이에, 다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 제2 층을 형성하는 공정,
    상기 제1 층과 상기 소자 사이에, 다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 제3 층을 형성하는 공정을 더 구비하고,
    상기 제2 층의 Si 농도는 상기 제3 층의 Si 농도보다 낮은, 집적회로 장치의 제조방법.
  68. 삭제
  69. 제 5 항 또는 제 6 항에 있어서,
    다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 층이 상기 제1 층과 상기 복수의 단위 회로 사이에 형성된, 집적회로 장치의 제조방법.
  70. 제 5 항 또는 제 6 항에 있어서,
    상기 기판과 상기 제1 층 사이에, 다이아몬드 라이크 카본과 1 ~ 20% 범위로Si를 포함하는 제3 층을 형성하는 공정, 및
    상기 제1 층과 상기 복수의 단위 회로 사이에, 다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 제4 층을 형성하는 공정을 더 포함하고,
    상기 제3 층의 Si 농도는 상기 제4 층의 Si 농도보다 낮은, 집적회로 장치의 제조방법.
  71. 제 5 항 또는 제 6 항에 있어서,
    다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 층이 상기 복수의 단위 회로와 상기 다이아몬드 라이크 카본을 포함하는 제2 층 사이에 형성되는, 집적회로 장치의 제조방법.
  72. 제 1 항 내지 제 4 항, 제 52 항, 제 53 항, 제 62 항 중 어느 한 항에 있어서,
    상기 소자는 박막트랜지스터를 포함하는, 집적회로 장치의 제조방법.
  73. 제 5 항 또는 제 6 항에 있어서,
    상기 복수의 단위 회로는 박막트랜지스터를 포함하는, 집적회로 장치의 제조방법.
  74. 제 34 항 또는 제 55 항에 있어서,
    상기 제1 소자와 상기 제2 소자 각각은 박막트랜지스터를 포함하는, 집적회로 장치의 제조방법.
  75. 제 53 항에 있어서,
    다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 층이 상기 제1 기판과 상기 제1 층 사이에 형성된, 집적회로 장치의 제조방법.
  76. 제 53 항에 있어서,
    다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 층이 상기 제1 층과 상기 소자 사이에 형성된, 집적회로 장치의 제조방법.
  77. 제 53 항에 있어서,
    상기 제1 기판과 상기 제1 층 사이에, 다이아몬드 라이크 카본과 1 ~ 20% 범위로 Si를 포함하는 제3 층을 형성하는 공정, 및
    상기 제1 층과 상기 소자 사이에, 다이아몬드 라이크 카본과 1 ~ 20% 범위로Si를 포함하는 제4 층을 형성하는 공정을 더 포함하고,
    상기 제3 층의 Si 농도는 상기 제4 층의 Si 농도보다 낮은, 집적회로 장치의 제조방법.
  78. 제 3 항에 있어서,
    상기 다이아몬드 라이크 카본막은 질소를 포함하는, 집적회로 장치의 제조방법.
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