JPH0642494B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0642494B2 JPH0642494B2 JP523388A JP523388A JPH0642494B2 JP H0642494 B2 JPH0642494 B2 JP H0642494B2 JP 523388 A JP523388 A JP 523388A JP 523388 A JP523388 A JP 523388A JP H0642494 B2 JPH0642494 B2 JP H0642494B2
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 （従来の技術） 近年液晶フラットパネルディスプレイ、エレクトロルミ
ネセンスディスプレイ等の駆動デバイスとして使われる
薄膜トランジスタの研究開発が盛んに行われている。こ
の薄膜トランジスタに要求されていることは、(1)透明
絶縁性基板上に形成できること、(2)ＯＮ電流が大きく
ＯＦＦ電流が十分小さいこと、(3)大容量のトランジス
タアレイを形成するプロセスが可能なこと等があげられ
ており、半導体薄膜として多結晶ＳｉやアモルファスＳ
ｉを能動層に用いた薄膜トランジスタが研究開発されて
いる（例えば、ソサエティオブインフォーメイションデ
ィスプレイ、ダイジェストオブテクニカルパイパー(Soc
iety of lnformation Display,Digest of Technical Pa
per)p312,1984)。ところが、多結晶Ｓｉやアモルファス
Ｓｉのキャリア移動度は１〜２０cm2/v・secと比較的小
さいため、この薄膜トランジスタを駆動させるための周
辺駆動ＩＣが必要となる。そのため、大容量の薄膜トラ
ンジスタアレイと周辺駆動ＩＣとの端子接続が必要にな
り、装置の大型化、高コスト化、低信頼化をもたらして
きた。
ネセンスディスプレイ等の駆動デバイスとして使われる
薄膜トランジスタの研究開発が盛んに行われている。こ
の薄膜トランジスタに要求されていることは、(1)透明
絶縁性基板上に形成できること、(2)ＯＮ電流が大きく
ＯＦＦ電流が十分小さいこと、(3)大容量のトランジス
タアレイを形成するプロセスが可能なこと等があげられ
ており、半導体薄膜として多結晶ＳｉやアモルファスＳ
ｉを能動層に用いた薄膜トランジスタが研究開発されて
いる（例えば、ソサエティオブインフォーメイションデ
ィスプレイ、ダイジェストオブテクニカルパイパー(Soc
iety of lnformation Display,Digest of Technical Pa
per)p312,1984)。ところが、多結晶Ｓｉやアモルファス
Ｓｉのキャリア移動度は１〜２０cm2/v・secと比較的小
さいため、この薄膜トランジスタを駆動させるための周
辺駆動ＩＣが必要となる。そのため、大容量の薄膜トラ
ンジスタアレイと周辺駆動ＩＣとの端子接続が必要にな
り、装置の大型化、高コスト化、低信頼化をもたらして
きた。
一方、単結晶Ｓｉはトランジスタとしての前述の条件
(2)，(3)の要求を満足し、移動度も高く周辺駆動回路も
トランジスタアレイ形成時に同時に同一基板上に形成で
きるため、周辺駆動回路との端子接続が不要になる利点
が有る（たとえば、ソサエティ オブ インフォーメー
ションディスプレイ，ダイジェスト オブ テクニカル
ペイパー(Society of Information Display,Digest of
Technical Paper),p150-p151,1983)。しかしながらこの
Ｓｉ単結晶基板を用いた周辺回路を伴ったトランジスタ
アレイは、基板として不透明の単結晶Ｓｉを使用してい
るため、基板を透過する光を使う液晶ディスプレイを駆
動するには不適当であった。
(2)，(3)の要求を満足し、移動度も高く周辺駆動回路も
トランジスタアレイ形成時に同時に同一基板上に形成で
きるため、周辺駆動回路との端子接続が不要になる利点
が有る（たとえば、ソサエティ オブ インフォーメー
ションディスプレイ，ダイジェスト オブ テクニカル
ペイパー(Society of Information Display,Digest of
Technical Paper),p150-p151,1983)。しかしながらこの
Ｓｉ単結晶基板を用いた周辺回路を伴ったトランジスタ
アレイは、基板として不透明の単結晶Ｓｉを使用してい
るため、基板を透過する光を使う液晶ディスプレイを駆
動するには不適当であった。
一方、単結晶Ｓｉを薄膜化する技術としては、デバイス
が形成された単結晶Ｓｉ基板を支持基板に張付けた後研
摩加工して薄膜化し、再度所望の基板に張付ける転写技
術が知られている（ジャパニーズ ジャーナル オブ
アプライド フィジックス(Jpn.J.Appl.Phys.)23,L815
〜817,1984)。この技術を用いて液晶を駆動するトラン
ジスタ部と周辺駆動回路を同時に形成することにより端
子接続技術の不要な周辺駆動回路付薄膜トランジスタア
レイが得られる。
が形成された単結晶Ｓｉ基板を支持基板に張付けた後研
摩加工して薄膜化し、再度所望の基板に張付ける転写技
術が知られている（ジャパニーズ ジャーナル オブ
アプライド フィジックス(Jpn.J.Appl.Phys.)23,L815
〜817,1984)。この技術を用いて液晶を駆動するトラン
ジスタ部と周辺駆動回路を同時に形成することにより端
子接続技術の不要な周辺駆動回路付薄膜トランジスタア
レイが得られる。
しかし、単結晶Ｓｉトランジスタを液晶を駆動するため
のスイッチング素子として使用する場合には光感度が高
いため光感度低減のために遮光膜を設ける必要があるこ
と、島状の単結晶Ｓｉ部を薄膜トランジスタアレイ部に
残す必要があるためプロセスが複雑になることなどの問
題があった。
のスイッチング素子として使用する場合には光感度が高
いため光感度低減のために遮光膜を設ける必要があるこ
と、島状の単結晶Ｓｉ部を薄膜トランジスタアレイ部に
残す必要があるためプロセスが複雑になることなどの問
題があった。
（発明が解決しようとする問題点） 本発明の目的は、前記単結晶Ｓｉを薄膜化する技術を用
い、周辺駆動回路を単結晶Ｓｉ駆動回路で構成した時の
液晶を駆動するのに適した薄膜トランジスタを簡単なプ
ロセスで製造する方法を与えることである。
い、周辺駆動回路を単結晶Ｓｉ駆動回路で構成した時の
液晶を駆動するのに適した薄膜トランジスタを簡単なプ
ロセスで製造する方法を与えることである。
（発明が解決しようとする手段） 本発明によればＳｉ基板上に選択研磨用絶縁層を形成す
る工程と、該絶縁層上に多結晶Ｓｉ薄膜を形成し必要以
外の多結晶Ｓｉ薄膜を除去し島状化する工程と、該島状
の多結晶Ｓｉ層にソース、ドレイン領域を含むＴＦＴを
形成する工程と、形成された該ＴＦＴ側に透明絶縁性基
板を接着する工程と、Ｓｉ基板を研摩加工して除去し、
選択研磨用絶縁層と該ＴＦＴ及び透明絶縁性基板を残し
て薄膜化する工程と、該選択研磨用絶縁層に穴をあけＴ
ＦＴのソース、ドレイン層と電気的接触せしめるように
ソース、ドレイン電極を形成する工程とを少くとも含む
ことを特徴とする薄膜トランジスタの製造方法が得られ
る。
る工程と、該絶縁層上に多結晶Ｓｉ薄膜を形成し必要以
外の多結晶Ｓｉ薄膜を除去し島状化する工程と、該島状
の多結晶Ｓｉ層にソース、ドレイン領域を含むＴＦＴを
形成する工程と、形成された該ＴＦＴ側に透明絶縁性基
板を接着する工程と、Ｓｉ基板を研摩加工して除去し、
選択研磨用絶縁層と該ＴＦＴ及び透明絶縁性基板を残し
て薄膜化する工程と、該選択研磨用絶縁層に穴をあけＴ
ＦＴのソース、ドレイン層と電気的接触せしめるように
ソース、ドレイン電極を形成する工程とを少くとも含む
ことを特徴とする薄膜トランジスタの製造方法が得られ
る。
（作用） 上述した構成から分るように、従来の技術でプライナー
構造のトランジスタで行われた２回のデバイス転写が本
発明では１回で良くプロセスが簡略化されている。ま
た、この製造方法で作製された薄膜トランジスタは、デ
バイス全体が透明接着層によって透明絶縁性基板に接着
されている構造となるため、透明絶縁性基板から入射し
た光は吸収がほとんどなく、透過型液晶ディスプレイと
して最適な構造である。
構造のトランジスタで行われた２回のデバイス転写が本
発明では１回で良くプロセスが簡略化されている。ま
た、この製造方法で作製された薄膜トランジスタは、デ
バイス全体が透明接着層によって透明絶縁性基板に接着
されている構造となるため、透明絶縁性基板から入射し
た光は吸収がほとんどなく、透過型液晶ディスプレイと
して最適な構造である。
また、従来構造の多結晶Ｓｉ薄膜トランジスタと比べて
ドレイン配線とゲート配線が比較的厚い平坦な素子分離
用絶縁膜によって簡単に多層配線され、電極間の短絡等
の画素欠陥の恐れの少ない薄膜トランジスタアレイが得
られる。
ドレイン配線とゲート配線が比較的厚い平坦な素子分離
用絶縁膜によって簡単に多層配線され、電極間の短絡等
の画素欠陥の恐れの少ない薄膜トランジスタアレイが得
られる。
（実施例） 本発明の実施例を図面を用いて説明する。第１図(a)〜
(e)に本発明の薄膜トランジスタの製造方法の一実施例
を示す。第１図において、ｐ型Ｓｉ基板１に選択研磨用
絶縁層２として熱酸化膜を７００ｎｍ形成したのち、Si
H4ガスを用いた低圧ＣＶＤ法により多結晶Ｓｉ膜３を１
５０ｎｍ形成し、島状にパターニングする（第１図
(a)）。続いて、ゲート絶縁膜４として熱酸化膜を多結
晶Ｓｉ膜３上に１５０ｎｍ形成し、さらに、この熱酸化
膜４の上に多結晶Ｓｉ膜を３００ｎｍ成膜し島状にパタ
ーニングしてゲート電極５を形成する。さらに１６０Ｋ
Ｖの加速電圧で５×１０15cm-2の燐をゲート電極をマス
クとして用いて多結晶Ｓｉ膜３に注入し、９００℃，２
０分間アニールして、ソース、ドレイン領域６，７を形
成する。さらにゲート電極７としてＡｌを0.3nm形成し
パターニングする。その後、保護層としてＣＶＤ法によ
りSiO2膜８を５００ｎｍ形成し８００℃，３０分アニー
ルしMOSFET構造にする（第１図(b)）。
(e)に本発明の薄膜トランジスタの製造方法の一実施例
を示す。第１図において、ｐ型Ｓｉ基板１に選択研磨用
絶縁層２として熱酸化膜を７００ｎｍ形成したのち、Si
H4ガスを用いた低圧ＣＶＤ法により多結晶Ｓｉ膜３を１
５０ｎｍ形成し、島状にパターニングする（第１図
(a)）。続いて、ゲート絶縁膜４として熱酸化膜を多結
晶Ｓｉ膜３上に１５０ｎｍ形成し、さらに、この熱酸化
膜４の上に多結晶Ｓｉ膜を３００ｎｍ成膜し島状にパタ
ーニングしてゲート電極５を形成する。さらに１６０Ｋ
Ｖの加速電圧で５×１０15cm-2の燐をゲート電極をマス
クとして用いて多結晶Ｓｉ膜３に注入し、９００℃，２
０分間アニールして、ソース、ドレイン領域６，７を形
成する。さらにゲート電極７としてＡｌを0.3nm形成し
パターニングする。その後、保護層としてＣＶＤ法によ
りSiO2膜８を５００ｎｍ形成し８００℃，３０分アニー
ルしMOSFET構造にする（第１図(b)）。
更に、透明接着材９（たとえばエポキシ樹脂）を用いて
MOSFETが形成されたＳｉ基板をゲート電極４がガラス等
の透明絶縁性基板１０と貼りあわせられるように接着す
る（第１図(c)）。この後、Ｓｉ基板１は化学研磨を用
いて除去し、薄膜化する（第１図(d)）。化学研磨時の
研磨材としては２０ｎｍ径の石英粒と有機アンモニアを
用いた。これにより、Ｓｉ結晶１の方が選択研磨用絶縁
層２よりも約１０倍研磨スピードが速くなり選択研磨用
絶縁層２の厚さで自動的に研磨が終了する。さらに、ド
ライエッチングによりコンタクトホールを選択研磨用絶
縁層２に開けた後、Ａｌを８００ｎｍ形成し島状にパタ
ーニングして４００℃３０分間アニールする。これによ
り、ソース、ドレイン電極１１，１２を形成すると同時
にソースドレイン領域６，７と電気的接続を図る（第１
図(e)）。更に、液晶ディスプレイ用薄膜トランジスタ
アレイを形成する場合には、第２図に示すようにソース
電極１２と接続されるように透明電極１３として酸化イ
ンジウム（ＩＴＯ）をスパッタ法で１００ｎｍ形成し、
パターニングして画素電極を形成し、ディスプレイ用薄
膜トランジスタ（第２図）が完成される。
MOSFETが形成されたＳｉ基板をゲート電極４がガラス等
の透明絶縁性基板１０と貼りあわせられるように接着す
る（第１図(c)）。この後、Ｓｉ基板１は化学研磨を用
いて除去し、薄膜化する（第１図(d)）。化学研磨時の
研磨材としては２０ｎｍ径の石英粒と有機アンモニアを
用いた。これにより、Ｓｉ結晶１の方が選択研磨用絶縁
層２よりも約１０倍研磨スピードが速くなり選択研磨用
絶縁層２の厚さで自動的に研磨が終了する。さらに、ド
ライエッチングによりコンタクトホールを選択研磨用絶
縁層２に開けた後、Ａｌを８００ｎｍ形成し島状にパタ
ーニングして４００℃３０分間アニールする。これによ
り、ソース、ドレイン電極１１，１２を形成すると同時
にソースドレイン領域６，７と電気的接続を図る（第１
図(e)）。更に、液晶ディスプレイ用薄膜トランジスタ
アレイを形成する場合には、第２図に示すようにソース
電極１２と接続されるように透明電極１３として酸化イ
ンジウム（ＩＴＯ）をスパッタ法で１００ｎｍ形成し、
パターニングして画素電極を形成し、ディスプレイ用薄
膜トランジスタ（第２図）が完成される。
（発明の効果） 本発明による薄膜トランジスタの特性を調べた結果、移
動度〜１０cm2／v・sec,OFF電流0.8〜4x10-12Aと液晶デ
ィスプレイ用として十分な性能を有する薄膜トランジス
タが簡単なプロセスで得られ、また、通常のＳｉＦＥＴ
プロセスと類似しているため単結晶Ｓｉを周辺駆動回路
として使用することができることが確認できた。また、
光透過率も８０％以上の透明性を有する高性能薄膜トラ
ンジスタが得られた。
動度〜１０cm2／v・sec,OFF電流0.8〜4x10-12Aと液晶デ
ィスプレイ用として十分な性能を有する薄膜トランジス
タが簡単なプロセスで得られ、また、通常のＳｉＦＥＴ
プロセスと類似しているため単結晶Ｓｉを周辺駆動回路
として使用することができることが確認できた。また、
光透過率も８０％以上の透明性を有する高性能薄膜トラ
ンジスタが得られた。
尚、本発明は実施例に限らず他の構造のトランジスタに
も有効である。
も有効である。
第１図(a)〜(e)は本発明の薄膜トランジスタの製造方法
の一実施例を示す工程図。第２図は本発明の製造方法に
より得られた薄膜トランジスタの概略図である。 図において、 １……単結晶Ｓｉ基板、２……選択研磨用絶縁層、３…
…多結晶Ｓｉ膜、４……ゲート絶縁膜、５……ゲート電
極、６……ドレイン領域、７……ソース領域、８……保
護層、９……接着層、１０……ガラス等の透明絶縁基
板、１１……ドレイン電極、１２……ソース電極、１３
……透明画素電極をそれぞれ示す。
の一実施例を示す工程図。第２図は本発明の製造方法に
より得られた薄膜トランジスタの概略図である。 図において、 １……単結晶Ｓｉ基板、２……選択研磨用絶縁層、３…
…多結晶Ｓｉ膜、４……ゲート絶縁膜、５……ゲート電
極、６……ドレイン領域、７……ソース領域、８……保
護層、９……接着層、１０……ガラス等の透明絶縁基
板、１１……ドレイン電極、１２……ソース電極、１３
……透明画素電極をそれぞれ示す。
Claims (1)
- 【請求項１】Ｓｉ基板上に選択研磨用絶縁層を形成する
工程と、該絶縁層上に多結晶Ｓｉ薄膜を形成し必要以外
の多結晶Ｓｉ薄膜を除去し島状化する工程と、該島状の
多結晶Ｓｉ層にソース、ドレイン領域を含むＴＦＴを形
成する工程と、形成された該ＴＦＴ側に透明絶縁性基板
を接着する工程と、前記Ｓｉ基板を研摩加工して除去
し、該選択研磨用絶縁層と該ＴＦＴと透明絶縁性基板を
残して薄膜化する工程と、該選択研磨用絶縁層に穴をあ
け該ＴＦＴのソース、ドレイン層と電気的接触せしめる
ようにソース、ドレイン電極を形成する工程とを少くと
も含むことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP523388A JPH0642494B2 (ja) | 1988-01-12 | 1988-01-12 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP523388A JPH0642494B2 (ja) | 1988-01-12 | 1988-01-12 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01181570A JPH01181570A (ja) | 1989-07-19 |
| JPH0642494B2 true JPH0642494B2 (ja) | 1994-06-01 |
Family
ID=11605470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP523388A Expired - Lifetime JPH0642494B2 (ja) | 1988-01-12 | 1988-01-12 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642494B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7167993B1 (en) | 1994-06-20 | 2007-01-23 | Thomas C Douglass | Thermal and power management for computer systems |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW487958B (en) * | 2001-06-07 | 2002-05-21 | Ind Tech Res Inst | Manufacturing method of thin film transistor panel |
| JP4019305B2 (ja) * | 2001-07-13 | 2007-12-12 | セイコーエプソン株式会社 | 薄膜装置の製造方法 |
| JP2003142666A (ja) * | 2001-07-24 | 2003-05-16 | Seiko Epson Corp | 素子の転写方法、素子の製造方法、集積回路、回路基板、電気光学装置、ｉｃカード、及び電子機器 |
| JP2004349513A (ja) * | 2003-05-22 | 2004-12-09 | Seiko Epson Corp | 薄膜回路装置及びその製造方法、並びに電気光学装置、電子機器 |
| JP2005283688A (ja) * | 2004-03-29 | 2005-10-13 | Ishikawa Seisakusho Ltd | 画素制御素子形成基板の製造方法及びその方法によって作られる平面ディスプレイ |
| JP4940402B2 (ja) * | 2004-10-19 | 2012-05-30 | セイコーエプソン株式会社 | 薄膜装置の製造方法 |
| KR101272097B1 (ko) | 2005-06-03 | 2013-06-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 집적회로 장치 및 그의 제조방법 |
| US7820495B2 (en) | 2005-06-30 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8105887B2 (en) * | 2009-07-09 | 2012-01-31 | International Business Machines Corporation | Inducing stress in CMOS device |
| US20140124785A1 (en) * | 2011-06-15 | 2014-05-08 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing same |
-
1988
- 1988-01-12 JP JP523388A patent/JPH0642494B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7167993B1 (en) | 1994-06-20 | 2007-01-23 | Thomas C Douglass | Thermal and power management for computer systems |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01181570A (ja) | 1989-07-19 |
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