JP4298009B2

JP4298009B2 - Ｓｏｉ基板の作製方法及び半導体装置の作製方法

Info

Publication number: JP4298009B2
Application number: JP20599898A
Authority: JP
Inventors: 舜平山崎; 健司福永
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1998-07-22
Filing date: 1998-07-22
Publication date: 2009-07-15
Anticipated expiration: 2018-07-22
Also published as: JP2000040812A

Description

【０００１】
【発明が属する技術分野】
本願発明は絶縁表面を有する基板上に単結晶半導体薄膜を有するＳＯＩ（Silicon on Insulator）基板の作製方法に関する。また、その様なＳＯＩ基板を用いた形成された薄膜トランジスタ（以下、ＴＦＴと呼ぶ）を含む半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般を指す。従って、液晶表示装置や光電変換装置に代表される電気光学装置、ＴＦＴを集積化した半導体回路、またその様な電気光学装置や半導体回路を部品として含む電子機器も半導体装置である。
【０００３】
【従来の技術】
近年、ＶＬＳＩ技術が飛躍的な進歩を遂げる中で低消費電力を実現するＳＯＩ（Silicon on Insulator）構造が注目されている。この技術は従来バルク単結晶シリコンで形成されていたＦＥＴの活性領域（チャネル形成領域）を、薄膜単結晶シリコンとする技術である。
【０００４】
ＳＯＩ基板では単結晶シリコン上に酸化シリコンでなる埋め込み酸化膜が存在し、その上に単結晶シリコン薄膜が形成される。この様なＳＯＩ基板の作製方法は様々な方法が知られているが、最近では貼り合わせＳＯＩ基板が注目されている。貼り合わせＳＯＩ基板とは、その名の通り２枚のシリコン基板を貼り合わせることでＳＯＩ構造を実現するものである。この技術を用いればセラミックス基板などの上にも単結晶シリコン薄膜を形成できる。
【０００５】
その貼り合わせＳＯＩ基板の中でも最近特に注目されているのがＥＬＴＲＡＮ（キャノン株式会社の登録商標）と呼ばれる技術である。この技術は多孔質シリコン層の選択性エッチングを利用したＳＯＩ基板の作製方法である。ＥＬＴＲＡＮ法の詳細な技術に関しては、「T.Yonehara,K.Sakaguchi and T.Hamaguchi:Appl.Phys.Lett.43[3],253（1983）」に詳しい。
【０００６】
【発明が解決しようとする課題】
従来のＥＬＴＲＡＮ法では多孔質シリコン層の上にエピタキシャル成長させた単結晶シリコン層を半導体素子に用いていた。しかしながら、エピタキシャルシリコン層の膜厚が５０nmをきる程度にまで薄膜化されると均一な膜厚及び膜質の確保が困難となる。
【０００７】
本願発明は上記問題点を解決するための手段を提供するものであり、５〜３０nmといった極めて薄い単結晶半導体薄膜を形成するための手段を提供することを課題とするものである。そして、その様な極めて薄い単結晶半導体薄膜を有するＳＯＩ基板を用いた半導体装置の作製方法を提供することを課題とする。
【０００８】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
第１単結晶半導体基板上に多孔質半導体層を形成する工程と、
還元雰囲気で第１加熱処理を施すことにより前記多孔質半導体層の表面近傍を閉塞させて単結晶半導体層を形成する工程と、
前記単結晶半導体層の主表面に第１酸化シリコン層を形成する工程と、
第２基板の主表面に第２酸化シリコン層を形成する工程と、
前記第１酸化シリコン層と前記第２酸化シリコン層とを接着させて前記第１単結晶半導体基板と前記第２基板とを貼り合わせる工程と、
前記第１単結晶半導体基板を裏面側から研削して前記多孔質半導体層を露呈させる工程と、
露呈した前記多孔質半導体層を除去し、前記単結晶半導体層を露呈させる工程と、
を有することを特徴とする。
【０００９】
本願発明は従来のＥＬＴＲＡＮ法を改善するための技術であり、５〜３０nm（代表的には５〜１０nm）といった極めて薄い単結晶半導体薄膜を形成するためのものである。なお、単結晶半導体薄膜としては、単結晶シリコン薄膜に限らず、単結晶シリコンゲルマニウム薄膜なども含む。
【００１０】
従来のＥＬＴＲＡＮ法では多孔質シリコン層を形成した後、水素雰囲気中で加熱処理を行い、多孔質シリコン層の表面を平坦化する。その際、多孔質シリコン層の表面では自然酸化膜が還元除去され、表面エネルギーを最小化することを駆動能力とするシリコン原子の増速表面拡散が起こる。その結果、多孔質シリコン層の表面近傍では表面孔（表面に観察される微細な空孔）が消失する。
【００１１】
これは多孔質シリコン層の表面近傍において、個々の表面孔がシリコン原子によって閉塞され、表面孔が観察されなくなった状態を言う。従って、表面近傍よりも深い部分では多孔質シリコン層がそのまま残ることになる。
【００１２】
従来ならばこの後単結晶半導体層をエピタキシャル成長させて単結晶半導体薄膜を得るのであるが、本願発明では多孔質半導体層の表面孔閉塞されることによって形成された極めて薄い単結晶半導体薄膜を、そのまま薄膜トランジスタの活性層として利用する点に特徴がある。即ち、従来のＥＬＴＲＡＮ法とは半導体薄膜をエピタキシャル成長させる工程がない点で大きく異なっている。
【００１３】
【発明の実施の形態】
本願発明の実施の形態について、以下に記載する実施例でもって詳細な説明を行うこととする。
【００１４】
【実施例】
（実施例１）
本願発明の構成について、図１を用いて説明する。まず、第１基板として単結晶シリコン基板１０１を用意する。ここではＰ型基板を用いるが、Ｎ型であっても良い。勿論、単結晶シリコンゲルマニウム基板を用いることもできる。
【００１５】
次に、その主表面を陽極酸化することにより多孔質シリコン層１０２を形成する。陽極酸化工程はフッ酸とエタノールの混合溶液中で行えば良い。多孔質シリコン層１０２は柱状の表面孔が表面密度にして１０¹¹個/cm³程度設けられた単結晶シリコン層と考えられ、単結晶シリコン基板１０１の結晶状態（配向性等）をそのまま受け継ぐ。なお、ＥＬＴＲＡＮ法自体が公知であるので詳細な説明はここでは省略する。
【００１６】
そして、その多孔質シリコン層１０２を形成したら、還元雰囲気中で９００〜１２００℃（好ましくは１０００〜１１５０℃）の温度範囲の熱処理工程を行う。ここでは水素雰囲気中で１０５０℃、２時間の加熱処理を行う。（図１（Ａ））
【００１７】
還元雰囲気としては水素雰囲気、アンモニア雰囲気、水素又はアンモニアを含む不活性雰囲気（水素と窒素又は水素とアルゴンの混合雰囲気など）が望ましいが、不活性雰囲気でも結晶性珪素膜の表面の平坦化は可能である。しかし、還元作用を利用して自然酸化膜の還元を行うとエネルギーの高いシリコン原子が多く発生し、結果的に平坦化効果が高まるので好ましい。
【００１８】
ただし、特に注意が必要なのは雰囲気中に含まれる酸素又は酸素化合物（例えばＯＨ基）の濃度を１０ppm以下（好ましくは１ppm以下）にしておくことである。さもないと水素による還元反応が起こらなくなってしまう。
【００１９】
この時、多孔質シリコン層１０２の表面近傍（主表面から深さ５〜３０nm、代表的には５〜１０nm程度まで）では表面孔がシリコン原子の移動によって閉塞され、その結果として極めて薄い単結晶シリコン層１０３が形成される。
【００２０】
単結晶シリコン層１０３を形成したら、その表面近傍を酸化して極薄い酸化シリコン層（第１酸化シリコン層）１０４を形成する。酸化シリコン層１０４は前述の単結晶シリコン層１０３がなくなってしまわない様に注意して形成する必要がある。形成方法としては、熱酸化、プラズマ酸化、レーザー酸化などを用いることが可能であるが、極薄い酸化シリコン層を形成するにはマイクロ波励起のプラズマ酸化が好適である。なお、酸化シリコン層１０４の膜厚は５〜１５nmもあれば十分である。（図１（Ｂ））
【００２１】
次に、第２基板としてセラミックス基板１０６を用意する。セラミックス基板の代わりに石英基板、ガラスセラミックス基板、半導体基板（単結晶も多結晶も含
【００２２】
そしてその主表面に第２酸化シリコン層１０７を形成する。第２酸化シリコン層１０７の形成方法は減圧熱ＣＶＤ法、スパッタ法、プラズマＣＶＤ法などの気相法を用いても良いし、第２基板が半導体基板（例えばシリコン基板）であれば熱酸化法やプラズマ酸化法を用いても良い。
【００２３】
こうして第１基板と第２基板の準備が完了したら、互いの主表面を向かい合わせる形で両基板を貼り合わせる。この場合、第１酸化シリコン層１０４と第２酸化シリコン層１０７とが接着させる。（図１（Ｃ））
【００２４】
貼り合わせが終了したら、次に１０５０〜１１５０℃の温度で熱処理工程を行い、酸化シリコン同士でなる貼り合わせ界面の安定化を行う。本実施例ではこの熱処理工程を１１００℃、２時間で行う。なお、点線で示しているのは完全に接着された貼り合わせ界面である。また、第１酸化シリコン層と第２酸化シリコン層とでなる埋め込み絶縁層１０８は最終的にＳＯＩ基板の埋め込み絶縁層として機能することになる。（図１（Ｄ））
【００２５】
次に、ＣＭＰ等の機械的な研磨により単結晶シリコン基板１０１を裏面側から研削し、多孔質シリコン層１０２が露呈したところで研削工程を終了する。こうして図２（Ａ）の状態を得る。
【００２６】
次に、多孔質シリコン層１０２をウェットエッチングして選択的に除去する。用いるエッチャントはフッ酸水溶液と過酸化水素水溶液との混合溶液が良い。４９％ＨＦと３０％Ｈ₂Ｏ₂を１：５で混合した溶液は、単結晶シリコン層と多孔質シリコン層との間で１０万倍以上の選択比を持つことが報告されている。
【００２７】
こうして図２（Ｂ）の状態が得られる。この状態ではセラミックス基板１０６上に埋め込み絶縁層１０８が設けられ、その上に単結晶シリコン層１０９が形成されている。
【００２８】
この時点でＳＯＩ基板は完成しているのだが、単結晶シリコン層１０９の表面には微小な凹凸が存在するので、水素雰囲気中で熱処理工程を行い、平坦化を施すことが望ましい。この平坦化現象は前述した様に自然酸化膜を還元することによるシリコン原子の増速表面拡散によるものである。
【００３０】
こうして膜厚が５〜３０nm（代表的には５〜１０nm）と極めて薄い単結晶シリコン薄膜を得ることができる。ＴＦＴを形成する際、活性層の膜厚を薄くすることでオフ電流値（ＴＦＴがオフ状態にある時のリーク電流に相当）を低減することができるが、本願発明の半導体薄膜は十分にその効果を発揮できる。
【００３１】
（実施例２）
本実施例では、実施例１の構成を用いて形成された島状半導体層を用いてＴＦＴを作製する場合について図３を用いて説明する。
【００３２】
まず、実施例１に示した工程を経てＳＯＩ基板を形成する。３０１は絶縁表面を有する基板であり、実際にはシリコン基板やセラミックス基板上に埋め込み絶縁層を設けた構成となっている。ＳＯＩ基板が得られたら、単結晶シリコン層をパターニングして島状シリコン層３０２を形成する。
【００３３】
次に、熱酸化工程を行って島状シリコン層３０２の表面に１０nm厚の酸化シリコン膜３０３を形成する。この酸化シリコン膜３０３はゲート絶縁膜として機能する。ゲート絶縁膜３０３を形成したら、その上に導電性を有するポリシリコン膜を形成し、パターニングによりゲート配線３０４を形成する。（図３（Ａ））
【００３４】
なお、本実施例ではゲート配線としてＮ型導電性を持たせたポリシリコン膜を利用するが、材料はこれに限定されるものではない。特に、ゲート配線の抵抗を下げるにはタンタル、タンタル合金又はタンタルと窒化タンタルとの積層膜を用いることも有効である。さらに低抵抗なゲート配線を狙うならば銅や銅合金を用いても有効である。
【００３５】
図３（Ａ）の状態が得られたら、Ｎ型導電性又はＰ型導電性を付与する不純物を添加して不純物領域３０６を形成する。この時の不純物濃度で後にＬＤＤ領域の不純物濃度が決定する。本実施例では１×１０¹⁸atoms/cm³の濃度で砒素を添加するが、不純物も濃度も本実施例に限定される必要はない。
【００３６】
次に、ゲート配線の表面に５〜１０nm程度の薄い酸化シリコン膜３０７を形成する。これは熱酸化法やプラズマ酸化法を用いて形成すれば良い。この酸化シリコン膜３０７の形成には、次のサイドウォール形成工程でエッチングストッパーとして機能させる目的がある。
【００３７】
エッチングストッパーとなる酸化シリコン膜３０７を形成したら、窒化シリコン膜を形成してエッチバックを行い、サイドウォール３０８を形成する。こうして図３（Ｂ）の状態を得る。
【００３８】
なお、本実施例ではサイドウォールとして窒化シリコン膜を用いたが、ポリシリコン膜やアモルファスシリコン膜を用いることもできる。勿論、ゲート配線の材料が変われば、それに応じてサイドウォールとして用いることのできる材料の選択幅も広がることは言うまでもない。
【００３９】
次に、再び先程と同一導電型の不純物を添加する。この時に添加する不純物濃度は先程の工程よりも高い濃度とする。本実施例では不純物として砒素を用い、濃度は１×１０²¹atoms/cm³とするがこれに限定する必要はない。この不純物の添加工程によりソース領域３０９、ドレイン領域３１０、ＬＤＤ領域３１１及びチャネル形成領域３１２が画定する。（図３（Ｃ））
【００４０】
こうして各不純物領域が形成されたらファーネスアニール、レーザーアニール又はランプアニール等の手段により不純物の活性化を行う。
【００４１】
次に、ゲート配線３０４、ソース領域３０９及びドレイン領域３１０の表面に形成された酸化シリコン膜を除去し、それらの表面を露呈させる。そして、５nm程度のコバルト膜３１３を形成して熱処理工程を行う。この熱処理によりコバルトとシリコンとの反応が起こり、シリサイド層（コバルトシリサイド層）３１４が形成される。（図３（Ｄ））
【００４２】
この技術は公知のサリサイド技術である。従って、コバルトの代わりにチタンやタングステンを用いても構わないし、熱処理条件等は公知技術を参考にすれば良い。本実施例ではランプアニールを用いて熱処理工程を行う。
【００４３】
こうしてシリサイド層３１４を形成したら、コバルト膜３１３を除去する。その後、１μm厚の層間絶縁膜３１５を形成する。層間絶縁膜３１５としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜又は樹脂膜を用いれば良い。また、これらの絶縁膜を積層しても良い。
【００４４】
次に、層間絶縁膜３１５にコンタクトホールを形成してアルミニウムを主成分とする材料でなるソース配線３１６及びドレイン配線３１７を形成する。最後に素子全体に対して水素雰囲気中で３００℃２時間のファーネスアニールを行い、水素化を完了する。
【００４５】
こうして、図３（Ｅ）に示す様なＴＦＴが得られる。なお、本実施例で説明した構造は一例であって本願発明を適用しうるＴＦＴ構造はこれに限定されない。従って、公知のあらゆる構造のＴＦＴに対して適用可能である。
【００４６】
勿論、トップゲート構造に限らず、逆スタガ型ＴＦＴに代表されるボトムゲート構造に対しても容易に適用することが可能である。
【００４７】
また、本実施例ではＮチャネル型ＴＦＴを例にとって説明したが、Ｐチャネル型ＴＦＴを作製することも容易である。さらに同一基板上にＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを形成して相補的に組み合わせ、ＣＭＯＳ回路を形成することも可能である。
【００４８】
さらに、図３（Ｅ）の構造においてドレイン配線３１７と電気的に接続する画素電極（図示せず）を公知の手段で形成すればアクティブマトリクス型表示装置の画素スイッチング素子を形成することも容易である。
【００４９】
即ち、本願発明は液晶表示装置やＥＬ（エレクトロルミネッセンス）表示装置などの電気光学装置の作製方法としても非常に有効な技術である。
【００５０】
（実施例３）
本実施例では実施例１とは異なる方法で単結晶シリコン薄膜を形成する例について説明する。説明には図７を用いる。
【００５１】
本実施例では、Ｎ型又はＰ型の単結晶シリコン基板７０１上に実施例１と同様の陽極酸化法により多孔質シリコン層７０２を形成する。そして、多孔質シリコン層７０２上にアモルファスシリコン層７０３を形成する。アモルファスシリコン層７０３の形成方法は減圧熱ＣＶＤ法、プラズマＣＶＤ法又はスパッタ法のいずれかの手法を用いれば良い。
【００５２】
また、アモルファスシリコン層７０３の膜厚は１５〜１００nm（代表的には２５〜７０nm）で良い。
【００５３】
本実施例の様に多孔質シリコン層上にアモルファスシリコン層を成膜すると、多孔質シリコン層の表面孔内部（但し主表面から１０〜５０nm程度の深さまで）にアモルファスシリコンが充填される。その様子は図７（Ａ）の点線で囲んだ拡大図に示した通りである。
【００５４】
次に、アモルファスシリコン層７０３を設けた後で還元雰囲気における熱処理工程（本実施例では水素雰囲気で１１００℃１時間）を行う。この工程によりアモルファスシリコン層７０３は結晶化するが、その際、多孔質シリコン層７０２の結晶状態を反映して結晶化が進行するため、結果的に単結晶シリコン層７０４を得ることができる。勿論、熱処理工程は実施例１に示した他の条件を採用して行っても構わない。
【００５５】
こうして単結晶シリコン層７０４を形成したら、後は実施例１の工程に従って単結晶シリコン層を有するＳＯＩ基板を作製し、さらに実施例２の工程に従ってＴＦＴを形成すれば良い。そして、そのＴＦＴで基板上に回路を組み、様々な半導体装置を作製すれば良い。
【００５６】
（実施例４）
本実施例では多孔質シリコン層上に選択的に単結晶シリコン層を形成する場合の例について説明する。説明には図８を用いる。
【００５７】
まず、単結晶シリコン基板８０１上に実施例１に従って多孔質シリコン層８０２を形成する。そして、多孔質シリコン層８０２を酸素雰囲気中に形成したプラズマに曝し、表面に５０nm厚の酸化シリコン層８０３を形成する。この工程をプラズマ酸化工程と呼ぶ。（図８（Ａ））
【００５８】
酸化シリコン層８０３の膜厚は５０〜１００nmもあれば良い。また、本実施例ではプラズマ酸化法を用いたが、熱酸化法であっても構わないし、ＣＶＤ法やスパッタ法を用いても構わない。
【００５９】
さらに本実施例では酸化シリコン層を例にとって説明しているが、窒化シリコン層や酸化窒化シリコン層（ＳｉＯｘＮｙで示される）をＣＶＤ法やスパッタ法で形成して用いても良い。
【００６０】
次に、酸化シリコン層８０３をパターニングしてマスク８０４を形成する。なお、酸化シリコン層８０３のエッチングはフッ酸水溶液を用いたウェットエッチング処理が好ましい。フッ酸水溶液ならば多孔質シリコン層８０２を殆どエッチングしないで、酸化シリコン層８０３をエッチングできる。
【００６１】
また、マスク８０４と同時に開口部８０５が形成される。この開口部８０５は後に単結晶シリコン層を形成する箇所に設けられる。（図８（Ｂ））
【００６２】
こうして図８（Ｂ）の状態が得られたら、窒素雰囲気に３％の水素を添加した雰囲気中で１１５０℃１時間の熱処理工程を行い、開口部８０５で露呈した多孔質シリコン層８０２の主表面近傍（マスク８０４の形成されていない領域）に単結晶シリコン層８０６を形成する。詳細な熱処理条件は実施例１に従えば良い。（図８（Ｃ））
【００６３】
こうして形成された単結晶シリコン層８０６は選択的に形成されることになるため、後で活性層としてパターニングする必要がない。
【００６４】
次に、マスク８０４を除去した後、貼り合わせ工程に必要な酸化シリコン膜８０７を形成する。本工程では５〜１０nm程度の極めて薄い酸化シリコン層が形成されれば良いので、なるべく薄い酸化シリコン膜を制御性良く形成できる手段が望ましい。そういった意味でプラズマ酸化法が最も好ましいと言える。勿論、熱酸化法を用いても良いし、ＣＶＤ法やスパッタ法を用いて成膜するのであっても構わない。（図８（Ｄ））
【００６５】
こうして図８（Ｄ）の状態が得られたら、後は実施例１の工程に従って絶縁表面を有する第２基板と貼り合わせて単結晶シリコン層を有するＳＯＩ基板を作製し、さらに実施例２の工程に従ってＴＦＴを形成すれば良い。そして、そのＴＦＴで基板上に回路を組み、様々な半導体装置を作製すれば良い。
【００６６】
（実施例５）
本実施例では、本願発明のＳＯＩ基板を用いて作製された反射型液晶表示装置の例を図４に示す。画素ＴＦＴ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
【００６７】
図４（Ａ）において１１は絶縁表面を有する基板、１２は画素マトリクス回路、１３はソースドライバー回路、１４はゲイトドライバー回路、１５は対向基板、１６はＦＰＣ（フレキシブルプリントサーキット）、１７は信号処理回路である。信号処理回路１７としては、Ｄ／Ａコンバータ、γ補正回路、信号分割回路などの従来ＩＣで代用していた様な処理を行う回路を形成することができる。勿論、ガラス基板上にＩＣチップを設けて、ＩＣチップ上で信号処理を行うことも可能である。
【００６８】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示装置に本願発明を適用することも可能であることは言うまでもない。
【００６９】
ここで図４（Ａ）のドライバー回路１３、１４を構成する回路の一例を図４（Ｂ）に示す。なお、ＴＦＴ部分については既に実施例２で説明しているので、ここでは必要箇所のみの説明を行うこととする。
【００７０】
図４（Ｂ）において、４０１、４０２はＮチャネル型ＴＦＴ、４０３はＰチャネル型ＴＦＴであり、４０１と４０３のＴＦＴでＣＭＯＳ回路を構成している。４０４は窒化シリコン膜／酸化シリコン膜／樹脂膜の積層膜でなる絶縁層、その上にはチタン配線４０５が設けられ、前述のＣＭＯＳ回路とＴＦＴ４０２とが電気的に接続されている。チタン配線はさらに樹脂膜でなる絶縁層４０６で覆われている。二つの絶縁層４０４、４０６は平坦化膜としての機能も有している。
【００７１】
また、図４（Ａ）の画素マトリクス回路１２を構成する回路の一部を図４（Ｃ）に示す。図４（Ｃ）において、４０７はダブルゲート構造のＮチャネル型ＴＦＴでなる画素ＴＦＴであり、画素領域内に大きく広がる様にしてドレイン配線４０８が形成されている。
【００７２】
その上には絶縁層４０４が設けられ、その上にチタン配線４０５が設けられている。この時、絶縁層４０４の一部には凹部が落とし込み部が形成され、最下層の窒化シリコン及び酸化シリコンのみが残される。これによりドレイン配線４０８とチタン配線４０５との間で補助容量が形成される。
【００７３】
また、画素マトリクス回路内に設けられたチタン配線４０５はソース・ドレイン配線と後の画素電極との間において電界遮蔽効果をもたらす。さらに、複数設けられた画素電極間の隙間ではブラックマスクとしても機能する。
【００７４】
そして、チタン配線４０５を覆って絶縁層４０６が設けられ、その上に反射性導電膜でなる画素電極４０９が形成される。勿論、画素電極４０９の表面に反射率を上げるための工夫をなしても構わない。
【００７５】
また、実際には画素電極４０９の上に配向膜や液晶層が設けられるが、ここでの説明は省略する。
【００７６】
本願発明を用いて以上の様な構成でなる反射型液晶表示装置を作製することができる。勿論、公知の技術と組み合わせれば容易に透過型液晶表示装置を作製することもできる。さらに、公知の技術と組み合わせればアクティブマトリクス型のＥＬ表示装置も容易に作製することができる。
【００７７】
（実施例６）
本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【００７８】
図５に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア２１、ＲＡＭ２２、クロックコントローラ２３、キャッシュメモリー２４、キャッシュコントローラ２５、シリアルインターフェース２６、Ｉ／Ｏポート２７等から構成される。
【００７９】
勿論、図５に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。
【００８０】
しかし、どの様な機能を有するマイクロプロセッサであっても中枢として機能するのはＩＣ（Integrated Circuit）２８である。ＩＣ２８は半導体チップ２９上に形成された集積化回路をセラミック等で保護した機能回路である。
【００８１】
そして、その半導体チップ２９上に形成された集積化回路を構成するのが本願発明の構造を有するＮチャネル型ＴＦＴ３０、Ｐチャネル型ＴＦＴ３１である。なお、基本的な回路はＣＭＯＳ回路を最小単位として構成することで消費電力を抑えることができる。
【００８２】
また、本実施例に示したマイクロプロセッサは様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。
【００８３】
（実施例７）
本願発明の電気光学装置は、様々な電子機器のディスプレイとして利用される。その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話等）など
【００８４】
図６（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明を音声出力部２００２、音声入力部２００３、表示装置２００４やその他の信号制御回路に適用することができる。
【００８５】
図６（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制
【００８６】
図６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。
【００８７】
図６（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、バンド部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。
【００８８】
図６（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３やその他の信号制御回路に適用することができる。
【００８９】
図６（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０３やその他の信号制御回路に適用することができる。
【００９０】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【００９１】
【発明の効果】
本願発明を実施することで、従来のＥＬＴＲＡＮ法ではなしえなかった５〜３０nm（代表的には５〜１０nm）という極めて薄い単結晶シリコン薄膜を有するＳＯＩ基板を実現することが可能となる。
【００９２】
そして、そのＳＯＩ基板を用いて高性能でオフ電流値の小さい薄膜トランジスタを作製することが可能となり、複数のＴＦＴで回路が組まれる全ての半導体装置の性能を向上させることが可能となる。
【図面の簡単な説明】
【図１】ＳＯＩ基板の作製工程を示す図。
【図２】ＳＯＩ基板の作製工程を示す図。
【図３】ＴＦＴの作製工程を示す図。
【図４】半導体装置（電気光学装置）の構成を示す図。
【図５】半導体装置（半導体回路）の構成を示す図。
【図６】半導体装置（電子機器）の構成を示す図。
【図７】ＳＯＩ基板の作製工程を示す図。
【図８】ＳＯＩ基板の作製工程を示す図。

Claims

第１基板である単結晶シリコン基板上に多孔質シリコン層を形成し、
前記多孔質シリコン層にプラズマ酸化をおこなって酸化シリコン層を形成し、
前記酸化シリコン層の一部をエッチングしてマスク及び開口部を形成し、
水素を含む窒素雰囲気で加熱処理を施すことにより前記開口部における前記多孔質シリコン層の表面近傍に単結晶シリコン層を形成し、
前記マスクを除去し、
前記単結晶シリコン層の表面近傍にプラズマ酸化をおこなって第１酸化シリコン層を形成し、
第２基板の主表面に第２酸化シリコン層を形成し、
前記第１酸化シリコン層と前記第２酸化シリコン層とを接着させて前記第１基板と前記第２基板とを貼り合わせ、
前記第１基板を裏面側から研削して前記多孔質シリコン層を露呈させ、
露呈した前記多孔質シリコン層を除去して前記単結晶シリコン層を露呈させ、
水素雰囲気中で熱処理を行って露呈した前記単結晶シリコン層を平坦化させて、厚さが５〜３０ｎｍの単結晶シリコン膜を形成することを特徴とするＳＯＩ基板の作製方法。
第１基板である単結晶シリコン基板上に多孔質シリコン層を形成し、
前記多孔質シリコン層にプラズマ酸化をおこなって酸化シリコン層を形成し、
前記酸化シリコン層の一部をエッチングしてマスク及び開口部を形成し、
水素を含む窒素雰囲気で加熱処理を施すことにより前記開口部における前記多孔質シリコン層の表面近傍に単結晶シリコン層を形成し、
前記マスクを除去し、
前記単結晶シリコン層の表面近傍にプラズマ酸化をおこなって第１酸化シリコン層を形成し、
第２基板の主表面に第２酸化シリコン層を形成し、
前記第１酸化シリコン層と前記第２酸化シリコン層とを接着させて前記第１基板と前記第２基板とを貼り合わせ、
前記第１基板を裏面側から研削して前記多孔質シリコン層を露呈させ、
露呈した前記多孔質シリコン層を除去して前記単結晶シリコン層を露呈させ、
水素雰囲気中で熱処理を行って露呈した前記単結晶シリコン層を平坦化させて、厚さが５〜３０ｎｍの単結晶シリコン膜を形成し、
前記単結晶シリコン膜を島状シリコン層として利用し、複数の薄膜トランジスタを形成することを特徴とする半導体装置の作製方法。