KR101265915B1 - 데이터 수신 회로와 이를 이용한 시험장치 및 스트로브 신호의 타이밍 조절 회로와 그 방법 - Google Patents

Abstract

가변 지연 회로(42)는, 스트로브 신호(S5)에 조절 가능한 지연을 부여한다. 입력 래치 회로(14)는, 가변 지연 회로(42)에 의하여 지연된 스트로브 신호(S6)에 의하여, 내부 시리얼 데이터(S2)에 포함되는 각 비트 데이터를 래치한다. 지연 설정부(40)는, 가변 지연 회로(42)에 의하여 스트로브 신호(S5)에 부여하는 지연량(τ1)을 조절한다. 지연 설정부(40)는, 시리얼 데이터로서 기지(旣知)의 캘리브레이션 패턴을 입력하는 캘리브레이션 동작 시에, 입력 래치 회로(14)의 출력 래치 데이터(S3)를 통계적으로 취득하여, 1과 0의 출현 확률이 소정 비율이 되도록, 지연량(τ1)을 조절한다.

데이터 수신 회로

Description

데이터 수신 회로와 이를 이용한 시험장치 및 스트로브 신호의 타이밍 조절 회로와 그 방법{DATA RECEIVING CIRCUIT, TESTER USING SAME, AND TIMING ADJUSTING CIRCUIT FOR STROBE SIGNAL AND METHOD}

본 발명은 비트 스트림으로서 입력되는 데이터에 포함되는 비트 데이터를 스트로브 신호를 이용하여 수신하는 데이터 수신 기술에 관한 것이고, 특히 스트로브 신호의 타이밍 조절 기술에 관한 것이다.

적은 데이터 전송 선로를 통하여 반도체 집적 회로 사이에서 데이터를 송수신하기 위하여, 시리얼 데이터 전송이 이용된다. 시리얼 데이터 수신은 시리얼 데이터에 포함되는 비트 데이터와 동기된 스트로브 신호에 의하여, 각 비트 데이터를 래치하는 것에 의하여 실행된다.

시리얼 데이터를 출력하는 반도체 회로를 피 시험 디바이스(Device Under Test: DUT)로 하여 시험하는 반도체 시험장치(단순히 "시험장치"라고도 한다)에 대하여 살펴본다. 이 경우, DUT와 시험장치의 배선 길이 차이나 기생 용량의 영향에 의하여, 시리얼 데이터나 클럭에, 예상치 못한 지연이 발생한다. 이러한 상황에 있어서, 시리얼 데이터를 정확하게 수신하기 위해서는, 스트로브 신호의 에지 타이밍을, 래치 회로의 셋업 타임과 홀드 타임의 조건을 충족하도록 조절할 필요가 있다. 특허문헌 1, 2에는 관련 기술이 개시된다.

[특허문헌 1]: 일본특허공개 평2-62983호 공보

[특허문헌 2]: 일본특허공개 2007-17257호 공보

[발명이 해결하고자 하는 과제]

시험장치에 복수 채널의 시리얼 데이터가 입력되는 경우, 각 채널에 입력되는 시리얼 데이터에는 균일하지 않은 타이밍 차이(이하, "스큐"라고 한다)가 발생한다. 이 경우, 각 채널마다의 비트 데이터 래치에 동일 타이밍의 스트로브 신호를 이용하면, 어떤 채널에서는 셋업 타임, 홀드 타임의 조건이 충족되지만, 다른 채널에서는 타이밍 위반이 발생하는 우려가 있다.

시리얼 데이터 전송 비트 레이트가 높을 경우, 셋업 타임, 홀드 타임의 조건이 엄격해지기 때문에, 모든 채널을 정확하게 수신하기 위해서는 모든 채널에 대하여 독립으로 스트로브 신호 타이밍을 캘리브레이션 할 필요가 있다. 여기서, 한 채널의 조절에 필요한 캘리브레이션 시간이 길면, 시험 시간이 길어져 버려 생산성이 저하한다. 또한, 단일 채널의 시리얼 데이터를 수신할 경우이어도, 캘리브레이션에 필요로 하는 시간은 짧은 것이 좋다. 당해 과제는 시리얼 데이터에 한하지 않고, 비트 스트림 전송되는 각종 데이터에 공통되는 문제이다.

본 발명은 이러한 상황을 극복하기 위한 것으로서, 그 포괄적인 목적은 스트로브 신호의 캘리브레이션에 필요로 하는 시간을 단축하는 것에 있다.

[과제 해결 수단]

본 발명의 제 1의 태양은 스트로브 신호를 이용하여 데이터를 수신하는 데이터 수신 회로에 관한 것이다. 이 데이터 수신 회로는 스트로브 신호에 조절 가능한 지연을 부여하는 가변 지연 회로와, 가변 지연 회로에 의하여 지연되는 스트로브 신호에 의해 데이터에 포함되는 각 비트 데이터를 래치하는 래치 회로와, 가변 지연 회로에 의하여 스트로브 신호에 부여하는 지연량을 조절하는 지연 제어부이고, 데이터로서 기지(旣知)의 캘리브레이션 패턴을 입력하는 캘리브레이션 동작 시에, 래치 회로의 출력 래치 데이터를 통계적으로 취득하여, 1과 0 중 어느 하나의 출현 확률이 소정 값에 근접하도록, 지연량을 조절하는 지연 제어부를 구비한다.

일종의 캘리브레이션 패턴 데이터를 일종의 타이밍의 스트로브 신호로 래치하면, 스트로브 신호와 데이터의 위상차에 의하여, 래치된 데이터의 1과 0의 출현 빈도(즉, 출현 확률)가 변화한다. 제 1의 태양의 데이터 수신 회로에 의하면, 1과 0의 출현 확률이 소정 값에 근접하도록 지연량을 조절하는 것에 의하여, 스트로브 신호의 타이밍을 최적화할 수 있다. 더욱이, 제 1의 태양에서는, 래치한 데이터를 기대치와 비교하는 등의 처리가 불필요하게 되기 때문에, 짧은 시간으로 캘리브레이션을 실행할 수 있다.

지연 제어부는 지연량을 소정 폭으로 차례로 시프트하여, 1과 0 중 어느 하나의 출현 확률이 소정 범위에 포함되었을 때의 지연량을 유지하고, 이 지연량에 상응한 지연을 가변 지연 회로에 설정하여도 좋다.

가변 지연 회로는 데이터에 포함되는 각 비트 데이터의 포지티브 에지(Positive Edge) 또는 네거티브 에지(Negative Edge) 중의 어느 하나의 천이 기간 동안의 타이밍으로, 지연된 스트로브 신호에 의하여 데이터를 래치시켜, 1과 0 중 어느 하나의 출현 확률이 50%를 중심으로 한 소정의 범위에 포함되도록, 지연량을 조절하여도 좋다.

제 1의 태양에 의하면, 스트로브 신호의 에지가, 데이터의 포지티브 에지(또는, 네거티브 에지)의 중앙부근이 될 때, 1과 0의 출현 확률이 50% 부근이 되고, 시간적으로 전후로 시프트하면, 출현 확률이 50%로부터 멀어진다. 따라서, 50%가 되도록 지연량을 조절하면, 데이터에 포함되는 비트 데이터 에지 타이밍을 검출할 수 있고, 이 타이밍에 상응하여, 스트로브 신호의 타이밍을 결정할 수 있다.

캘리브레이션 패턴은 1과 0을 교대로 반복하는 패턴이고, 스트로브 신호의 주파수는 데이터의 비트 레이트의 우수분의 1로 설정되어도 좋다.

이 경우, 포지티브 에지 또는 네거티브 에지만을 선택적으로 추출하고, 스트로브 신호에 의하여 래치할 수 있다.

지연 제어부는 래치 회로의 출력 래치 데이터에 상응하여 카운트업 또는 카운트다운 하는 카운터를 포함하고, 카운터의 카운트 값에 의하여, 1과 0의 출현 확률을 취득하여도 좋다.

카운터에는 동작 클럭으로서 의사 랜덤 펄스열이 입력되어도 좋다. 카운터는 의사 랜덤 펄스열의 에지 타이밍에 있어서 출력 래치 데이터에 상응하여, 카운트 동작을 실행하여도 좋다.

이 경우, 카운터의 동작 클럭과, 출력 래치 데이터의 주파수 관계가 시간적으로 변동하게 되기 때문에, 에일리어싱(Aliasing)이나 데드 밴드(Dead-Band)의 발생을 억제할 수 있다.

지연 제어부는 커패시터와, 래치 회로의 출력 래치 데이터에 상응하여, 커패시터를 충전 또는 방전하는 충/방전 회로를 포함하고, 커패시터에 나타나는 전압에 근거하여, 1과 0의 출현 확률을 취득하여도 좋다.

가변 지연 회로는, 데이터를 수신할 때, 지연 제어부에 의하여 얻어진 지연량에, 데이터의 유닛 인터벌에 따라 설정되는 오프셋 지연량을 합성한 지연을 스트로브 신호에 부가하여도 좋다.

본 발명의 제 2의 태양은 시험 디바이스로부터 출력되는 복수 데이터를 시험하는 시험장치에 관한 것이다. 이 시험장치는 복수의 데이터마다 마련되는 복수의 상술의 어느 한 데이터 수신 회로를 구비한다. 복수의 데이터 수신 회로는, 독립적으로 스트로브 신호에 부가하는 지연량을 조절한다.

제 2의 태양에 의하면, 각 채널마다 독립적으로 스트로브 신호의 타이밍을 캘리브레이션 할 수 있고, 또한, 캘리브레이션에 필요로 하는 시간도 단축할 수 있다.

본 발명의 제 3의 태양은 비트 스트림 전송되는 데이터를 래치하는 스트로브 신호의 타이밍 조절 회로에 관한 것이다. 이 조절 회로는 스트로브 신호에 조절 가능한 지연을 부여하는 가변 지연 회로와, 데이터로서 기지(旣知)의 캘리브레이션 패턴을 입력하는 캘리브레이션 동작 시에, 가변 지연 회로에 의하여 지연된 스트로브 신호에 의하여 래치된 래치 회로의 출력 래치 데이터를 계속적으로 감시하고, 1 또는 0의 값에 상응하여, 레벨이 증감하는 검출 값을 생성하는 검출 값 생성부와, 검출 값이 소정 값에 근접하도록, 가변 지연 회로에 의하여 스트로브 신호에 부여하는 지연량을 조절하는 지연 제어부를 구비한다.

본 발명의 제 4의 태양은 비트 스트림 전송되는 데이터를 래치하는 스트로브 신호의 타이밍 조절 방법에 관한 것이다. 이 방법은 스트로브 신호에 조절 가능한 지연을 부여하는 스텝과, 지연된 스트로브 신호에 의하여, 데이터에 포함되는 각 비트 데이터를 래치하는 스텝과, 스트로브 신호에 부여하는 지연량을 조절하는 스텝이고, 데이터로서 기지(旣知)의 캘리브레이션 패턴을 입력하는 캘리브레이션 동작 시에, 래치된 출력 래치 데이터의 1과 0의 출현 확률을 통계 처리하여, 1과 0의 출현 확률이 소정 값에 근접하도록 지연량을 조절하는 스텝을 구비한다.

또, 이상의 구성 요소의 임의의 조합, 본 발명의 표현을, 방법, 장치 등의 사이에서 변환한 것도 또한, 본 발명의 태양으로서 유효하다.

[발명의 효과]

본 발명에 의하면 스트로브 신호의 캘리브레이션에 필요로 하는 시간을 단축할 수 있다.

도 1은 본 발명의 실시형태에 따른 데이터 수신 회로를 구비한 시험장치의 구성을 나타내는 블록도.

도 2는 내부 시리얼 데이터와 스트로브 신호의 타이밍 관계를 나타내는 타임 차트.

도 3의 (a)~(c)는, 내부 시리얼 데이터가 가지는 지터와, 1과 0의 출현 확 률(1의 비율)을 나타내는 도면.

도 4는 도 1의 데이터 수신 회로의 동작을 나타내는 플로차트.

도 5는 변형예에 따른 데이터 수신 회로의 구성의 일부를 나타내는 블록도.

도 6은 CDR 회로를 구비하는 시험장치의 구성을 나타내는 블록도.

도 7은 도 1의 데이터 수신 회로의 변형예를 나타내는 블록도.

[부호의 설명]

10 데이터 수신 회로

12, 82, 84 컴퍼레이터(comparator)

14 입력 래치 회로

20 타이밍 조절 회로

22 지연 제어부

30 타이밍 판정부

32 제 1 카운터

34, 80 변화점 판정부

36 제 1 분주기

38 PN 패턴 발생기

40 지연 설정부

42 가변 지연 회로

44 오프셋 지연 설정부

46 제 3 분주기

50 타이머 회로

52 제 2 카운터

54 제 2 분주기

60 기준신호 생성부

62 판정부

70 전압 변환부

72 버퍼

C1 커패시터

86 논리 판정부

100 시험장치

102 입력 단자

110 DUT

112 전송로

S1 시리얼 데이터

S2 내부 시리얼 데이터

S3 출력 래치 데이터

S4 기준신호

S5, S6 스트로브 신호

이하, 본 발명을 바람직한 실시형태를 바탕으로 도면을 참조하면서 설명한 다. 각 도면에 나타내는 동일 또는 동등한 구성 요소, 부재, 처리에는, 동일한 부호를 부여하고, 중복되는 설명은 적절히 생략한다. 또한, 실시형태는 발명을 한정하는 것이 아닌 예시이고, 실시형태에 기술되는 모든 특징이나 그 조합은 반드시 발명의 본질적인 것으로 한정되지는 않는다.

도 1은 본 발명의 실시형태에 따른 데이터 수신 회로(10)를 구비한 시험장치(100)의 구성을 나타내는 블록도이다. 시험장치(100)는 전송로(112a~112c)를 통하여 접속된 DUT(110)로부터 출력되는 복수의 시리얼 데이터(S1a~S1c)를 받아, 각각의 기대치 데이터(S13)와 비교하는 것에 의하여 DUT(110)를 검사한다. 또, 입력되는 시리얼 데이터(S1)의 개수(n)는 임의이고, 도시된 n=3의 경우에 한정되는 것이 아니다.

우선, 시험장치(100)의 전체구성을 개략적으로 설명한다. 시험장치(100)의 입력 단자(102a~102c)(단순히 "입력 단자(102)"로 총칭한다)에는 시리얼 데이터(S1a~S1c)(단순히 "시리얼 데이터(S1)"로 총칭한다)가 입력된다. 시험장치(100)는 입력 단자(102)마다 즉, 시리얼 데이터(S1)마다 마련된 복수의 데이터 수신 회로(10a~10c)(단순히 "데이터 수신 회로(10)"로 총칭한다)를 구비한다.

데이터 수신 회로(10)는 시리얼 데이터(S1)의 비트 레이트와 동일 주파수를 가지는 스트로브 신호(S6)의 포지티브 에지 또는 네거티브 에지를 이용하여, 시리얼 데이터(S1)에 포함되는 비트 데이터를 래치한다.

데이터 수신 회로(10)는 컴퍼레이터(12), 입력 래치 회로(14), 타이밍 조절 회로(20)를 포함한다.

컴퍼레이터(12)는 시리얼 데이터(S1)의 전압을 소정의 슬라이스 레벨과 비교하여, 하이 레벨(1) 또는 로우 레벨(0)을 취하는 데이터(이하, "내부 시리얼 데이터(S2)"라고 한다)를 생성한다. 입력 래치 회로(14)는, 예를 들면, 플립플롭이나 래치 회로로 구성된다. 입력 래치 회로(14)는 후술되는 타이밍 조절 회로(20)에 의하여 타이밍이 조절된 스트로브 신호(S6)를 이용하여, 내부 시리얼 데이터(S2)를 래치하고, 시험장치(100)의 내부 클럭과 동기시킨다.

판정부(62)는 입력 래치 회로(14)에 의하여 래치된 출력 래치 데이터(S3)와, 기대치 데이터(S13)를 비교하여, 에러 레이트 등을 측정하거나, 또는 DUT(110)의 양호 여부의 판정을 진행한다. 도 1에서는, 판정부(62)를 XOR(Exclusive-OR)게이트로서 나타내지만, 비트 비교가 가능한 기타 회로 소자로 구성할 수 있다.

이상이 시험장치(100) 전체의 개략적인 구성이다. 시험장치(100)는 하기와 같이 사용된다. 우선, DUT(110)는 소켓 등에 마운트되어 시험장치(100)와 접속된다. DUT(110)로부터 시리얼 형식의 캘리브레이션 패턴(트레이닝 시퀀스 패턴)을 생성시킨다. 이 캘리브레이션 패턴은 기대치 데이터(S13)와 일치해야 하는 데이터이다. 시험장치(100)의 데이터 수신 회로(10)는 DUT(110)로부터 출력되는 시리얼 데이터를 받아, 스트로브 신호(S6)에 의하여 래치하고, 각 비트 데이터를 기대치 데이터와 비교하여, DUT(110)의 양호 여부의 판정을 진행한다.

이 시험장치(100)에 있어서, 비트 데이터를 정확하게 래치하기 위해서는, 스트로브 신호(S6)의 타이밍이 입력 래치 회로(14)에 규정되는 셋업 타임, 홀드 타임의 요구를 충족할 필요가 있다. 그런데, DUT(110)로부터 출력되는 시리얼 데이 터(S1)는 지터를 가지고 있고, 또는 전송로(112)에 의하여 예상치 못한 지연을 받아 전송된다. 따라서, 시리얼 데이터(S1)를 정확하게 수신하기 위해서는, 시리얼 데이터(S1)에 상응하여 스트로브 신호(S6)의 타이밍을 최적화할 필요가 있다. 여기서, 데이터 수신 회로(10)는 시리얼 데이터(S1)의 수신에 앞서 스트로브 신호(S6)의 타이밍을 조절하는 캘리브레이션 동작을 실행한다.

이하, 이 캘리브레이션을 실행하는 데이터 수신 회로(10)의 타이밍 조절 회로(20)의 구성에 대하여 상세하게 설명한다.

타이밍 조절 회로(20)는 지연 제어부(22), 가변 지연 회로(42), 제 3 분주기(46)를 구비한다.

기준신호 생성부(60)는 기준신호(S4)를 생성한다. 제 3 분주기(46)는 기준신호(S4)를 받아, 이를 임의의 분주비로 분주하여, 스트로브 신호(S5)를 생성한다. 스트로브 신호(S5)의 주파수는, 통상의 동작 시에 있어서, 시리얼 데이터(S1)의 비트 레이트와 동일하게 설정된다. 또한, 캘리브레이션 동작 중의 스트로브 신호(S5)의 주파수는 시리얼 데이터(S1)의 비트 레이트의 1/m(m은 정수)으로 설정된다. 스트로브 신호(S5)의 주파수에 대해서는 후술한다.

가변 지연 회로(42)는 스트로브 신호(S5)에 조절 가능한 지연을 부여한다. 예를 들면, 가변 지연 회로(42)는 다단 접속된 복수의 단위지연 소자, 예를 들면, 복수의 인버터와, 각 지연 소자를 바이패스하는 스위치를 포함하는 버퍼 체인 회로로 구성하여도 좋다. 이 경우, 바이패스 스위치의 온/오프에 따라 스트로브 신호(S5)가 경유하는 인버터의 개수가 제어되어, 지연량이 조절된다. 가변 지연 회 로(42)의 지연 조절 폭의 단위를 Δt로 한다.

가변 지연 회로(42)에 의하여 지연된 스트로브 신호(S5)는 입력 래치 회로(14)의 클럭 단자에 출력된다. 입력 래치 회로(14)는 지연된 스트로브 신호(S6)를 이용하여, 내부 시리얼 데이터(S2)에 포함되는 각 비트 데이터를 래치한다.

지연 제어부(22)는 가변 지연 회로(42)에 의하여 스트로브 신호(S5)에 부여하는 지연량을 조절한다. 본 실시형태에 따른 타이밍 조절 회로(20)에 의한 캘리브레이션 처리를 개략적으로 설명한다.

스트로브 신호(S5)의 캘리브레이션을 실행할 때, DUT(110)에 소정의 캘리브레이션 패턴을 출력시킨다. 이 캘리브레이션 패턴은 시험장치(100) 측에 있어서 기지(旣知)이다. 지연 제어부(22)는, 캘리브레이션 시에, 입력 래치 회로(14)의 출력 래치 데이터(S3)를 통계적으로 취득한다. 그리고, 출력 래치 데이터(S3)의 1과 0의 출현 확률이 소정 비율이 되도록, 가변 지연 회로(42)에 의하여 부여하는 지연량(τ1)을 조절한다.

가변 지연 회로(42)는 내부 시리얼 데이터(S2)에 포함되는 각 비트 데이터의 포지티브 에지 타이밍으로 시리얼 데이터를 래치시켜, 1과 0의 출현 확률이, 예를 들면, 50%를 중심으로 한 소정의 목표범위에 포함되도록, 지연량(τ1)을 조절한다. 더욱 구체적으로는, 목표범위는 45%~55%이어도 좋다.

도 2는 내부 시리얼 데이터(S2)와 스트로브 신호(S5)의 타이밍 관계를 나타내는 타임 차트이다. 도 2는 위에서부터 순서대로 내부 시리얼 데이터(S2), 캘리브레이션 중의 스트로브 신호(S6a), 캘리브레이션 후의 스트로브 신호(S6b)를 나타낸 다.

스트로브 신호(S5)의 타이밍에 대한 스트로브 신호(S6a)의 타이밍은 지연량(τ1)에 상응하여 변화한다. 예를 들면, 내부 시리얼 데이터(S2)를 타이밍(t1)의 스트로브 신호(S6a)로 래치하면, 0(로우 레벨)으로 판정되는 확률이 높아지기 때문에, 1과 0의 출현 확률을 통계적으로 취득하면, 0의 출현 확률이 높아진다. 반대로, 타이밍(t3)의 스트로브 신호(S6a)로 래치하였을 경우, 1(하이 레벨)로 판정되는 확률이 높아지기 때문에, 1의 출현 확률이 높아진다. 타이밍(t2)의 스트로브 신호(S6a)로 래치하였을 경우, 1로 판정되는 확률과 0으로 판정되는 확률은 각각 50%가 되기 때문에, 1과 0의 출현 확률은 50%에 근접한다.

본 실시형태에 따른 타이밍 조절 회로(20)는 1과 0의 출현 확률이 50%에 근접하도록, 스트로브 신호(S5)에 부여하는 지연량(τ1)을 조절한다. 조절 후의 스트로브 신호(S6a)의 타이밍은, 내부 시리얼 데이터(S2)의 포지티브 에지의 거의 중앙이 된다.

그 후, 캘리브레이션이 완료되어 통상의 시험 시에 내부 시리얼 데이터(S2)를 래치할 경우, 셋업 타임(Ts)과 홀드 타임(Th)의 요구를 충족하기 위하여, 스트로브 신호(S6b)의 타이밍을 시각(t4)과 시각(t5) 사이에 설정할 필요가 있다. 여기서, 상술한 캘리브레이션 처리에 의하여 결정한 내부 시리얼 데이터(S2)의 에지 타이밍(t2)에 대하여 오프셋 지연량(τ2)을 부가하는 것에 의하여, 스트로브 신호(S6b)의 타이밍을 설정할 수 있다.

도 3의 (a)~(c)는, 내부 시리얼 데이터(S2)가 가지는 지터와, 1과 0의 출현 확률(1의 비율)을 나타내는 도면이다. 도 3의 (a)~(c)는 각각 상이한 지터 히스토그램을 나타내고 있다. 1의 출현 확률이 50%가 되는 타이밍은 히스토그램의 적분을 등분하는 위치가 된다. 도 3(a)와 같이, 가우시안 분포의 경우나, 도 3(b)와 같이 정현파 지터의 경우, 피크-피크의 센터 값의 타이밍이, 1(또는 0)의 출현 확률에 50%를 부여한다. 또한, 도 3(c)와 같이, 지터 히스토그램의 중심이, 피크-피크의 중심에서 괴리하고 있는 경우, 1의 출현 확률이 50%을 부여하는 타이밍은 시프트한다.

내부 시리얼 데이터(S2)가 가지는 지터의 성질에 상응하여, 캘리브레이션 시에 사용되는 1과 0의 출현 확률의 목표 값을 설정하는 것에 의하여, 더욱 바람직한 조절이 가능해진다.

이상의 캘리브레이션 처리에 의하면, 캘리브레이션 패턴을 래치한 결과 얻어지는 데이터의 1과 0의 출현 확률을 통계 처리하면 충분하고, 캘리브레이션 패턴과 기대치의 비교 처리를 할 필요가 없기 때문에, 캘리브레이션 처리를 간략화할 수 있고, 고속화할 수 있다.

또, 포지티브 에지 대신에, 네거티브 에지로 동일한 처리를 행하여도 좋다.

이상의 설명으로부터, 당업자에게 있어서, 그 사상을 실현하기 위한 회로 구성으로서 다양한 구성이 가능한 것은 물론, 이러한 구성예 또한, 본 발명의 범위에 포함되는 것은 명백하다. 이하, 도 1을 참조하여, 구성의 구체적인 예에 대하여 설명한다.

이하, 캘리브레이션 패턴이 1과 0을 교대로 반복하는 경우에 대하여 설명한 다. 이 경우, 포지티브 에지와 네거티브 에지가 교대로 출현하게 된다. 따라서, 하나 걸러, 캘리브레이션 중에, 모든 출력 래치 데이터(S3)를 통계 처리하면, 1과 0의 출현 확률은 지연량(τ1)에 상관없이 50%가 되어버린다. 여기서, 포지티브 에지 또는 네거티브 에지만에 대하여 캘리브레이션을 실행한다.

이를 위하여, 캘리브레이션 동작 중의 스트로브 신호(S5)의 주파수는 시리얼 데이터(S1)의 비트 레이트의 1/m(m은 우수, 예를 들면, 2이다)로 설정된다. 그 결과, 스트로브 신호(S6)의 에지를 내부 시리얼 데이터(S2)의 포지티브 에지 또는 네거티브 에지의 타이밍만으로 발생시킬 수 있다.

지연 제어부(22)는 타이밍 판정부(30), 지연 설정부(40), 오프셋 지연 설정부(44), 타이머 회로(50)를 포함한다.

타이밍 판정부(30)는 출력 래치 데이터(S3)를 통계적으로 취득하고, 1과 0의 출현 확률을 판정하여, 내부 시리얼 데이터(S2)의 포지티브 에지의 타이밍, 즉 변화점을 검출한다. 이 기능을 실현하기 위하여, 도 1의 타이밍 판정부(30)는 제 1 카운터(32), 변화점 판정부(34), 제 1 분주기(36)를 포함한다.

제 1 분주기(36)는 시스템 클럭(CKsys)을 소정 분주비로 분주하여, 클럭(CK1)을 생성한다. 제 1 카운터(32)는 출력 래치 데이터(S3)의 값에 상응하여, 카운트업 또는 카운트다운 하는 업/다운 카운터이다. 제 1 카운터(32)에는 동작 클럭으로서 클럭(CK1)이 입력된다. 제 1 카운터(32)는 클럭(CK1)의 포지티브 에지마다, 출력 래치 데이터(S3)가 1이면 카운트업, 출력 래치 데이터(S3)가 0이면 카운트 다운한다. 한편, 제 1 카운터(32)의 동작 클럭(CK1)은 기준신호(S4)를 기원으로 하는 출력 래치 데이터(S3)의 주파수와 상관없이 설정하여도 좋다.

시리얼 데이터(S1)로서 캘리브레이션 패턴을 입력하고, 제 1 카운터(32)에 의한 카운트 동작을 어느 정도의 긴 시간(이하, "데이터 취득 시간"이라 한다)에 걸쳐 실행하면, 제 1 카운터(32)에 의한 카운트 값은, 1과 0의 출현 확률을 나타내는 데이터가 된다. 예를 들면, 통계에 앞서, 제 1 카운터(32)의 카운트 값을 반값으로 설정한다. 예를 들면, 10 비트 카운터이면, [1000000000]=512로 설정한다. 그 후, 카운트 동작을 개시하면, 1과 0의 출현 확률에 상응하여 카운트 값이 천이한다. 1과 0의 출현 확률이 50%이면, 512에 근접한 값을 유지하고, 1의 확률이 높으면 카운트 값은 상승하고, 0의 확률이 높으면 카운트 값은 저하한다.

변화점 판정부(34)는 제 1 카운터(32)의 카운트 값(S7)에 상응하여, 1과 0의 출현 확률이 50%를 중심으로 하는 소정 범위에 포함되는지 여부를 판정한다. 이 때문에, 변화점 판정부(34)는 카운트 값(S7)을 임계값과 비교하여도 좋다.

또는, 변화점 판정부(34)는 제 1 카운터(32)의 캐리 또는 브로우(borrow)의 발생을 감시하여도 좋다. 예를 들면, 1의 빈도가 높으면, 캐리가 발생하고, 0의 빈도가 높으면 브로우가 발생한다. 충분히 긴 시간, 카운트 처리를 행한 결과, 캐리 또는 브로우가 발생하지 않았으면, 1과 0의 출현 확률이 50% 부근이라고 판정할 수 있다. 이 경우, 변화점 판정부(34)는 제 1 카운터(32)의 카운트 값(S7)의 전체 비트 논리합을 생성하는 OR 게이트로 구성할 수 있다.

변화점 판정부(34)는, 통계 처리 결과, 1과 0의 출현 확률이 소정의 목표범위에 포함되는지 여부를 나타내는 플래그(S8)를 생성한다. 예를 들면, 1과 0의 출 현 확률이 목표범위에 포함될 경우, 플래그(S8)를 1로 설정하고, 캘리브레이션을 완료한다. 지연 제어부(22)는 플래그(S8)가 0인 동안, 소정의 데이터 취득 시간의 경과마다, 스트로브 신호(S5)에 부여하는 지연량(τ1)을 변화시켜 나간다.

다른 관점에서 보면, 제 1 카운터(32)는, 입력 래치 회로(14)의 출력 래치 데이터(S3)를 계속적으로 감시하고, 1 또는 0의 값에 상응하여, 레벨이 증감하는 검출 값, 즉 카운트 값(S7)을 생성하는 검출 값 생성부로서 파악할 수 있다. 또한, 변화점 판정부(34) 및 지연 설정부(40)는 검출 값인 카운트 값(S7)이 소정 값에 근접하도록, 가변 지연 회로(42)에 의하여 스트로브 신호(S5)에 부여하는 지연량(τ2)을 조절하는 지연 제어부로서 파악할 수 있다.

타이머 회로(50)는 1과 0의 데이터 취득 시간을 설정한다. 타이머 회로(50)는 제 2 카운터(52), 제 2 분주기(54)를 포함한다. 제 2 분주기(54)는 시스템 클럭(CKsys)을 분주하여 클럭(CK2)을 생성한다. 제 2 카운터(52)는 클럭(CK2)을 카운트하는 다운 카운터로 구성할 수 있다. 제 2 카운터(52)의 카운트 값이, 예를 들면, 최대 값으로부터 카운트다운 하여, 브로우가 발생한 시점에서 데이터 취득 시간의 경과가 판정된다. 데이터 취득 시간의 경과는 데이터(S9)에 의하여 지연 설정부(40)에 통지된다.

지연 설정부(40)는, 플래그(S8)가 0일 경우, 데이터(S9)에 의하여 데이터 취득 시간의 경과가 통지될 때마다, 지연량(τ1)을 단위지연(Δt)씩 변화시켜 나간다. 그 결과, 소정의 지연량(τ1)을 부여한 단계에서 플래그(S8)가 1이 되고, 내부 시리얼 데이터(S2)의 변화점이 검출된다.

상술한 바와 같이, 통상의 시험 시에 있어서 설정해야 하는 스트로브 신호(S6b)의 타이밍은 지연량(τ1)에, 오프셋 지연량(τ2)을 부가하여 얻을 수 있다. 오프셋 지연 설정부(44)는 시리얼 데이터의 비트 데이터 유닛 인터벌(주기)에 따라 설정되는 데이터(S10)에 근거하여 오프셋 지연량(τ2)을 설정하고, 지연 설정부(40)에 지시한다. 지연 설정부(40)는 오프셋 지연량(τ2)과, 캘리브레이션한 결과 얻어진 지연량(τ1)을 합성하여, 스트로브 신호(S5)를 지연시킨다.

이상과 같이 구성된 데이터 수신 회로(10)의 동작을 설명한다. 도 4는 도 1의 데이터 수신 회로(10)의 동작을 나타내는 플로차트이다.

시험장치(100)에 DUT(110)이 접속되고, 캘리브레이션이 개시된다. 우선, 시험장치(100)는 캘리브레이션에 필요한 초기화가 실행된다(S100). 이 때, 지연량(τ1)이 초기 값으로 설정되고, 제 1 카운터(32)가 반값으로, 제 2 카운터(52)가 최대 값으로 초기화된다. 이어서, DUT(110)로부터의 시리얼 데이터(S1)로서 캘리브레이션 패턴이 설정된다(S102).

이어서, 제 1 카운터(32), 제 2 카운터(52)에 의한 카운트 동작이 개시된다(S104). 제 2 카운터(52)에 의하여 데이터 취득 시간의 경과가 판정되면(S106), 변화점 판정부(34)에 의한 변화점 판정 처리가 실행된다. 그 결과, 플래그(S8)가 1이면(S108의 Y), 그 때의 가변 지연 회로(42)에 설정된 지연량(τ1)이 유지된다(S110).

통상의 시험 동작을 위하여, 지연량(τ1)과, 소정 오프셋 지연량(τ2)을 합성한 지연을 스트로브 신호(S5)에 부가하여, 캘리브레이션이 완료한다.

만약, 스텝(S108)에 있어서, 플래그(S8)가 0이면(S108의 N), 지연 설정부(40)는 지연량(τ1)을 단위지연(Δt)만 시프트시킨다(S120). 더욱이, 제 1 카운터(32)를 반값으로, 제 2 카운터(52)를 최대 값으로 리셋하고(S122), 스텝(S104)으로 되돌아간다.

데이터 수신 회로(10)는 플래그(S8)가 1이 될 때까지 스텝(S104, S106, S108, S120, S122)의 처리를 반복한다.

이상이 데이터 수신 회로(10)의 동작이다. 본 실시형태에 따른 데이터 수신 회로(10)에 의하면, 상술한 바와 같이, 1과 0을 통계적으로 취득하고, 그 출현 확률에 근거하여 지연량(τ1)을 조절하는 것에 의하여, 스트로브 신호(S6)의 타이밍을 최적화할 수 있다. 이 때, 입력 래치 회로(14)의 출력 래치 데이터(S3)와, 기대치의 비교 처리를 할 필요가 없기 때문에, 소프트웨어적 또는 하드웨어적인 복잡한 처리가 불필요하게 되고, 짧은 시간으로 캘리브레이션이 가능해진다.

또한, 도 1의 구성에 의하면, 데이터 취득 시간 관리나, 출력 래치 데이터(S3)의 통계 처리를 카운터를 이용하여 실행할 수 있기 때문에, 하드웨어만으로 캘리브레이션 기구를 구성할 수 있는 이점도 있다. 더욱이, 도 1의 시험장치(100)는, 시리얼 데이터(S1)의 채널마다 데이터 수신 회로(10)를 구비하기 때문에, 각 채널 사이의 스큐를 자동적으로 최적화할 수 있다.

상기 실시형태는 예시일 뿐이고, 그들의 각 구성 요소나 각 처리 프로세스의 조합에 다양한 변형이 가능한 것은 물론, 이러한 변형예 또한, 본 발명의 범위에 포함되는 것은, 당업자에게 있어서 명백하다. 이하, 이러한 변형예에 대하여 설명 한다.

도 5는 변형예에 따른 데이터 수신 회로(10f)의 구성의 일부를 나타내는 블록도이다. 도 5에 있어서, 도 1과 동일 또는 동등한 구성 요소는 생략한다. 도 1의 데이터 수신 회로(10)에서는 입력 래치 회로(14)의 출력 래치 데이터(S3)의 1과 0의 출현 확률을 디지털 처리에 의하여 판정하였다. 이에 반하여, 도 5의 데이터 수신 회로(10f)는 아날로그 처리에 의하여 판정하는 것이다. 전압 변환부(70)는 1과 0의 출현 확률을 아날로그 전압(Vx)으로 변환한다. 예를 들면, 전압 변환부(70)는 아날로그 필터나, 차지펌프 회로로 구성할 수 있다. 도 5에 있어서, 전압 변환부(70)는 버퍼(72), 커패시터(C1)를 포함한다. 버퍼(72)의 출력은 출력 래치 데이터(S3)에 상응하여 하이 레벨 또는 로우 레벨 중의 어느 하나를 취하고, 커패시터(C1)의 전하를 충전 또는 방전한다. 버퍼(72)의 출력은 커패시터(C1)에 의하여 평활화되어, 출력 래치 데이터(S3)의 1과 0의 출현 확률에 상응한 아날로그 전압(Vx)이 생성된다.

변화점 판정부(80)는 아날로그 전압(Vx)을 임계값 전압(VH, VL)과 비교한다. 즉, 1과 0의 출현 확률이 목표범위에 포함되는지 여부를 판정한다. 변화점 판정부(80)는 컴퍼레이터(82), 컴퍼레이터(84), 논리 판정부(86)를 포함한다. 컴퍼레이터(82)는 아날로그 전압(Vx)을 상측 임계값 전압(VH)과 비교하고, 컴퍼레이터(84)는 아날로그 전압(Vx)을 하측 임계값 전압(VL)과 비교한다. 논리 판정부(86)는 컴퍼레이터(82), 컴퍼레이터(84)의 출력 신호를 감시하여, VL<Vx<VH가 되는 상태를 검출하면, 플래그(S8)를 1로 설정한다.

도 5의 변형예에 의하여도, 출력 래치 데이터(S3)의 1과 0의 출현 확률이 목표범위에 포함되어 있는지 여부를 판정할 수 있다.

실시형태에서는, 내부 시리얼 데이터(S2)의 포지티브 에지만을 검출하기 위하여, 캘리브레이션 중에 스트로브 신호(S5)를 분주하는 경우를 설명하였다. 이 외에, 이하의 처리를 행하여도 좋다.

스트로브 신호(S5)의 주파수를, 시리얼 데이터(S1)의 비트 레이트와 동일하게 설정하고 고정한다. 캘리브레이션 패턴이 1과 0을 반복할 경우, 입력 래치 회로(14)의 출력 래치 데이터는 하나 걸러서 포지티브 에지를 래치한 데이터가 된다. 여기서, 타이밍 판정부(30)는 입력 래치 회로(14)의 출력 래치 데이터를 하나 걸러서 취득하여, 통계 처리에 반영시켜도 좋다. 이 처리는 예를 들면, 제 1 카운터(32)의 동작 클럭(CK1) 주파수를 시리얼 데이터(S1) 비트 레이트의 우수분의 1로 설정하는 것에 의하여 실현 가능하다. 시스템 클럭(CKsys)의 주파수가, 시리얼 데이터(S1)의 비트 레이트와 동일, 정수배 또는 정수분의 1인 관계이면, 제 1 분주기(36)의 분주비를 적절하게 설정하는 것에 의하여 간이하게 실현할 수 있다.

또 다른 회로를 설명한다. 도 6은 CDR 회로(클럭 데이터 리커버리 회로)를 구비하는 시험장치(100b)의 구성을 나타내는 블록도이다. 도 6의 시험장치(100b)에 의한 시험 대상이 되는 DUT(110)는 통상의 동작 시에 있어서 CDR에 대응한 시리얼 데이터(S1)를 생성하는 것이 아닌 것으로 한다. 즉, 통상의 동작 시에 있어서, 시리얼 데이터(S1)에는 클럭은 입력되어 있지 않다. 도 6의 시험장치(100b)는 이러한 DUT(110)를 시험 대상으로 한다.

시험 시에 있어서, DUT(110)의 시리얼 데이터(S1)를 소정 캘리브레이션 패턴으로 설정한다. 캘리브레이션 패턴에는 8B10B 코드 등에 의하여, 클럭을 입력시켜 놓는다.

시험장치(100b)는 클럭 리커버리 회로(90), 위상 비교부(92), 루프 필터(94), 지연 설정부(40), 가변 지연 회로(42), 오프셋 지연 설정부(44)를 구비하고, 이른바 DLL(Delay Locked Loop) 회로를 구성한다.

클럭 리커버리 회로(90)는 내부 시리얼 데이터(S2)에 입력된 클럭을 추출하여 재생 클럭(CKr)을 생성한다. 클럭 리커버리 회로(90)는 공지 기술을 이용하면 되기 때문에, 상세한 설명은 생략한다. 기준신호 생성부(60)는 소정 주파수를 가지는 스트로브 신호(S5)를 생성한다. 스트로브 신호(S5)의 주파수는 시리얼 데이터(S1)의 비트 레이트와 일치하게 설정된다.

위상 비교부(92)는 재생 클럭(CKr)과, 스트로브 신호(S6)의 위상차에 상응한 위상차 데이터를 생성한다. 루프 필터(94)는 위상차 데이터를 필터링하여, 지연 설정부(40)에 출력한다. 지연 설정부(40)에는 루프 필터(94)에 의하여 생성되는 지연 제어 신호(S12)와, 오프셋 지연 설정부(44)로부터 출력되는 오프셋 지연 설정 신호(S11)가 입력되고, 가변 지연 회로(42)는 두 신호에 상응한 지연을 스트로브 신호(S5)에 부여한다. 캘리브레이션 중 오프셋 지연량은 0으로 설정해 놓는다.

도 6의 시험장치(100b)의 동작을 설명한다. DUT(110)의 시험이 개시되면, DUT(110)에 클럭이 입력된 캘리브레이션 패턴을 생성시킨다. 시험장치(100b)는 캘리브레이션 패턴으로부터 추출한 재생 클럭(CKr)과 위상동기되도록, 스트로브 신 호(S5)의 지연량(τ1)을 조절한다. DLL이 닫치면, 트래킹 동작을 종료하고, 그 시점의 지연량(τ1)에, 오프셋 지연량(τ2)을 합성한다.

시험장치(100b)가 다채널 시리얼 데이터를 수신하여 시험하는 경우, 이 DLL 회로를 복수로, 시리얼 데이터마다 마련하는 것에 의하여, 짧은 시간으로 스큐를 해소할 수 있다. 한편, 시험장치(100b)는 DLL 회로에 대신 PLL 회로를 이용하여 구성하여도 좋다.

또 다른 변형예에 대하여 설명한다. 도 1의 데이터 수신 회로(10)에 있어서, 제 1 카운터(32)는 제 1 분주기(36)에 의하여 생성되는 클럭(CK1)에 근거하여, 카운트 동작을 진행하였다. 이 경우, 클럭(CK1)의 주파수와, 출력 래치 데이터(S3)의 비트 레이트 관계는 일정하게 되어 있다. 일반적으로, 피 샘플링 데이터(S3)와, 샘플링 신호(RE)의 주파수가 동일, 또는 정수배 또는 정수분의 1인 관계이면, 에일리어싱이나 데드 밴드가 발생하는 경우가 있다.

이 문제를 회피하기 위하여, 이하의 변형 처리를 하여도 좋다. 도 7은 도 1의 데이터 수신 회로(10)의 변형예를 나타내는 블록도이다. 도 7의 데이터 수신 회로(10d)에 있어서, 타이밍 판정부(30a)는, 제 1 분주기(36)의 후단에, 의사 랜덤(PN: Pseudo Random Noise) 패턴 발생기(38)를 구비한다. PN패턴 발생기(38)는 제 1 분주기(36)에 의하여 생성된 클럭(CK1)을 받아, 이를 이용하여 의사 랜덤 펄스열(이하, 펄스열의 포지티브 에지를 "랜덤 에지(RE)"라고 한다)을 생성한다. 랜덤 에지(RE)가 나타나는 주파수는 일정하지 않고, 의사 랜덤 펄스열의 패턴에 상응하여 시시각각 변화한다.

도 7의 변형예에 의하면, 제 1 카운터(32)은 랜덤한 타이밍으로 발생하는 에지, 즉, 주파수가 일정하지 않은 에지에 근거하여, 출력 래치 데이터(S3)의 1과 0을 판정하는 것이기 때문에, 출력 래치 데이터(S3)와 랜덤 에지(RE)의 주파수에 상술의 관계가 쉽게 발생하지 않는다. 그 결과, 에일리어싱이나 데드 밴드의 발생을 억제할 수 있다.

실시형태에서는, 데이터 수신 회로(10)에 대한 입력이 시리얼 데이터인 경우에 대하여 설명하였지만, 본 발명은 이에 한정되지 않고, 비트 스트림으로서 입력되는 다양한 데이터에 적용 가능하다.

실시형태에 근거하여, 본 발명을 설명하였지만, 실시형태는, 본 발명의 원리, 응용을 나타내고 있는 것에 지나지 않고, 실시형태에는, 청구 범위에 규정된 본 발명의 사상을 이탈하지 않는 범위에 있어서, 다양한 변형예나 배치 변경이 가능하다.

본 발명은 시험장치에 이용할 수 있다.

Claims (10)

1. 스트로브 신호를 이용하여 비트 스트림 전송되는 데이터를 수신하는 데이터 수신 회로로서,

   스트로브 신호에 지연량을 부여하는 가변 지연 회로;

   상기 가변 지연 회로에 의하여 지연된 상기 스트로브 신호에 의하여, 상기 데이터에 포함되는 각 비트 데이터를 래치하는 래치 회로; 및

   상기 가변 지연 회로가 상기 스트로브 신호에 부여하는 지연량을 조절하는 지연 제어부로서, 상기 데이터로서 기지(旣知)의 캘리브레이션 패턴을 입력하는 캘리브레이션 동작시에, 상기 래치 회로의 출력 래치 데이터를 통계적으로 취득하고, 1과 0 중 어느 하나의 출현 확률이 소정 값이 되도록, 상기 지연량을 조절하는 지연 제어부;를 포함하고,

   상기 가변 지연 회로는, 상기 데이터에 포함되는 각 비트 데이터의 포지티브 에지 또는 네거티브 에지 중 어느 하나의 천이 기간 동안의 타이밍에서, 지연된 상기 스트로브 신호에 의하여 상기 데이터를 래치시켜, 1과 0 중 어느 하나의 출현 확률이 50%를 중심으로 한 기설정된 범위에 포함되도록, 상기 지연량을 조절하고,

   상기 지연 제어부는, 상기 래치 회로의 출력 래치 데이터에 상응하여 카운트업 또는 카운트다운하는 카운터를 포함하고,

   통계에 앞서, 상기 카운터는 반값으로 초기화되고,

   캘리브레이션 종료시에, 상기 카운터에 상기 카운터에 브로우 및 캐리 중 어느 하나도 발생하지 않은 경우, 출현 확률이 50%를 중심으로 기설정된 범위에 포함되는 것으로 판정하는 것을 특징으로 하는 데이터 수신 회로.
2. 스트로브 신호를 이용하여 비트 스트림 전송되는 데이터를 수신하는 데이터 수신 회로로서,

   스트로브 신호에 지연량을 부여하는 가변 지연 회로;

   상기 가변 지연 회로에 의하여 지연된 상기 스트로브 신호에 의하여, 상기 데이터에 포함되는 각 비트 데이터를 래치하는 래치 회로; 및

   상기 가변 지연 회로가 상기 스트로브 신호에 부여하는 지연량을 조절하는 지연 제어부로서, 상기 데이터로서 기지(旣知)의 캘리브레이션 패턴을 입력하는 캘리브레이션 동작시에, 상기 래치 회로의 출력 래치 데이터를 통계적으로 취득하고, 1과 0 중 어느 하나의 출현 확률이 소정 값이 되도록, 상기 지연량을 조절하는 지연 제어부;를 포함하고,

   상기 가변 지연 회로는, 상기 데이터에 포함되는 각 비트 데이터의 포지티브 에지 또는 네거티브 에지 중 어느 하나의 천이 기간 동안의 타이밍에서, 지연된 상기 스트로브 신호에 의하여 상기 데이터를 래치시켜, 1과 0 중 어느 하나의 출현 확률이 50%를 중심으로 한 기설정된 범위에 포함되도록, 상기 지연량을 조절하고,

   상기 지연 제어부는, 상기 래치 회로의 출력 래치 데이터에 상응하여 카운트업 또는 카운트다운하는 카운터를 포함하고, 상기 카운터의 카운트 값에 의해 1과 0의 출현 확률을 취득하고,

   상기 카운터에는, 동작 클럭으로서 의사 랜덤 펄스열이 입력되어 있고, 상기 의사 랜덤 펄스열의 에지 타이밍에 있어서 상기 출력 래치 데이터에 상응하여, 카운트 동작을 실행하는 것을 특징으로 하는 데이터 수신 회로.
3. 제 1항 또는 제 2항에 있어서,

   상기 캘리브레이션 패턴은, 1과 0을 교대로 반복하는 패턴이고,

   상기 스트로브 신호의 주파수는, 상기 데이터의 비트 레이트의 우수분의 1로 설정되는 것을 특징으로 하는 데이터 수신 회로.
4. 삭제
5. 삭제
6. 제 1항 또는 제 2항에 있어서,

   상기 지연 제어부는,

   커패시터와,

   상기 래치 회로의 출력 래치 데이터에 상응하여, 상기 커패시터를 충전 또는 방전하는 충/방전 회로를 포함하고,

   상기 커패시터에 나타나는 전압에 근거하여, 1과 0의 출현 확률을 취득하는 것을 특징으로 하는 데이터 수신 회로.
7. 제 1항 또는 제 2항에 있어서,

   상기 가변 지연 회로는, 데이터를 수신할 때, 상기 지연 제어부에 의하여 얻어진 지연량에, 상기 데이터의 유닛 인터벌에 상응하여 설정되는 오프셋 지연량을 합성한 지연을, 상기 스트로브 신호에 부가하는 것을 특징으로 하는 데이터 수신 회로.
8. 피 시험 디바이스로부터 출력되는 복수의 데이터를 시험하는 시험장치이고,

   상기 복수의 데이터마다 마련되는 청구항 1 또는 청구항 2에 기재된 복수의 데이터 수신 회로가 구비되고, 상기 복수의 데이터 수신 회로는, 독립적으로 상기 스트로브 신호에 부가하는 지연량을 조절하는 것을 특징으로 하는 시험장치.
9. 삭제
10. 삭제

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