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KR20150090486A - 반도체 테스트 장치 - Google Patents

반도체 테스트 장치 Download PDF

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KR20150090486A
KR20150090486A KR1020140011183A KR20140011183A KR20150090486A KR 20150090486 A KR20150090486 A KR 20150090486A KR 1020140011183 A KR1020140011183 A KR 1020140011183A KR 20140011183 A KR20140011183 A KR 20140011183A KR 20150090486 A KR20150090486 A KR 20150090486A
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KR
South Korea
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data
clock
output
internal
rising
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Ceased
Application number
KR1020140011183A
Other languages
English (en)
Inventor
이완섭
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140011183A priority Critical patent/KR20150090486A/ko
Priority to US14/253,598 priority patent/US9196382B2/en
Priority to CN201410225276.XA priority patent/CN104810060B/zh
Priority to CN201910098053.4A priority patent/CN109903804B/zh
Priority to TW107104081A priority patent/TWI639845B/zh
Priority to TW103118677A priority patent/TWI627422B/zh
Publication of KR20150090486A publication Critical patent/KR20150090486A/ko
Priority to US14/918,361 priority patent/US9373420B2/en
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Abstract

본 발명은 반도체 테스트 장치에 관한 것으로, 특히 고속 클록을 내부적으로 테스트할 수 있도록 하는 기술이다. 이러한 본 발명은 테스트 모드시 테스트모드신호에 따라 내부클록을 생성하는 클록 발생기, 내부클록에 대응하여 내부 데이터를 생성하는 데이터 발생부, 및 데이터 발생부에서 생성된 내부 데이터를 내부클록에 동기하여 래치하고 내부 로직부에 출력하는 데이터 래치부를 포함한다.

Description

반도체 테스트 장치{Semiconductor test device}
본 발명은 반도체 테스트 장치에 관한 것으로, 특히 고속 클록을 내부적으로 테스트할 수 있도록 하는 기술이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나, SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하다. 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 DDR(Double Data Rate) 동기식 메모리 장치가 제안되었다.
DDR 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력된다. 따라서, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.
DDR 동기식 메모리 장치는 내부적으로 멀티-비트(multi-bit)를 한꺼번에 처리하는 멀티비트 프리패치 방식을 사용한다. 멀티비트 프리패치 방식은 순차적으로 입력되는 데이터를 데이터 스트로브 신호에 동기시켜 병렬로 정렬시킨다. 이후에, 외부 클럭신호에 동기되어 입력되는 라이트명령에 의해 정렬된 멀티비트의 데이터를 한꺼번에 메모리 셀 어레이에 저장하는 방식을 말한다.
일반적으로, 디램(DRAM : Dynamic Random Access Memory)과 같은 반도체 메모리 장치는 다양한 테스트 아이템을 지원하고 있다. 그리고, 반도체 메모리 장치의 제작 비용 및 수율을 향상시키기 위해 웨이퍼 레벨 및 패키지 레벨에서 다양한 테스트를 실시하고 있다.
반도체 메모리 장치의 테스트 기술은 신뢰성 있게 테스트하는 것도 중요하지만, 수천만 개의 메모리 셀에 대하여 고속으로 테스트하는 것도 중요하다. 특히, 반도체 메모리 장치의 개발 기간의 단축과 아울러 제품 출하까지 테스트 시간의 단축 여부가 곧바로 제품 제조비용에 영향을 미친다. 이 때문에, 테스트 시간의 단축은 생산의 효율성 및 제조업체 간의 경쟁에서 매우 중요한 이슈로 작용하고 있다.
특히, 종래에는 패키지 레벨에서 수행된 테스트를 통해 비로소 각 뱅크별로 잠재적인 불량 요소를 검출하게 된다. 그렇기 때문에, 패키지 레벨에 도래해서야 불량 요소에 대한 대응이 이루어지게 되는 것이다. 그런데, 패키지 레벨 상태의 특성상 불량 요소에 대한 대응이 용이하지 않다. 그러므로, 검출된 불량 요소에 대하여 패키지 레벨 상태에서 대응하는 것은 웨이퍼 레벨 상태에서 대응하는 것보다 생산 시간 및 생산 비용이 더 많이 소모된다.
한편, 웨이퍼 레벨에서 테스트시 뱅크 선택을 위한 채널을 할당하게 되면, 제한된 채널 수에 따라 그만큼 테스트할 칩(다이)의 개수가 줄어들게 된다. 즉, 고속 테스트를 수행해야 함에도 불구하고 프로브 테스트 장치의 채널이 적게 할당된다면, 한 번에 테스트되는 칩(다이)의 개수가 줄어들게 되어, 결국 웨이퍼에 포함된 모든 칩(다이)을 테스트함에 있어 전체 테스트 시간이 증가 된다.
또한, 현재 반도체 메모리 장치의 동작속도가 향상되어 그 고속화가 급속히 진행되고 있으나 테스트 장비가 제공할 수 있는 클럭 및 데이터의 속도는 반도체 메모리 장치가 동작할 수 있는 속도를 따라가지 못한다. 따라서, 테스트 모드에서 입력 데이터의 전송속도를 빠르게 구현할 수 있는 반도체 테스트 장치가 요구된다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 최근에도 더 많은 데이터를 저장하고 더 빨리 읽기와 쓰기 동작을 실행할 수 있는 반도체 메모리 장치의 요구는 계속 되고 있다.
이로 인해, 반도체 메모리 장치의 설계와 제조는 더욱 복잡해졌으며, 아울러 제조된 반도체 메모리 장치를 테스트하는 과정도 복잡하고 어려워졌다. 보다 구체적으로 살펴보면, 테스트해야 할 동작의 수가 늘어나고 각각의 동작을 테스트하는 과정도 역시 복잡해졌다. 즉, 저장 용량이 증대되고 집적도가 높아진 반도체 메모리 장치를 테스트하기 위한 공정은 더욱 복잡해진 만큼 복잡한 알고리즘과 이를 수행하기 위한 많은 테스트 시간이 필요하게 되었다.
이에 따라, 통상적으로 사용되는 반도체 자동 검사장비(Automatic Test Equipment, ATE)를 이용하여 외부에서 반도체 메모리 장치를 액세스하여 테스트하는 방법은 매우 오랜 테스트 시간을 필요로 하고, 이에 따라 테스트의 효율성뿐만 아니라 반도체 메모리 장치의 생산성이 저하되고 있다.
본 발명은 외부 데이터와 클록을 배제하고 내부적으로 데이터와 하이 스피드 클록을 생성하여 내부 하이 스피드 DDR(Double Data Rate)를 효율적으로 테스트할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 테스트 장치는, 테스트 모드시 테스트모드신호에 따라 내부클록을 생성하는 클록 발생기; 내부클록에 대응하여 내부 데이터를 생성하는 데이터 발생부; 및 데이터 발생부에서 생성된 내부 데이터를 내부클록에 동기하여 래치하고 내부 로직부에 출력하는 데이터 래치부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 테스트 장치는, 라이징 클록과 폴링 클록에 따라 제 1출력 데이터를 구동하여 제 1출력신호를 출력하는 프리 구동부; 라이징 클록과 폴링 클록에 따라 제 2출력 데이터를 생성하는 데이터 발생부; 라이징 클록과 폴링 클록에 동기하여 제 2출력 데이터를 구동하여 제 2출력신호를 출력하는 내부 프리구동부; 제 1출력신호와 제 2출력신호를 비교하여 비교신호를 출력하는 데이터 비교기; 라이징 클록과 폴링 클록에 따라 비교신호를 누적하는 데이터 누적부; 및 제 1출력신호와 데이터 누적부의 출력을 구동하는 출력 구동부를 포함하는 것을 특징으로 한다.
본 발명은 외부 데이터와 클록을 배제하고 내부적으로 데이터와 하이 스피드 클록을 생성하여 내부 하이 스피드 DDR(Double Data Rate)를 효율적으로 테스트 함으로써 제조공정시간(TAT; Turn Around Time)을 감소시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 테스트 장치의 구성도.
도 2는 본 발명의 실시예에 따른 반도체 테스트 장치에서 노말 모드시의 동작 타이밍도.
도 3은 본 발명의 실시예에 따른 반도체 테스트 장치에서 테스트 모드시의 동작 타이밍도.
도 4는 도 1의 데이터 발생부에 관한 상세 구성도.
도 5는 본 발명의 다른 실시예에 따른 반도체 테스트 장치의 구성도.
도 6은 도 5에 따른 반도체 테스트 장치의 동작 타이밍도.
도 7은 도 5의 데이터 비교기에 관한 상세 회로도.
도 8은 도 5의 데이터 누적부에 관한 상세 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 테스트 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 테스트 장치는 입력 테스트부(100)와 내부 로직부(200)를 포함한다. 여기서, 입력 테스트부(100)는 입력 버퍼(110), 클록버퍼(120), 데이터 래치부(130) 및 데이터 발생부(140)를 포함한다. 그리고, 클록버퍼(120)는 외부클록버퍼(120)와 클록발생기(122)를 포함한다.
입력 버퍼(110)는 외부로부터 입력되는 데이터 D를 버퍼링하여 버퍼링된 외부 데이터 EXT_DATA를 데이터 래치부(130)에 출력한다. 클럭버퍼(120)는 외부 클록 E_DQS을 버퍼링하여 클록 RDQSI_1을 생성하거나, 내부적으로 테스트모드신호 TM_EN에 따라 내부 클록 RDQSI_2를 생성한다.
이를 위해, 버퍼(121)는 외부 클록 E_DQS을 버퍼링하여 클록 RDQSI_1을 생성하고 데이터 래치부(130)에 출력한다. 그리고, 클록 발생기(122)는 테스트 모드시 내부적으로 테스트모드신호 TM_EN에 따라 내부 클록 RDQSI_2를 생성하여 데이터 래치부(130)와 데이터 발생부(140) 및 내부 로직부(200)에 출력한다.
데이터 래치부(130)는 버퍼(121)에 의해 생성된 클록 RDQSI_1에 대응하여 외부 데이터 EXT_DATA를 래치하여 입력데이터 DIAB_R, DIAB_F를 생성한다. 또한, 데이터 래치부(130)는 클록 발생기(122)에 의해 생성된 내부 클록 RDQSI_2에 대응하여 내부 데이터 INT_DATA를 래치하여 입력데이터 DIAB_R, DIAB_F를 생성한다. 데이터 래치부(130)에서 생성된 입력데이터 DIAB_R, DIAB_F는 내부 로직부(200)에 출력된다. 여기서, 입력데이터 DIAB_R, DIAB_F DDR(Double Data Rate)를 갖는 데이터이다.
또한, 데이터 발생부(140)는 내부 클록 RDQSI_2에 대응하여 내부 데이터 INT_DATA를 생성하고 데이터 래치부(130)에 출력한다.
이와 같이, 본 발명의 실시예는 테스트 모드시 외부 클록 E_DQS과, 외부 데이터 EXT_DATA를 차단하고, 내부적으로 생성된 내부 클록 RDQSI_2에 따라 내부 데이터 INT_DATA를 래치하여 입력데이터 DIAB_R, DIAB_F를 생성한다. 즉, 본 발명의 실시예는 테스트 모드시 원하는 속도로 내부 데이터 INT_DATA를 테스트하기 위하여 내부 클록 RDQSI_2의 클록 주기를 클럭 발생기(122)에 임의로 설정할 수 있다.
이에 따라, 본 발명의 실시예는 패키지 레벨 이전에 웨이퍼 레벨에서 고속 동작시 입력 데이터를 효율적으로 테스트하여 제조공정시간(TAT; Turn Around Time)을 감소시킬 수 있도록 한다.
도 2는 본 발명의 실시예에 따른 반도체 테스트 장치에서 노말 모드시의 동작 타이밍도이다.
노말 모드시 입력 버퍼(110)는 외부로부터 입력되는 데이터 D를 버퍼링하여 버퍼링된 외부 데이터 EXT_DATA를 데이터 래치부(130)에 출력한다. 그리고, 버퍼(121)는 외부 클록 E_DQS을 버퍼링하여 클록 RDQSI_1을 생성하고 데이터 래치부(130)에 출력한다. 이때, 노말 모드시에는 클록버퍼(120)에서 버퍼(121)가 동작하고 클록 발생기(122)는 동작하지 않는다.
데이터 래치부(130)는 버퍼(121)에 의해 생성된 클록 RDQSI_1에 대응하여 라이징 클록 RDQSP, 폴링클록 FDQSP을 생성한다. 여기서, 라이징 클록 RDQSP은 클록 RDQSI_1의 라이징 에지를 일정시간 래치하여 인에이블되는 클록이고, 폴링클록 FDQSP은 클록 RDQSI_1의 폴링 에지를 일정시간 래치하여 인에이블되는 클록이다.
그리고, 데이터 래치부(130)는 라이징 클록 RDQSP에 따라 외부 데이터 EXT_DATA를 래치하여 입력데이터 DIAB_R를 내부 로직부(200)에 출력한다. 그리고, 데이터 래치부(130)는 폴링클록 FDQSP에 따라 외부 데이터 EXT_DATA를 래치하여 입력데이터 DIAB_F를 내부 로직부(200)에 출력한다.
여기서, 데이터 D0, D2, D4...는 라이징 클록 RDQSP에 동기되어 내부 로직부(200)에 출력되는 데이터를 의미한다. 그리고, 데이터 D1, D3...는 폴링클록 FDQSP에 동기되어 내부 로직부(200)에 출력되는 데이터를 의미한다.
도 3은 본 발명의 실시예에 따른 반도체 테스트 장치에서 테스트 모드시의 동작 타이밍도이다.
테스트 모드시 클록 발생기(122)는 고속 동작 테스트를 위해 테스트모드신호 TM_EN에 따라 임의의 주기를 갖는 내부 클록 RDQSI_2를 생성하여 데이터 래치부(130)와 데이터 발생부(140) 및 내부 로직부(200)에 출력한다. 이때, 테스트 모드시에는 클록 발생기(122)가 동작하고 입력버퍼(110)가 동작하지 않는다.
데이터 발생부(140)는 클록 발생기(122)에 의해 생성된 클록 RDQSI_2에 대응하여 라이징 클록 RDQSP, 폴링클록 FDQSP을 생성한다. 여기서, 라이징 클록 RDQSP은 클록 RDQSI_2의 라이징 에지를 일정시간 래치하여 인에이블되는 클록이고, 폴링클록 FDQSP은 클록 RDQSI_2의 폴링 에지를 일정시간 래치하여 인에이블되는 클록이다.
데이터 발생부(140)는 라이징 클록 RDQSP에 대응하여 내부 데이터 INT_DATA를 생성하여 데이터 래치부(130)에 출력한다. 그리고, 데이터 발생부(140)는 폴링클록 FDQSP에 대응하여 내부 데이터 INT_DATA를 생성하여 데이터 래치부(130)에 출력한다.
그리고, 데이터 래치부(130)는 라이징 클록 RDQSP에 따라 내부 데이터 INT_DATA를 래치하여 입력데이터 DIAB_R를 내부 로직부(200)에 출력한다. 그리고, 데이터 래치부(130)는 폴링클록 FDQSP에 따라 내부 데이터 INT_DATA를 래치하여 입력데이터 DIAB_F를 내부 로직부(200)에 출력된다.
여기서, 데이터 D0, D2, D4...는 라이징 클록 RDQSP에 동기되어 내부 로직부(200)에 출력되는 데이터를 의미한다. 그리고, 데이터 D1, D3...는 폴링클록 FDQSP에 동기되어 내부 로직부(200)에 출력되는 데이터를 의미한다.
도 4는 도 1의 데이터 발생부(140)에 관한 상세 구성도이다.
데이터 발생부(140)는 복수의 플립플롭 FF을 포함한다. 여기서, 복수의 플립플롭 FF은 서로 직렬 연결되어, 라이징 클록 RDQSP과 폴링클록 FDQSP의 라이징 에지에 동기하여 동작한다. 그리고, 복수의 플립플롭 FF은 라이징 클록 RDQSP과 폴링클록 FDQSP에 따라 입력 데이터 D를 플립플롭시켜 출력 데이터 Q로 출력한다.
마지막 단의 플립플롭 FF에서 출력된 내부 데이터 INT_DATA는 첫 번째 단의 플립플롭 FF의 입력 데이터 D로 피드백 입력된다. 그리고, 복수의 플립플롭 FF은 세트신호 SET와 리셋신호 RST에 따라 세트 상태 또는 리셋 상태로 초기화될 수 있다.
여기서, 세트신호 SET와 리셋신호 RST는 각각의 플립플롭 FF에 개별적으로 입력된다. 이에 따라, 복수의 플립플롭 FF을 개별적으로 제어하여 원하는 사이클에서 원하는 데이터를 출력할 수 있도록 한다. 즉, 동작하게 되는 플립플롭 FF의 개수에 따라 데이터 패턴의 사이클이 달라질 수 있도록 한다. 그러므로, 내부 로직부(200)에 입력되는 데이터 패턴을 유동적으로 변경할 수 있도록 한다.
본 발명의 실시예에서는 데이터 발생부(140)의 플립플롭 FF이 4개로 이루어진 것을 그 일 예로 설명하였지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 플립플롭 FF의 개수는 충분히 변경될 수 있다.
CMOS 집적 회로 기술의 발달로 반도체 장치의 집적도는 매우 높아지고, 반도체 장치의 동작 속도도 역시 더욱 빨라지고 있다. 이러한 추세에 맞춰 웨이퍼-레벨 테스트 장비 또한 높은 주파수에서 반도체 장치들을 테스트할 수 있어야 한다.
그러나, 현재 웨이퍼-레벨 테스트 장비가 반도체 장치의 높은 주파수 또는 동작 속도를 지원하지 못하기 때문에, 높은 주파수에서 동작하는 반도체 장치(예를 들면, 반도체 메모리 장치)를 테스트하기 위해서, 보다 높은 주파수에서 웨이퍼 테스트 동작이 수행되게 하는 기술이 요구되어 오고 있다. 이러한 필요성에 의해 본 발명의 실시예는 내부 클록 신호를 내부적으로 생성하여 높은 주파수에서 반도체 장치를 테스트할 수 있도록 한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 테스트 장치의 구성도이다.
본 발명의 다른 실시예에 따른 반도체 테스트 장치는 출력 테스트부(300)와 테스트부(400)를 포함한다. 여기서, 출력 테스트부(300)는 프리 구동부(310), 데이터 발생부(320), 내부 프리구동부(330), 데이터 비교기(340), 데이터 누적부(350) 및 출력 구동부(360)를 포함한다.
여기서, 프리 구동부(310)는 라이징 클록 RCLK_DO, 폴링 클록 FCLK_DO에 따라 출력 데이터 DOAB_R, DOAB_F를 구동하여 출력신호 OUT1를 데이터 비교기(340)와 출력 구동부(360)에 출력한다. 즉, 출력 데이터 DOAB_R는 라이징 클록 RCLK_DO에 대응하여 구동되고, 출력 데이터 DOAB_F는 폴링 클록 FCLK_DO에 대응하여 구동된다. 여기서, 출력 데이터 DOAB_R, DOAB_F는 도 1의 내부 로직부(200)의 페이지 버퍼에서 실질적으로 출력되는 출력신호일 수 있다.
그리고, 데이터 발생부(320)는 라이징 클록 RCLK_DO, 폴링 클록 FCLK_DO에 따라 내부적으로 출력 데이터 DOABI_R, DOABI_F를 임의로 생성하여 내부 프리구동부(330)에 출력한다. 출력 데이터 DOABI_R, DOABI_F는 데이터 발생부(320)에서 내부적으로 생성된 기대값 데이터에 해당한다.
내부 프리구동부(330)는 라이징 클록 RCLK_DO, 폴링 클록 FCLK_DO에 따라 출력 데이터 DOABI_R, DOABI_F를 구동하여 출력신호 OUT2를 데이터 비교기(340)에 출력한다. 즉, 출력 데이터 DOABI_R는 라이징 클록 RCLK_DO에 대응하여 구동되고, 출력 데이터 DOABI_F는 폴링 클록 FCLK_DO에 대응하여 구동된다.
또한, 데이터 비교기(340)는 프리 구동부(310)의 출력신호 OUT1와 내부 프리구동부(330)의 출력신호 OUT2를 비교하여 비교신호 COM를 데이터 누적부(350)에 출력한다.
데이터 누적부(350)는 라이징 클록 RCLK_DO, 폴링 클록 FCLK_DO에 따라 비교신호 COM를 누적하여 출력 구동부(360)에 출력한다. 여기서, 데이터 누적부(350)는 래치를 포함하며 데이터 비교기(340)에서 매칭되지 않은 다른 신호가 인가되는 경우 래치를 리셋하여 패일 정보를 출력 구동부(360)에 출력한다.
출력 구동부(360)는 노말 모드시 프리 구동부(310)의 출력을 구동하여 테스트부(400)에 출력하고, 테스트 모드시 데이터 누적부(350)의 출력을 구동하여 테스트부(400)에 출력한다. 테스트부(400)는 테스트 모드시 출력 구동부(360)의 출력 데이터를 판단하여 웨이퍼 레벨에서 고속 동작 모드시 출력 데이터의 에러를 테스트할 수 있도록 한다.
이와 같이, 본 발명의 다른 실시예는 테스트 모드시 출력 데이터 DOABI_R, DOABI_F를 차단하고 내부적으로 출력 데이터 DOABI_R, DOABI_F를 생성하여 테스트부(400)에 출력한다. 즉, 본 발명의 실시예는 테스트 모드시 원하는 속도로 출력 데이터를 테스트하기 위하여 데이터 발생부(320)를 통해 출력 데이터를 내부적으로 설정할 수 있다.
이에 따라, 본 발명의 실시예는 패키지 레벨 이전에 웨이퍼 레벨에서 고속 동작시 출력 데이터를 효율적으로 테스트하여 제조공정시간(TAT; Turn Around Time)을 감소시킬 수 있도록 한다.
도 6은 도 5에 따른 반도체 테스트 장치의 동작 타이밍도이다.
내부 로직부(200)는 내부 레퍼런스 클록 INT_RE_N에 의해 페이지 버퍼로부터 데이터를 출력시킨다. 여기서, 내부 레퍼런스 클록 INT_RE_N은 내부 로직부(200)의 내부에 포함된 오실레이터에 의해 생성된 클록일 수 있다. 라이징 클록 RCLK_DO은 내부 레퍼런스 클록 INT_RE_N의 라이징 에지를 일정시간 래치하여 인에이블되는 클록이고, 폴링클록 FCLK_DO은 내부 레퍼런스 클록 INT_RE_N의 폴링 에지를 일정시간 래치하여 인에이블되는 클록이다.
프리 구동부(310)는 라이징 클록 RCLK_DO, 폴링 클록 FCLK_DO에 따라 출력 데이터 DOAB_R, DOAB_F를 구동하여 출력신호 OUT1를 데이터 비교기(340)에 출력한다.
그리고, 테스트 모드시 데이터 발생부(320)는 고속 동작 테스트를 위해 라이징 클록 RCLK_DO, 폴링 클록 FCLK_DO에 따라 임의의 출력 데이터 DOABI_R, DOABI_F를 생성하여 래치하고 내부 프리구동부(330)에 출력한다. 이때, 데이터 발생부(320)는 라이징 클록 RCLK_DO의 폴링 에지에 대응하여 출력 데이터 DOABI_R를 생성하고, 폴링 클록 FCLK_DO의 폴링 에지에 대응하여 DOABI_F를 출력한다.
그리고, 내부 프리구동부(330)는 내부적으로 임의로 생성된 출력 데이터 DOABI_R, DOABI_F를 프리 구동하여 출력신호 OUT2를 데이터 비교기(340)에 출력한다.
이때, 프리 구동부(310)와 내부 프리구동부(330)는 모두 라이징 클록 RCLK_DO과, 폴링 클록 FCLK_DO에 의해 동작하게 된다. 이에 따라, 내부 로직부(200)의 페이지 버퍼로부터 출력된 데이터를 래치하여 구동한 프리 구동부(310)의 출력신호 OUT1와, 데이터 발생부(320)로부터 출력된 데이터를 래치하여 구동한 내부 프리구동부(330)의 출력신호 OUT2는 동일한 타이밍에 출력되어야 한다.
이에 따라, 데이터 비교기(340)는 출력신호 OUT1와 출력신호 OUT2가 동일한 타이밍에 출력되는지의 여부를 비교하여 판단하게 된다. 즉, 데이터 비교기(340)는 라이징 클록 RCLK_DO에 출력된 데이터와 폴링 클록 FCLK_DO에 출력된 데이터가 일치하는지의 여부를 판단하게 된다.
예를 들어, 데이터 비교기(340)는 라이징 클록 RCLK_DO의 라이징 에지에서 출력신호 OUT1, OUT2가 모두 데이터 D0인 경우 데이터가 일치한다고 판단한다. 그리고, 데이터 비교기(340)는 폴링 클록 FCLK_DO의 라이징 에지에서 출력신호 OUT1, OUT2가 모두 데이터 D1인 경우 데이터가 일치한다고 판단한다. 이러한 경우 데이터 비교기(340)는 비교신호 COM를 로우 레벨로 출력한다.
하지만, 데이터 비교기(340)는 라이징 클록 RCLK_DO의 라이징 에지에서 출력신호 OUT1가 데이터 D2인데, 출력신호 OUT2가 데이터 XX인 경우 데이터가 일치하지 않는다고 판단한다. 이러한 경우 데이터 비교기(340)는 비교신호 COM를 하이 레벨로 출력하여 데이터 패일 신호를 출력한다. 그리고, 라이징 클록 RCLK_DO이 디스에이블되는 시점에서 비교신호 COM를 로우 레벨로 천이시킨다.
데이터 비교기(340)에 출력되는 비교신호 COM의 출력 값은 데이터 누적부(350)에 의해 누적 및 저장된다.
도 7은 도 5의 데이터 비교기(340)에 관한 상세 회로도이다.
데이터 비교기(340)는 출력신호 OUT1, 출력신호 OUT2를 비교하여 비교신호 COM를 출력한다. 이러한 데이터 비교기(340)는 출력신호 OUT1, 출력신호 OUT2를 배타적 오아연산하는 배타적 오아게이트를 포함할 수 있다.
도 8은 도 5의 데이터 누적부(350)에 관한 상세 구성도이다.
데이터 누적부(350)는 플립플롭(351)과 래치부(352)를 포함한다.
여기서, 플립플롭(351)은 비교신호 COM를 데이터 D로 입력받고 리셋신호 RESET를 출력단 Q로 출력한다. 이러한 플립플롭(351)은 라이징 클록 RCLK_DO과, 폴링 클록 FCLK_DO의 폴링 에지에 동기하여 동작하게 된다. 그리고, 플립플롭(351)은 리셋신호 RST에 의해 초기화될 수 있다.
즉, 출력신호 OUT1, OUT2가 서로 매칭되는 경우 데이터 비교기(340)의 비교신호 COM는 로우 레벨이 된다. 그러면, 리셋신호 RESET가 로우 레벨 상태를 유지하게 된다. 반면에, 출력신호 OUT1, OUT2가 서로 매칭되지 않는 경우 데이터 비교기(340)의 비교신호 COM는 하이 레벨로 천이하게 된다. 그러면, 리셋신호 RESET가 하이 레벨로 천이하게 된다.
그리고, 래치부(352)는 래치 LAT와 NMOS 트랜지스터 N1, N2를 포함한다. 여기서, 래치 LAT는 래치 구조로 연결된 인버터 IV1, IV2를 포함하여 리셋신호 RESET를 래치한다.
그리고, NMOS 트랜지스터 N1는 리셋신호 RESET를 게이트 단자로 입력받는다. NMOS 트랜지스터 N1는 리셋신호 RESET가 하이 레벨인 경우 턴 온 되어 래치 LAT에 저장된 정보를 반전시켜 출력 구동부(360)에 출력한다.
예를 들어, 출력신호 OUT1, OUT2가 매칭되어 비교신호 COM가 로우 레벨인 경우 래치부(352)는 로우 레벨의 신호를 출력 구동부(360)에 출력한다. 테스트부(400)는 출력 구동부(360)에서 로우 레벨의 데이터가 출력되는 경우 데이터 패스로 판단하게 된다.
반면에, 출력신호 OUT1, OUT2가 미스매칭되어 비교신호 COM가 하이 레벨인 경우 래치부(352)는 하이 레벨의 신호를 출력 구동부(360)에 출력한다. 테스트부(400)는 출력 구동부(360)에서 하이 레벨의 신호가 출력되는 경우 데이터 에러로 판단하게 된다.
또한, NMOS 트랜지스터 N2는 초기 리셋신호 IRST에 따라 턴 온 된다. 즉, NMOS 트랜지스터 N2는 초기 리셋신호 IRST가 하이 레벨인 경우 턴 온 되어 래치 LAT에 저장된 데이터를 초기화시킨다.
본 발명의 실시예는 테스트 동작을 위한 고속 클록과 데이터를 외부의 패드를 통해 입력받지 않고 내부적으로 생성하여 입출력 테이터를 효율적으로 테스트할 수 있도록 한다.

Claims (20)

  1. 테스트 모드시 테스트모드신호에 따라 내부클록을 생성하는 클록 발생기;
    상기 내부클록에 대응하여 내부 데이터를 생성하는 데이터 발생부; 및
    상기 데이터 발생부에서 생성된 상기 내부 데이터를 상기 내부클록에 동기하여 래치하고 내부 로직부에 출력하는 데이터 래치부를 포함하는 것을 특징으로 하는 반도체 테스트 장치.
  2. 제 1항에 있어서, 상기 데이터 발생부는 상기 내부클록의 라이징 에지에 동기된 라이징 클록과 폴링 에지에 동기된 폴링 클록에 대응하여 상기 내부 데이터를 생성하는 것을 특징으로 하는 반도체 테스트 장치.
  3. 제 2항에 있어서, 상기 데이터 발생부는 상기 라이징 클록과 상기 폴링 클록의 라이징 에지에 동기하여 상기 내부 데이터를 생성하는 것을 특징으로 하는 반도체 테스트 장치.
  4. 제 2항에 있어서, 상기 데이터 발생부는 상기 라이징 클록과 상기 폴링 클록에 의해 구동되는 복수의 플립플롭을 포함하는 것을 특징으로 하는 반도체 테스트 장치.
  5. 제 4항에 있어서, 상기 복수의 플립플롭 각각은 상기 라이징 클록과 상기 폴링 클록의 라이징 에지에 동기하여 구동되는 것을 특징으로 하는 반도체 테스트 장치.
  6. 제 4항에 있어서, 상기 복수의 플립플롭은 각각의 세트신호와 각각의 리셋신호를 입력받아 개별적으로 동작하는 것을 특징으로 하는 반도체 테스트 장치.
  7. 제 1항에 있어서, 상기 데이터 래치부는 상기 내부 클록의 라이징 에지에 동기된 라이징 클록에 대응하여 제 1입력데이터를 래치하고 상기 내부 클록의 폴링 에지에 동기된 폴링 클록에 대응하여 제 2입력데이터를 래치하는 것을 특징으로 하는 반도체 테스트 장치.
  8. 제 7항에 있어서, 상기 제 1입력데이터와 상기 제 2입력데이터는 DDR(Double Data Rate) 데이터인 것을 특징으로 하는 반도체 테스트 장치.
  9. 제 1항에 있어서, 상기 테스트 모드는 웨이퍼 레벨에서 수행되는 것을 특징으로 하는 반도체 테스트 장치.
  10. 라이징 클록과 폴링 클록에 따라 제 1출력 데이터를 구동하여 제 1출력신호를 출력하는 프리 구동부;
    상기 라이징 클록과 상기 폴링 클록에 따라 제 2출력 데이터를 생성하는 데이터 발생부;
    상기 라이징 클록과 상기 폴링 클록에 동기하여 상기 제 2출력 데이터를 구동하여 제 2출력신호를 출력하는 내부 프리구동부;
    상기 제 1출력신호와 상기 제 2출력신호를 비교하여 비교신호를 출력하는 데이터 비교기;
    상기 라이징 클록과 상기 폴링 클록에 따라 상기 비교신호를 누적하는 데이터 누적부; 및
    상기 제 1출력신호와 상기 데이터 누적부의 출력을 구동하는 출력 구동부를 포함하는 것을 특징으로 하는 반도체 테스트 장치.
  11. 제 10항에 있어서, 상기 제 1출력 데이터는 내부 로직부의 페이지 버퍼에서 출력된 신호인 것을 특징으로 하는 반도체 테스트 장치.
  12. 제 10항에 있어서, 상기 출력 구동부의 출력 데이터에 대응하여 데이터 패스 또는 패일 여부를 판단하는 테스트부를 더 포함하는 것을 특징으로 하는 반도체 테스트 장치.
  13. 제 10항에 있어서, 상기 라이징 클록은 내부 레퍼런스 클록의 라이징 에지를 일정시간 래치하여 인에이블되는 클록이고, 상기 폴링클록은 내부 레퍼런스 클록 의 폴링 에지를 일정시간 래치하여 인에이블되는 클록인 것을 특징으로 하는 반도체 테스트 장치.
  14. 제 10항에 있어서, 상기 데이터 발생부는 상기 라이징 클록과 상기 폴링 클록의 폴링 에지에 대응하여 상기 제 2출력 데이터를 생성하는 것을 특징으로 하는 반도체 테스트 장치.
  15. 제 10항에 있어서, 상기 데이터 비교기는 상기 제 1출력신호와 상기 제 2출력신호가 동일한 경우 상기 비교신호를 제 1로직 레벨로 출력하는 것을 특징으로 하는 반도체 테스트 장치.
  16. 제 10항에 있어서, 상기 데이터 비교기는 상기 제 1출력신호와 상기 제 2출력신호가 동일하지 않은 경우 상기 비교신호를 제 2로직 레벨로 출력하는 것을 특징으로 하는 반도체 테스트 장치.
  17. 제 10항에 있어서, 상기 데이터 비교기는 배타적 오아게이트를 포함하는 것을 특징으로 하는 반도체 테스트 장치.
  18. 제 10항에 있어서, 상기 데이터 누적부는
    상기 비교신호를 플립플롭시켜 리셋신호를 출력하는 플립플롭; 및
    상기 리셋신호의 상태에 따라 데이터를 래치하는 래치부를 포함하는 것을 특징으로 하는 반도체 테스트 장치.
  19. 제 18항에 있어서, 상기 플립플롭은 상기 라이징 클록과 상기 폴링 클록의 폴링 에지에 동기하여 동작하는 것을 특징으로 하는 반도체 테스트 장치.
  20. 제 18항에 있어서, 상기 래치부는
    상기 리셋신호에 따라 동작하는 제 1NMOS 트랜지스터;
    상기 리셋신호에 따라 데이터를 래치하는 래치; 및
    상기 래치를 초기화시키는 제 2NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 테스트 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220085978A (ko) * 2020-12-16 2022-06-23 와이아이케이 주식회사 반도체 소자 검사 장치

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160091508A (ko) * 2015-01-23 2016-08-03 에스케이하이닉스 주식회사 테스트 모드 회로 및 이를 포함하는 반도체 장치
KR20160146404A (ko) * 2015-06-12 2016-12-21 에스케이하이닉스 주식회사 입출력라인 테스트 장치 및 방법
KR20210029396A (ko) 2019-09-06 2021-03-16 삼성전자주식회사 크랙 검출 구조물을 포함하는 반도체 장치 및 비휘발성 메모리 장치
US11442494B2 (en) 2020-06-08 2022-09-13 Analog Devices, Inc. Apparatus and methods for controlling a clock signal
CN117198374A (zh) * 2022-05-30 2023-12-08 长鑫存储技术有限公司 一种测试方法、测试设备和计算机存储介质

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100499626B1 (ko) * 2000-12-18 2005-07-07 주식회사 하이닉스반도체 반도체 메모리 장치
CA2340804A1 (en) * 2001-03-14 2002-09-14 Atmos Corporation Sram emulator
JP2003059298A (ja) * 2001-08-09 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置
KR100432886B1 (ko) 2002-01-30 2004-05-22 삼성전자주식회사 높은 주파수의 웨이퍼 테스트 동작을 수행하는 반도체메모리 장치
JP3838932B2 (ja) * 2002-03-28 2006-10-25 Ｎｅｃエレクトロニクス株式会社 メモリ装置及びメモリ装置の試験方法
KR100567908B1 (ko) 2004-12-30 2006-04-05 주식회사 하이닉스반도체 반도체 소자의 보정 회로 및 그 구동 방법
US7587645B2 (en) 2005-01-24 2009-09-08 Samsung Electronics Co., Ltd. Input circuit of semiconductor memory device and test system having the same
KR100657830B1 (ko) 2005-01-24 2006-12-14 삼성전자주식회사 반도체 메모리 장치의 테스트 장치 및 방법
CN101657966B (zh) * 2007-03-20 2012-05-30 株式会社爱德万测试 时钟数据恢复电路、方法及测试装置
WO2008114508A1 (ja) * 2007-03-22 2008-09-25 Advantest Corporation データ受信回路それを利用した試験装置ならびにストローブ信号のタイミング調節回路、方法
JP2009043342A (ja) * 2007-08-09 2009-02-26 Panasonic Corp 半導体記憶装置
KR101132800B1 (ko) * 2010-06-09 2012-04-02 주식회사 하이닉스반도체 데이터입력회로
CN102569588A (zh) * 2010-12-27 2012-07-11 同方光电科技有限公司 一种能提高光提取效率的发光二极管及其制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220085978A (ko) * 2020-12-16 2022-06-23 와이아이케이 주식회사 반도체 소자 검사 장치

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