KR101132800B1

KR101132800B1 - 데이터입력회로

Info

Publication number: KR101132800B1
Application number: KR20100054316A
Authority: KR
Inventors: 권경환; 강태진; 이상권
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-06-09
Filing date: 2010-06-09
Publication date: 2012-04-02
Also published as: US8867302B2; US9070429B2; CN102281051B; CN102281051A; KR20110134634A; JP2011258302A; JP5795486B2; US20150016196A1; US20120113728A1

Abstract

데이터입력회로는 라이트레이턴시가 경과된 후 발생되는 펄스를 포함하는 시프팅신호를 생성하고, 시프팅신호의 펄스가 발생하는 시점부터 버스트구간동안 내부클럭을 샘플링하여 샘플링클럭을 생성하는 클럭샘플링부와, 상기 시프팅신호를 상기 샘플링클럭에 동기시켜 래치하여 레벨신호를 생성하고, 버스트신호에 응답하여 상기 레벨신호로부터 최종클럭을 생성하는 최종클럭생성부와, 상기 최종클럭을 래치하여 인에이블신호를 생성하고, 상기 인에이블신호에 응답하여 정렬된 데이터를 래치시켜 출력하기 위한 라이트래치신호를 생성하는 라이트래치신호생성부를 포함한다.

Description

데이터입력회로{DATA INPUT CIRCUIT}

본 발명은 라이트동작 오류를 방지할 수 있도록 한 데이터입력회로에 관한 것이다.

반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.

처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.

그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 DDR(Double Data Rate) 동기식 메모리 장치가 제안되었다.

DDR 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.

한편, DDR 동기식 메모리 장치는 내부적으로 멀티-비트(multi-bit)를 한꺼번에 처리하는 멀티비트 프리패치 방식을 사용한다. 멀티비트 프리패치 방식은 순차적으로 입력되는 데이터를 데이터 스트로브 신호에 동기시켜 병렬로 정렬시킨 후, 외부 클럭 신호에 동기되어 입력되는 라이트 명령에 의해 정렬된 멀티비트의 데이터를 한꺼번에 메모리 셀 어레이에 저장하는 방식을 말한다.

도 1은 종래기술에 따른 데이터입력회로의 멀티-비트 프리차지 방식을 보여주는 타이밍도이다.

라이트 동작이 개시되면 내부데이터(IDATA)들이 라이징 데이터스트로브신호(DQS_R) 및 폴링 데이터스트로브신호(DQS_F)에 동기되어 정렬된다. 즉, 내부데이터(IDATA)들은 라이징 데이터스트로브신호(DQS_R) 및 폴링 데이터스트로브신호(DQS_F)에에 동기되어 래치되고, 폴링 데이터스트로브신호(DQS_F)의 마지막 펄스에 동기되어 제1 내지 제4 정렬데이터(ALGND1~ALGND4)로 출력된다. 제1 내지 제4 정렬데이터(ALGND1~ALGND4)는 데이터입력클럭(DIN_CLK)에 동기하여 라이트드라이버(미도시)에 전달된다.

내부데이터(IDATA)들의 입력이 종료되면 포스트앰블(postamble) 구간동안 데이터스트로브신호(DQS)는 프리차지 상태가 된다. 그런데, 포스트앰블(postamble) 구간에서 X1과 같이 데이터스트로브신호(DQS)가 링잉(ringing)하는 현상이 발생될 수 있다. 데이터스트로브신호(DQS)에 링잉(ringing)이 발생하면 X2에서와 같이 라이징 데이터스트로브신호(DQS_R) 및 폴링 데이터스트로브신호(DQS_F)에도 링잉(ringing)이 발생한다. 이는 라이징 데이터스트로브신호(DQS_R)가 데이터스트로브신호(DQS)의 라이징에지(rising edge)에 동기되어 발생되고, 폴링 데이터스트로브신호(DQS_F)가 데이터스트로브신호(DQS)의 폴링에지(falling edge)에 동기되어 발생되기 때문이다.

라이징 데이터스트로브신호(DQS_R) 및 폴링 데이터스트로브신호(DQS_F)에 발생된 링잉(ringing)은 포스트앰블 구간에서 입력이 종료된 내부데이터(IDATA)를 래치하므로, 유효하게 래치되고 정렬되어 출력된 제1 내지 제4 정렬데이터(ALGND1~ALGND4)를 파괴하여 라이트 동작에 오류를 야기한다.

본 발명은 포스트앰블구간에서 데이터스트로브신호의 링잉에 따른 라이트동작 오류를 방지할 수 있도록 한 데이터입력회로를 개시한다.

이를 위해 본 발명은 라이트레이턴시가 경과된 후 발생되는 펄스를 포함하는 시프팅신호를 생성하고, 시프팅신호의 펄스가 발생하는 시점부터 버스트구간동안 내부클럭을 샘플링하여 샘플링클럭을 생성하는 클럭샘플링부와, 상기 시프팅신호를 상기 샘플링클럭에 동기시켜 래치하여 레벨신호를 생성하고, 버스트신호에 응답하여 상기 레벨신호로부터 최종클럭을 생성하는 최종클럭생성부와, 상기 최종클럭을 래치하여 인에이블신호를 생성하고, 상기 인에이블신호에 응답하여 정렬된 데이터를 래치시켜 출력하기 위한 라이트래치신호를 생성하는 라이트래치신호생성부를 포함하는 데이터입력회로를 제공한다.

또한, 본 발명은 내부데이터를 제1 및 제2 내부스트로브신호에 동기시켜 정렬하여 라이징데이터 및 폴링데이터를 생성하는 데이터정렬부와, 데이터스트로브신호의 마지막 폴링에지를 감지하여 라이트래치신호를 생성하는 데이터스트로브신호감지회로와, 상기 라이트래치신호에 응답하여 상기 라이징데이터 및 상기 폴링데이터를 래치시켜 입력데이터로 출력하는 데이터래치부를 포함하는 데이터입력회로를 제공한다.

도 1은 종래기술에 따른 데이터입력회로의 멀티-비트 프리차지 방식을 보여주는 타이밍도이다.
도 2는 본 발명의 일 실시예에 따른 데이터입력회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 데이터입력회로에 포함된 데이터스트로브신호 감지회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 데이터스트로브신호 감지회로에 포함된 클럭샘플링부의 도면이다.
도 5는 도 4에 도시된 클럭샘플링부의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 3에 도시된 데이터스트로브신호 감지회로에 포함된 최종클럭생성부의 도면이다.
도 7은 도 6에 도시된 최종클럭생성부의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 3에 도시된 데이터스트로브신호 감지회로에 포함된 라이트래치신호생성부의 도면이다.
도 9는 도 2에 도시된 데이터입력회로에 포함된 데이터래치부 및 전달부의 구성을 보다 구체적으로 도시한 도면이다.
도 10은 도 2에 도시된 데이터입력회로의 동작을 설명하기 위한 타이밍도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 2는 본 발명의 일 실시예에 따른 데이터입력회로의 구성을 도시한 블럭도이다.

도 2에 도시된 바와 같이, 데이터버퍼(10), 데이터스트로브신호버퍼(11), 커멘드버퍼(12), 클럭버퍼(13), 데이터정렬부(2), 데이터스트로브신호 감지회로(3), 데이터래치부(4), 데이터입력클럭생성부(5), 전달부(6) 및 라이트드라이버(7)를 포함한다.

데이터버퍼(10)는 데이터(DATA)를 버퍼링하여 내부데이터(IDATA)를 생성한다. 데이터스트로브신호버퍼(11)는 데이터스트로브신호(DQS) 및 반전데이터스트로브신호(DQS)를 입력받아 제1 내부스트로브신호(DQS_R) 및 제2 내부스트로브신호(DQS_F)를 생성한다. 여기서, 제1 내부스트로브신호(DQS_R)는 데이터스트로브신호(DQS)의 라이징에지(rising edge)에 동기되어 생성되고, 제2 내부스트로브신호(DQS_F)는 데이터스트로브신호(DQS)의 폴링에지(falling edge)에 동기되어 생성된다. 커멘드버퍼(12)는 외부커맨드(EXTCMD)를 버퍼링하여 라이트동작을 위한 라이트커맨드(WT_CMD)를 생성한다. 클럭버퍼(13)는 클럭(CLK)을 버퍼링하여 내부클럭(ICLK)을 생성한다.

데이터정렬부(2)는 제1 내부스트로브신호(DQS_R)에 동기하여 내부데이터(IDATA)를 래치하여 출력하는 제1 래치(20)와, 제2 내부스트로브신호(DQS_F)에 동기하여 제1 래치(20)의 출력신호를 래치하여 제1 라이징데이터(D1R)로 출력하는 제2 래치(21)와, 제1 내부스트로브신호(DQS_R)에 동기하여 제1 라이징데이터(D1R)를 래치하여 제2 라이징데이터(D2R)로 출력하는 제3 래치(22)와, 제2 라이징데이터(D2R)를 소정 구간 지연시켜 제3 라이징데이터(D3R)로 출력하는 제1 지연기(23)와, 제2 내부스트로브신호(DQS_F)에 동기하여 내부데이터(IDATA)를 래치하여 제1 폴링데이터(D1F)로 출력하는 제4 래치(24)와, 제1 내부스트로브신호(DQS_R)에 동기하여 제1 폴링데이터(D1F)를 래치하여 제2 폴링데이터(D2F)로 출력하는 제5 래치(25)와, 제2 폴링데이터(D2F)를 소정 구간 지연시켜 제3 폴링데이터(D3F)로 출력하는 제2 지연기(26)를 포함한다. 여기서, 제1 래치(20), 제2 래치(21), 제3 래치(22), 제4 래치(24) 및 제5 래치(25)는 D-플립플롭으로 구현할 수 있다.

이와 같은 구성의 데이터정렬부(2)에서 출력되는 제1 라이징데이터(D1R), 제3 라이징데이터(D3R), 제1 폴링데이터(D1F) 및 제3 폴링데이터(D3F)는 정렬되어 출력된다.

데이터스트로브신호 감지회로(3)는, 도 3에 도시된 바와 같이, 클럭샘플링부(30), 최종클럭생성부(31) 및 라이트래치신호생성부(32)를 포함한다.

클럭샘플링부(30)는, 도 4에 도시된 바와 같이, 라이트커맨드(WT_CMD)를 제1 내지 제4 라이트레이턴시신호(WL<1:4>)에 의해 설정되는 라이트레이턴시만큼 시프팅하여 출력하는 시프팅부(300)와, 시프팅부(300)의 출력신호를 반전버퍼링하여 시프팅신호(WR_WL)를 출력하는 버퍼로 동작하는 인버터(IV30)와, 라이트커맨드(WT_CMD)가 입력되는 시점부터 제1 내지 제4 라이트레이턴시신호(WL<1:4>)에 의해 설정되는 라이트레이턴시 및 제1 및 제2 버스트신호(BL4, BL8)에 의해 설정되는 버스트구간이 경과되는 시점까지 로직로우레벨로 디스에이블되는 구간신호(SECT)를 생성하는 구간신호생성부(301)와, PMOS 트랜지스터(P30) 및 NMOS 트랜지스터들(N30, N31)로 구성되어, 시프팅신호(WR_WL) 및 구간신호(SECT)에 응답하여 구동신호(DRV)를 구동하는 구동부(302)와, 구동신호(DRV)를 래치하는 래치부(303)와, 구동신호(DRV)가 로직하이레벨인 구간에서 내부클럭(ICLK)을 샘플링클럭(SPL_CLK)으로 전달하는 전달소자로 동작하는 낸드게이트(ND30)를 포함한다.

여기서, 제1 라이트레이턴시신호(WL<1>)가 로직하이레벨이면 라이트레이턴시가 1로 설정되어 라이트커맨드(WT_CMD) 입력 후 내부클럭(ICLK)의 1주기 구간이 경과된 후 라이트동작을 위한 데이터 입력이 개시된다. 또한, 제2 라이트레이턴시신호(WL<2>)가 로직하이레벨이면 라이트레이턴시가 2로 설정되어 라이트커맨드(WT_CMD) 입력 후 내부클럭(ICLK)의 2주기 구간이 경과된 후 라이트동작을 위한 데이터 입력이 개시된다. 한편, 제1 버스트신호(BL4)가 로직하이레벨이면 데이터가 연속적으로 입력되는 버스트구간이 내부클럭(ICLK)의 4주기 구간동안으로 설정되고, 제2 버스트신호(BL8)가 로직하이레벨이면 버스트구간이 내부클럭(ICLK)의 8주기 구간동안으로 설정된다.

이와 같은 구성의 클럭샘플링부(30)의 동작을 도 4를 참고하여 살펴보되, 제1 라이트레이턴시신호(WL<1>)가 로직하이레벨이고, 제1 버스트신호(BL4)가 로직하이레벨로 설정된 경우를 가정하여 설명하면 다음과 같다.

t30에서 라이트커맨드(WT_CMD)가 입력되면 시프팅부(300)는 라이트커맨드(WT_CMD)를 내부클럭(ICLK)의 1주기 구간만큼 시프팅하므로, 인버터(IV30)는 t31에서 시프팅신호(WR_WL)를 출력한다.

이때, 구간신호생성부(301)에서 생성되는 구간신호(SECT)는 라이트커맨드(WT_CMD)가 입력되는 t30에서부터 라이트레이턴시(내부클럭(ICLK)의 1주기 구간) 및 버스트구간(내부클럭(ICLK)의 4주기 구간)이 경과되는 t32까지 로직로우레벨로 디스에이블된다.

구동부(302)의 PMOS 트랜지스터(P30)는 시프팅신호(WR_WL)의 로직로우레벨 펄스가 입력되는 t31에서 턴온되어 구동신호(DRV)를 풀-업구동하고, 구동부(302)의 NMOS 트랜지스터들(N30, N31)은 구간신호(SECT)가 로직하이레벨로 인에이블되는 t32에서 구동신호(DRV)를 풀-다운구동한다. 따라서, 샘플링클럭(SPL_CLK)은 구동신호(DRV)가 로직하이레벨로 구동되는 상태에서 내부클럭(ICLK)이 전달되어 생성된다.

최종클럭생성부(31)는, 도 6에 도시된 바와 같이, 시프팅신호(WR_WL)를 샘플링클럭(SPL_CLK)에 동기시켜 래치하여 제1 레벨신호(LEV1)를 생성하는 제1 레벨신호생성부(310)와, 제1 레벨신호(LEV1)를 샘플링클럭(SPL_CLK)에 동기시켜 래치하여 제2 레벨신호(LEV2)를 생성하는 제2 레벨신호생성부(311)와, 제2 레벨신호(LEV2)를 샘플링클럭(SPL_CLK)에 동기시켜 래치하여 제3 레벨신호(LEV3)를 생성하는 제3 레벨신호생성부(312)와, 제3 레벨신호(LEV3)를 샘플링클럭(SPL_CLK)에 동기시켜 래치하여 제4 레벨신호(LEV4)를 생성하는 제4 레벨신호생성부(313)와, 제2 레벨신호(LEV2)를 반전시켜 출력하는 인버터(IV31)와, 제1 레벨신호(LEV1) 및 인버터(IV31)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 제1 출력신호(OUT1)를 생성하는 낸드게이트(ND31)와, 제4 레벨신호(LEV4)를 반전시켜 출력하는 인버터(IV32)와, 제3 레벨신호(LEV1) 및 인버터(IV32)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 제2 출력신호(OUT2)를 생성하는 낸드게이트(ND32)와, 제1 출력신호(OUT1)를 반전시키는 인버터(IV33)와, 제1 출력신호(OUT1) 및 제2 출력신호(OUT2)를 입력받아 부정논리곱 연산을 수행하여 제3 출력신호(OUT3)를 생성하는 낸드게이트(ND33)와, 제1 버스트신호(BL4)가 로직하이레벨인 경우 인버터(IV33)의 출력신호를 전달하는 전달게이트(T31)와, 제2 버스트신호(BL8)가 로직하이레벨인 경우 낸드게이트(ND33)의 출력신호를 전달하는 전달게이트(T32)와, 전달게이트들(T31, T32)에서 전달된 신호를 버퍼링하여 최종클럭(FIN_CLK)으로 전달하는 버퍼부(314)를 포함한다. 여기서, 제1 내지 제4 레벨신호생성부(310~313)는 D-플립플롭으로 구현할 수 있다.

이와 같은 구성의 최종클럭생성부(31)의 동작을 도 7을 참고하여 살펴보되, 제2 버스트신호(BL8)가 로직하이레벨로 설정된 경우를 가정하여 설명하면 다음과 같다.

제1 레벨신호생성부(310)는 시프팅신호(WR_WL)의 로직로우레벨 펄스가 입력된 후 샘플링클럭(SPL_CLK)의 라이징펄스가 입력되는 시점, 즉, t33에 동기하여 로직하이레벨로 레벨천이하는 제1 레벨신호(LEV1)를 생성한다. 또한, 제2 내지 제4 레벨신호생성부(311~313)는 각각 후속하는 샘플링클럭(SPL_CLK)의 라이징펄스에 동기하여 로직하이레벨로 레벨천이하는 제2 내지 제4 레벨신호(LEV2~4)를 생성한다. 낸드게이트(ND31)에서 출력되는 제1 출력신호(OUT1)는 제1 레벨신호(LEV1)가 로직하이레벨로 레벨천이하는 t33에서부터 제2 레벨신호(LEV2)가 로직하이레벨로 레벨천이하는 t34까지 로직로우레벨로 생성된다. 또한, 제2 출력신호(OUT2)는 제3 레벨신호(LEV3)가 로직하이레벨로 레벨천이하는 t35에서부터 제4 레벨신호(LEV4)가 로직하이레벨로 레벨천이하는 t36까지 로직로우레벨로 생성된다. 그리고, 제3 출력신호(OUT3)는 제1 출력신호(OUT1) 및 제2 출력신호(OUT2)의 로직로우레벨 펄스가 생성되는 구간에서 로직하이레벨로 발생되는 펄스를 포함한다. 앞서, 가정한 바와 같이, 로직하이레벨의 제2 버스트신호(BL8)에 의해 전달게이트(T32)가 턴온되어 제3 출력신호(OUT3)가 버퍼링되어 최종클럭(FIN_CLK)으로 출력된다. 따라서, 최종클럭(FIN_CLK)은 t33에서 t34까지의 구간 및 t35에서 t36까지의 구간에서 로직하이레벨로 생성된다.

라이트래치신호생성부(32)는, 도 8에 도시된 바와 같이, 최종클럭(FIN_CLK)을 래치하여 인에이블신호(EN)를 생성하는 인에이블신호생성부(320)와, 인에이블신호(EN)에 응답하여 라이트래치신호(WR_LAT)를 생성하는 펄스생성부(321)를 포함한다.

인에이블신호생성부(320)는 로직하이레벨의 지연내부스트로브신호(DQS_Fd)가 입력되는 경우 최종클럭(FIN_CLK)을 래치하여 풀-업신호(PU) 및 풀-다운신호(PD)를 생성하는 클럭래치부(3200)와, 풀-업신호(PU) 및 풀-다운신호(PD)에 응답하여 인에이블신호(EN)를 구동하는 인에이블신호구동부(3201)를 포함한다. 지연내부스트로브신호(DQS_Fd)는 제2 내부스트로브신호(DQS_F)를 소정 구간 지연시킨 신호이다. 이와 같은 구성의 인에이블신호생성부(320)는 로직하이레벨의 지연내부스트로브신호(DQS_Fd)가 입력되는 상태에서 로직하이레벨의 최종클럭(FIN_CLK)을 래치하여 로직하이레벨의 풀-업신호(PU) 및 풀-다운신호(PD)를 생성하므로, 인에이블신호(EN)는 로직로우레벨로 구동된다. 로직로우레벨로 구동된 인에이블신호(EN)는 지연내부스트로브신호(DQS_Fd) 또는 최종클럭(FIN_CLK)이 로직로우레벨로 천이할 때 로직하이레벨로 천이된다.

펄스생성부(321)는 인에이블신호(EN)를 반전지연시키는 반전지연부(3210)와, 인에이블신호(EN) 및 반전지연부(3210)의 출력신호를 입력받아 논리곱 연산을 수행하여 라이트래치신호(WR_LAT)를 생성하는 논리부(3211)를 포함한다. 라이트래치신호(WR_LAT)는 인에이블신호(EN)가 로직하이레벨로 천이하는 시점부터 반전지연부(3210)의 지연구간동안 로직하이레벨로 인에이블된다.

데이터래치부(4)는, 도 9에 도시된 바와 같이, 라이트래치신호(WR_LAT)에 동기하여 제3 라이징데이터(D3R)를 래치하여 제1 입력데이터(DIN<1>)를 생성하는 제1 데이터래치(40)와, 라이트래치신호(WR_LAT)에 동기하여 제1 라이징데이터(D1R)를 래치하여 제2 입력데이터(DIN<2>)를 생성하는 제2 데이터래치(41)와, 라이트래치신호(WR_LAT)에 동기하여 제1 폴링데이터(D1F)를 래치하여 제3 입력데이터(DIN<3>)를 생성하는 제3 데이터래치(42)와, 라이트래치신호(WR_LAT)에 동기하여 제3 폴링데이터(D3F)를 래치하여 제4 입력데이터(DIN<4>)를 생성하는 제4 데이터래치(43)를 포함한다. 여기서, 제1 내지 제4 데이터래치(40~43)는 D-플립플롭으로 구현할 수 있다.

이와 같은 구성의 데이터래치부(4)는 라이트래치신호(WR_LAT)의 라이징에지(rising edge)에 동기하여 제3 라이징데이터(D3R), 제1 라이징데이터(D1R), 제1 폴링데이터(D1F) 및 제3 폴링데이터(D3F)를 래치하여 제1 내지 제4 입력데이터(DIN<1:4>)로 출력한다. 따라서, 제1 내지 제4 입력데이터(DIN<1:4>)는 라이트래치신호(WR_LAT)의 라이징에지(rising edge)에서부터 내부클럭(ICLK)의 2주기 구간동안 펄스폭을 갖는 신호로 출력된다. 이는 라이트래치신호(WR_LAT)를 생성하는 최종클럭(FIN_CLK)의 주기가 내부클럭(ICLK)의 2주기 구간으로 생성되기 때문이다.

데이터입력클럭생성부(5)는 내부클럭(ICLK)을 소정구간 지연시켜 데이터입력클럭(DIN_CLK)을 생성한다. 데이터입력클럭(DIN_CLK)의 생성구간은 스펙(specification)에 따라 결정되므로, 이에 따라 데이터입력클럭생성부(5)의 지연구간을 설정할 수 있다.

전달부(6)는, 도 9에 도시된 바와 같이, 데이터입력클럭(DIN_CLK)에 동기하여 제1 내지 제4 입력데이터(DIN<1:4>)를 라이트드라이버(7)에 전달하는 전달소자들로 동작하는 NMOS 트랜지스터들(N60~N63)로 구성된다.

이하, 도 1 내지 도 9를 참고하여 살펴본 구성을 갖는 본 실시예의 데이터입력회로의 동작을 도 10을 참고하여 살펴보되, 제1 라이트레이턴시신호(WL<1>)가 로직하이레벨이고, 제1 버스트신호(BL4)가 로직하이레벨로 설정된 경우를 가정하여 설명한다.

우선, 데이터버퍼(10)는 데이터(DATA)를 버퍼링하여 내부데이터(IDATA)를 생성하고, 데이터스트로브신호버퍼(11)는 데이터스트로브신호(DQS) 및 반전데이터스트로브신호(DQS)를 입력받아 제1 내부스트로브신호(DQS_R) 및 제2 내부스트로브신호(DQS_F)를 생성하며, 커멘드버퍼(12)는 외부커맨드(EXTCMD)를 버퍼링하여 라이트동작을 위한 라이트커맨드(WT_CMD)를 생성하고, 클럭버퍼(13)는 클럭(CLK)을 버퍼링하여 내부클럭(ICLK)을 생성한다.

다음으로, 데이터정렬부(2)는 제1 내부스트로브신호(DQS_R) 및 제2 내부스트로브신호(DQS_F)에 동기하여 내부데이터(IDATA)를 순차적으로 래치하여 제1 라이징데이터(D1R), 제3 라이징데이터(D3R), 제1 폴링데이터(D1F) 및 제3 폴링데이터(D3F)를 t5에서 정렬하여 출력한다.

다음으로, 데이터스트로브신호 감지회로(3)는 제2 내부스트로브신호(DQS_F)의 최종 폴링에지(falling edge)를 감지하여 t4에서부터 t6까지 로직하이레벨로 발생되는 펄스를 포함하는 최종클럭(FIN_CLK)을 생성한다. 이는 제1 라이트레이턴시신호(WL<1>)가 로직하이레벨이므로 t2에서부터 내부클럭(ICLK)이 샘플링클럭(SPL_CLK)으로 출력되고, 제1 버스트신호(BL4)가 로직하이레벨이므로 t4에서부터 내부클럭(ICLK)의 한주기동안 로직하이레벨을 펄스폭을 갖는 펄스가 최종클럭생성부(31)에서 선택되어 출력되기 때문이다.

또한, 데이터스트로브신호 감지회로(3)는 라이트래치신호생성부(32)에서 지연내부스트로브신호(DQS_Fd)에 동기하여 최종클럭(FIN_CLK)을 래치하여 라이트래치신호(WR_LAT)를 생성한다. 라이트래치신호(WR_LAT)는 지연내부스트로브신호(DQS_Fd)의 마지막 폴링에지(falling)에 동기하여 발생된다.

다음으로, 데이터래치부(4)는 데이터래치부(4)는 라이트래치신호(WR_LAT)의 라이징에지(rising edge)에 동기하여 제3 라이징데이터(D3R), 제1 라이징데이터(D1R), 제1 폴링데이터(D1F) 및 제3 폴링데이터(D3F)를 래치하여 제1 내지 제4 입력데이터(DIN<1:4>)로 출력한다.

다음으로, 전달부(6)는 데이터입력클럭(DIN_CLK)에 동기하여 제1 내지 제4 입력데이터(DIN<1:4>)를 라이트드라이버(7)에 전달한다.

이상 살펴본 본 실시예의 데이터입력회로는 제2 내부스트로브신호(DQS_F)의 마지막 펄스를 감지하여 라이트래치신호(WR_LAT)를 생성하고, 라이트래치신호(WR_LAT)의 라이징에지(rising edge)에 동기하여 제3 라이징데이터(D3R), 제1 라이징데이터(D1R), 제1 폴링데이터(D1F) 및 제3 폴링데이터(D3F)를 래치하여 제1 내지 제4 입력데이터(DIN<1:4>)로 출력한다. 이때, 라이트래치신호(WR_LAT)는 라이트레이턴시 및 버스트구간에 관한 정보를 토대로 라이트동작을 위한 데이터입력이 종료되는 구간에서 발생되는 펄스를 포함하는 최종클럭(FIN_CLK)으로부터 생성된다. 따라서, 라이트래치신호(WR_LAT)는 데이터스트로브신호(DQS)의 입력이 종료되는 t6이후의 포스트앰블구간에서 데이터스트로브신호(DQS)의 링잉현상(Y1)에 영향을 받지 않는다. 즉, 데이터스트로브신호(DQS)의 링잉현상(Y1)에 따라 제1 내부스트로브신호(DQS_R) 및 제2 내부스트로브신호(DQS_F)에 링잉현상(Y2)이 발생하더라도, 최종클럭(FIN_CLK)을 래치하여 생성된 라이트래치신호(WR_LAT)에는 데이터스트로브신호(DQS)의 링잉현상(Y1) 및 제1 내부스트로브신호(DQS_R) 및 제2 내부스트로브신호(DQS_F)에 링잉현상(Y2)이 영향을 미치지 않는다.

또한, 라이트래치신호(WR_LAT)는 내부클럭(ICLK)의 2주기구간만큼 주기를 갖는 최종클럭(FIN_CLK)으로부터 생성되므로, 마찬가지로 내부클럭(ICLK)의 2주기구간만큼 주기를 갖는다. 따라서, 데이터래치부(4)에서 라이트래치신호(WR_LAT)에 동기되어 출력되는 제1 내지 제4 입력데이터(DIN<1:4>)는 내부클럭(ICLK)의 2주기구간만큼 펄스폭을 갖는 신호로 출력되므로, 전달부(6)에서 데이터입력클럭(DIN_CLK)에 동기되어 출력될 때 마진(margin)이 충분히 확보된다.

10: 데이터버퍼 11: 데이터스트로브신호버퍼
12: 커멘드버퍼 13: 클럭버퍼
2: 데이터정렬부 20: 제1 래치
21: 제2 래치 22: 제3 래치
23: 제1 지연기 24: 제4 래치
25: 제 5 래치 26: 제2 지연기
3: 데이터스트로브신호 감지회로 30: 클럭샘플링부
300: 시프팅부 301: 구간신호생성부
302: 구동부 303: 래치부
31: 최종클럭생성부
310~323: 제1 내지 제4 레벨신호생성부
314: 버퍼부 32: 라이트래치신호생성부
320: 인에이블신호생성부 3200: 클럭래치부
3201: 인에이블신호구동부 321: 펄스생성부
3210: 반전지연부 3211: 논리부
4: 데이터래치부 40~43: 제1 내지 제4 데이터래치
5: 데이터입력클럭생성부 6: 전달부
7: 라이트드라이버

Claims

내부데이터를 제1 및 제2 내부스트로브신호에 동기시켜 정렬하여 제1 내지 제3 라이징데이터 및 제1 내지 제3 폴링데이터를 생성하는 데이터정렬부;
데이터스트로브신호의 마지막 폴링에지를 감지하여 라이트래치신호를 생성하는 데이터스트로브신호감지회로; 및
상기 라이트래치신호에 응답하여 상기 제1 내지 제3 라이징데이터 및 상기 제1 내지 제3 폴링데이터를 래치시켜 입력데이터로 출력하는 데이터래치부를 포함하되, 상기 데이터정렬부는 상기 제1 내부스트로브신호에 동기하여 상기 내부데이터를 래치하여 출력하는 제1 래치, 상기 제2 내부스트로브신호에 동기하여 상기 제1 래치의 출력신호를 래치하여 상기 제1 라이징데이터로 출력하는 제2 래치, 상기 제1 내부스트로브신호에 동기하여 상기 제1 라이징데이터를 래치하여 상기 제2 라이징데이터로 출력하는 제3 래치, 및 상기 제2 라이징데이터를 소정 구간 지연시켜 상기 제3 라이징데이터로 출력하는 제1 지연기를 포함하는 데이터입력회로.
제 1 항에 있어서, 상기 제1 내부스트로브신호는 상기 데이터스트로브신호의 라이징에지에 동기되어 생성되고, 상기 제2 내부스트로브신호는 상기 데이터스트로브신호의 폴링에지에 동기되어 생성되는 데이터입력회로.
삭제
제 1 항에 있어서, 상기 데이터정렬부는
상기 제2 내부스트로브신호에 동기하여 상기 내부데이터를 래치하여 상기 제1 폴링데이터로 출력하는 제4 래치;
상기 제1 내부스트로브신호에 동기하여 상기 제1 폴링데이터를 래치하여 상기 제2 폴링데이터로 출력하는 제5 래치; 및
상기 제2 폴링데이터를 소정 구간 지연시켜 상기 제3 폴링데이터로 출력하는 제2 지연기를 더 포함하는 데이터입력회로.
제 1 항에 있어서, 상기 데이터스트로브신호감지회로는
라이트레이턴시가 경과된 후 발생되는 펄스를 포함하는 시프팅신호를 생성하고, 시프팅신호의 펄스가 발생하는 시점부터 버스트구간동안 내부클럭을 샘플링하여 샘플링클럭을 생성하는 클럭샘플링부;
상기 시프팅신호를 상기 샘플링클럭에 동기시켜 래치하여 레벨신호를 생성하고, 버스트신호에 응답하여 상기 레벨신호로부터 최종클럭을 생성하는 최종클럭생성부; 및
상기 최종클럭을 래치하여 인에이블신호를 생성하고, 상기 인에이블신호에 응답하여 상기 라이트래치신호를 생성하는 라이트래치신호생성부를 포함하는 데이터입력회로.
제 5 항에 있어서, 상기 클럭샘플링부는
라이트레이턴시신호에 응답하여 라이트커멘드를 상기 라이트레이턴시만큼 시프팅하는 시프팅부;
상기 시프팅부의 출력신호를 버퍼링하여 상기 시프팅신호를 생성하는 버퍼;
상기 라이트커멘드, 상기 라이트레이턴시신호 및 버스트신호를 입력받아 구간신호를 생성하는 구간신호생성부;
상기 시프팅신호와 상기 구간신호에 응답하여 구동신호를 구동하는 구동부; 및
상기 구동신호에 응답하여 상기 내부클럭을 상기 샘플링클럭으로 전달하는 전달소자를 포함하는 데이터입력회로.
제 6 항에 있어서, 상기 구간신호는 상기 라이트커멘드가 입력되는 시점부터 상기 라이트레이턴시에 의해 설정되는 라이트레이턴시 및 상기 버스트신호에 따라 설정되는 버스트구간이 경과되는 시점까지 디스에이블되는 데이터입력회로.
제 6 항에 있어서, 상기 구동부는 상기 시프팅신호의 펄스가 입력되는 시점부터 상기 구간신호가 인에이블되는 시점까지 상기 구동신호를 풀-업구동하는 데이터입력회로.
제 8 항에 있어서, 상기 전달소자는 상기 구동신호가 풀-업구동되는 구간동안 상기 내부클럭을 상기 샘플링클럭으로 전달하는 데이터입력회로.
제 5 항에 있어서, 상기 최종클럭생성부는
상기 시프팅신호를 상기 샘플링클럭에 동기시켜 래치하여 제1 레벨신호를 생성하는 제1 레벨신호생성부;
상기 제1 레벨신호를 상기 샘플링클럭에 동기시켜 래치하여 제2 레벨신호를 생성하는 제2 레벨신호생성부;
상기 제1 레벨신호의 레벨천이 시점부터 상기 제2 레벨신호의 레벨천이 시점까지 펄스폭을 갖는 제1 출력신호를 생성하는 제1 논리소자; 및
제1 버스트신호에 응답하여 상기 제1 논리소자의 출력신호를 버퍼링한 신호를 전달하는 제1 전달소자를 포함하는 데이터입력회로.
제 10 항에 있어서, 상기 최종클럭생성부는
상기 제2 레벨신호를 상기 샘플링클럭에 동기시켜 래치하여 제3 레벨신호를 생성하는 제3 레벨신호생성부;
상기 제3 레벨신호를 상기 샘플링클럭에 동기시켜 래치하여 제4 레벨신호를 생성하는 제4 레벨신호생성부;
상기 제3 레벨신호의 레벨천이 시점부터 상기 제4 레벨신호의 레벨천이 시점까지 펄스폭을 갖는 제2 출력신호를 생성하는 제2 논리소자; 및
제2 버스트신호에 응답하여 상기 제2 논리소자의 출력신호를 버퍼링한 신호를 전달하는 제2 전달소자를 더 포함하는 데이터입력회로.
제 5 항에 있어서, 상기 라이트래치신호생성부는
상기 제2 내부스트로브신호에 응답하여 상기 최종클럭을 래치하여 풀-업신호 및 풀다운신호를 생성하는 클럭래치부; 및
상기 풀-업신호 및 상기 풀다운신호에 응답하여 상기 인에이블신호를 구동하는 인에이블신호구동부를 포함하는 데이터입력회로.
제 12 항에 있어서, 상기 클럭래치부는 상기 제2 내부스트로브신호를 지연시켜 생성된 지연내부스트로브신호의 펄스가 입력되는 구간에서 상기 최종클럭을 래치하는 데이터입력회로.
제 1 항에 있어서,
내부클럭을 소정 구간 지연시켜 데이터입력클럭을 생성하는 데이터입력클럭생성부; 및
상기 데이터입력클럭에 동기하여 상기 입력데이터를 라이트드라이버로 전달하는 전달부를 더 포함하는 데이터입력회로.
라이트레이턴시가 경과된 후 발생되는 펄스를 포함하는 시프팅신호를 생성하고, 시프팅신호의 펄스가 발생하는 시점부터 버스트구간동안 내부클럭을 샘플링하여 샘플링클럭을 생성하는 클럭샘플링부;
상기 시프팅신호를 상기 샘플링클럭에 동기시켜 래치하여 레벨신호를 생성하고, 버스트신호에 응답하여 상기 레벨신호로부터 최종클럭을 생성하는 최종클럭생성부; 및
상기 최종클럭을 래치하여 인에이블신호를 생성하고, 상기 인에이블신호에 응답하여 정렬된 데이터를 래치시켜 출력하기 위한 라이트래치신호를 생성하는 라이트래치신호생성부를 포함하는 데이터입력회로.
제 15 항에 있어서, 상기 클럭샘플링부는
라이트레이턴시신호에 응답하여 라이트커멘드를 상기 라이트레이턴시만큼 시프팅하는 시프팅부;
상기 시프팅부의 출력신호를 버퍼링하여 상기 시프팅신호를 생성하는 버퍼;
상기 라이트커멘드, 상기 라이트레이턴시신호 및 버스트신호를 입력받아 구간신호를 생성하는 구간신호생성부;
상기 시프팅신호와 상기 구간신호에 응답하여 구동신호를 구동하는 구동부; 및
상기 구동신호에 응답하여 상기 내부클럭을 상기 샘플링클럭으로 전달하는 전달소자를 포함하는 데이터입력회로.
제 16 항에 있어서, 상기 구간신호는 상기 라이트커멘드가 입력되는 시점부터 상기 라이트레이턴시에 의해 설정되는 라이트레이턴시 및 상기 버스트신호에 따라 설정되는 버스트구간이 경과되는 시점까지 디스에이블되는 데이터입력회로.
제 16 항에 있어서, 상기 구동부는 상기 시프팅신호의 펄스가 입력되는 시점부터 상기 구간신호가 인에이블되는 시점까지 상기 구동신호를 풀-업구동하는 데이터입력회로.
제 16 항에 있어서, 상기 전달소자는 상기 구동신호가 풀-업구동되는 구간동안 상기 내부클럭을 상기 샘플링클럭으로 전달하는 데이터입력회로.
제 15 항에 있어서, 상기 최종클럭생성부는
상기 시프팅신호를 상기 샘플링클럭에 동기시켜 래치하여 제1 레벨신호를 생성하는 제1 레벨신호생성부;
상기 제1 레벨신호를 상기 샘플링클럭에 동기시켜 래치하여 제2 레벨신호를 생성하는 제2 레벨신호생성부;
상기 제1 레벨신호의 레벨천이 시점부터 상기 제2 레벨신호의 레벨천이 시점까지 펄스폭을 갖는 제1 출력신호를 생성하는 제1 논리소자; 및
제1 버스트신호에 응답하여 상기 제1 논리소자의 출력신호를 버퍼링한 신호를 전달하는 제1 전달소자를 포함하는 데이터입력회로.
제 20 항에 있어서, 상기 최종클럭생성부는
상기 제2 레벨신호를 상기 샘플링클럭에 동기시켜 래치하여 제3 레벨신호를 생성하는 제3 레벨신호생성부;
상기 제3 레벨신호를 상기 샘플링클럭에 동기시켜 래치하여 제4 레벨신호를 생성하는 제4 레벨신호생성부;
상기 제3 레벨신호의 레벨천이 시점부터 상기 제4 레벨신호의 레벨천이 시점까지 펄스폭을 갖는 제2 출력신호를 생성하는 제2 논리소자; 및
제2 버스트신호에 응답하여 상기 제2 논리소자의 출력신호를 버퍼링한 신호를 전달하는 제2 전달소자를 더 포함하는 데이터입력회로.
제 15 항에 있어서, 상기 라이트래치신호생성부는
내부스트로브신호에 응답하여 상기 최종클럭을 래치하여 풀-업신호 및 풀다운신호를 생성하는 클럭래치부; 및
상기 풀-업신호 및 상기 풀다운신호에 응답하여 상기 인에이블신호를 구동하는 인에이블신호구동부를 포함하는 데이터입력회로.
제 22 항에 있어서, 상기 클럭래치부는 상기 내부스트로브신호를 지연시켜 생성된 지연내부스트로브신호의 펄스가 입력되는 구간에서 상기 최종클럭을 래치하되, 상기 내부스트로브신호는 데이터스트로브신호의 폴링에지에 동기되어 생성되는 데이터입력회로.