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KR20210029396A - 크랙 검출 구조물을 포함하는 반도체 장치 및 비휘발성 메모리 장치 - Google Patents

크랙 검출 구조물을 포함하는 반도체 장치 및 비휘발성 메모리 장치 Download PDF

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KR20210029396A
KR20210029396A KR1020190110551A KR20190110551A KR20210029396A KR 20210029396 A KR20210029396 A KR 20210029396A KR 1020190110551 A KR1020190110551 A KR 1020190110551A KR 20190110551 A KR20190110551 A KR 20190110551A KR 20210029396 A KR20210029396 A KR 20210029396A
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semiconductor
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삼성전자주식회사
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Abstract

반도체 장치는, 중앙 영역과 상기 중앙 영역을 둘러싸는 외곽 영역을 포함하는 반도체 다이, 상기 중앙 영역의 복수의 서브 영역들에 형성되는 반도체 집적 회로, 상기 외곽 영역에 환형으로 형성되는 외측 크랙 검출 구조물(crack detection structure), 상기 복수의 서브 영역들에 각각 형성되는 복수의 내측 크랙 검출 구조물들, 및 상기 외측 크랙 검출 구조물 및 상기 복수의 내측 크랙 검출 구조물들의 전기적인 연결을 제어하는 복수의 경로 선택 회로들을 포함한다.

Description

크랙 검출 구조물을 포함하는 반도체 장치 및 비휘발성 메모리 장치{Semiconductor device and nonvolatile memory device including crack detection structure}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 크랙 검출 구조물을 포함하는 반도체 장치 및 비휘발성 메모리 장치에 관한 것이다.
일반적으로 집적 회로들은 반도체 물질의 웨이퍼에 반복적인 패턴으로 형성된다. 상기 웨이퍼는 많은 수의 개별적인 반도체 다이(semiconductor die)들로 절단되고, 절단된 반도체 다이들은 각각 반도체 칩들로 패키징된다. 이러한 절단 및 패키징 공정을 수행하는 중에 반도체 다이에 크랙이 발생될 수 있다. 이러한 크랙을 정밀하게 검출함으로써 불량 제품의 출하를 방지하는 것이 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 다양한 경로의 크랙 침투에 대한 감지 능력을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 다양한 경로의 크랙 침투에 대한 감지 능력을 향상시킬 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 장치는, 중앙 영역과 상기 중앙 영역을 둘러싸는 외곽 영역을 포함하는 반도체 다이, 상기 중앙 영역의 복수의 서브 영역들에 형성되는 반도체 집적 회로, 상기 외곽 영역에 환형으로 형성되는 외측 크랙 검출 구조물(crack detection structure), 상기 복수의 서브 영역들에 각각 형성되는 복수의 내측 크랙 검출 구조물들, 및 상기 외측 크랙 검출 구조물 및 상기 복수의 내측 크랙 검출 구조물들의 전기적인 연결을 제어하는 복수의 경로 선택 회로들을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 중앙 영역들과 상기 중앙 영역들의 각각을 둘러싸는 외곽 영역들을 각각 포함하고 수직 방향으로 적층되는 제1 반도체 다이 및 제2 반도체 다이, 상기 제1 반도체 다이의 상기 중앙 영역의 복수의 상부 서브 영역들에 형성되는 메모리 셀 구조물, 상기 제1 반도체 다이 하부에 배치되는 상기 제2 반도체 다이의 상기 중앙 영역의 복수의 하부 서브 영역들에 형성되는 주변 회로, 상기 외곽 영역들에 환형으로 형성되는 외측 크랙 검출 구조물(crack detection structure), 상기 복수의 상부 서브 영역들 및 상기 복수의 하부 서브 영역들에 각각 형성되는 복수의 내측 크랙 검출 구조물들 및 상기 외측 크랙 검출 구조물 및 상기 복수의 내측 크랙 검출 구조물들의 전기적인 연결을 제어하는 복수의 경로 선택 회로들을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 스토리지 장치는, 하나 이상의 비휘발성 메모리 장치들 및 상기 하나 이상의 비휘발성 메모리 장치들에 대한 액세스를 제어하는 스토리지 콘트롤러를 포함한다.
상기 하나 이상의 비휘발성 메모리 장치들의 각각은, 중앙 영역들과 상기 중앙 영역들의 각각을 둘러싸는 외곽 영역들을 각각 포함하고 수직 방향으로 적층되는 제1 반도체 다이 및 제2 반도체 다이, 상기 제1 반도체 다이의 상기 중앙 영역의 복수의 상부 서브 영역들에 형성되는 메모리 셀 구조물, 상기 제1 반도체 다이 하부에 배치되는 상기 제2 반도체 다이의 상기 중앙 영역의 복수의 하부 서브 영역들에 형성되는 주변 회로, 상기 외곽 영역들에 환형으로 형성되는 외측 크랙 검출 구조물(crack detection structure), 상기 복수의 상부 서브 영역들 및 상기 복수의 하부 서브 영역들에 각각 형성되는 복수의 내측 크랙 검출 구조물들 및 상기 외측 크랙 검출 구조물 및 상기 복수의 내측 크랙 검출 구조물들의 전기적인 연결을 제어하는 복수의 경로 선택 회로들을 포함한다.
본 발명의 실시예들에 따른 반도체 장치 및 비휘발성 메모리 장치는 외측 크랙 검출 구조물과 내측 크랙 검출 구조물들의 선택적인 전기적 연결을 통하여, 반도체 다이의 외곽 영역뿐만 아니라 중앙 영역에 발생하는 크랙을 정밀하고도 효율적으로 검출할 수 있다.
또한 본 발명의 실시예들에 따른 반도체 장치 및 비휘발성 메모리 장치는, 수직 방향으로 확장되는 3차원 크랙 검출 구조물을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출할 수 있다.
본 발명의 실시예들에 따른 반도체 장치 및 비휘발성 메모리 장치는 크랙 검출 구조물을 이용하여 다양한 경로의 크랙 침투 및 크랙 발생 위치를 정밀하게 검출함으로써 불량 제품의 출하 확률을 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 레이아웃을 나타내는 평면도이다.
도 2는 도 1의 반도체 장치에 포함되는 경로 선택 회로의 일 실시예를 나타내는 도면이다.
도 3a 및 3b는 도 2의 경로 선택 회로의 스위칭 동작을 나타내는 도면들이다.
도 4는 본 발명의 일 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 5 및 6은 본 발명의 실시예들에 따른 반도체 장치의 크랙 검출을 위한 신호들의 일 예를 나타내는 타이밍도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 장치의 레이아웃을 나타내는 평면도이다.
도 8은 본 발명의 일 실시예에 따른 3차원 크랙 검출 구조물을 나타내는 사시도이다.
도 9, 10, 11 및 12는 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물의 수직 구조의 예들을 나타내는 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 3차원 크랙 검출 구조물을 나타내는 사시도이다.
도 14 및 15는 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물의 수직 구조의 예들을 나타내는 단면도들이다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치의 크랙 검출 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시예에 따른 3차원 크랙 검출 구조물을 나타내는 사시도이다.
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 20은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도이고, 도 21은 도 20의 I-I'라인을 따라 절단한 단면도이고, 도 22는 도 20의 II-II'라인을 따라 절단한 단면도이다.
도 23은 도 20 내지 22를 참조하여 설명한 메모리 셀 구조물의 등가 회로를 나타내는 회로도이다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 과정을 설명하기 위한 도면이다.
도 25 및 26은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 반도체 장치의 3차원 크랙 검출 구조물을 나타내는 단면도들이다.
도 27a 및 27b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제1 반도체 다이의 레이아웃을 나타내는 평면도이다.
도 28a, 28b 및 28c는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제2 반도체 다이의 레이아웃을 나타내는 평면도이다.
도 29는 본 발명의 실시예들에 따른 스토리지 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 레이아웃을 나타내는 평면도이다.
도 1을 참조하면, 반도체 장치(1000)는 적어도 하나의 반도체 다이를 포함하여 구현될 수 있다. 반도체 다이는 중앙 영역(CREG)과 중앙 영역(CREG)을 둘러싸는 외곽 영역(EREC)을 포함한다.
중앙 영역(CREG)은 복수의 서브 영역들(SREG1~SREG4)로 구분될 수 있고, 복수의 서브 영역들(SREG1~SREG4)에는 반도체 장치(1000)의 종류에 따라서 다양한 반도체 집적 회로가 형성된다. 예를 들어, 반도체 장치(100)는 비휘발성 메모리 장치일 수 있고, 이 경우, 중앙 영역(CREG)에는 후술하는 바와 같은 메모리 집적 회로가 형성될 수 있다.
외곽 영역(EREG)에는 환형의 외측 크랙 검출 구조물(crack detection structure)(OCDS)가 형성되고, 복수의 서브 영역들(SREG1~SREG4)의 각각에는 복수의 내측 크랙 검출 구조물들(ICDS1~ICDS4)이 형성된다. 복수의 경로 선택 회로들(PS1~PS4)은 외측 크랙 검출 구조물(OCDS) 및 복수의 내측 크랙 검출 구조물들(ICDS1~ICDS4)의 전기적인 연결을 제어한다. 복수의 경로 선택 회로들(PS1~PS4)은 복수의 스위치 신호들(SS1~SS4)에 각각 응답하여 동작할 수 있다.
외측 크랙 검출 구조물(OCDS)은 복수의 루프 세그먼트들(LPS1~LPS5)로 분할되고, 복수의 루프 세그먼트들(LPS1~LPS5)은 복수의 경로 선택 회로들(PS1~PS5)을 통하여 전기적으로 연결되어 입력 종단 노드(ENI)와 출력 종단 노드(ENO)를 갖는 도전 루프를 형성할 수 있다. 입력 종단 노드(ENI)는 테스트 입력 신호(TSI)가 인가되는 테스트 입력 패드(PTI)에 연결되고, 테스트 출력 신호(TSO)를 출력하는 출력 종단 노드(ENO)는 테스트 출력 패드(PTO)에 연결될 수 있다.
도 2는 도 1의 반도체 장치에 포함되는 경로 선택 회로의 일 실시예를 나타내는 도면이다.
도 2에는 예시적으로 제1 경로 선택 회로(PS1)가 도시되어 있으며, 제2 내지 제4 경로 선택 회로들(PS2~PS4)에 대해서도 실질적으로 동일한 설명이 적용될 수 있다.
도 2를 참조하면, 복수의 내측 크랙 검출 구조물 중 제1 내측 크랙 검출 구조물(ICDS1)은, 제1 단이 복수의 경로 선택 회로들 중 제1 경로 선택 회로(PS1)에 연결되고 제2 단이 복수의 루프 세그먼트들 중 하나의 루프 세그먼트(LPS2)에 연결될 수 있다.
제1 경로 선택 회로(PS1)는 복수의 루프 세그먼트들 중 2개의 루프 세그먼트들(LPS1, LPS2) 사이에 연결되는 외측 스위치(SWO1) 및 복수의 내측 크랙 검출 구조물들 중 제1 내측 크랙 검출 구조물(ICDS1) 및 2개의 루프 세그먼트들(LPS1, LPS2) 중 하나의 루프 세그먼트(LPS1) 사이에 연결되는 내측 스위치(SWI1)를 포함할 수 있다.
제1 내측 크랙 검출 구조물(ICDS1)의 제1 단은 내측 스위치(SWI1)에 연결되고 제2 단은 세그먼트들(LPS1, LPS2) 중 다른 하나의 루프 세그먼트(LPS2) 사이에 연결될 수 있다.
외측 스위치(SWO1)는 외측 연결 신호(SSO1)를 수신하고 외측 연결 신호(SSO1)의 활성화에 응답하여 턴온될 수 있다. 내측 스위치(SSI1)는 내측 연결 신호(SSI1)를 수신하고 내측 연결 신호(SSI1)의 활성화에 응답하여 턴온될 수 있다. 도 1의 스위치 신호(SS1)는 하나의 외측 연결 신호(SSO1) 및 하나의 내측 연결 신호(SSI1)를 포함할 수 있다.
도 3a 및 3b는 도 2의 경로 선택 회로의 스위칭 동작을 나타내는 도면들이다.
도 3a 및 3b를 참조하면, 외측 연결 신호(SSO1) 및 내측 연결 신호(SSI1) 중 하나의 신호만이 택일적으로 활성화될 수 있고, 따라서 외측 스위치(SWO1) 및 내측 스위치(SSI1) 중 하나의 스위치만이 택일적으로 턴온될 수 있다. 도 3a에 도시된 바와 같이, 외측 스위치(SWO1)가 턴온되는 경우 외곽 영역(EREG)의 크랙을 검출할 수 있고, 도 3b에 도시된 바와 같이 내측 스위치(SWI1)가 턴온되는 경우 중앙 영역(CREG)의 제1 서브 영역(SREG)의 크랙을 검출할 수 있다.
도 4는 본 발명의 일 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 4를 참조하면, 테스트 시스템은 테스터(500) 및 반도체 장치(1000)를 포함한다. 반도체 장치(1000)는 전술한 바와 같은 크랙 검출 구조물, 즉 외측 크랙 검출 구조물 및 복수의 내측 크랙 검출 구조물들을 포함할 수 있다. 상기 외측 크랙 검출 구조물은 복수의 경로 선택 회로들과 함께 환형의 도전 루프를 형성할 수 있고, 입력 종단 노드(ENI)와 출력 종단 노드(ENO)를 환형으로 연결할 수 있다. 입력 종단 노드(ENI)와 출력 종단 노드(ENO)는 반도체 장치(100), 즉 반도체 다이의 표면에 형성되는 테스트 입력 패드(PTI) 및 테스트 출력 패드(PTO)에 각각 연결될 수 있고, 상기 도전 루프는 테스트 입출력 패드들(PTI, PTO)을 통하여 외부의 테스터(500)에 연결될 수 있다.
테스터(500)는 크랙 검출기(CDET)(510)를 포함할 수 있다. 크랙 검출기(510)는 테스트 입력 패드(PTI)를 통하여 테스트 입력 신호(TSI)를 인가하고, 테스트 출력 노드(PTO)를 통하여 테스트 입력 신호(TSI)가 크랙 검출 구조물의 도전 루프를 경유한 신호에 상응하는 테스트 출력 신호(TSO)를 수신할 수 있다. 크랙 검출기(510)는 테스트 입력 신호(TSI) 및 테스트 출력 신호(TSO)를 비교하여 반도체 다이의 크랙의 발생 여부를 결정할 수 있다.
도 5 및 6은 본 발명의 실시예들에 따른 반도체 장치의 크랙 검출을 위한 신호들의 일 예를 나타내는 타이밍도들이다.
도 5를 참조하면, 도 4의 크랙 검출기(500)는 테스트 입력 신호(TSI) 및 테스트 출력 신호(TSO)의 위상들을 비교하여 크랙 검출 구조물을 통한 지연 시간(즉, 위상차)을 측정함으로써 크랙의 발생 여부를 결정할 수 있다.
크랙 검출기(510)는 펄스 형태로 활성화되는 테스트 입력 신호(TSI)를 발생하여 크랙 검출 구조물에 인가하고, 펄스 형태로 활성화되는 테스트 출력 신호(TSO)를 수신할 수 있다. 제1 경우(CS1)와 같이 테스트 출력 신호(TSO)의 지연 시간이 미리 결정된 기준 시간(tRT)보다 작은 경우에는 크랙이 발생하지 않은 것으로 판단하고, 제2 경우(CS2)와 같이 테스트 출력 신호(TSO)의 지연 시간이 기준 시간(tRT)보다 큰 경우에는 크랙이 발생한 것으로 판단할 수 있다. 제3 경우(CS3)와 같이 테스트 출력 신호(TSO)가 펄스를 포함하지 않는 경우에는 크랙 검출 구조물의 도전 경로가 완전히 절단된 경우에 해당한다.
도 6을 참조하면, 복수의 테스트 주기들(T1~T5)에 걸쳐서 서로 다른 도전 경로들 상의 크랙 발생 여부를 검출할 수 있다. 도 6에서 SWO1~SWO4는 제1 내지 제4 경로 선택 회로들(PS1~PS4)의 외측 스위치들에 각각 인가되는 외측 연결 신호들을 나타내고, SWI1~SWI4는 제1 내지 제4 경로 선택 회로들(PS1~PS4)의 내측 스위치들에 각각 인가되는 내측 연결 신호들을 나타낸다.
제1 테스트 주기(T1)는 외측 크랙 검출 구조물만으로 형성되는 도전 루프의 크랙 검출에 해당하고, 제2 테스트 주기(T2)는 제1 내측 크랙 검출 구조물을 포함하는 도전 루프의 크랙 검출에 해당하고, 제3 테스트 주기(T3)는 제2 내측 크랙 검출 구조물을 포함하는 도전 루프의 크랙 검출에 해당하고, 제4 테스트 주기(T3)는 제3 내측 크랙 검출 구조물을 포함하는 도전 루프의 크랙 검출에 해당하고, 제5 테스트 주기(T5)는 제4 내측 크랙 검출 구조물을 포함하는 도전 루프의 크랙 검출에 해당한다.
도 6에서, 제1 경우(CS1)는 외측 크랙 검출 구조물 및 내측 크랙 검출 구조물들에 대해서 크랙이 전혀 발생하지 않은 경우에 해당하고, 제2 경우(CS2)는 제2 내측 크랙 검출 구조물에 크랙이 발생한 경우에 해당하고, 제3 경우(CS3)는 외측 크랙 검출 구조물에 크랙이 발생한 경우에 해당한다.
이와 같은 테스트 방법을 통하여 크랙 발생 여부뿐만 아니라 크랙 발생 위치를 정밀하게 검출할 수 있다. 크랙 발생 위치를 검출함으로써 반도체 장치 자체를 스크리닝하는 대신에 크랙이 발생한 반도체 장치의 일부분만을 스크리닝하는 것이 가능하다.
도 7은 본 발명의 실시예들에 따른 반도체 장치의 레이아웃을 나타내는 평면도이다.
도 7의 반도체 장치(1001)는 도 1의 반도체 장치(1000)와 실질적으로 동일하므로 중복되는 설명을 생략한다. 도 1의 반도체 장치(1000)는 내측 크랙 검출 구조물(ICDS1~ICDS4)이 서브 영역들(SREG)의 테두리 부분을 환형으로 경유하는 루프 형태를 가지는 반면에, 도 7의 반도체 장치(1001)는 내측 크랙 검출 구조물(ICDS1~ICDS4)이 서브 영역들(SREG)의 테두리 부분 중 반도체 다이의 중심 쪽만을 경유한다.
도 8은 본 발명의 일 실시예에 따른 3차원 크랙 검출 구조물을 나타내는 사시도이다.
도 8을 참조하면, 3차원 외측 크랙 검출 구조물(OCDSa)은 하나의 도전 루프(conduction loop)를 포함할 수 있다. 후술하는 바와 같이, 반도체 다이는 제1 도전층 및 상기 제1 도전층 하부의 제2 도전층을 포함할 수 있다. 상기 도전층들은 금속 라인들이 패턴화되는 금속층 및/또는 폴리실리콘 라인들이 패턴화되는 폴리층을 포함할 수 있다. 외측 크랙 검출 구조물(OCDSa)은 상기 제1 도전층 및 상기 제2 도전층에 걸쳐서 수직 방향(Z)으로 확장될 수 있다.
외측 크랙 검출 구조물(OCDSa)는 상기 제1 도전층에 형성되는 복수의 상부 수평 라인들(HLT), 상기 제2 도전층에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 상부 수평 라인들(HLT), 하부 수평 라인들(HLB) 및 수직 라인들(VL)은 외측 크랙 검출 구조물(OCDSa)내에서 교번적으로(alternately) 배치되어 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 입력 종단 노드(ENI)와 출력 종단 노드(ENO)를 환형으로 연결할 수 있다.
일 실시예에서, 입력 종단 노드(ENI)와 출력 종단 노드(ENO)는 반도체 다이의 표면에 형성되는 입출력 패드들에 연결될 수 있고, 외측 크랙 검출 구조물(OCDSa)은 상기 입출력 패드들을 통하여 외부의 테스터에 연결될 수 있다. 다른 실시예에서, 입력 종단 노드(ENI)와 출력 종단 노드(ENO)는 반도체 다이의 중앙 영역의 일 부분에 형성되는 크랙 검출기와 같은 테스트 회로에 연결될 수 있다.
도 9, 10, 11 및 12는 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물의 수직 구조의 예들을 나타내는 단면도들이다.
도 9를 참조하면, 반도체 다이는 반도체 기판(SUB) 및 반도체 기판(SUB)의 상부 구조물들이 형성되는 유전층을 포함할 수 있다. 상기 유전층은 도전 라인 패턴들이 형성되는 복수의 도전층들(ML1, ML2, ML3, MLB, PL1, PL2)을 포함할 수 있다. 복수의 도전층들(ML1, ML2, ML3, MLB, PL1, PL2)은 하나 이상의 금속층들(ML1, ML2, ML3) 및 하나 이상의 폴리층들(PL1, PL2)을 포함할 수 있다. 상기 폴리층들은 반도체 다이의 중앙 영역에 형성되는 반도체 집적 회로에 포함되는 트랜지스터들의 게이트들이 형성되는 게이트 폴리층(PL1)을 포함할 수 있다. 상기 반도체 집적 회로가 반도체 메모리 장치인 경우에, 상기 폴리층들은 비트라인들이 형성되는 비트라인 폴리층(PL2)을 더 포함할 수 있다.
외측 크랙 검출 구조물(OCDSa)은 제1 도전층(ML1)에 형성되는 복수의 상부 수평 라인들(HLT), 제1 도전층(ML1) 하부의 제2 도전층(PL2)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다.
도 9의 실시예에서, 제1 도전층(ML1)은 반도체 기판(SUB)의 상부에 형성되는 복수의 금속층들(ML1, ML2, ML3) 중에서 최상부의 금속층에 상응하고, 제2 도전층(PL2)은 비트라인 폴리층에 상응한다. 상부 수평 라인들(HLT)은 최상부의 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함하고, 하부 수평 라인들(HLB)은 비트라인 폴리층(PL2)에 형성되는 폴리실리콘 라인 패턴들(PP)을 포함한다.
수직 라인들(VL)은 제1 금속층(ML1)의 금속 라인 패턴들(MP1)과 비트라인 폴리층(PL2)의 폴리실리콘 라인 패턴들(PP)을 각각 연결하는 수직 콘택들(VC1, VC2, VC3)을 포함할 수 있다. 수직 라인들(VL)은 중간의 도전층들(ML2, ML3)에 각각 형성되는 도전 라인 패턴들(MP2, MP3)을 더 포함할 수 있고, 중간의 도전 라인 패턴들(MP2, MP3) 중 적어도 하나는 생략될 수 있다. 예를 들어, 제2 금속층(ML2)의 금속 라인 패턴들(MP2)이 생략될 수 있고, 이 경우 도 9에 도시된 2개의 수직 콘택들(VC1, VC1)은 하나의 수직 콘택으로서 일체적으로 형성될 수 있다. 이하, 도 9와 중복되는 설명을 생략한다.
도 10을 참조하면, 외측 크랙 검출 구조물(OCDSa)은 제1 도전층(ML1)에 형성되는 복수의 상부 수평 라인들(HLT), 제1 도전층(ML1) 하부의 제2 도전층(PL1)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다.
도 10의 실시예에서, 제1 도전층(ML1)은 반도체 기판(SUB)의 상부에 형성되는 복수의 금속층들(ML1, ML2, ML3) 중에서 최상부의 금속층에 상응하고, 제2 도전층(PL1)은 게이트 폴리층에 상응한다. 상부 수평 라인들(HLT)은 최상부의 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함하고, 하부 수평 라인들(HLB)은 게이트 폴리층(PL1)에 형성되는 폴리실리콘 라인 패턴들(PP1)을 포함한다.
도 11을 참조하면, 외측 크랙 검출 구조물(OCDSa)은 제1 도전층(ML1)에 형성되는 복수의 상부 수평 라인들(HLT), 제1 도전층(ML1) 하부의 제2 도전층(MLB)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다.
도 11의 실시예에서, 제1 도전층(ML1)은 반도체 기판(SUB)의 상부에 형성되는 복수의 금속층들(ML1, ML2, ML3) 중에서 최상부의 금속층에 상응하고, 제2 도전층(MLB)은 반도체 기판(SUB)의 하부 표면에 형성되는 금속층(MLB)에 상응한다. 상부 수평 라인들(HLT)은 최상부의 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함하고, 하부 수평 라인들(HLB)은 반도체 기판(SUB)의 하부 표면의 금속층(MLB))에 형성되는 금속 라인 패턴들(MPB)을 포함한다.
도 9, 10 및 11을 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물은 수직 방향(Z)으로 다양한 깊이까지 확장될 수 있다. 이러한 3차원 크랙 검출 구조물을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출할 수 있다.
도 10의 외측 크랙 검출 구조물OCDSa)과 비교하면, 도 12의 외측 크랙 검출 구조물OCDSa)은 제2 도전층, 예를 들어, 게이트 폴리층(PL1)에 형성되는 일부의 하부 수평 라인(HLB)이 생략되고 상응하는 위치에 경로 선택 회로(PS)를 포함할 수 있다. 경로 선택 회로(PS) 반도체 기판(SUB)을 이용하여 형성되는 모스(MOS) 트랜지스터들을 전술한 스위치들로서 포함할 수 있다.
도 13은 본 발명의 일 실시예에 따른 3차원 크랙 검출 구조물을 나타내는 사시도이다.
도 13을 참조하면, 외측 크랙 검출 구조물(OCDSb)은 제1 도전 루프(LOOPc) 및 제2 도전 루프(LOOPd)를 포함할 수 있다. 반도체 다이는 제1 도전층, 상기 제1 도전층 하부의 제2 도전층 및 상기 제2 도전층 하부의 제3 도전층을 포함할 수 있다. 상기 도전층들은 금속 라인들이 패턴화되는 금속층 및/또는 폴리실리콘 라인들이 패턴화되는 폴리층을 포함할 수 있다. 제1 도전 루프(LOOPc)는 상기 제2 도전층 및 상기 제3 도전층에 걸쳐서 수직 방향(Z)으로 확장될 수 있다. 제2 도전 루프(LOOPd)는 상기 제1 도전층에 2차원 형상으로 형성될 수 있다.
제1 도전 루프(LOOPc)는 상기 제2 도전층에 형성되는 복수의 제1 상부 수평 라인들(HLT), 상기 제3 도전층에 형성되는 복수의 하부 수평 라인들(HLB) 및 제1 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 제2 도전 루프(LOOPd)는 상기 제1 도전층에 형성되는 복수의 제2 상부 수평 라인들(HL)을 포함할 수 있다. 제1 상부 수평 라인들(HLT), 하부 수평 라인들(HLB) 및 수직 라인들(VL)은 교번적으로(alternatively) 배치되어 제1 도전 루프(LOOPc)가 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 제1 입력 종단 노드(ENI1)와 제1 출력 종단 노드(ENO1)를 환형으로 연결할 수 있다. 제2 상부 수평 라인들(HL)은 제2 도전 루프(LOOPd)가 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 제2 입력 종단 노드(ENI2)와 제2 출력 종단 노드(ENO2)를 환형으로 연결할 수 있다.
일 실시예에서, 입력 종단 노드들(ENI1, ENI2)과 출력 종단 노드들(ENO1, ENO2)은 반도체 다이의 표면에 형성되는 입출력 패드들에 연결될 수 있고, 도전 루프들(LOOPc, LOOPd)은 상기 입출력 패드들을 통하여 외부의 테스터에 연결될 수 있다. 다른 실시예에서, 입력 종단 노드들(ENI1, ENI2)과 출력 종단 노드들(ENO1, ENO2)은 반도체 다이의 중앙 영역의 일 부분에 형성되는 크랙 검출기와 같은 테스트 회로에 연결될 수 있다.
도 14 및 15는 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물의 수직 구조의 예들을 나타내는 단면도들이다. 이하 전술한 설명과 중복되는 설명은 생략한다.
도 14를 참조하면, 제1 도전 루프(LOOPc)는 제2 도전층(ML2)에 형성되는 복수의 제1 상부 수평 라인들(HLT), 제2 도전층(ML2) 하부의 제3 도전층(PL2)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 제2 도전 루프(LOOPd)는 제2 도전층(ML2) 상부의 제1 도전층(ML1)에 형성되는 제2 상부 수평 라인들(HL)을 포함한다.
도 14의 실시예에서, 제1 도전층(ML1)은 반도체 기판(SUB)의 상부에 형성되는 복수의 금속층들(ML1, ML2, ML3) 중에서 최상부의 금속층에 상응하고, 제2 도전층(ML2)은 최상부 금속층(ML1) 하부의 금속층에 상응하고, 제3 도전층(PL2)은 비트라인 폴리층에 상응한다. 제1 상부 수평 라인들(HLT)은 제2 금속층(ML2)에 형성되는 금속 라인 패턴들(MP2)을 포함하고, 하부 수평 라인들(HLB)은 비트라인 폴리층(PL2)에 형성되는 폴리실리콘 라인 패턴들(PP)을 포함한다. 제2 상부 수평 라인들(HL)은 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함한다.
도 15를 참조하면, 제1 도전 루프(LOOPc)는 제2 도전층(ML2)에 형성되는 복수의 제1 상부 수평 라인들(HLT), 제2 도전층(ML2) 하부의 제3 도전층(MLB)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 제2 도전 루프(LOOPd)는 제2 도전층(ML2) 상부의 제1 도전층(ML1)에 형성되는 제2 상부 수평 라인들(HL)을 포함한다.
도 15의 실시예에서, 제1 도전층(ML1)은 반도체 기판(SUB)의 상부에 형성되는 복수의 금속층들(ML1, ML2, ML3) 중에서 최상부의 금속층에 상응하고, 제2 도전층(ML2)은 최상부 금속층(ML1) 하부의 금속층에 상응하고, 제3 도전층(PL2)은 반도체 기판(SUB)의 하부 표면에 형성되는 금속층(MLB)에 상응한다. 제1 상부 수평 라인들(HLT)은 제2 금속층(ML2)에 형성되는 금속 라인 패턴들(MP2)을 포함하고, 반도체 기판(SUB)의 하부 표면의 금속층(MLB))에 형성되는 금속 라인 패턴들(MPB)을 포함한다. 제2 상부 수평 라인들(HL)은 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함한다.
도 14 및 도 15를 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물은 수직 방향(Z)으로 다양한 깊이까지 확장될 수 있다. 이러한 3차원 크랙 검출 구조물을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출할 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치의 크랙 검출 방법을 설명하기 위한 도면이다.
반도체 장치는 3차원 크랙 검출 구조물을 포함하고, 3차원 크랙 검출 구조물은 전술한 바와 같은 제1 도전 루프(LOOPc) 및 제2 도전 루프(LOOPd)를 포함할 수 있다.
전술한 바와 같이, 크랙 검출기(CDET)(520)는 외부의 테스터에 포함될 수도 있고, 반도체 장치의 내부에 포함될 수도 있다. 크랙 검출기(520)는 제1 테스트 입력 패드(PTI1)를 통하여 제1 테스트 입력 신호(TSI1)를 인가하고, 제1 테스트 출력 노드(PTO1)를 통하여 제1 테스트 출력 신호(TSO1)를 수신할 수 있다. 또한 크랙 검출기(520)는 제2 테스트 입력 패드(PTI2)를 통하여 제2 테스트 입력 신호(TSI2)를 인가하고, 제2 테스트 출력 노드(PTO2)를 통하여 제2 테스트 출력 신호(TSO2)를 수신할 수 있다. 제1 테스트 출력 신호(TSO1)는 제1 테스트 입력 신호(TSI1)가 제1 도전 루프(LOOPc)를 경유한 신호에 상응하고, 제2 테스트 출력 신호(TSO2)는 제2 테스트 입력 신호(TSI2)가 제2 도전 루프(LOOPd)를 경유한 신호에 상응한다. 크랙 검출기(510)는 제1 테스트 입력 신호(TSI1)와 제1 테스트 출력 신호(TSO1)를 비교하고, 제2 테스트 입력 신호(TSI2)와 제2 테스트 출력 신호(TSO2)를 비교하여 반도체 다이의 크랙의 발생 여부를 결정할 수 있다.
도 17은 본 발명의 일 실시예에 따른 3차원 크랙 검출 구조물을 나타내는 사시도이다.
도 17을 참조하면, 3차원 크랙 검출 구조물(OCDSc)은 제1 도전 루프(LOOPe) 및 제2 도전 루프(LOOPf)를 포함할 수 있다. 반도체 다이는 제1 도전층, 상기 제1 도전층 하부의 제2 도전층 및 상기 제2 도전층 하부의 제3 도전층을 포함할 수 있다. 상기 도전층들은 금속 라인들이 패턴화되는 금속층 및/또는 폴리실리콘 라인들이 패턴화되는 폴리층을 포함할 수 있다. 제1 도전 루프(LOOPe)는 상기 제2 도전층 및 상기 제3 도전층에 걸쳐서 수직 방향(Z)으로 확장될 수 있다. 제2 도전 루프(LOOPf)는 상기 제1 도전층에 2차원 형상으로 형성될 수 있다.
제1 도전 루프(LOOPe)는 상기 제2 도전층에 형성되는 복수의 제1 상부 수평 라인들(HLT), 상기 제3 도전층에 형성되는 복수의 하부 수평 라인들(HLB) 및 제1 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 제2 도전 루프(LOOPf)는 상기 제1 도전층에 형성되는 복수의 제2 상부 수평 라인들(HL)을 포함할 수 있다. 제1 상부 수평 라인들(HLT), 하부 수평 라인들(HLB) 및 수직 라인들(VL)은 교번적으로(alternatively) 배치되어 제1 도전 루프(LOOPe)가 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 제1 입력 종단 노드(ENI1)와 제1 출력 종단 노드(ENO1)를 환형으로 연결할 수 있다. 제2 상부 수평 라인들(HL)은 제2 도전 루프(LOOPf)가 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 제2 입력 종단 노드(ENI2)와 제2 출력 종단 노드(ENO2)를 환형으로 연결할 수 있다. 도 17에 도시된 바와 같이, 제1 도전 루프(LOOPe)의 종단 노드들(ENI1, ENO1)은 제2 도전 루프(LOOPf)의 중간 노드들(N1, N2)과 각각 연결됨으로써, 제1 도전 루프(LOOPe)와 제2 도전 루프(LOOPf)가 하나의 통합된 도전 루프를 형성할 수 있다.
일 실시예에서, 제2 입력 종단 노드(ENI2)와 제2 출력 종단 노드(ENO2)는 반도체 다이의 표면에 형성되는 입출력 패드들에 연결될 수 있고, 하나의 통합된 도전 루프(LOOPe, LOOPf)는 상기 입출력 패드들을 통하여 외부의 테스터에 연결될 수 있다. 다른 실시예에서, 제2 입력 종단 노드(ENI2)와 제2 출력 종단 노드(ENO2)는 반도체 다이의 중앙 영역의 일 부분에 형성되는 크랙 검출기와 같은 테스트 회로에 연결될 수 있다.
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 18에서, 기판 상면에 실질적으로 수직한 방향을 제1 방향(D1), 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향(D2) 및 제3 방향(D3)으로 정의한다. 예를 들면, 제2 방향(D2) 및 제3 방향(D3)은 실질적으로 서로 수직하게 교차할 수 있다. 제1 방향(D1)은 수직 방향, 제2 방향(D2)은 행 방향, 제3 방향(D3)은 열 방향이라 칭할 수도 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 18을 참조하면, 비휘발성 메모리 장치는 주변 회로가 형성되는 주변 회로 영역(PCR: peripheral circuit region) 및 메모리 셀 어레이가 형성되는 메모리 셀 영역(MCR: memory cell region)을 포함한다.
후술하는 바와 같이, 주변 회로 영역(PCR)은 반도체 기판 및 상기 반도체 기판에 형성되는 주변 회로를 포함할 수 있다. 메모리 셀 영역(MCR)은 메모리 셀 어레이를 포함할 수 있다. 이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 반도체 기판 위에 주변 회로를 형성하고 상기 주변 회로 위에 메모리 셀 어레이를 적층하는 씨오피 구조를 채용하여 메모리 장치의 사이즈를 감소할 수 있다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 19를 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이(100), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450) 및 전압 생성기(460)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(450)는 메모리 컨트롤러(20)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(460)를 제어하기 위한 제어 신호들(CTL) 및 페이지 버퍼 회로(410)를 제어하기 위한 제어 신호들(PBC)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다.
어드레스 디코더(430)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다.
프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드라인으로 결정하고, 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
전압 생성기(460)는 제어 회로(450)로부터 제공되는 제어 신호들(CTL)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWL)을 생성할 수 있다. 전압 생성기(460)로부터 생성되는 워드 라인 전압들(VWL)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WL)에 구동 전압들로서 인가될 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(460)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(460)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작 시, 전압 생성기(460)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버 독출 동작 시, 전압 생성기(460)는 선택 워드라인에 인접한 워드라인에 독출 전압을 인가하고, 선택 워드라인에는 리커버 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(420)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
또한, 페이지 버퍼 회로(410)와 입출력 회로(420)는 메모리 셀 어레이(100)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(100)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(410)와 입출력 회로(420)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(410)와 입출력 회로(420)는 제어 회로(450)에 의하여 제어될 수 있다.
도 20은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도이고, 도 21은 도 20의 I-I'라인을 따라 절단한 단면도이고, 도 22는 도 20의 II-II'라인을 따라 절단한 단면도이다.
실시예들에 따라서, 상기 메모리 장치는 비휘발성 메모리 장치일 수 있고, 상기 비휘발성 메모리 장치는 주변 회로 상에 메모리 셀 구조물이 적층된 씨오피(COP: cell over periphery) 구조를 가질 수 있다. 상기 메모리 셀 구조물은 상기 기판 상면에 수직한 방향, 즉 제1 방향으로 복수의 낸드 플래시 메모리 셀들이 형성되는 수직형 낸드 플래시 메모리 장치 구조를 가질 수 있다.
설명의 편의를 위해 도 20에서는 상기 반도체 장치의 모든 구성을 도시하지 않았으며, 일부 구성들은 생략되었다. 예를 들면, 도 20에서는 베이스 층 패턴(201a, 201b, 201c), 분리막 패턴(206), 제2 불순물 영역(266), 패드들(240), 몰드 보호막(212), 제1 수직 콘택(248a) 및 제2 수직 콘택(248b)이 도시되었으며, 나머지 구성들의 도시는 생략되었다.
도 20 내지 22를 참조하면, 상기 메모리 장치는 반도체 기판(100) 상에 주변 회로 구조물이 형성되는 주변 회로 영역(PCR: peripheral circuit region) 및 상기 주변 회로 구조물 상에 메모리 셀 구조물이 형성되는 메모리 셀 영역(MCR: memory cell region)을 포함할 수 있다.
상기 주변 회로 구조물은 예를 들면, 기판(100) 상에 형성된 게이트 구조물(130) 및 소스/드레인 영역(103)을 포함하는 트랜지스터, 하부 절연막(140, 160), 하부 콘택(145) 및 하부 배선(150, 310) 등을 포함할 수 있다.
기판(100)으로서 예를 들면, 단결정 실리콘 혹은 단결정 게르마늄을 포함하는 반도체 기판을 사용할 수 있다. 게이트 구조물(130)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(110) 및 게이트 전극(120)을 포함할 수 있다. 이에 따라, 기판(100) 상에는 트랜지스터가 정의될 수 있다.
게이트 절연막 패턴(110)은 예를 들면, 실리콘 산화물 혹은 금속 산화물을 포함할 수 있다. 게이트 전극(120)은 예를 들면, 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 포함할 수 있다. 소스/드레인 영역(103)은 n형 혹은 p형 불순물을 포함할 수 있다.
기판(100) 상에 상기 트랜지스터 등의 구조물들을 덮는 제1 하부 절연막(140)이 형성되며, 하부 콘택(145)은 제1 하부 절연막(140)을 관통하여 소스/드레인 영역(103)에 접속될 수 있다.
하부 배선들(150, 310)은 제1 하부 절연막(140) 상에 배치되어, 하부 콘택(145) 및 관통-실리콘 비아(320)와 각각 전기적으로 연결될 수 있다. 제1 하부 절연막(140) 상에는 하부 배선(150)을 덮는 제2 하부 절연막(160)이 형성될 수 있다. 도 21에는 하부 배선들(150, 310)이 동일한 층에 형성되는 것으로 도시하였으나, 하부 배선들(150, 310)은 서로 다른 배선층들에 분산되어 형성될 수 있다.
제1 및 제2 하부 절연막들(140, 160)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 하부 콘택(145) 및 하부 배선(150, 310)은 예를 들면, 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 포함할 수 있다.
메모리 셀 구조물은 하부 절연막(160) 상에 형성된 제1 내지 제3 베이스 층 패턴들(201a, 201b, 201c), 채널(225), 게이트 라인(260), 비트 라인(285), 도전 라인(296) 등을 포함할 수 있다.
분리막 패턴(206)은 제2 방향(D2)을 따라 연장되도록 형성될 수 있다. 또한, 복수의 분리막 패턴(206)이 제3 방향(D3)을 따라 배치되어 베이스 층이 예를 들면, 제1 내지 제3 베이스 층 패턴들(201a, 201b, 201c)로 물리적으로 분리될 수 있다. 도 4 내지 도 7에서는 3개의 베이스 층 패턴들(201a, 201b, 201c)을 예시적으로 도시하였으며, 베이스 층 패턴들의 수가 특별히 한정되는 것은 아니다.
베이스 층 패턴들(201a, 201b, 201c)은 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다. 일 실시예에 있어서, 베이스 층 패턴들(201a, 201b, 201c)은 붕소(B)와 같은 p형 불순물을 포함할 수도 있다. 이 경우, 베이스 층 패턴들(201a, 201b, 201c)은 p형 웰(well)로서 제공될 수 있다.
분리막 패턴(206)은 제3 방향(D3)으로 연장하는 라인 형상을 가질 수 있다. 분리막 패턴(206)에 의해 베이스 층 패턴들(201a, 201b, 201c)은 서로 물리적으로 분리될 수 있다. 분리막 패턴(206)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
채널(225)은 베이스 층 패턴들(201a, 201b, 201c) 상에 배치되어, 베이스 층 패턴들(201a, 201b, 201c)의 상면으로부터 제1 방향(D1)을 따라 연장할 수 있다. 채널(225)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 채널(225)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 붕소와 같은 p형 불순물을 포함한 불순물 영역을 포함할 수도 있다.
복수의 채널들(225)이 제2 방향(D2)을 따라 배치되어 채널 열(channel row)을 형성할 수 있으며, 복수의 상기 채널 열들이 제3 방향(D3)을 따라 배치될 수 있다. 예시적인 실시예들에 따르면, 상기 채널 열들은 인접하는 채널들(225)이 지그재그(zigzag)로 서로 마주볼 수 있도록 형성될 수 있다. 따라서, 베이스 층 패턴(201a, 201b, 201c)의 단위 면적당 보다 많은 수의 채널들(225)이 수용될 수 있다.
채널(225)의 내부 공간에는 필라(pillar) 형상 혹은 속이 찬 원기둥 형상을 갖는 매립막 패턴(230)이 형성될 수 있다. 매립막 패턴(230)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다.
일 실시예에 있어서, 채널(225)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있다. 이 경우, 매립막 패턴(230)은 생략될 수 있다.
채널(225)의 외측벽 상에는 유전막 구조물(220)이 형성될 수 있다. 유전막 구조물(220)은 저면 중앙부가 개방된 컵 형상 또는 스트로우(straw) 형상을 가질 수 있다.
유전막 구조물(220)은 구체적으로 도시하지는 않았으나, 채널(225)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블로킹막을 포함할 수 있다. 상기 블로킹막은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예를 들어, 상기 블로킹 막, 상기 전하 저장막 및 상기 터널 절연막의 적층 구조는 산화막-질화막-산화막이 순차적으로 적층된 ONO (Oxide-Nitride-Oxide) 구조를 가질 수 있다.
유전막 구조물(220), 채널(225) 및 매립막 패턴(230) 상에는 패드(240)가 형성될 수 있다. 예를 들면, 패드(240)는 유전막 구조물(220), 채널(225) 및 매립막 패턴(230)을 캡핑(capping)하는 형상을 가질 수 있다. 패드(240)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
도 20에 도시된 바와 같이, 패드(240)는 상기 채널 열에 대응하여 제2 방향(D2)을 따라 복수로 형성되어 패드 열을 형성할 수 있으며, 제3 방향(D3)을 따라 복수의 상기 패드 열들이 배치될 수 있다.
게이트 라인들(260)은 유전막 구조물(225)의 외측벽 상에 형성되어 제1 방향(D1)을 따라 서로 이격되도록 적층될 수 있다. 예시적인 실시예들에 따르면, 각 게이트 라인(260)은 일 이상의 상기 채널 열들에 포함된 채널들(220)을 부분적으로 둘러싸면서 제2 방향(D2)으로 연장될 수 있다.
예를 들면, 도 20 내지 22에 도시된 바와 같이 하나의 게이트 라인(260)은 6개의 채널 열들을 둘러싸며 연장할 수 있다. 그러나, 상기 하나의 게이트 라인(260)에 포함되는 상기 채널 열들의 개수가 특별히 한정되는 것은 아니다.
게이트 라인(260)은 금속, 금속 질화물 또는 폴리실리콘을 포함할 수 있다. 예를 들어, 게이트 라인(260)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. 일 실시예에 따르면, 게이트 라인(260)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막 구조를 가질 수 있다. 게이트 라인(260)의 일부는 도 10을 참조하여 후술하는 바와 같이 스토퍼(stopper) 라인에 해당할 수 있으며, 상기 스토퍼 라인은 제조 공정상의 적절한 식각 선택비를 위해 폴리실리콘으로 형성될 수 있다.
예를 들면, 최하부에 형성되는 게이트 라인(260a)은 그라운드 선택 라인(Ground Selection Line: GSL)으로서 제공될 수 있으며, 최상부에 형성되는 게이트 라인(260f)은 스트링 선택 라인(String Selection Line: SSL)으로서 제공될 수 있다. 상기 GSL 및 SSL 사이에 배치되는 게이트 라인들(260b, 260c, 260d, 260e)은 워드 라인(Word Line)으로서 제공될 수 있다.
이 경우, 상기 GSL, 상기 워드 라인 및 상기 SSL이 각각 1개 층, 4개 층 및 1개 층에 걸쳐 배치될 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 GSL 및 SSL은 각각 1개 층 혹은 2개 층 구조를 가지며, 상기 워드 라인은 4개, 8개 혹은 16개 층과 같은 2n개 층의 구조를 가질 수도 있다. 게이트 라인들(260)의 적층 수는 회로 설계 디자인 및/또는 상기 수직형 메모리 장치의 집적도를 고려하여 결정될 수 있다.
제1 방향(D1)을 따라 인접하는 게이트 라인들(260) 사이에는 층간 절연막(202)이 구비될 수 있다. 층간 절연막(202)은 실리콘 산화물(SiO2),실리콘 탄산화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 포함할 수 있다. 층간 절연막(202)에 의해 게이트 라인들(260)이 제1 방향(D1)을 따라 서로 절연될 수 있다.
인접하는 일부의 상기 채널 열들 사이에는 게이트 라인들(260) 및 층간 절연막들(202)을 제1 방향(D1)을 따라 관통하는 게이트 라인 컷(cut) 영역(256)이 형성될 수 있다. 게이트 라인 컷 영역(256)은 제2 방향(D2)으로 연장하는 라인 형상의 트렌치 혹은 도랑 형상을 가질 수 있다.
제2 불순물 영역(266) 상에는 제2 방향(D2)으로 연장하는 게이트 라인 컷 패턴(270)이 구비될 수 있다. 제2 불순물 영역(266) 및 게이트 라인 컷 패턴(270)들은 제3 방향(D3)을 따라 복수로 배치될 수 있다. 제2 불순물 영역(265)은 인, 비소 등과 같은 n형 불순물을 포함할 수 있다. 게이트 라인 컷 패턴(270)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 도시되지는 않았지만, 제2 불순물 영역(265) 상에는, 예를 들어 코발트 실리사이드 패턴 또는 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 형성될 수도 있다.
예시적인 실시예들에 따르면, 게이트 라인 컷 패턴(270)에 의해 게이트 라인들(260)이 공유되는 메모리 블록들이 정의될 수 있다. 또한, 상기 메모리 블록은 분리막 패턴(206)에 의해 서브 셀 블록으로 다시 구분될 수 있다. 따라서, 하나의 상기 셀 블록의 사이즈를 감소시킬 수 있으며, 이에 따라 보다 세분화된 동작 제어가 가능할 수 있다.
일 실시예에 따르면, 각 베이스 층 패턴(201a, 201b, 201c) 마다 하나의 제1 불순물 영역(266) 및 게이트 라인 컷 패턴(270)이 배치될 수 있다. 도 7에 도시된 바와 같이, 예를 들면, 제2 베이스 층 패턴(201b)의 중앙부에 제2 불순물 영역(266)이 형성되며, 제2 불순물 영역(266) 상에 게이트 라인 컷 패턴(270)이 구비될 수 있다.
수직 콘택 및 도전 라인은 각 베이스 층 패턴(201a, 201b, 201c) 마다 구비되어 주변 회로로부터 전기적 신호 및/또는 전압을 인가할 수 있다.
예시적인 실시예들에 따르면, 베이스 층 패턴들(201a, 201b, 201c) 및 분리막 패턴(266)의 측부들 상에 몰드 보호막(212)이 형성될 수 있다. 제1 수직 콘택(248a)은 몰드 보호막(212)을 관통하여 베이스 층 패턴들(201a, 201b, 201c)의 상기 측부에 형성된 제1 불순물 영역(248)과 접촉할 수 있다. 제2 수직 콘택(248b)은 몰드 보호막(212), 베이스 층 패턴(201a, 201b, 201c) 및 제2 하부 절연막(160)을 관통하여 하부 배선(150)과 접촉할 수 있다. 제1 수직 콘택(248a) 및 제2 수직 콘택(248b) 측벽 상에는 각각 제1 절연막 패턴(241a) 및 제2 절연막 패턴(241b)이 형성될 수 있다.
제1 플러그(291) 및 제2 플러그(293)는 상부 절연막(275)을 관통하여 각각 제1 수직 콘택(248a) 및 제2 수직 콘택(248b)과 접촉할 수 있다. 도전 라인(296)은 상부 절연막(275) 상에 형성되어 제1 플러그(291) 및 제2 플러그(293)를 서로 전기적으로 연결시킬 수 있다.
상부 게이트 라인 컷 영역(250) 내부에는 실리콘 산화물과 같은 절연 물질을 포함하는 상부 게이트 라인 컷 패턴(252)이 형성될 수 있다.
예시적인 실시예들에 따르면, 상부 게이트 라인 컷 영역(250) 또는 상부 게이트 라인 컷 패턴(252)은 하나의 상기 셀 블록에 있어서 SSL을 분리하기 위해 제공될 수 있다. 이 경우, 상부 게이트 라인 컷 영역(250) 또는 상부 게이트 라인 컷 패턴(252)은 최상층의 층간 절연막(202g) 및 SSL(260f)을 관통하며, SSL(260f) 저면 바로 아래의 층간 절연막(202f)을 부분적으로 관통할 수 있다.
최상층 층간 절연막(202g), 패드(240), 상부 게이트 라인 컷 패턴(252), 게이트 라인 컷 패턴(270), 제1 수직 콘택(244a) 및 제2 수직 콘택(244b) 상에는 상부 절연막(275)이 형성될 수 있다.
비트 라인 콘택(280)은 상부 절연막(275)을 관통하여 패드(240)와 접촉할 수 있다. 복수의 비트 라인 콘택들(280)이 형성되어 채널(225) 또는 패드(240)의 배열에 상응하는 어레이가 정의될 수 있다.
비트 라인(285)은 상부 절연막(275) 상에 배치되어, 비트 라인 콘택(280)과 전기적으로 연결될 수 있다. 예를 들면, 비트 라인(285)은 제3 방향(D3)을 따라 연장되어 복수의 비트 라인 콘택들(280)과 전기적으로 연결될 수 있다. 이 경우, 비트 라인(285) 및 분리막 패턴(206)은 서로 실질적으로 동일한 방향으로 연장될 수 있다. 도 5에는 수직 콘택(296)과 비트 라인(285)이 동일한 층에 형성되는 것으로 도시되어 있으나, 수직 콘택(296)과 비트 라인(285)이 서로 다른 층에 형성될 수 있다.
상술한 예시적인 실시예들에 따르면, 분리막 패턴(206)에 의해 베이스 층이 서로 물리적으로 분리될 수 있다. 따라서 예를 들면, 서로 독립된 동작이 가능한 제1 내지 제3 베이스 층 패턴들(201a, 201b, 201c)이 형성될 수 있다.
분리막 패턴(206)에 의해 상기 셀 블록들이 추가적으로 세분화될 수 있으므로, 상기 셀 블록 사이즈 증가에 따른 동작 신호 간섭 또는 디스터번스(disturbance)를 제거할 수 있으며, 상기 반도체 장치의 동작 신뢰성이 향상될 수 있다.
도 23은 도 20 내지 22를 참조하여 설명한 메모리 셀 구조물의 등가 회로를 나타내는 회로도이다.
전술한 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 도 23에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 23을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 7에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 23에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 과정을 설명하기 위한 도면이다.
도 24를 참조하면, 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)에는 각각의 집적 회로들이 형성된다. 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)에는 동일한 집적 회로들이 형성될 수도 있고, 서로 다른 집적 회로들이 형성될 수도 있다. 예를 들어, 제1 웨이퍼(WF1)에는 픽셀 어레이들이 형성되고 제2 웨이퍼(WF2)에는 그 밖의 회로들이 형성될 수 있다. 도 24에는 2개의 웨이퍼들이 적층되는 예를 도시하였으나, 3개 이상의 웨이퍼들이 적층될 수도 있음을 쉽게 이해할 수 있을 것이다.
제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)의 집적 회로들을 형성한 상태에서 제1 웨이퍼(WF1)와 제2 웨이퍼(WF2)를 접착한다. 접착된 웨이퍼들(WF1, WF2)은 복수의 칩들로 절단되고, 각각의 칩은 적층된 반도체 다이들(SD1, SD2)을 포함하는 반도체 장치(1003)에 해당한다. 제1 웨이퍼(WF1)의 절단된 부분은 제1 반도체 다이(SD1)에 해당하고 제2 웨이터(WF2)의 절단된 부분은 제2 반도체 다이(SD2)에 해당한다.
본 발명의 실시예들에 따라서, 각각의 반도체 장치(1003)는 중앙 영역들과 상기 중앙 영역들의 각각을 둘러싸는 외곽 영역들을 각각 포함하고 수직 방향으로 적층되는 복수의 반도체 다이들(SD1, SD2)을 포함한다. 상기 중앙 영역들에는 반도체 집적 회로들이 각각 형성된다. 상기 외곽 영역들에는 상기 적층된 복수의 반도체 다이들(SD1, SD2)에 걸쳐서 수직 방향으로 확장되고 상기 중앙 영역들을 둘러싸도록 환형의 3차원 크랙 검출 구조물(three-dimensional crack detection structure)이 형성된다. 일 실시예에서, 상기 3차원 크랙 검출 구조물은 전술한 바와 같이, 하나의 도전 루프(LOOPa)를 포함할 수 있다. 다른 실시예에서, 상기 3차원 크랙 검출 구조물은 전술한 바와 같이 도 14를 참조하여 설명한 바와 같이, 제1 도전 루프(LOOPc) 및 제2 도전 루프(LOOPd)를 포함할 수 있다. 이하 하나의 도전 루프(LOOPa)가 복수의 반도체 다이들(SD1, SD2)에 걸쳐서 형성되는 실시예들을 설명하지만, 2개의 도전 루프들(LOOPc, LOOPd)이 복수의 반도체 다이들(SD1, SD2)에 걸쳐서 형성될 수 있음을 이해할 수 있을 것이다.
도 25 및 26은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 반도체 장치의 3차원 크랙 검출 구조물을 나타내는 단면도들이다.
도 25를 참조하면, 3차원 외측 크랙 검출 구조물(OCDSd)은 제1 반도체 다이(SD1) 및 제2 반도체 다이(SD2)에 걸쳐서 형성될 수 있다. 제1 반도체 다이(SD1)에는 메모리 집적 회로가 형성되고 제2 반도체 다이(SD2)에는 주변 회로가 형성될 수 있다. 제2 반도체 다이(SD2)는 제2 반도체 기판(SUB2) 및 제2 반도체 기판(SUB2)의 상부 구조물들이 형성되는 유전층(DLY2)을 포함할 수 있다. 유전층(DLY2)은 도전 라인 패턴들이 형성되는 복수의 도전층들을 포함할 수 있다. 예를 들어, 제1 반도체 다이(SD1)는 제1 금속층(ML1)을 포함할 수 있고, 유전층(DLY2)은 제2 금속층(ML2) 및 폴리층(PL2)을 포함할 수 있다. 금속층들(ML1, ML2)의 각각은 반도체 다이들(SD1, SD2)의 각각의 최상부의 금속층에 상응할 수 있다. 폴리층(PL2)은 트랜지스터들의 게이트들이 형성되는 게이트 폴리층을 포함할 수 있다.
3차원 외측 크랙 검출 구조물(OCDSd)은 최상부의 반도체 다이, 즉 제1 반도체 다이(SD1)에 포함되는 제1 도전층(ML1)에 형성되는 복수의 상부 수평 라인들(HLT), 최하부의 반도체 다이, 즉 제2 반도체 다이(SD2)에 포함되는 제2 도전층(PL2)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다.
도 25의 실시예에서, 제1 도전층(ML1)은 제1 반도체 다이(SD1)의 상부에 형성되는 복수의 금속층들 중에서 최상부의 금속층에 상응하고, 제2 도전층(PL2)은 제2 반도체 다이(SD2)의 폴리층에 상응한다. 상부 수평 라인들(HLT)은 제1 반도체 다이(SD1)의 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함하고, 하부 수평 라인들(HLB)은 제2 반도체 다이(SD2)의 제2 폴리층(PL2)에 형성되는 폴리실리콘 라인 패턴들(PP2)을 포함한다.
수직 라인들(VL)은 제1 금속층(ML1)의 금속 라인 패턴들(MP1)과 제2 폴리층(PL2)의 폴리실리콘 라인 패턴들(PP2)을 각각 연결하는 수직 콘택들(TSV, VC2)을 포함할 수 있다. 특히 상기 수직 콘택들은 제1 반도체 다이(SD1)을 관통하는 관통-실리콘 비아(TSV)를 포함할 수 있다. 수직 라인들(VL)은 중간의 도전층(ML2)에 각각 형성되는 도전 라인 패턴들(MP1)을 더 포함할 수 있다.
도 26을 참조하면, 3차원 외측 크랙 검출 구조물(OCDSd)은 최상부의 반도체 다이, 즉 제1 반도체 다이(SD1)에 포함되는 제1 도전층(ML1)에 형성되는 복수의 상부 수평 라인들(HLT), 최하부의 반도체 다이, 즉 제2 반도체 다이(SD2)의 하부 표면의 금속층(HLB)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다.
도 26의 실시예에서, 제1 도전층(ML1)은 제1 반도체 다이(SD1)의 상부에 형성되는 복수의 금속층들 중에서 최상부의 금속층에 상응할 수 있다. 상부 수평 라인들(HLT)은 제1 반도체 다이(SD1)의 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함하고, 하부 수평 라인들(HLB)은 제2 반도체 다이(SD2)의 하부 표면의 금속층(MLB)에 형성되는 금속 라인 패턴들(MPB)을 포함한다.
수직 라인들(VL)은 제1 금속층(ML1)의 금속 라인 패턴들(MP1)과 하부 표면의 금속층(MLB)의 금속 라인 패턴들(MPB)을 각각 연결하는 수직 콘택들(TSV1, VC2, TSV2)을 포함할 수 있다. 특히 상기 수직 콘택들은 제1 반도체 다이(SD1) 및 제2 반도체 기판(SUB2)을 각각 관통하는 관통-실리콘 비아들(TSV1, TSV2)을 포함할 수 있다. 수직 라인들(VL)은 중간의 도전층들(ML2, PL2)에 각각 형성되는 도전 라인 패턴들(MP2, PP2)을 더 포함할 수 있다.
도 25 및 도 26을 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물은 수직 방향(Z)으로 다양한 깊이까지 확장될 수 있다. 이러한 3차원 크랙 검출 구조물을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출할 수 있다.
도 27a 및 27b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제1 반도체 다이의 레이아웃을 나타내는 평면도이고, 도 28a, 28b 및 28c는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제2 반도체 다이의 레이아웃을 나타내는 평면도이다.
도 27a 내지 28c를 참조하면, 전술한 외곽 영역(EREG)은 복수의 서브 영역들은 복수의 메모리 플레인들(PLN)을 포함할 수 있다. 제1 반도체 다이(SD1)에서는 각각의 메모리 플레인(PLN)이 복수의 메모리 셀 어레이 영역들(MC), 예를 들어, 2개의 메모리 셀 어레이 영역들(MC)을 포함할 수 있고, 제2 반도체 다이(SD2)에서는 각각의 메모리 플레인(PLN)이 복수의 주변 영역들(PR), 예를 들어, 4개의 주변 영역들(PR)을 포함할 수 있다.
도 27a는 각 메모리 플레인(PLN)이 1개의 상부 서브 영역에 해당하고, 도 27b는 각 메모리 플레인(PLN)이 2개의 상부 서브 영역들에 해당한다. 한편, 도 28a는 각 메모리 플레인(PLN)이 1개의 하부 서브 영역에 해당하고, 도 28b는 각 메모리 플레인(PLN)이 2개의 하부 서브 영역들에 해당하고, 도 28c는 각 메모리 플레인(PLN)이 4개의 하부 서브 영역들에 해당한다. 비휘발성 메모리 장치는 도 27a 및 27b의 레이아웃들 중 하나와 도 28a, 28b 및 28c의 레이아웃들 중 하나의 임의의 조합으로 구현될 수 있다. 이와 같이, 비휘발성 메모리 장치는 복수의 상부 서브 영역들의 개수 및 복수의 하부 서브 영역들의 개수는 서로 다르게 구현될 수 있다.
도 29는 본 발명의 실시예들에 따른 스토리지 장치를 나타내는 블록도이다.
도 29를 참조하면, 스토리지 장치(2000)는 SSD 장치일 수 있으며, 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 비휘발성 메모리 장치로 구현될 수 있다. 본 발명의 실시예들에 따라서 비휘발성 메모리 장치들(1100)은 본 발명의 실시예들에 따른 크랙 검출 구조물을 포함한다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.
본 발명의 실시예들에 따른 크랙 검출 구조물은 집적 회로들이 반도체 다이에 형성되는 임의의 장치 또는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들에 따른 크랙 검출 구조물은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 유니버셜 플래시 스토리지(UFS, universal flash storage), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 중앙 영역과 상기 중앙 영역을 둘러싸는 외곽 영역을 포함하는 반도체 다이;
    상기 중앙 영역의 복수의 서브 영역들에 형성되는 반도체 집적 회로;
    상기 외곽 영역에 환형으로 형성되는 외측 크랙 검출 구조물(crack detection structure);
    상기 복수의 서브 영역들에 각각 형성되는 복수의 내측 크랙 검출 구조물들; 및
    상기 외측 크랙 검출 구조물 및 상기 복수의 내측 크랙 검출 구조물들의 전기적인 연결을 제어하는 복수의 경로 선택 회로들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 외측 크랙 검출 구조물은 복수의 루프 세그먼트들로 분할되고, 상기 복수의 루프 세그먼트들은 상기 복수의 경로 선택 회로들을 통하여 전기적으로 연결되어 도전 루프를 형성하는 것을 특징으로 하는 반도체 장치.
  3. 제3 항에 있어서,
    상기 복수의 내측 크랙 검출 구조물 중 각각의 내측 크랙 검출 구조물은, 제1 단이 상기 복수의 경로 선택 회로들 중 각각의 경로 선택 회로에 연결되고 제2 단이 상기 복수의 루프 세그먼트들 중 하나의 루프 세그먼트에 연결되는 것을 특징으로 하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 복수의 경로 선택 회로들 중 각각의 경로 선택 회로는,
    상기 복수의 루프 세그먼트들 중 2개의 루프 세그먼트들 사이에 연결되는 외측 스위치; 및
    상기 복수의 내측 크랙 검출 구조물들 중 각각의 내측 크랙 검출 구조물 및 상기 2개의 루프 세그먼트들 중 하나의 루프 세그먼트 사이에 연결되는 내측 스위치를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 각각의 내측 크랙 검출 구조물의 제1 단은 상기 내측 스위치에 연결되고 상기 각각의 내측 크랙 검출 구조물의 제2 단은 상기 2개의 루프 세그먼트들 중 다른 하나의 루프 세그먼트에 연결되는 것을 특징으로 하는 반도체 장치.
  6. 제4 항에 있어서,
    상기 외측 스위치는 외측 연결 신호를 수신하고 상기 외측 연결 신호의 활성화에 응답하여 턴온되고,
    상기 내측 스위치는 내측 연결 신호를 수신하고 상기 내측 연결 신호의 활성화에 응답하여 턴온되는 것을 특징으로 하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 외측 연결 신호 및 상기 내측 연결 신호 중 하나의 신호만이 택일적으로 활성화되어 상기 외측 스위치 및 상기 내측 스위치 중 하나의 스위치만이 택일적으로 턴온되는 것을 특징으로 하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 외측 스위치가 턴온되는 경우 상기 외곽 영역의 크랙을 검출하고,
    상기 내측 스위치가 턴온되는 경우 상기 중앙 영역의 상기 각각의 서브 영역의 크랙을 검출하는 것을 특징으로 하는 반도체 장치.
  9. 중앙 영역들과 상기 중앙 영역들의 각각을 둘러싸는 외곽 영역들을 각각 포함하고 수직 방향으로 적층되는 제1 반도체 다이 및 제2 반도체 다이;
    상기 제1 반도체 다이의 상기 중앙 영역의 복수의 상부 서브 영역들에 형성되는 메모리 셀 구조물;
    상기 제1 반도체 다이 하부에 배치되는 상기 제2 반도체 다이의 상기 중앙 영역의 복수의 하부 서브 영역들에 형성되는 주변 회로;
    상기 외곽 영역들에 환형으로 형성되는 외측 크랙 검출 구조물(crack detection structure);
    상기 복수의 상부 서브 영역들 및 상기 복수의 하부 서브 영역들에 각각 형성되는 복수의 내측 크랙 검출 구조물들; 및
    상기 외측 크랙 검출 구조물 및 상기 복수의 내측 크랙 검출 구조물들의 전기적인 연결을 제어하는 복수의 경로 선택 회로들을 포함하는 비휘발성 메모리 장치.
  10. 제9 항에 있어서,
    상기 제1 반도체 다이는 제1 반도체 웨이퍼에 형성되고,
    상기 제2 반도체 다이는 제2 반도체 웨이퍼에 형성되고,
    상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼를 접합한 후 절단 공정을 거쳐 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
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