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KR101237345B1 - 실리콘 기판을 필드 스톱층으로 이용하는 전력 반도체 소자및 그 제조 방법 - Google Patents

실리콘 기판을 필드 스톱층으로 이용하는 전력 반도체 소자및 그 제조 방법 Download PDF

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KR101237345B1
KR101237345B1 KR1020060056548A KR20060056548A KR101237345B1 KR 101237345 B1 KR101237345 B1 KR 101237345B1 KR 1020060056548 A KR1020060056548 A KR 1020060056548A KR 20060056548 A KR20060056548 A KR 20060056548A KR 101237345 B1 KR101237345 B1 KR 101237345B1
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KR
South Korea
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region
semiconductor substrate
conductivity type
field stop
impurities
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KR1020060056548A
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윤종만
오광훈
이규현
김영철
Original Assignee
페어차일드코리아반도체 주식회사
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Abstract

실리콘 기판을 필드 스톱층으로 이용하는 전력 반도체 소자 제조 방법 및 이에 따른 소자를 제시한다. 본 발명에 따르면, 제1 도전형의 반도체 기판을 도입하고, 기판의 일 면 상에 상대적으로 낮은 농도로 도핑(doping)되어 드리프트(drift) 영역으로 이용될 제1 도전형의 에피택셜층을 성장시키고, 에피택셜층의 표면 일정 영역에 제2 도전형의 베이스 영역을 형성하고, 제1 도전형의 에미터 영역을 형성한다. 드리프트 영역과 에미터 영역 사이의 베이스 영역 부분 상에 게이트 절연층을 수반하여 게이트 전극을 형성한 후, 반도체 기판의 후면을 연마하여 기판의 두께를 줄여 제1 도전형의 필드 스톱(field stop) 영역을 설정한다. 기판의 연마된 표면에 제2 도전형의 컬렉터 영역을 형성하여 FS(Field Stop) 형태의 IGBT를 형성한다.
IGBT, 필드 스톱 영역, 펀치 쓰루, 백 그라인딩, 에피택셜 성장

Description

실리콘 기판을 필드 스톱층으로 이용하는 전력 반도체 소자 및 그 제조 방법{Power semiconductor device using silicon substrate as field stop layer and method of manufacturing the same}
도 1 내지 도 6은 본 발명의 실시예에 따른 전력 반도체 소자 제조 방법 및 이에 따른 소자를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 7은 본 발명의 실시예에 따른 전력 반도체 소자의 종단 깊이에 따른 불순물 농도 프로파일(profile)을 설명하기 위해서 개략적으로 도시한 도면이다.
도 8은 본 발명의 실시예에 따른 전력 반도체 소자의 필드 스톱 영역의 잔류 두께에 따른 항복 전압의 상관 관계를 설명하기 위해서 개략적으로 도시한 그래프이다.
도 9는 본 발명의 실시예에 따른 전력 반도체 소자의 필드 스톱 영역의 잔류 두께에 의존하는 포화 컬렉터 전압(Vce, sat)과 턴 오프 손실(turn off loss)의 상관 관계를 설명하기 위해서 개략적으로 도시한 그래프이다.
본 발명은 전력(power) 반도체 소자에 관한 것으로, 특히, 기판 상에 에피택셜 성장시킨 층을 이용하여 형성하는 전력 반도체 소자 제조 방법 및 이에 따른 소자에 관한 것이다.
최근 고전력 MOSFET의 고속 스위칭(switching) 특성과 BJT(Bipolar Junction Transistor)의 대전력 특성을 겸비한 전력 반도체 소자로서, 절연 게이트 바이폴라 트랜지스터(IGBT)가 주목되고 있다. 여러 형태의 IGBT 구조 중 필드 스톱(FS: Field Stop) 형태의 IGBT는 소프트 펀치 쓰루(soft punch through) 형태 또는 얕은 펀치쓰루 형태의 IGBT로 이해될 수 있다. 이러한 FS-IGBT는 NPT(Non-Punch Through) IGBT와 PT IGBT 기술의 조합으로 이해될 수 있으며 이에 따라 이러한 기술들의 장점들, 예컨대, 낮은 포화 컬렉터 전압(Vce,sat), 용이한 병렬 운전, 견고함(ruggedness) 등의 장점을 가질 수 있는 것으로 이해될 수 있다.
그럼에도 불구하고, FS-IGBT를 제조하는 데에는 NPT IGBT의 제조에서 보다 얇은 두께의 평평한 웨이퍼를 요구하고 있으며, P 컬렉터 영역에 대한 공핍 영역(depletion region)의 확장을 방지하기 위해서 P 컬렉터 영역과 N- 드리프트(drift) 영역 사이에 n 층이 또한 요구되고 있다.
이러한 FS-IGBT를 제조하는 여러 방법들이 보고되고 있으나, 이러한 방법들은 대부분 에피택셜(epitaxial) 층을 사용하고 있지 않다. 또한, 이러한 방법들은 매우 얇은 웨이퍼에 대하여 불순물의 이온 주입 및 확산 공정을 수행하여 FS-IGBT를 형성한다.
특히, 필드 스톱층은 이온 주입 및 확산 과정에 의해서 형성됨에 따라, 매우 높은 에너지의 이온 주입 과정이 요구되거나 또는 웨이퍼를 얇게 하는 공정이 이러한 필드 스톱층을 형성하기 이전에 요구된다. 따라서, 필드 스톱층 상에 N- 드리프트층이나 그 상에 DMOS(Double diffused MOSFET) 과정을 수행하여 IGBT를 형성하는 과정 또는 일부 공정이 매우 얇은 두께의 웨이퍼 상에서 수행되게 된다. 이에 따라, 매우 얇은 두께의 웨이퍼를 사용함에 따른 웨이퍼의 깨짐(break), 휨(wafer wrappage)등이 확산, 이온 주입, 사진공정 등의 일반 반도체 공정 수행에 제약을 주게 한다.
따라서, 일반 반도체 공정 중에 얇은 두께의 웨이퍼 또는 기판의 사용을 배제하여 공정 상의 제약을 극복하면서도, FS-IGBT의 구조에서 요구하는 P 컬렉터층과 N- 드리프트층 사이에 N 필드 스톱층을 도입할 수 있는 방법의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 일반 반도체 공정 중에 얇은 두께의 웨이퍼 또는 기판의 사용을 배제하여 기판의 얇아짐에 따른 공정 상의 제약을 극복하면서도 FS-IGBT의 구조에서 요구하는 P 컬렉터층과 N- 드리프트층 사이에 N 필드 스톱층을 도입한 전력 반도체 소자 제조 방법 및 이에 따른 소자를 제시하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 제1 도전형의 반도체 기판을 도입하는 단계, 상기 반도체 기판의 일 면 상에 상기 반도체 기판에 비해 낮은 농도로 도핑(doping)되어 드리프트(drift) 영역으로 이용될 제1 도전형의 에피택셜층을 성장시키는 단계, 상기 제1 도전형의 에피택셜층의 표면 일정 영역에 제2 도전형의 베이스 영역을 형성하는 단계, 상기 베이스 영역 표면 일정 영역에 제1 도전형의 에미터 영역을 형성하는 단계, 상기 에피택셜층의 상기 드리프트 영역과 상기 에미터 영역 사이의 상기 베이스 영역 부분 상에 게이트 절연층을 수반하여 게이트 전극을 형성하는 단계, 베이스 영역과 에미터 영역에 걸쳐 접촉하는 에미터 전극을 형성하는 단계, 상기 게이트 전극의 반대쪽의 상기 반도체 기판의 후면을 연마하여 상기 반도체 기판의 두께를 줄여 상기 제1 도전형의 필드 스톱(field stop) 영역을 설정하는 단계, 및 상기 필드 스톱 영역의 상기 반도체 기판의 연마된 표면에 제2 도전형의 컬렉터 영역을 형성하는 단계를 포함하는 전력 반도체 소자 제조 방법을 제시한다.
이때, 상기 전력 반도체 소자는 FS-IGBT 소자로 구성될 수 있다.
상기 반도체 기판은 N 도전형 불순물이 깊이 방향으로 일정한 농도 프로파일을 가지게 도핑된 반도체 기판으로 도입될 수 있다.
상기 반도체 기판은 상기 N 도전형 불순물이 1E15/cm3 내지 2E16/cm3 농도로 도핑된 N0 반도체 기판으로 도입될 수 있다.
상기 필드 스톱 영역은 상기 연마에 의해서 상기 N0 반도체 기판이 5㎛ 내지 15㎛ 두께로 잔류된 부분으로 설정되어 깊이 방향으로 일정한 농도 프로파일을 가질 수 있다.
상기 에피택셜층은 N 도전형 불순물이 소자의 항복 전압에 적합한 농도로 도핑되며 성장될 수 있다.
상기 베이스 영역은 상기 에피택셜층의 표면에 제2 도전형의 불순물을 선택적으로 이온 주입하는 단계, 및 상기 이온 주입된 불순물을 확산하는 단계를 포함하여 형성될 수 있다.
상기 에미터 영역은 상기 베이스 영역의 표면에 제1 도전형의 불순물을 선택적으로 이온 주입하는 단계, 및 상기 이온 주입된 불순물을 확산하는 단계를 포함하여 형성될 수 있다.
상기 컬렉터 영역은 상기 잔류하는 반도체 기판의 연마된 표면 아래 일정 깊이로 형성된 확산층으로 형성될 수 있다.
상기 컬렉터 영역은 상기 반도체 기판의 연마된 표면에 제2 도전형의 불순물을 이온 주입하는 단계, 및 상기 이온 주입된 불순물을 열처리하는 단계를 포함하여 형성될 수 있다.
상기 전력 반도체 소자 제조 방법은 상기 에미터 영역에 전기적으로 연결되는 에미터 전극을 형성하는 단계, 및 상기 컬렉터 영역에 전기적으로 연결되는 컬렉터 전극을 형성하는 단계를 더 포함할 수 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 관점에 따른 전력 반도체 소자는, 후면이 연마된 제1 도전형의 반도체 기판을 포함하는 필드 스톱 영역, 상기 반도체 기판의 다른 일 면 상에 상기 반도체 기판에 비해 에피택셜 성장되어 형성되되 상기 반도체 기판에 비해 낮은 농도의 제1 도전형의 드리프트 영역, 상기 드리프트 영역의 표면 일정 영역에 형성된 제2 도전형의 베이스 영역, 상기 베이스 영역 표면 일정 영역에 형성된 제1 도전형의 에미터 영역, 상기 드리프트 영역과 상기 에미터 영역 사이의 상기 베이스 영역 부분 상에 게이트 절연층을 수반하여 형성된 게이트 전극, 베이스 영역과 에미터 영역에 걸쳐 접촉하는 에미터 전극 및 상기 필드 스톱 영역의 상기 반도체 기판의 연마된 표면에 형성된 제2 도전형의 컬렉터 영역을 포함하여 구성될 수 있다.
이때, 상기 베이스 영역은 상기 에피택셜층의 표면에 제2 도전형의 불순물이 선택적으로 확산된 확산층을 포함하고, 상기 에미터 영역은 상기 베이스 영역의 표면에 제1 도전형의 불순물이 선택적으로 확산된 확산층을 포함하고, 상기 컬렉터 영역은 상기 반도체 기판의 연마된 표면 아래 일정 깊이로 형성된 확산층으로 포함할 수 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 관점에 따른, 초크랄스키 단결정 반도체 재료로 이루어지고, 대향하는 제1 및 제 2 표면 그리고 제1 도전형 농도를 갖는 반도체 기판을 포함하는 필드 스톱 영역; 상기 초크랄스키 단결정 반도체 재료의 상기 제1 표면 상의 에피택셜층; 상기 에피택셜 층의, 상기 반도체 기판 보다 낮은 농도를 갖는 제1 도전형의 드리프트 영역; 상기 드리프트 영역의 소정의 표면에 형성된 제2 도전형의 베이스 영역; 상기 베이스 영역의 표면 일정 영역에 형성된 상기 제1 도전형의 에미터 영역; 상기 드리프트 영역과 상기 에미터 영역 사이의 상기 베이스 영역 부분 상에 형성된 게이트 절연층을 구비하는 게이트 전극; 및 상기 필드 스톱 영역의 상기 반도체 기판의 상기 제 2 표면 상에 형성된 상기 제2 도전형의 컬렉터 영역을 포함할 수 있다.
본 발명의 실시예에 있어서, 상기 베이스 영역은 상기 에피택셜층의 표면에 제2 도전형의 불순물이 선택적으로 확산된 확산층을 포함하고, 상기 에미터 영역은 상기 베이스 영역의 표면에 제1 도전형의 불순물이 선택적으로 확산된 확산층을 포함하고, 상기 컬렉터 영역은 상기 반도체 기판의 연마된 표면 아래 일정 깊이로 형성된 확산층으로 포함할 수 있다.
본 발명에 따르면, 얇은 두께의 웨이퍼 또는 기판의 사용을 배제하여 기판의 얇아짐에 따른 공정 상의 제약을 극복하면서도 FS-IGBT의 구조에서 요구하는 P 컬렉터층과 N- 드리프트층 사이에 N 필드 스톱층을 도입한 전력 반도체 소자 제조 방법 및 이에 따른 소자를 제시할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어져서는 안되며, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예들에서는 바람직하게 N0 반도체 기판의 일면 상에 바람직하게 N- 에피택셜 성장층을 성장시켜 N- 에피택셜 성장층으로 IGBT의 드리프트 영역을 구현한다. 또한, N- 에피택셜 성장층 내의 일 표면 영역에 P+ 베이스 영역 및 P+ 베이스 영역 내의 N+ 에미터 영역을 불순물의 선택적 확산으로 형성한다. 그리고, N- 에피택셜 성장층 표면 영역과 N+ 에미터 영역 사이의 P+ 베이스 영역 부분을 채널(channel)로 설정하는 게이트 전극을 게이트 절연층을 수반하여 형성한다. 그리고, P+ 베이스 영역과 N+ 에미터 영역에 걸쳐 접촉하는 에미터 전극을 형성한다.
이와 같이 N- 에피택셜 성장층의 일 면 상에 예컨대 DMOS 형성 과정을 수행하여, 게이트 전극 및 에미터 전극 등을 형성한 후, N0 반도체 기판의 반대쪽 면, 즉, 배후면을 연마하여 N0 반도체 기판의 두께를 줄인다. 이에 따라, 바람직하게 N0 도핑된 층이 N0 반도체 기판의 배후면의 연마에 의해서 형성된다. 이와 같이 형성된 N0 층은 FS-IGBT의 필드 스톱층 혹은 버퍼층(buffer layer)으로 이용될 수 있다.
이후에, 연마된 N0 기판의 연마된 면에 불순물을 이온 주입하고 어닐링(annealing) 등으로 확산하여 얇아진 두께의 N0 기판으로 이루어지는 N0 필드 스톱층에 N- 드리프트 영역에 반대되는 쪽으로 접촉하는 P 컬렉터 영역을 형성할 수 있다. 이후에, P 컬렉터 영역에 접촉하는 컬렉터 전극을 형성할 수 있다.
이와 같은 FS-IGBT를 제조하는 방법은 N0 기판과 그 상에 성장된 N- 에피택셜 성장층의 구조를 기본 시작 구조로 이용함으로써, 후속되는 과정을 충분한 두께를 가지는 기판 상에서 수행할 수 있다. 이에 따라, 매우 얇은 두께의 기판을 이용하는 경우와 달리 MOS 형성 과정에서 기판 두께의 얇아짐에 따른 제약이 발생되는 것을 원천적으로 배제할 수 있다.
또한, 에미터 전극 및 게이트 전극이 형성되는 기판의 다른 면을 연마하여 기판의 두께를 줄임으로써, FS-IGBT 구조에서 필드 스톱층으로 요구되는 층의 두께를 구현할 수 있다. 이때, 필드 스톱층은 실질적으로 N0 기판의 연마에 의해 그 두께가 결정되나, 그 농도는 N0 기판의 도핑 농도를 따르게 된다. 따라서, 필드 스톱층의 종단 농도 프로파일은 깊이 방향(또는 두께 방향)에 따라 일정하게 될 수 있다.
이에 따라, 공정 상의 변수, 예컨대, 연마된 후 잔류하는 N0 기판의 두께의 변화에도 불구하고, P 컬렉터 영역으로부터 N- 드리프트 영역으로 주입되는 홀(hole)의 농도의 변화량을 매우 작게 유도할 수 있다. 따라서, 포화 컬렉터 전압과 턴 오프 로스(turn off loss; Eoff)의 변화를 줄일 수 있다. 즉, 필드 스톱층의 두께에 따른 포화 컬렉터 전압과 Eoff의 변화를 작게 유지하여, 농도 변화를 갖는 종래의 필드 스톱층을 사용한 IGBT에 대비하여, 트레이드 오프 성능(trade-off performance)의 변화를 매우 작게 유지할 수 있다.
도 1 내지 도 6은 본 발명의 실시예에 따른 전력 반도체 소자 제조 방법 및 이에 따른 소자를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 제1 도전형의 반도체 기판(100)을 준비한다. 예컨대, N형의 불순물이 도핑된 N0 반도체 기판(100)을 준비한다. 이때, 반도체 기판(100)은 FS-IGBT에서 필드 스톱층에 요구되는 불순물 농도, 즉, 컬렉터 쪽에 표면에 형성될 P 컬렉터 영역으로 공핍 영역이 확장되는 것을 막기에 충분한 농도의 N0 불순물이 도핑된 기판일 수 있다. N형 불순물이 예컨대 1E15 내지 2E16/cm3 정도로 도핑된 기판(100)을 준비한다. 이때, 기판(100) 내에 도핑된 불순물의 농도 프로파일은 실질적으로 기판(100)의 종단 깊이(또는 두께) 방향에 대해 일정한 프로파일을 가지게 된다.
한편, N0 반도체 기판(100)은 일반적으로 대구경 웨이퍼 생산에 유리한 초크랄스키(Czochralski; CZ) 기법에 의해 생산된 기판일 수 있으므로, 플랫존(Float Zone; FZ) 기법에 의해 생산되는 기판에 비해 경제성이 있는 기판을 이용할 수 있다.
도 2를 참조하면, N0 반도체 기판(100) 상에 제1 도전형과는 동일한 도전형이 도핑된 층(200)을 에피택셜 성장시킨다. 이때, 에피택셜 성장층(200)은 기판(100)에 도핑된 제1 도전형의 농도에 비해 낮은 농도로 도핑된다. 예컨대, N0 반도체 기판(100) 상에 N형 소자의 항복 전압에 적합한 농도로 도핑된 N- 에피택셜 성 장층(200)이 성장될 수 있다. N- 에피택셜 성장층(200)은 기본적으로 FS-IGBT의 N 드리프트 영역으로 이용되는 층으로 이해될 수 있다.
따라서, FS-IGBT에서 요구되는 항복 전압에 따라 N- 에피택셜 성장층(200)의 두께는 달라질 수 있으나, 대략 600V의 항복 전압이 요구될 때, N- 에피택셜 성장층(200)은 대략 60㎛ 정도 두께일 수 있다.
한편, 이러한 N- 에피택셜 성장층(200)은 에피택셜 성장시킬 때, 도핑되는 분순물의 농도를 달리할 수 있다. 따라서, N- 에피택셜 성장층(200)을 종단하는 깊이(또는 두께) 방향의 불순물 농도 프로파일이 일정하거나 또는 변화되도록 할 수 있다. 즉, N- 에피택셜 성장층(200)으로 실질적으로 형성되는 N- 드리프트 영역 내의 불순물 농도 프로파일을 설계자의 의도에 따라 달리 변동시킬 수 있다.
도 3을 참조하면, N- 에피택셜 성장층(200)의 하부의 기판(100)과의 계면과 반대되는 상측 표면 일정 영역에 제1 도전형과 다른 제2 도전형의 불순물을 선택적으로 도핑하고 확산시켜, 제2 도전형의, 예컨대, P형 베이스 영역(210)을 형성한다. P형 베이스 영역(210)은 P+ 불순물 영역으로 이해될 수 있으며, N- 에피택셜 성장층(200) 표면에 형성되는 접합 영역으로 이해될 수 있다.
그리고, P+ 베이스 영역(210)의 상부 표면의 일정 영역에 P+ 베이스 영역에 반대되는 제1 도전형의 불순물을 선택적으로 도핑하고 확산시켜, 제1 도전형의, 예컨대, N형 에미터 영역(230)을 형성한다. N형 에미터 영역(230)은 N+ 불순물 영역으로 이해될 수 있다. 이때, 상기한 확산 과정들은 N형 불순물의 주입 후 수행되는 어닐링 과정에서 함께 수행될 수도 있다.
N+형 에미터 영역(230)을 형성한 후, P+ 베이스 영역(210)과 N+ 에미터 영역(230)에 걸쳐 접촉하는 에미터 전극(300)을 형성하고, N- 에피택셜 성장층(200) 표면 영역과 N+ 에미터 영역(230) 사이의 P+ 베이스 영역 부분을 채널(channel)로 설정하는 게이트 전극(400)을 게이트 절연층(401)을 수반하여 형성한다. 이후에, 도시하지는 않았으나, 게이트 전극(400) 등을 덮는 절연층 또는/및 패시배이션층(passivation layer)을 더 형성할 수도 있다.
이러한 과정은 실질적으로 알려진 DMOS 제조 과정이나 트렌치 게이트(trench gate) 형 MOSFET 공정을 따라 수행되는 것으로 이해될 수 있다.
도 4를 참조하면, N- 에피택셜 성장층(200)의 하부의 기판(100)과의 계면과 반대되는 상측 표면 상에 MOS 제조 과정을 수행한 후, N0 반도체 기판(100)으로부터 필드 스톱 영역을 형성하는 과정을 수행한다. FS-IGBT 구조에서 필드 스톱 영역은 실질적으로 N- 드리프트 영역에 비해 작은 두께로 형성되나, N0 반도체 기판(100)은 일반적으로 이에 비해 매우 두꺼운 기판을 그대로 사용하고 있다.
따라서, N0 반도체 기판(100)의 배후면을 연마(grinding)하여 그 두께를 줄이는 과정을 수행한다. 이때, 필드 스톱 영역의 배후에는 P 컬렉터 영역이 도핑될 것이므로, P 컬렉터 영역의 두께를 고려하여 연마된 후 기판(100)의 잔류 두께를 설정한다. 예컨대, N- 드리프트 영역이 대략 110㎛ 정도 두께로 설정될 때, 필드 스톱 영역을 위한 기판(100)의 잔류 두께는 대략 5-15㎛ 정도 두께로 고려될 수 있다. 이때, P 컬렉터 영역은 매우 얇은 두께, 예컨대, 대략 0.3 내지 1㎛ 정도 두께로 고려될 수 있다.
이러한 잔류 두께를 고려하여, N0 반도체 기판(100)의 배후면을 연마 그라인딩(grinding)하여 얇은 두께의 기판(110)을 형성하여 실질적인 필드 스톱 영역(110)을 형성한다. 이와 같이 필드 스톱 영역(110)이 기판(100)의 배후면의 연마에 의해서 형성되므로, 필드 스톱 영역을 위한 고에너지의 이온 주입 과정 및 이에 수반되는 어닐링 확산 과정은 배제될 수 있다.
고에너지 이온 주입 과정을 이용할 경우 필드 스톱 영역의 두께를 확장시키는 데 제약이 있으나, 본 발명의 실시예에서는 연마 정도에 의해 필드 스톱 영역(110)의 두께가 결정되므로, 연마 정도에 따라 잔류하는 기판(110)의 두께를 임의로 설정할 수 있다. 따라서, 충분한 두께로 필드 스톱 영역(110)을 설정할 수 있다.
또한, 연마 이전까지 N0 반도체 기판(100)은 충분한 두께를 유지하고 있으므 로, P+ 베이스 영역(210)과 N+ 에미터 영역(230), 에미터 전극(300), 게이트 전극(400), 후속의 절연층 등을 형성하는 MOS 형성 과정에서 충분히 지지 기판으로 역할을 할 수 있다. 따라서, 종래의 매우 얇은 기판을 이용하는 경우에 발생될 수 있는 공정 상의 제약, 예컨대, 기판 말림 또는 이를 배제하기 위한 열 공정의 제약 등을 해소할 수 있다.
도 5를 참조하면, 기판(100)의 연마된 면에 제1 도전형에 반대되는 제2 도전형, 예컨대, P형 불순물을 이온 주입 등으로 도핑하고 어닐링하여 확산시켜, 필드 스톱 영역(110)의 노출된 배후면에 P 컬렉터 영역(150)을 형성한다. 이때, P 컬렉터 영역(150)은 소자의 스위칭 오프 특성에 따라 결정되며 대략 1E11/cm2 에서 1E16/cm2 의 이온 주입된 영역으로 이해될 수 있다.
도 6을 참조하면, P 컬렉터 영역(150) 상에 컬렉터 전극(500)을 도전층을 증착하여 형성하여 FS-IGBT를 형성한다.
도 7은 본 발명의 실시예에 따른 전력 반도체 소자의 종단 깊이에 따른 불순물 농도 프로파일(profile)을 설명하기 위해서 개략적으로 도시한 도면이다.
도 7을 참조하면, 본 발명의 실시예에서 설명한 바와 같이 제조되는 IGBT 소자의 종단 깊이에 따른 불순물 농도 프로파일을 고려하면, 대략 110㎛ 정도 두께로 형성될 수 있는 N- 에피택셜 성장층(도 6의 200) 내의 N형 불순물 농도는 깊이 방향으로 일정한 프로파일(701)을 가질 수 있다. 물론, 에피택셜 성장 중에 도핑되는 농도를 조절함으로써, 이러한 불순물 농도 프로파일(701)은 N- 에피택셜 성장층(200) 내에서 변화될 수 있다.
필드 스톱 영역(도 6의 110) 내의 N형 불순물의 농도는 깊이 방향에 따라 일정하게 유지되는 프로파일(703)을 가질 수 있으며, 이러한 농도 프로파일(703)은 N0 기판(도 1의 100)의 농도에 따른 것으로 이해될 수 있다. 따라서, 필드 스톱 영역(도 6의 110) 내의 N형 불순물의 농도(703)는 실질적으로 영역 내에서 일정하게 유지될 수 있다. 이때, N형 불순물의 농도(703)는 공핍 영역의 확장을 막는 데 요구되는 농도(707), 예컨대, 대략 1E15 내지 2E16/cm3 정도일 수 있다.
이러한 필드 스톱 영역(도 6의 110)에 접하게 되는 P 컬렉터 영역(도 6이 150)의 불순물 농도(705)는 소자의 스위칭 오프 특성에 따라 결정되며 대략 1E11/cm2 에서 1E16/cm2 의 이온 주입되는 것으로 이해될 수 있다.
이와 같이 필드 스톱 영역(110) 내에서 N형 불순물의 농도(703)가 일정하게 유지되는 것은 트레이드 오프의 경향을 보이는 IGBT 성능을 개선하는 데 유용하다. 즉, P 컬렉터 영역(도 6의 150)으로부터 N- 드리프트 영역(200)으로 주입되는 홀의 밀도를 균일하게 제어하는 데 유용하여, 포화 컬렉터 전압(Vce, sat)과 턴 오프 로스(Eoff)가 변동되는 것을 효과적으로 억제하는 데 유용할 수 있다.
도 8은 본 발명의 실시예에 따른 전력 반도체 소자의 필드 스톱 영역의 잔류 두께에 따른 항복 전압의 상관 관계를 설명하기 위해서 개략적으로 도시한 그래프이다.
도 8은 본 발명의 실시예에서와 같이 N- 드리프트 영역(200)을 대략 110㎛ 정도 두께로 에피택셜 성장시키고, 필드 스톱 영역(110)을 N0 반도체 기판(100)으로부터 연마하여 형성할 때, 필드 스톱 영역(110)을 위한 기판(100)의 잔류 두께에 따른 항복 전압의 상관 관계를 실사한 그래프들이다. 기판(100)이 대략 1E15/cm3 농도의 N형 기판일 경우(801), 2.5E15/cm3 농도의 N형 기판일 경우(803), 5E15/cm3 농도의 N형 기판일 경우(805), 1E16/cm3 농도의 N형 기판일 경우(807) 및 2E16/cm3 농도의 N형 기판일 경우(809) 경우, 잔류 두께 변화에 따른 항복 전압의 변화를 도 8은 보여주고 있다. 필드 스톱 영역(110)을 위해 N0 반도체 기판(100)을 연마할 때, 대략 5 내지 15㎛ 정도 잔류시키더라도 충분한 항복 전압의 구현이 가능하다.
도 9는 본 발명의 실시예에 따른 전력 반도체 소자의 필드 스톱 영역의 잔류 두께에 의존하는 포화 컬렉터 전압(Vce, sat)과 턴 오프 손실(turn off loss)의 상관 관계를 설명하기 위해서 개략적으로 도시한 그래프이다.
도 9를 참조하면, 본 발명의 실시예에서와 같이 N- 드리프트 영역(200)을 에피택셜 성장시키고, 필드 스톱 영역(110)을 N0 반도체 기판(100)으로부터 연마하여 형성하여 IGBT 소자를 구현할 때, 필드 스톱층의 두께에 따른 턴 오프 손실(turn off loss; Eoff)과 포화 컬렉터 전압(Vce, sat)의 변화를 상당히 작게 가져갈 수 있다.
일반적으로 IGBT 소자의 특성에서, 포화 컬렉터 전압(Vce, sat)을 작게 구현할 경우 Eoff는 커지는 트레이드 오프 성능 특성 관계가 나타나며 이러한 Vce,sat과 Eoff는 필드 스톱 층의 두께와 농도에 따라 크게 영향을 받는다. 그런데, 도 9의 본 발명의 실시예에 따르면, 필드 스톱 영역(도 6의 110)의 농도가 1E16/cm3인 경우(901), 5E15/cm3인 경우(903), 2.5E15/cm3인 경우(905), 1E15/cm3인 경우(907) 모두에 Vce, sat 과 Eoff의 변동은 작게 나타나고 있다.
최악의 경우로 이해되는 농도가 1E16/cm3인 경우(901)에도, 트레이드 오프 성능 특성의 변동, 즉, Vce,sat 과 Eoff의 변동은 각각 대략 0.1V와 10% 정도로 나타나고 있다.
이러한 결과는 본 발명의 실시예에 따른 IGBT 소자의 경우 보다 안정된 특성을 구현할 수 있음을 보여주는 것으로 이해될 수 있다.
상술한 본 발명에 따르면, 기판의 N0 필드 스톱 영역과 이온 주입에 의한 P 컬렉터 영역, 에피택셜 성장에 의한 N- 드리프트 영역을 포함하는 IGBT 구조를 구현할 수 있다.
필드 스톱 영역이 기판의 배후면의 연마에 의해서 형성되므로, 필드 스톱 영역을 위한 고에너지의 이온 주입 과정 및 이에 수반되는 어닐링 확산 과정은 배제될 수 있다. 고에너지 이온 주입 과정을 이용할 경우 필드 스톱 영역의 두께를 확장시키는 데 제약이 있으나, 본 발명의 실시예에서는 연마 정도에 의해 필드 스톱 영역의 두께가 결정되므로, 연마 정도에 따라 잔류하는 기판의 두께를 임의로 설정할 수 있다. 따라서, 충분한 두께로 필드 스톱 영역을 설정할 수 있다.
필드 스톱 영역이 N0 반도체 기판으로부터 형성되므로, 깊이 방향으로의 도핑 농도가 일정한 농도 프로파일을 가질 수 있다. 따라서, 일정한 IGBT의 특성을 얻을 수 있다.
또한, 연마 이전까지 N0 반도체 기판은 충분한 두께를 유지하고 있으므로, P+ 베이스 영역과 N+ 에미터 영역, 에미터 전극, 게이트 전극 등을 형성하는 MOS 형성 과정에서 충분히 지지 기판으로 역할을 할 수 있다. 따라서, 종래의 매우 얇은 기판을 이용하는 경우에 발생될 수 있는 공정 상의 제약, 예컨대, 기판 말림 또는 이를 배제하기 위한 열 공정의 제약 등을 해소할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (19)

  1. 제1 도전형의 반도체 기판을 도입하는 단계;
    상기 반도체 기판의 일 면 상에 상기 반도체 기판에 비해 낮은 농도로 도핑(doping)되어 드리프트(drift) 영역으로 이용될 제1 도전형의 에피택셜층을 성장시키는 단계;
    상기 제1 도전형의 에피택셜층의 표면 일정 영역에 제2 도전형의 베이스 영역을 형성하는 단계;
    상기 베이스 영역 표면 일정 영역에 제1 도전형의 에미터 영역을 형성하는 단계;
    상기 에피택셜층의 상기 드리프트 영역과 상기 에미터 영역 사이의 상기 베이스 영역 부분 상에 게이트 절연층을 수반하여 게이트 전극을 형성하는 단계;
    상기 베이스와 에미터 영역에 걸친 에미터 전극을 형성하는 단계;
    상기 게이트 전극의 반대쪽의 상기 반도체 기판의 후면을 연마하여 상기 반도체 기판의 두께를 줄여 상기 제1 도전형의 필드 스톱(field stop) 영역을 설정하는 단계; 및
    상기 필드 스톱 영역의 상기 반도체 기판의 연마된 표면에 제2 도전형의 컬렉터 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법.
  2. 제1 항에 있어서,
    상기 반도체 기판은 N 도전형 불순물이 깊이 방향으로 일정한 농도 프로파일을 가지게 도핑된 반도체 기판으로 도입되는 것을 특징으로 하는 전력 반도체 소자 제조 방법.
  3. 제2 항에 있어서,
    상기 반도체 기판은 상기 N 도전형 불순물이 1E15/cm3 내지 2E16/cm3 농도로 도핑된 N0 반도체 기판으로 도입되는 것을 특징으로 하는 전력 반도체 소자 제조 방법.
  4. 제3 항에 있어서,
    상기 필드 스톱 영역은 상기 연마에 의해서 상기 N0 반도체 기판이 잔류된 부분으로 설정되어 깊이 방향으로 일정한 농도 프로파일을 가지는 것을 특징으로 하는 전력 반도체 소자 제조 방법.
  5. 제1 항에 있어서,
    상기 베이스 영역은 상기 에피택셜층의 표면에 제2 도전형의 불순물을 선택적으로 이온 주입하는 단계; 및
    상기 이온 주입된 불순물을 확산하는 단계를 포함하여 형성되는 것을 특징으 로 하는 전력 반도체 소자 제조 방법.
  6. 제1 항에 있어서,
    상기 에미터 영역은 상기 베이스 영역의 표면에 제1 도전형의 불순물을 선택적으로 이온 주입하는 단계; 및
    상기 이온 주입된 불순물을 확산하는 단계를 포함하여 형성되는 것을 특징으로 하는 전력 반도체 소자 제조 방법.
  7. 제1 항에 있어서,
    상기 컬렉터 영역은 상기 잔류하는 반도체 기판의 연마된 표면 아래 일정 깊이로 이온 주입되어 형성되는 것을 특징으로 하는 전력 반도체 소자 제조 방법.
  8. 제1 항에 있어서,
    상기 컬렉터 영역은 상기 반도체 기판의 연마된 표면에 제2 도전형의 불순물을 이온 주입하는 단계; 및
    상기 이온 주입된 불순물을 열처리하는 단계를 포함하여 형성되는 것을 특징으로 하는 전력 반도체 소자 제조 방법.
  9. 제1 항에 있어서,
    상기 에미터 영역에 전기적으로 연결되는 에미터 전극을 형성하는 단계; 및
    상기 컬렉터 영역에 전기적으로 연결되는 컬렉터 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법.
  10. 후면이 연마된 제1 도전형의 반도체 기판을 포함하는 필드 스톱 영역;
    상기 반도체 기판의 다른 일 면 상에 상기 반도체 기판에 비해 에피택셜 성장되어 형성되되 상기 반도체 기판에 비해 낮은 농도의 제1 도전형의 드리프트 영역;
    상기 드리프트 영역의 표면 일정 영역에 형성된 제2 도전형의 베이스 영역;
    상기 베이스 영역 표면 일정 영역에 형성된 제1 도전형의 에미터 영역;
    상기 드리프트 영역과 상기 에미터 영역 사이의 상기 베이스 영역 부분 상에 게이트 절연층을 수반하여 형성된 게이트 전극; 및
    상기 필드 스톱 영역의 상기 반도체 기판의 연마된 표면에 형성된 제2 도전형의 컬렉터 영역을 포함하고,
    상기 필드 스톱 영역은 깊이에 따라 제1 도전형의 불순물 농도가 균일한 것을 특징으로 하는 전력 반도체 소자.
  11. 제10 항에 있어서,
    상기 반도체 기판은 N 도전형 불순물이 깊이 방향으로 일정한 농도 프로파일을 가지게 도핑된 반도체 기판이고,
    상기 필드 스톱 영역은 상기 반도체 기판으로 형성됨에 따라, 깊이에 따라 N 도전형 불순물의 농도가 균일한 것을 특징으로 하는 전력 반도체 소자.
  12. 제11 항에 있어서,
    상기 반도체 기판은 상기 N 도전형 불순물이 1E15/cm3 내지 2E16/cm3 농도로 도핑된 N0 반도체 기판인 것을 특징으로 하는 전력 반도체 소자.
  13. 제10 항에 있어서,
    상기 베이스 영역은 상기 에피택셜층의 표면에 제2 도전형의 불순물이 선택적으로 확산된 확산층을 포함하고,
    상기 에미터 영역은 상기 베이스 영역의 표면에 제1 도전형의 불순물이 선택적으로 확산된 확산층을 포함하고,
    상기 컬렉터 영역은 상기 반도체 기판의 연마된 표면 아래 일정 깊이로 형성된 확산층을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  14. 제10 항에 있어서,
    상기 에미터 영역에 전기적으로 연결되는 에미터 전극; 및
    상기 컬렉터 영역에 전기적으로 연결되는 컬렉터 전극 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  15. 초크랄스키 단결정 반도체 재료로 이루어지고, 대향하는 제1 및 제2 표면 그리고 제1 도전형 농도를 갖는 반도체 기판을 포함하는 필드 스톱 영역;
    상기 초크랄스키 단결정 반도체 재료의 상기 제1 표면 상의 에피택셜층;
    상기 에피택셜 층의, 상기 반도체 기판 보다 낮은 농도를 갖는 제1 도전형의 드리프트 영역;
    상기 드리프트 영역의 소정의 표면에 형성된 제2 도전형의 베이스 영역;
    상기 베이스 영역의 표면 일정 영역에 형성된 상기 제1 도전형의 에미터 영역;
    상기 드리프트 영역과 상기 에미터 영역 사이의 상기 베이스 영역 부분 상에 형성된 게이트 절연층을 구비하는 게이트 전극; 및
    상기 필드 스톱 영역의 상기 반도체 기판의 상기 제2 표면 상에 형성된 상기 제 2 도전형의 컬렉터 영역을 포함하고,
    상기 필드 스톱 영역은 깊이에 따라 제1 도전형의 불순물 농도가 균일한 것을 특징으로 하는 전력 반도체 소자.
  16. 제15 항에 있어서,
    상기 반도체 기판은 깊이 방향으로 N 도전형 불순물의 일정한 농도 프로파일을 가지며,
    상기 필드 스톱 영역은 상기 반도체 기판으로 형성됨에 따라, 깊이에 따라 N 도전형 불순물의 농도가 균일한 것을 특징으로 하는 전력 반도체 소자.
  17. 제16 항에 있어서,
    상기 반도체 기판은 상기 N 도전형 불순물이 1E15/cm3 내지 2E16/cm3의 농도로 도핑된 N0 반도체 기판인 것을 특징으로 하는 전력 반도체 소자.
  18. 제15 항에 있어서,
    상기 베이스 영역은 상기 에피택셜층의 표면에 제2 도전형의 불순물이 선택적으로 확산된 확산층을 포함하고,
    상기 에미터 영역은 상기 베이스 영역의 표면에 제1 도전형의 불순물이 선택적으로 확산된 확산층을 포함하고,
    상기 컬렉터 영역은 상기 반도체 기판의 연마된 표면 아래 일정 깊이로 형성된 확산층을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  19. 제15 항에 있어서,
    상기 에미터 영역에 전기적으로 연결되는 에미터 전극; 및
    상기 컬렉터 영역에 전기적으로 연결되는 컬렉터 전극 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
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