KR20030023974A - 절연 게이트 바이폴라 트랜지스터(ｉｇｂｔ) 장치의스위칭 속도 제어 방법, 그 구조 및 제조 방법 - Google Patents
절연 게이트 바이폴라 트랜지스터(ｉｇｂｔ) 장치의스위칭 속도 제어 방법, 그 구조 및 제조 방법 Download PDFInfo
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Abstract
본 발명은 컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 형성된 n+버퍼층 - 상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 -, 상기 베이스 영역 위의 주요 표면에 형성된 n+이미터 영역, 상기 이미터 영역에 형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 및 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층에 형성된 폴리실리콘인 게이트 전극을 포함하고, 여기서, 상기 n+버퍼층에 게르마늄(Ge) 도핑함으로써, 상기 n+버퍼층과 상기 p+실리콘 기판 및 n-에피택셜층 사이의 인접 계면에 위치된 부적합 전위층(misfit dislocation layer)이 형성되고, 상기 게르마늄의 농도는 실리콘 원자의 0.5 내지 4 퍼센트 사이의 범위가 바람직하며, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는 IGBT 장치가 기재되어 있다.
Description
본 발명은 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor: IGBT)의 스위칭 속도 제어 방법, IGBT 구조 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 낮은 온-저항(on-resistance)을 갖는 파워 트랜지스터 및 그것의 스위칭 속도 제어 방법에 관한 것이다.
도1은 종래 기술에 따른 n-채널 IGBT의 단위 셀의 단면도이다. 생산시에, 고전압, 고전류 스위칭 장치에 적합한 IGBT 장치를 형성하기 위해 많은 셀들이 병렬로 연결된다. 각 IGBT 셀에서, n+버퍼층(2)이 p+실리콘 기판(1)상에 형성되고, n-층(3)이 n+버퍼층(2)에 에피택셜 성장되며, p-형 베이스층(4)이 n-에피택셜층(3)의 상부 주요 표면상에 선택적으로 형성된다. 따라서, p+반도체층(1), n형 층(2 및 3, n-및 n+), 및 p형 베이스층(4)으로부터 pnp 바이폴라 트랜지스터가 형성된다. 또한, n+이미터 영역(5)이 p형 베이스층(4)의 상부 주요 표면상에 선택적으로 형성된다. n-에피택셜층(3)과 n+이미터 영역(5) 사이에 삽입된 p-베이스층(4)의 상부 주요 표면 부분의 채널 영역(6)에 폴리실리콘인 게이트 전극(7)이 놓이고, 게이트 전극(7)과 채널 영역(6) 사이에 게이트 절연막(8)이 존재한다. 이미터 금속(즉, 이미터 전극)(9)이 반도체 바디(10)의 상부 주요 표면상에 형성되어, p형 베이스층(4)과 n+이미터 영역(5)에 전기적으로 연결된다. 컬렉터 금속(즉, 컬렉터 전극)(22)이 반도체 바디(10), 즉 p+실리콘 기판(1)의 하부 주요 표면에 전기적으로 연결된다.
IGBT 장치의 동작 원리는 종래 기술로부터 잘 알려져 있다. 이 장치가 순방향 바이어스에 의해 턴온되면, 기판(1)으로부터 n-에피택셜층(3)(소위 드리프트층)으로 정공(holes)이 주입되어, 온-저항을 극적으로 감소시킨다. 에피택셜층(3)에서의 캐리어의 농도는 순방향 전압 바이어스로 인해 본래 1014/cm3인 턴-오프값으로부터 1016/cm3내지 1017/cm3으로 증가된다. 그러나, 순방향 바이어스에서 역방향 바이어스로 스위칭되면, 드리프트층 내의 고밀도 소수 캐리어(즉, 정공)가 즉시 사라지기 때문에, 이러한 잉여 소수 캐리어는 전류 트레일(current trail) 형태로의 재결합을 통해 천천히 사라진다.
컬렉터 전류가 온-상태 전류 값으로부터 10%로 감소될 때, 이 기간을 턴-오프 시간이라고 부른다. 따라서, 종래 기술의 IGBT 장치에서, MOSFET의 n+실리콘 기판은 P+실리콘 기판(1)으로 대체될 수 있고, 높은 저항률을 가진 n-에피택셜층(3)이 600-1500 볼트의 높은 브레이크다운 전압을 유지하기 위해 사용될 수 있다. 또한, 온-상태 동안에 순방향 전압 강하를 낮추고 온-저항을 감소시키기 위해, 정공을 P+실리콘 기판(1)으로부터 에피택셜층(3)으로 주입하는 것이 가능하다. 그러나, 감소된 순방향 전압 강하는 스위칭 속도를 늦추고 완화 시간의 증가를 초래할 수 있다. 이것은 또한 큰 누설 전류를 생성할 수 있다. 종래 기술에서의 이러한 문제점을 극복하기 위하여, 에피택셜층(3)(즉, 드리프트층)은 스위칭 속도를 증가시키기 위해 고밀도 소수 캐리어의 많은 재결합 센터(recombination centers)를 갖도록 설정된다.
종래 기술에서, 스위칭 속도를 향상시키는 방법은 고에너지 분자 충격 방법을 포함하는데, 여기서 가장 빈번히 사용되는 것은 전자이다. 이 방법을 전자 방사 방법이라 부른다. 도2에서 보여지는 바와 같이, 전자 방사 전(a) 및 후(b)의 컬렉터 전류의 파형에서, 턴-오프 시간은 방사선량(radiation dose) 및 어닐링 조건(annealing condition)에 따라 방사 전에 15-30 ㎲ 로부터 방사 후에 10-200 ns로 감소된다. 그러나, 전자 방사는 저온 어닐링을 거쳐야 하고, 특정한 고전압 설비가 필요하기 때문에, 제조 비용면에서 불리하다.
예를 들면, 트랜지스터 제조 동안에 소수 캐리어의 재결합 센터를 증가시키도록 트랜지스터 장치에 백금 또는 금이 추가되는 다른 기법에 의해 소수 캐리어 수명이 감소될 수 있다. 종래 기술의 이러한 방법은, 전자 방사와 유사한 효과, 즉 소수 캐리어의 재결합 속도의 증가를 제공하기 위해, 전체 트랜지스터에 일정한 Pt 또는 Au 도핑 분포를 생성한다. 그러나, 백금 또는 금의 존재가 소수 캐리어의 수명을 감소시키고 스위칭 속도를 향상시킴에도 불구하고, 실리콘내의 백금 및 금의 용해도는 제한되고, 잉여 백금 및 금은 순방향 전압 강하를 증가시켜 보다 높은 누설 전류를 초래할 수 있다.
본 발명에서 제공되는 전력 반도체 장치는 이 오래 지속된 문제들을 개선한다. 이 전력 장치는 순방향 전압 강하를 감소시킬 수 있는 낮은 저항률을 가지며, 특정한 위치(즉, n+버퍼 영역 안 및 주변)에서 스위칭 속도를 증가시키고 이 장치의 턴-오프 시간을 감소시키는 높은 결함 밀도(defect density)를 갖는다. 본 발명은 또한 전위(dislocation)없이 단결정 실리콘 기판 상에서 제작되는 종래 기술 방법보다 더 효과적인 전력 반도체 장치 제조 방법을 나타낸다. 즉, 새로 개발된 기법은 높은 밀도의 전위 결함(dislocation defects)을 생성하는 n+버퍼 영역에 게르마늄 원자를 추가시켜, 스위칭 속도를 강화하고 전력 소모를 감소시킨다. 농도가 임계값으로 증가되면, 게르마늄의 원자 크기가 실리콘의 원자 크기보다 크기 때문에, 부적합 전위(misfit dislocation)가 발생될 수 있다. 전위는 적합한 재결합 센터가 될 수 있다.
본 발명의 목적은 종래 기술에서의 드리프트층 대신에 버퍼층에 재결합 센터(recombination center)를 배열한 IGBT를 제공하는 것이다. 이에 따라, 누설 전류 및 순방향 전압 강화에서의 증가없이, 온-저항을 낮게 유지하고, 스위칭 속도를 증가시켜, 턴-오프 시간의 감소를 초래한다.
본 발명의 다른 목적은 종래 기술의 방법보다 더 효과적인 IGBT 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 IGBT의 누설 전류 및 순방향 전압 강하에 영향을 주지않고 소수 캐리어 수명을 감소시키고 스위칭 속도를 향상시킬 수 있는 IGBT 장치의 스위칭 속도 제어 방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 일 양태에 따르면, 컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 형성된 n+버퍼층 - 상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 - , 상기 베이스 영역위의 주요 표면에 형성된 n+이미터 영역, 상기 이미터 영역에 형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 내에서 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층에 형성된 폴리실리콘인 게이트 전극을 포함하고, 여기서, 상기 n+버퍼층에 게르마늄(Ge) 도핑함으로써, 상기 n+버퍼층과 상기 p+실리콘 기판 및 n-에피택셜층 사이의 인접 계면에 위치된 부적합 전위층(misfit dislocation layer)이 형성되고, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는 IGBT 장치가 제공된다.
본 발명의 다른 양태에 따르면, 컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 본딩된 n+버퍼층 - 상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 -, 상기 베이스 영역 위의 주요 표면에 형성된 이미터 영역, 상기 이미터 영역에 형성된 n+이미터 영역, 상기 이미터 영역에 형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 내에서 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층 위에 형성된 폴리실리콘인 게이트 전극을 포함하고, 여기서, 게르마늄의 원자 크기가 실리콘의 원자 크기보다 크기 때문에, 상기 n+버퍼층에 게르마늄(Ge) 도핑함으로써, 상기 n+버퍼층과 상기 p+실리콘기판 및 n-에피택셜층 사이의 인접 계면에 위치된 부적합 전위층이 형성되고, 웨이퍼 본딩을 통해 상기 p+실리콘 기판과 n+버퍼층 사이에 결함층(defect layer)이 형성될 수 있으며, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는 IGBT 장치가 제공된다.
본 발명의 또 다른 양태에 따르면, 컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 형성된 n+버퍼층 - 상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 -, 상기 베이스 영역 위의 주요 표면에 형성된 n+이미터 영역, 상기 이미터 영역에 형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 내에서 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층에 형성된 폴리실리콘인 게이트 전극을 포함하고, 게르마늄의 원자 크기가 실리콘의 원자 크기보다 크기 때문에, n+버퍼층의 에피택셜 성장 동안에 적은 양의 GeH4를 에피택셜 리액터에 부가하여 상기 n+버퍼층에 게르마늄(Ge)을 도핑함으로써, 상기 n+버퍼층과 상기 p+실리콘 기판 및 n-에피택셜층 사이의 인접 계면에 위치된 부적합 전위층이 형성되고, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는 IGBT 장치 제조 방법이 제공된다.
본 발명의 또 다른 양태에 따르면, 컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 형성된 n+버퍼층 - 상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 -, 상기 베이스 영역 위의 주요 표면에 형성된 n+이미터 영역, 상기 이미터 영역에 형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 내에서 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층에 형성된 폴리실리콘인 게이트 전극을 포함하고, 웨이퍼 본딩을 통해 상기 p+실리콘 기판과 n+버퍼층 사이에 결함층이 형성되고, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는 IGBT 장치 제조 방법이 제공된다.
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본 발명의 또 다른 양태에 따르면, 게르마늄의 농도는 실리콘의 0.5 내지 4 원자 % 사이의 값을 갖는 것이 바람직하다.
본 발명의 또 다른 양태에 따르면, 상기 결함층은 웨이퍼 본딩을 통해 n+상부층을 갖는 n-FZ 웨이퍼에 폴리싱된 p+CZ 웨이퍼를 본딩함으로써 형성된다. 상기 n-FZ 웨이퍼의 n+상부층은 고체 소스 확산, 기체 소스 확산 또는 이온 주입에 의해 형성될 수 있다, 이온 주입이 사용되는 경우 비소 및 안티몬이 바람직한 이온이며, 상기 n-FZ 웨이퍼의 폴리싱된 표면은 n+도핑 전에 패터닝될 수 있다.
도1은 종래 기술의 n-채널 IGBT 장치를 보여주는 단면도.
도2a 및 도2b는 전자 방사 전과 후를 각각 보여주는 컬렉터 전류 턴-오프 파형도.
도3a 및 도3b는 본 발명에 따른 전위층 및 결함층의 구조를 각각 보여주는 단면도.
도4a 내지 도4m은 본 발명에 따른 IGBT 장치의 제조 방법의 상세 단계를 보여주는 단면도.
*도면의 주요 부분에 대한 부호의 설명
1: p+실리콘 기판2: n+버퍼층
2': 전위층2'': 결함층
3: n-에피택셜층4: p형 베이스 영역
5: n+이미터 영역6: 채널 영역
7: 게이트 전극8: 게이트 절연막
9: 이미터 전극 10: 반도체 바디
11: 초기 산화막 또는 필드 산화막12: 포토레지스트층
13: 개구14: p형 베이스 영역
15: 게이트 산화막16, 17: 폴리실리콘
18: p형 베이스 영역19: 이미터 영역
20: 층간 산화막21: 패시베이션층
22: 컬렉터 전극
도1을 참조하면, 본 발명은 두께가 약 5-12 ㎛인 인-도핑된 n+버퍼층(2)이 p+실리콘 기판(1)상에 형성되고, 두께가 약 60-150 ㎛인 n-에피택셜층(3)이 n+버퍼층(2) 상에 형성되며, p-형 베이스층(4)이 n-에피택셜층(3)의 상부 주요 표면에 선택적으로 형성된다. 따라서, p+반도체층(1), n형 층(2, 3)(n-, n+), 및 p형 베이스층(4)으로부터 pnp 바이폴라 트랜지스터가 형성된다. 또한, n+이미터 영역(5)이 p형 베이스층(4)의 상부 주요 표면상에 선택적으로 형성된다. n-에피택셜층(3)과 n+이미터 영역(5) 사이에 삽입된 p-베이스층(4)의 상부 주요 표면 부분의 채널 영역(6)상에 폴리실리콘인 게이트 전극(7)이 놓이고, 게이트 전극(7)과 채널 영역(6) 사이에 게이트 절연막(8)이 존재한다. 이미터 금속(즉, 이미터 전극)(9)이 반도체 바디(10)의 상부 주요 표면상에 형성되어, p형 베이스층(4)과 n+이미터 영역(5)에 전기적으로 연결된다. 컬렉터 금속(즉, 컬렉터 전극)(11)이 반도체 바디(10), 즉 p+실리콘 기판(1)의 하부 표면에 전기적으로 연결된다.
도3a에서 보여지는 바와 같이, 본 발명은 IGBT 장치의 스위칭 특성을 향상시키는 방법을 제공한다. 게르마늄의 원자 크기가 실리콘의 원자 크기보다 더 크다는 사실로 인해, 주지된 부적합 전위 구조(misfit dislocation structure)가 생성될 수 있다. 전위층(2')은 n+에피택셜층의 성장 동안에 적은 양의 GeH4를 에피택셜 리액터(reactor)(미도시)에 추가하여, n+버퍼층(2)내에 게르마늄(Ge)을 도핑함으로써 형성될 수 있는데, 여기서 게르마늄의 농도는 실리콘을 기준으로 한 원자의 0.5 내지 4%이다. 따라서, 소수 캐리어 수명이 감소되어 스위칭 속도가 증가된다. 그 후, n-에피택셜층(3)이 버퍼층(2) 상에 에피택셜 성장된다.
본 발명에 따르면, IGBT 장치의 스위칭 특성을 향상시키는 다른 방법이 제공된다. 도3b에 도시된 바와 같이, 웨이퍼 본딩에 의해 p+실리콘 기판(1)과 n+버퍼층(2) 사이에 결함층(2'')이 형성된다. 부호(2')는 게르마늄 원자로 형성된 전위층을 나타낸다. 이 경우에, 층(1)과 (2) 사이의 접합면은 실온하에서 0.1 PSI 내지10 PSI인 일정한 압력을 적용하여 콘택을 만듦으로써 형성된다. 상기 두 층의 접합은 반데르발스 힘에 의해 초래된다. 실온하에서 접합된 웨이퍼는 800℃ 내지 1200℃의 온도에서 가열되어, 원자들이 이 두 층의 원자 격자를 본딩하도록 확산될 수 있다. 도3b를 다시 참조하면, n+상부층을 가진 n-FZ 웨이퍼가 폴리싱된(polished) p+CZ 웨이퍼(즉, p+실리콘 기판)에 본딩된다. 본딩된 웨이퍼의 n-층은 접지되고 소정의 두께로 폴리싱되어야 한다. n-FZ 웨이퍼의 n+상부층은 고체 소스 확산, 기체 소스 확산 또는 이온 주입에 의해 형성될 수 있다. 이온 주입이 사용될 경우에는 비소(arsenic) 및 안티몬(antimony)이 적합한 이온이고, n-FZ 웨이퍼의 폴리싱된 표면은 n+도핑 전에 패터닝될 수 있다. 이렇게 생성된 결함층이 IGBT 내의 잉여 소수 캐리어의 재결합 속도를 제어함으로써 IGBT의 스위칭 속도를 제어할 수 있다. 또한, 본 발명에 따르면, 소수 캐리어의 재결합 센터는 종래 기술에서의 드리프트층 대신에 버퍼층에 놓여진다. 이에 따라, 누설 전류를 감소시킬 수 있다.
도4a 내지 도4m은 본 발명에 따른 IGBT를 제조하는 상세 단계들을 각각 보여주는 단면도이다. 이러한 과정은 본 발명에 따른 웨이퍼 본딩 또는 전위층의 완성 후에 수행되고, 다음의 단계들을 포함한다. (1) 도4a에 도시된 바와 같이, n-에피택셜층(3)상에 필드 산화막(11)을 성장한다. (2) 도4b에 도시된 바와 같이, 포토레지스트층(12)을 형성하고, p+주입 개구(13)를 개방하고, 상기 필드 산화막(11)을에칭한다. (3) 도4c에 도시된 바와 같이, p형 베이스층(14)의 일부를 형성하도록 p+주입을 수행하고, 포토레지스트를 제거한다. (4) 도4d에 도시된 바와 같이, 상기 p형 베이스층을 형성하기 위해 p+도판트를 첨가(drive in)한다. (5) 도4e에 도시된 바와 같이, 게이트 산화막(15)의 성장을 수행하고, 폴리실리콘층(16)을 증착한다. (6) 도4f에 도시된 바와 같이, 폴리실리콘 게이트 전극(17)을 형성하기 위해 폴리실리콘 게이트 전극 마스킹 및 에칭을 수행하고, p형 베이스 영역을 개방한다. (7) 도4g에 도시된 바와 같이, 베이스 영역(18)을 형성하기 위해 p-첨가 및 p-주입을 수행한다. (8) 도4h에 도시된 바와 같이, n+포토레지스트층을 형성하고, n+주입을 수행한다. (9) 도4i에 도시된 바와 같이, 상기 포토레지스트층을 벗기고(strip), 이미터 영역(19)을 형성하기 위해 n+주입을 첨가한다. (10) 도4j에 도시된 바와 같이, BPSG와 같은 층간 산화막(20)을 증착하고, 콘택 포토레지스트층을 형성한다. (11) 도4k에 도시된 바와 같이, 이미터 콘택을 형성하기 위해 상기 층간 산화막(20)을 에칭하고, 상기 포토레지스트층을 제거하고, 상기 이미터 금속과 게이트 비아 및 게이트 본딩 패드를 금속 배선한다. (12) 패시베이션층(산화막+질화막)을 형성한다. (13) 도4l에 도시된 바와 같이, 웨이퍼 배면 연마, 세정 및 베이스 전극 금속(티타늄, 니켈, 은)(22)의 증기 증착을 수행한다. (14) 완성된 IGBT 장치의 단면도는 도4m에 도시된 것과 같다.
위에서 수직 이중 확산된 n-채널 IGBT의 형태로 기재되었지만, 본 발명은 또한 p-채널 IGBT, 및 심지어 트렌치 IGBT에도 적용될 수 있다. 또한, 이 기술 분야의 통상의 지식을 가진 자에게는, 본 발명이 상기의 기재로 제한되지 않고 다양한 변형 및 수정이 가능하다는 것이 이해될 것이며, 본 발명의 사상 및 범위는 이하에 첨부된 특허청구범위로 고려되어야 한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 전력 반도체 장치는 순방향 전압 강하를 감소시킬 수 있는 낮은 저항률을 가지며, 스위칭 속도를 증가시키고 이 장치의 턴-오프 시간을 감소시킬 수 있다. 또한 본 발명은 높은 밀도의 전위 결함을 생성하는 n+버퍼 영역에 게르마늄 원자를 추가시켜, 스위칭 속도를 강화하고 전력 소모를 감소시킬 수 있다.
Claims (12)
- 절연 게이트 바이폴라 트랜지스터(IGBT) 장치에 있어서,컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 형성된 n+버퍼층 - 상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 -, 상기 베이스 영역 위의 주요 표면에 형성된 n+이미터 영역, 상기 이미터 영역에 형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 내에서 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층에 형성된 폴리실리콘인 게이트 전극을 포함하고,여기서, 상기 n+버퍼층에 게르마늄(Ge) 도핑함으로써, 상기 n+버퍼층과 상기 p+실리콘 기판 및 n-에피택셜층 사이의 인접 계면에 위치된 부적합 전위층(misfit dislocation layer)이 형성되고, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는IGBT 장치.
- 제1항에 있어서,상기 게르마늄의 농도는 실리콘의 0.5 내지 4 원자 % (atomic percentage) 사이의 범위가 바람직한IGBT 장치.
- 절연 게이트 바이폴라 트랜지스터(IGBT) 장치에 있어서,컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 본딩된 n+버퍼층 - 상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 -, 상기 베이스 영역 위의 주요 표면에 형성된 n+이미터 영역, 상기 이미터 영역에 형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 내에서 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층 위에 형성된 폴리실리콘인 게이트 전극을 포함하고,여기서, 게르마늄의 원자 크기가 실리콘의 원자 크기보다 크기 때문에, 상기 n+버퍼층에 게르마늄(Ge) 도핑함으로써, 상기 n+버퍼층과 상기 p+실리콘 기판 및n-에피택셜층 사이의 인접 계면에 위치된 부적합 전위층이 형성되고, 웨이퍼 본딩을 통해 상기 p+실리콘 기판과 n+버퍼층 사이에 결함층(defect layer)이 형성될 수 있으며, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는IGBT 장치.
- 제3항에 있어서,상기 결함층은 웨이퍼 본딩을 통해 n+상부층을 갖는 n-FZ 웨이퍼에 폴리싱된 p+CZ 웨이퍼를 본딩함으로써 형성되고, 상기 n-FZ 웨이퍼의 n+상부층은 고체 소스 확산, 기체 소스 확산 또는 이온 주입에 의해 형성될 수 있고, 이온 주입이 사용되는 경우 비소 및 안티몬이 바람직한 이온이며, 상기 n-FZ 웨이퍼의 폴리싱된 표면은 n+도핑 전에 패터닝될 수 있는IGBT 장치.
- 절연 게이트 바이폴라 트랜지스터(IGBT) 장치의 제조 방법에 있어서,컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 형성된 n+버퍼층 -상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 -, 상기 베이스 영역 위의 주요 표면에 형성된 n+이미터 영역, 상기 이미터 영역에 형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 내에서 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층에 형성된 폴리실리콘인 게이트 전극을 포함하고, 게르마늄의 원자 크기가 실리콘의 원자 크기보다 크기 때문에, n+버퍼층의 에피택셜 성장 동안에 적은 양의 GeH4를 에피택셜 리액터에 부가하여 상기 n+버퍼층에 게르마늄(Ge)을 도핑함으로써, 상기 n+버퍼층과 상기 p+실리콘 기판 및 n-에피택셜층 사이의 인접 계면에 위치된 부적합 전위층이 형성되고, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는IGBT 장치 제조 방법.
- 제5항에 있어서,상기 게르마늄의 농도는 실리콘의 0.5 내지 4 원자 % 사이의 범위가 바람직한IGBT 장치 제조 방법.
- 절연 게이트 바이폴라 트랜지스터(IGBT) 장치의 제조 방법에 있어서,컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 형성된 n+버퍼층 - 상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 -, 상기 베이스 영역 위의 주요 표면에 형성된 n+이미터 영역, 상기 이미터 영역에 형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 내에서 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층에 형성된 폴리실리콘인 게이트 전극을 포함하고, 웨이퍼 본딩을 통해 상기 p+실리콘 기판과 n+버퍼층 사이에 결함층이 형성되고, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는IGBT 장치 제조 방법.
- 제7항에 있어서,상기 결함층은 웨이퍼 본딩을 통해 n+상부층을 갖는 n-FZ 웨이퍼에 폴리싱된 p+CZ 웨이퍼를 본딩함으로써 형성되고, 상기 n-FZ 웨이퍼의 n+상부층은 고체 소스확산, 기체 소스 확산 또는 이온 주입에 의해 형성될 수 있고, 이온 주입이 사용되는 경우 비소 및 안티몬이 바람직한 이온이며, 상기 n-FZ 웨이퍼의 폴리싱된 표면은 n+도핑 전에 패터닝될 수 있는IGBT 장치 제조 방법.
- 절연 게이트 바이폴라 트랜지스터(IGBT) 장치의 스위칭 속도 제어 방법에 있어서,컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 형성된 n+버퍼층 - 상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 -, 상기 베이스 영역 위의 주요 표면에 형성된 n+이미터 영역, 상기 이미터 영역에 형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 내에서 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층에 형성된 폴리실리콘인 게이트 전극을 포함하고, 게르마늄의 원자 크기가 실리콘의 원자 크기보다 크기 때문에, n+버퍼층의 에피택셜 성장 동안에 적은 양의 GeH4를 에피택셜 리액터에 부가하여 상기n+버퍼층에 게르마늄(Ge)을 도핑함으로써, 상기 n+버퍼층과 상기 p+실리콘 기판 및 n-에피택셜층 사이의 인접 계면에 위치된 부적합 전위층이 형성되고, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는IGBT 장치의 스위칭 속도 제어 방법.
- 제9항에 있어서,상기 게르마늄의 농도는 실리콘의 0.5 내지 4 원자 % 사이의 범위가 바람직한IGBT 장치의 스위칭 속도 제어 방법.
- 절연 게이트 바이폴라 트랜지스터(IGBT) 장치의 스위칭 속도 제어 방법에 있어서,컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 형성된 n+버퍼층 - 상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 -, 상기 베이스 영역 위의 주요 표면에 형성된 n+이미터 영역, 상기 이미터 영역에형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 내에서 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층에 형성된 폴리실리콘인 게이트 전극을 포함하고, 상기 n+버퍼층에 게르마늄(Ge)을 도핑함으로써 부적합 전위층이 형성되고, 웨이퍼 본딩을 통해 상기 p+실리콘 기판과 n+버퍼층 사이에 결함층이 형성되며, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는IGBT 장치의 스위칭 속도 제어 방법.
- 제11항에 있어서,상기 결함층은 웨이퍼 본딩을 통해 n+상부층을 갖는 n-FZ 웨이퍼에 폴리싱된 p+CZ 웨이퍼를 본딩함으로써 형성되고, 상기 n-FZ 웨이퍼의 n+상부층은 고체 소스 확산, 기체 소스 확산 또는 이온 주입에 의해 형성될 수 있고, 이온 주입이 사용되는 경우 비소 및 안티몬이 바람직한 이온이며, 상기 n-FZ 웨이퍼의 폴리싱된 표면은 n+도핑 전에 패터닝될 수 있는IGBT 장치의 스위칭 속도 제어 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230165511A (ko) | 2022-05-27 | 2023-12-05 | 부경대학교 산학협력단 | 스냅백 현상을 억제하기 위한 구조를 갖는 rc igbt |
-
2001
- 2001-09-14 KR KR1020010056747A patent/KR20030023974A/ko not_active Withdrawn
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|---|---|---|---|---|
| KR20230165511A (ko) | 2022-05-27 | 2023-12-05 | 부경대학교 산학협력단 | 스냅백 현상을 억제하기 위한 구조를 갖는 rc igbt |
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