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KR101218904B1 - 메모리 소자 및 이의 제조 방법 - Google Patents

메모리 소자 및 이의 제조 방법 Download PDF

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KR101218904B1
KR101218904B1 KR1020100119500A KR20100119500A KR101218904B1 KR 101218904 B1 KR101218904 B1 KR 101218904B1 KR 1020100119500 A KR1020100119500 A KR 1020100119500A KR 20100119500 A KR20100119500 A KR 20100119500A KR 101218904 B1 KR101218904 B1 KR 101218904B1
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Abstract

본 발명은 4F2의 셀 크기를 갖는 메모리 소자의 구조 및 이의 제조 방법에 관한 것으로서, 한 방향으로 서로 평행하게 배치되는 복수의 워드 라인; 워드 라인에 직교하고 서로 평행하게 배치되는 복수의 비트 라인; 및 트랜지스터의 게이트 단자는 비트 라인 방향으로 인접한 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고 게이트 단자와 2개의 메모리 셀 사이에 형성된 절연막을 통해 2개의 메모리 셀 사이의 측벽을 동시에 커버링하며, 게이트 단자는 워드 라인에 전기적으로 연결되고, 트랜지스터의 드레인 단자는 비트 라인에 전기적으로 연결되는 복수의 메모리 셀을 포함하고, 하나의 워드 라인에 연결되는 게이트 단자는 인접한 워드 라인에 연결되는 게이트 단자와 엇갈리게 배치되고, 하나의 비트 라인에 연결되는 드레인 단자는 인접한 비트 라인에 연결되는 드레인 단자와 엇갈리게 배치되며, 하나의 워드 라인에 대하여 하나의 워드 라인에 연결되는 게이트 단자는 비트 라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 게이트 단자와 전기적으로 연결되어 하나의 워드 라인에 연결되는 게이트 단자를 비트 라인 방향으로 인접한 2개의 메모리 셀이 공유하고, 하나의 비트 라인에 대하여 워드 라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 드레인 단자가 전기적으로 연결되고, 비트 라인 방향 또는 워드 라인 방향에서 게이트 단자 사이의 거리는 1F 보다 크며, F는 최소 가공 치수를 나타내고, 복수의 메모리 셀 중 적어도 하나는, 반도체 기판이나 반도체 기판 내에 형성된 웰(Well)과의 전기적 연결을 제공하고 반도체 기판 내에 매몰되어 형성되는 접촉부를 더 포함한다.

Description

메모리 소자 및 이의 제조 방법{MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 4F2의 셀 크기를 갖는 메모리 소자 및 이의 제조 방법에 관한 것이다.
RAM(Random Access Memory)은 읽고 쓰기가 자유로운 컴퓨터 기억장치로 데이터를 임시로 저장하는 데 주로 쓰인다. DRAM(Dynamic Random Access Memory)은 RAM의 한 종류로 저장된 정보가 시간에 따라 소멸되기 때문에 주기적으로 재생시켜야 하는 특징을 가지고 있다. 구조가 간단해 집적이 용이하므로 대용량 임시 기억 장치로 사용된다.
DRAM은 다수의 워드 라인(Word Line)과 다수의 비트 라인(Bit Line), 그리고 워드 라인과 비트 라인에 전기적으로 연결되고 트랜지스터와 커패시터로 구성된 다수의 메모리 셀(Memory Cell)로 구성되고, DRAM의 용량은 DRAM 칩 내에서 메모리 셀의 개수에 의해 결정된다.
현재 통상적인 DRAM은 8F2(8F square)의 메모리 셀 크기를 갖는다. 이러한 DRAM에서 워드 라인 및 비트 라인의 폭, 그리고 워드 라인 사이 및 비트 라인 사이의 간격은 최소 가공 치수(F)이고, 하나의 메모리 셀이 차지하는 면적은 8F2(4F×2F)이다. 대용량의 DRAM을 제작하기 위해서는, 최소 가공 치수(F)를 더 작게 하거나, 또는 정해진 최소 가공 치수(F)에 대하여 밀집되게 메모리 셀을 설계하고 배치하여야 한다. 최소 가공 치수(F)를 작게 하는 것은 물리적 한계에 접근하면서 메모리 셀의 크기를 축소하는 경향이 크게 대두되었다.
메모리 셀을 더욱 밀집되게 배치하기 위해서 6F2(3F×2F) 및 4F2(2F×2F)의 메모리 셀 크기를 갖는 DRAM이 제안된 바가 있다. 이중 4F2의 메모리 셀 크기를 갖는 DRAM은 가장 밀집된 다수의 메모리 셀을 포함하고 있어 대용량의 DRAM을 제공할 수 있다.
도 1은 4F2 메모리 셀 DRAM에서 셀의 배열을 도식화한 도면이다. 도 1을 참조하면, 메모리 셀(10)은 워드 라인(WL0 내지 WL3)과 비트 라인(BL0 내지 BL4)이 교차하는 지점에 위치한다.
각각의 메모리 셀(10)의 구조의 제안된 일예는 도 2에 도시된다. 도 2를 참조하면, 비트 라인(BL)이 하측에 위치하고, 워드 라인(WL)이 비트 라인(BL)에 직교하면서 상측에 위치한다. 비트 라인(BL)과 워드 라인(WL) 사이에는 드레인(11)이 위치한다. 워드 라인(WL)에서 드레인(11)의 상부에 해당하는 곳에는 채널(12)과 채널(12)을 둘러싸고 게이트 유전체(13)가 형성된다. 채널(12)과 게이트 유전체(13) 상부에는 소스(14)가 위치한다. 그리고 소스(14) 상부에는 커패시터(15)가 위치하고, 커패시터(15) 상부는 접지된다. 드레인(11), 게이트 유전체(13) 및 소스(14)는 하나의 트랜지스터를 형성하고, 트랜지스터 및 커패시터(15)는 하나의 메모리 셀(10)을 형성한다. 그리하여, 메모리 셀(10)은 비트 라인(BL)과 워드 라인(WL)이 직교하는 지점에서 수직으로 형성된다.
이러한 4F2 메모리 셀 DRAM은 다음과 같은 문제점을 갖는다.
(1) 최소 가공 치수(F)의 폭을 갖는 워드 라인(WL) 내에 채널(12) 및 게이트 유전체(13)를 형성하여 제조가 극히 어렵고 복잡하다. 또한, 채널(12) 및 게이트 유전체(13)에 의해 워드 라인(WL)의 저항 및 커패시턴스가 급격하게 증가하여 구현이 어렵다.
(2) N+ 임플란트된 실리콘으로 형성된 드레인(11)은 금속으로 형성된 비트 라인(BL) 상부에 길게 연장되어 형성되고, 비트 라인(BL)에 비하여 저항이 크다. 또한, 금속으로 형성된 비트 라인(BL) 상에 드레인(11)을 포함한 메모리 셀(10)을 형성하기 위해서는 에피 성장(Epi-Growth) 또는 폴리실리콘의 결정화(Crystalization)을 통해 형성하여야 하는데, 이러한 경우 메모리 셀(10)의 누설을 제어하기 힘들다.
이러한 문제점에 의해 높은 집적도에도 불구하고 4F2 메모리 셀 DRAM이 널리 생산되고 사용되지 않는 실정이다.
본 발명은 상술한 문제점을 극복하기 위해 안출된 것으로서, 종래의 8F2 또는 6F2 메모리 셀 메모리와 동일한 워드 라인 및 비트 라인의 금속선 배선 기술에 기반하여 4F2 메모리 셀 메모리를 제작할 수 있는 메모리 소자 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위해 본 발명에 따른 메모리 소자는, 한 방향으로 서로 평행하게 배치되는 복수의 워드 라인; 상기 워드 라인에 직교하고 서로 평행하게 배치되는 복수의 비트 라인; 및 트랜지스터의 게이트 단자는 비트 라인 방향으로 인접한 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고 상기 게이트 단자와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하며, 상기 게이트 단자는 상기 워드 라인에 전기적으로 연결되고, 상기 트랜지스터의 드레인 단자는 상기 비트 라인에 전기적으로 연결되는 복수의 메모리 셀을 포함하고, 하나의 워드 라인에 연결되는 게이트 단자는 인접한 워드 라인에 연결되는 게이트 단자와 엇갈리게 배치되고, 하나의 비트 라인에 연결되는 드레인 단자는 인접한 비트 라인에 연결되는 드레인 단자와 엇갈리게 배치되며, 하나의 워드 라인에 대하여 상기 하나의 워드 라인에 연결되는 게이트 단자는 비트 라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 게이트 단자와 전기적으로 연결되어 상기 하나의 워드 라인에 연결되는 게이트 단자를 상기 비트 라인 방향으로 인접한 2개의 메모리 셀이 공유하고, 하나의 비트 라인에 대하여 워드 라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 드레인 단자가 전기적으로 연결되고, 비트 라인 방향 또는 워드 라인 방향에서 게이트 단자 사이의 거리는 1F 보다 크며, 상기 F는 최소 가공 치수를 나타내고, 상기 복수의 메모리 셀 중 적어도 하나는, 반도체 기판이나 상기 반도체 기판 내에 형성된 웰(Well)과의 전기적 연결을 제공하고 상기 반도체 기판 내에 매몰되어 형성되는 접촉부를 더 포함한다.
상기 게이트 단자는 상기 비트 라인 폭의 4배 간격으로 위치하고, 상기 드레인 단자는 상기 워드 라인 폭의 4배 간격으로 위치할 수 있다.
상기 비트 라인은 반도체 기판 내에 매몰되어 형성될 수 있다.
상기 드레인 단자는 상기 트랜지스터의 소스 단자와 수직으로 이격되고 평면에서 적어도 일부 중첩되어 형성될 수 있다.
상기 복수의 메모리 셀은, 상기 트랜지스터 및 상기 트랜지스터의 소스 단자에 전기적으로 연결되는 커패시터를 가질 수 있다.
또한, 본 발명에 따른 메모리 소자는, 한 방향으로 서로 평행하게 배치되는 복수의 워드 라인; 상기 워드 라인에 직교하고 서로 평행하게 배치되는 복수의 비트 라인; 및 트랜지스터의 게이트 단자는 비트 라인 방향으로 인접한 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고 상기 게이트 단자와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하며, 상기 게이트 단자는 상기 워드 라인에 전기적으로 연결되고, 상기 트랜지스터의 드레인 단자는 상기 비트 라인에 전기적으로 연결되는 복수의 메모리 셀을 포함하고, 하나의 워드 라인에 연결되는 게이트 단자는 인접한 워드 라인에 연결되는 게이트 단자와 엇갈리게 배치되고, 하나의 비트 라인에 연결되는 드레인 단자는 인접한 비트 라인에 연결되는 드레인 단자와 엇갈리게 배치되며, 하나의 워드 라인에 대하여 상기 하나의 워드 라인에 연결되는 게이트 단자는 비트 라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 게이트 단자와 전기적으로 연결되어 상기 하나의 워드 라인에 연결되는 게이트 단자를 상기 비트 라인 방향으로 인접한 2개의 메모리 셀이 공유하고, 하나의 비트 라인에 대하여 워드 라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 드레인 단자가 전기적으로 연결되고, 비트 라인 방향 또는 워드 라인 방향에서 게이트 단자 사이의 거리는 1F 보다 크며, 상기 F는 최소 가공 치수를 나타낸다.
상기 복수의 메모리 셀 중 적어도 하나는, 반도체 기판이나 상기 반도체 기판 내에 형성된 웰과의 전기적 연결을 제공하고 상기 반도체 기판 내에 매몰되어 형성되는 접촉부를 더 포함할 수 있다.
상기 비트 라인과 상기 드레인 단자 사이에 가변 저항 기억 소자를 가지고, 상기 가변 저항 기억 소자는, 적어도 두 개의 전기 저항치를 가질 수 있다.
또한, 본 발명에 따른 메모리 소자 제조 방법은, 실리콘 기판에 메모리 소자를 제조하는 방법으로서, 상기 실리콘 기판의 소정 깊이에 마름모 형태로 연속 배치하여 복수의 드레인을 형성하는 단계; 상기 실리콘 기판에서 복수의 비트 라인이 형성되는 영역 중 인접하는 두 개의 비트 라인이 형성되는 영역 사이에 접촉부를 형성하는 단계; 상기 드레인 상에 상기 실리콘 기판 내에 매몰되어 세로로 연장된 상기 복수의 비트 라인을 형성하는 단계; 상기 실리콘 기판에서 상기 드레인에 가로로 인접한 영역 상에 복수의 소스를 형성하는 단계; 상기 실리콘 기판에서 상기 소스에 세로로 인접한 영역의 소정 깊이에 복수의 게이트를 형성하는 단계; 및 상기 게이트 상에 가로로 연장된 복수의 워드 라인을 형성하는 단계를 포함하며, 상기 게이트는 비트 라인 방향으로 인접한 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고 상기 게이트와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하며, 상기 게이트는 비트 라인 방향으로 인접한 2개의 메모리 셀과 전기적으로 연결되어 상기 하나의 워드 라인에 연결되는 게이트를 상기 비트 라인 방향으로 인접한 두 개의 메모리 셀이 공유하고, 비트 라인 방향 또는 워드 라인 방향에서 게이트 사이의 거리는 1F 보다 크며, 상기 F는 최소 가공 치수를 나타낸다.
상기 드레인 형성 단계는, 상기 반도체 기판에 가로 길이가 비트 라인의 폭이 4배이고 세로 길이가 워드 라인의 폭이 4배인 마름모 형태로 연속 배치된 소정 깊이의 복수의 홈을 형성하는 단계; 상기 홈 내에 불순물이 도핑된 도전막을 형성하는 단계; 및 상기 불순물이 확산되도록 열처리하는 단계를 포함할 수 있다.
상기 게이트 형성 단계는, 상기 실리콘 기판에서 상기 소스에 세로로 인접한 영역에 홈을 형성하는 단계; 상기 홈의 내측벽에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 내부를 도전 물질로 채우는 단계를 포함할 수 있다.
상기 소스 상에 복수의 커패시터를 형성하는 단계를 더 포함할 수 있다.
또한, 본 발명에 따른 메모리 소자 제조 방법은, 실리콘 기판에 메모리 소자를 제조하는 방법으로서, 상기 실리콘 기판의 소정 깊이에 마름모 형태로 연속 배치하여 복수의 드레인을 형성하는 단계; 상기 드레인 상에 상기 실리콘 기판 내에 매몰되어 세로로 연장된 복수의 비트 라인을 형성하는 단계; 상기 실리콘 기판에서 상기 드레인에 가로로 인접한 영역 상에 복수의 소스를 형성하는 단계; 상기 실리콘 기판에서 상기 소스에 세로로 인접한 영역의 소정 깊이에 복수의 게이트를 형성하는 단계; 및 상기 게이트 상에 가로로 연장된 복수의 워드 라인을 형성하는 단계를 포함하며, 상기 게이트는 비트 라인 방향으로 인접한 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고 상기 게이트와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하며, 상기 게이트는 비트 라인 방향으로 인접한 2개의 메모리 셀과 전기적으로 연결되어 상기 하나의 워드 라인에 연결되는 게이트를 상기 비트 라인 방향으로 인접한 두 개의 메모리 셀이 공유하고, 비트 라인 방향 또는 워드 라인 방향에서 게이트 사이의 거리는 1F 보다 크며, 상기 F는 최소 가공 치수를 나타낸다.
상기 실리콘 기판에서 상기 복수의 비트 라인이 형성되는 영역 중 인접하는 두 개의 비트 라인이 형성되는 영역 사이에 접촉부를 형성하는 단계를 더 포함할 수 있다.
상술한 본 발명에 따르면, 메모리 셀의 드레인 및 게이트는 워드 라인과 비트 라인보다는 하측에 형성된다. 그리하여, 메모리 셀이 실리콘 기판으로부터 형성될 수 있고 그 위에 금속 재질의 워드 라인과 비트 라인을 형성할 수 있게 된다. 또한, 워드 라인 및 비트 라인 내에 세부 구조를 만들 필요가 없어 워드 라인 및 비트 라인의 저항 및 커패시턴스가 증가하지 않는다. 이러한 장점을 가지면서 고도로 집적된 메모리 셀을 형성할 수 있다.
또한, 본 발명에 따른 메모리 소자는 반도체 기판이나 웰(Well)과의 전기적 연결을 제공하는 접촉부를 구비함으로써, 메모리 소자와 반도체 기판이 전기적으로 절연이 되어 발생되는 플로우팅 바디(Floating body) 문제를 해결할 수 있다.
도 1은 종래기술에 따른 4F2 메모리 셀 DRAM에서 메모리 셀의 배열을 나타내는 도면,
도 2는 종래기술에 따른 4F2 메모리 셀 DRAM에서 메모리 셀의 구조를 나타내는 도면,
도 3은 본 발명에 따른 4F2 메모리 셀 DRAM에서 메모리 셀의 배열을 나타내는 도면,
도 4는 본 발명에 따른 4F2 메모리 셀 DRAM의 회로를 나타내는 도면,
도 5는 본 발명의 일 실시예에 따른 4F2 메모리 셀 DRAM의 입체도,
도 6 및 도 7은 본 발명의 일 실시예에 따른 4F2 메모리 셀 DRAM의 단면도,
도 8 내지 도 17은 본 발명의 일 실시예에 따른 4F2 메모리 셀 DRAM의 제조 방법의 공정을 나타내는 평면도 및 단면도.
도 18은 본 발명의 다른 실시예에 따른 4F2 메모리 셀 DRAM의 회로를 개략적으로 나타낸 도면.
도 19는 본 발명의 다른 실시예에 따른 4F2 메모리 셀 DRAM을 개략적으로 나타낸 입체도.
도 20 및 도 21은 본 발명의 다른 실시예에 따른 4F2 메모리 셀 DRAM의 단면도.
도 22 내지 도 33은 본 발명의 다른 실시예에 따른 4F2 메모리 셀 DRAM의 제조 방법의 공정을 나타내는 평면도 및 단면도.
이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 기술한다.
그리고 설명의 편의를 위해 본 발명이 적용된 DRAM에 대하여 설명한다. 그러나 본 발명은 이에 한정되지 않고 SRAM, PRAM, MRAM, STT(Spin Transfer torque)-RAM, FRAM (Ferroelectric RAM), RRAM(Resistive RAM) 등 다른 메모리 소자에 적용될 수 있다
그러면, 도 3 내지 도 17을 참고하여 본 발명의 일 실시예에 따른 메모리 소자 및 이의 제조 방법에 대하여 상세하게 설명한다.
도 3은 본 발명에 따른 DRAM에서 메모리 셀의 배열을 도식화한 도면이다. 도 3을 참조하면, 복수의 워드 라인(WL0 내지 WL3)은 폭과 간격은 바람직하게는 최소 가공 치수(F)로서 가로로 연장되고, 복수의 비트 라인(BL0 내지 BL4)은 폭과 간격은 바람직하게는 최소 가공 치수(F)로서 세로로 연장되며, 메모리 셀(100)은 워드 라인(WL0 내지 WL3)과 비트 라인(BL0 내지 BL4)이 점유하지 않는 영역(가로 및 세로 길이가 최소 가공 치수(F))에 위치한다. 메모리 셀(100)의 갯수는 워드 라인의 갯수와 비트 라인의 갯수의 곱과 같고, 각각의 메모리 셀이 차지하는 면적은 4F2(2F×2F)이다.
메모리 셀(100)의 일단(110)(후술할 게이트 단자)은 워드 라인과 전기적으로 연결되고, 타단(120)(후술할 드레인 단자)은 비트 라인과 전기적으로 연결된다. 메모리 셀의 일단(110)은 하나의 워드 라인을 따라 4배 최소 가공 치수(4F) 간격으로 위치하고, 메모리 셀의 타단(120)은 하나의 비트 라인을 따라 4배 최소 가공 치수(4F) 간격으로 위치한다. 하나의 워드 라인을 따라 위치하는 메모리 셀의 일단(110)은 인접한 워드 라인을 따라 위치하는 메모리 셀의 일단(110)과 엇갈려 배치되어 메모리 셀의 일단(110)들은 가로 및 세로 길이가 4배 최소 가공 치수(4F)인 마름모꼴로 배열되고, 하나의 비트 라인을 따라 위치하는 메모리 셀의 타단(120)은 인접한 비트 라인을 따라 위치하는 메모리 셀의 타단(120)과 엇갈려 배치되어 메모리 셀의 타단(120)들은 가로 및 세로 길이가 4배 최소 가공 치수(4F)인 마름모꼴로 배열된다.
하나의 워드 라인에 대하여 인접한 2개의 메모리 셀(100)의 일단(110)이 전기적으로 연결되고, 하나의 비트 라인에 대하여 인접한 2개의 메모리 셀(100)의 타단(120)이 전기적으로 연결된다. 그리하여, 도 3에서는 메모리 셀(100)들이 계단식으로 연결된 것과 같이 보인다.
보다 구체적으로 도 4의 회로도를 참조하면, 메모리 셀(100)은 트랜지스터(130) 및 커패시터(140)로 구성된다. 트랜지스터(130)의 소스 단자는 커패시터(140)의 일단에 전기적으로 연결되고, 게이트 단자(상술한 메모리 셀(100)의 일단(110))는 워드 라인(WL1)에 전기적으로 연결되며, 드레인 단자(상술한 메모리 셀의 타단(120))는 비트 라인(BL0)에 전기적으로 연결된다. 트랜지스터(130)의 게이트 단자(110)는 게이트 옥사이드(gate oxide)로 형성되고, 트랜지스터(130)의 드레인 단자(120)는 N+ 임플란트된 실리콘으로 형성된다. 커패시터(140)의 일단은 트랜지스터(130)의 소스 단자에 전기적으로 연결되고, 커패시터(140)의 타단은 접지(미도시)된다.
본 발명의 일 실시예에 따른 DRAM 소자의 보다 상세한 구조는 도 5의 입체도 및 도 6 및 도 7의 단면도를 통해 기술된다. 도 5에서 설명의 편의를 위해 비트 라인 및 워드 라인 상부의 구조는 생략되었다. 도 6은 도 5의 워드 라인(WL)에 평행한 선을 따른 단면도이고, 도 7은 도 5의 비트 라인(BL)에 평행한 선을 따른 단면도이다.
도 5 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 DRAM 소자는 반도체 기판(202) 내에 매몰되어 일 방향으로 연장 형성된 비트 라인(BL), 반도체 기판(202) 상에 비트 라인(BL)과 직교하는 방향으로 연장 형성된 워드 라인(WL), 및 비트 라인(BL) 및 워드 라인(WL)에 전기적으로 연결된 메모리 셀(100)을 포함한다.
비트 라인(BL)은 반도체 기판(202) 내에 매몰되어 형성된다. 비트 라인(BL)은 폴리실리콘, 금속, 금속 합금 등의 전도성 물질로 형성된다. 비트 라인(BL) 하부의 반도체 기판(202)에는 드레인(D)이 형성된다. 드레인(D)은 소스(S) 하부 방향으로 수평으로 확산되어, 드레인(D)이 소스(S)와 수직으로 이격되고 평면 상에서 적어도 일부가 중첩되도록 형성된다. 그리하여 소스(S)와 드레인(D) 사이에 채널이 형성된다. 메모리 셀(100)은 비트 라인(BL)을 사이에 두고 인접한 다른 메모리 셀과 드레인(D)을 공유한다.
워드 라인(WL)은 반도체 기판(202) 상에 형성된다. 워드 라인(WL)은 폴리실리콘, 금속, 금속 합금 등의 전도성 물질로 형성된다. 워드 라인(WL) 하부의 반도체 기판(202)에는 게이트(G)가 형성된다. 메모리 셀(100)은 워드 라인(WL)을 사이에 두고 인접한 다른 메모리 셀과 게이트(G)를 공유한다.
즉, 메모리 셀(100)의 트랜지스터(130)는 도 5 내지 도 7에 도시된 소스(S), 드레인(D) 및 게이트(G)로 구성되고, 드레인(D)은 일측에 인접한 메모리 셀과 공유되면서 비트 라인(BL)에 전기적으로 연결되며, 게이트(G)는 타측에 인접한 메모리 셀과 공유되면서 워드 라인(WL)에 전기적으로 연결된다.
비트 라인(BL), 워드 라인(WL) 및 메모리 셀(100)을 포함하는 DRAM의 보다 상세한 구조는 이하에서 보다 상세하게 기술될 것이다.
이하에서는 도 8 내지 도 17을 참조하여 실리콘 기판(202)으로부터 본 발명에 따른 4F2 메모리 셀 DRAM을 제조하는 방법을 기술한다.
도 8은 N+ 임플란트된 영역이 형성된 실리콘 기판을 도시한다. 도 8(a)는 평면도이고, 도 8(b)는 도 8(a)에서 A-A'선을 따른 단면도이고, 도 8(c)는 도 8(a)에서 B-B'선을 따른 단면도이다. 이러한 도면 사이의 관계는 이하의 다른 도면에서도 동일하다.
도 8을 참조하면, 반도체 기판(202) 상에 패드 산화막(204) 및 패드 질화막(206)이 형성된다. 패드 산화막(204)은 산화 공정 등을 이용하여 형성될 수 있고, 패드 질화막(206)은 화학 기상 증착법(Chemical Vapor Deposition, CVD) 등을 이용하여 형성될 수 있다. 패드 산화막(204)은 패드 질화막(206)이 반도체 기판(202) 상에 용이하게 증착되도록 하고, 패드 질화막(206)은 이후의 공정에서 식각 마스크 또는 연마 정지막으로 기능한다.
이어서, 소정의 마스크를 이용한 사진 및 식각 공정으로 반도체 기판(202)을 소정 깊이 식각하여 복수의 제 1 홈(208)을 형성한다. 제 1 홈(208)의 영역은 이후에 비트 라인(BL)이 형성되는 영역 중 드레인(D)이 형성되는 영역을 포함한다. 예를 들면, 제 1 홈(208)은 가로 방향으로 최소 간격 치수(1F)의 길이를 갖고, 세로 방향으로 2배 최소 간격 치수(2F)의 길이를 갖는다.
이어서, 실리콘 기판(202)에 N+ 임플란트 공정이 실행되고, 제 1 홈(208)의 저면에 N+ 임플란트된 제 1 N+ 임플란트 영역(210)이 형성된다. 제 1 N+ 임플란트 영역(210)은 메모리 셀(100)의 드레인(D)로서 작용할 것이다. N+ 임플란트 공정 이후 열처리 공정을 실행하여 N+ 이온을 측면(수평)으로 확산시켜, 제 1 N+ 임플란트 영역(210)을 확장한다. 그리하여 제 1 N+ 임플란트 영역(210)은 이후 비트 라인이 형성될 영역뿐만 아니라 소스가 형성될 영역까지 확장되어 형성된다. 제 1 N+ 임플란트 영역은 도 8(a)의 가로 방향뿐만 아니라 세로 방향으로도 확산될 수 있으나, 세로 방향 확산은 이후 소자 분리막이 형성되어 제거된다. 그리하여 도 8에서는 편의를 위해 가로 방향으로 확산된 영역만이 도시된다. 한편, 제 1 N+ 임플란트 영역(210)은 제 1 홈(208) 내에 N+ 임플란트된 도전막을 형성한 후 열처리 공정으로 도전막 내의 N+ 이온을 반도체 기판(202) 내로 확산시켜 형성할 수 있다.
도 9를 참조하면, 제 1 홈(208)이 매립되도록 전체 상부에 제 1 절연막(212)이 형성된다. 제 1 절연막(212)은 패드 질화막(206)과 식각 선택비가 다른 물질을 이용할 수 있다. 이어서, 패드 질화막(206)을 식각 정지막 또는 연마 정지막으로 하여 식각 또는 연마 공정을 실시한다. 따라서, 제 1 절연막(212)은 제 1 홈(208) 내에만 잔류한다.
도 10을 참조하면, 반도체 기판(202)에서 소자 분리 마스크(미도시)를 이용하여 드레인이 형성될 영역 및 소스가 형성될 영역을 제외하고 소정 깊이로 식각하고 절연막을 매립하여 소자 분리막(214)을 형성한다. 절연막은 패드 질화막(206)과 식각 선택비가 다른 물질을 이용할 수 있다. 소자 분리막(214)의 깊이는 제 1 N+ 임플란트 영역(210)의 깊이보다 깊게 형성되는 것이 바람직하다. 이는 인접한 제 1 N+ 임플란트 영역(210) 사이에서 전하의 이동을 방지한다.
도 11을 참조하면, 비트 라인이 형성될 영역에 복수의 트렌치(216)가 형성된다. 트렌치(216)의 형성에 의해 비트 라인이 형성될 영역에서 제 1 절연막(212) 및 소자 분리막(214)이 제거된다. 따라서, 제 1 절연막(212) 아래에 있던 제 1 N+ 임플란트 영역(210)이 외부로 노출된다. 이어서, 트렌치(216)의 측벽에 제 1 측벽 절연막(218)을 형성한다. 제 1 측벽 절연막(212)은 트렌치(216)를 포함하여 전체 상부에 얇은 두께로 절연막을 형성한 후, 제 1 측벽 절연막(212)을 제외하고 절연막을 식각하여 형성될 수 있다.
도 8 내지 도 11에서, 제 1 홈(208)에 제 1 N+ 임플란트 영역(210)을 형성하고, 소자 분리막(214)을 형성하며, 그리고 트렌치(216)를 형성하는 공정을 기술하였다. 한편, 본 발명의 다른 실시예에 따르면, 드레인이 생성될 영역과 소스가 생성될 영역을 제외하고 소자 분리막(214)을 형성하고, 트렌치(216)를 형성하며, 이후 제 1 N+ 임플란트 영역(210)을 형성하는 것도 가능하다. 이러한 실시예에 따라 형성된 반도체 기판 또한 도 11에 도시된 기판과 동일한 구조를 갖는다.
도 12를 참조하면, 트렌치(216) 내에 소정 두께의 도전막(220)을 형성한다. 도전막(220)은 세로 방향으로 연장된 비트 라인(BL)으로 작용한다. 도전막(220)은 폴리실리콘, 금속, 금속 합금, 금속 질화물 등의 도전 물질로 형성될 수 있다. 도전막(220)의 폭 및 간격은 최소 가공 치수(1F)인 것이 바람직하다.
이어서, 도전막(220)의 상부 및 트렌치(216)의 측벽에 제 2 측벽 절연막(222)을 형성한다. 다음으로 트렌치(216)가 완전히 매립되도록 상면 높이가 패드 산화막(204)의 상면 높이와 같은 제 2 절연막(224)을 형성한 후, 제 2 절연막(224) 상부체 상면 높이가 패드 질화막(206) 상면 높이와 같은 제 3 절연막(226)을 형성한다.
도 13을 참조하면, 반도체 기판(220)에서 식각 마스크(228)를 이용하여 게이트가 형성될 영역의 소자 분리막(214)을 소정 깊이 식각하여 복수의 제 2 홈(230)이 형성된다. 도 13에서 식각 마스크(228)는 게이트가 형성될 영역과 함께 소스가 형성될 영역 일부를 포함하지만, 게이트가 형성될 영역에 위치하는 소자 분리막(214)은 식각되고 소스가 형성될 영역은 패드 질화막(206)에 의해 식각되지 않는다. 제 2 홈(230)은 제 1 임플란트 영역(210)의 상부면보다 깊게 식각될 수 있다.
도 14를 참조하면, 반도체 기판(202) 상에 형성된 패드 질화막(206) 및 제 3 절연막(226)이 제거된다. 그리고, N+ 임플란트 공정을 실시하여 반도체 기판(202) 상에 제 2 N+ 임플란트 영역(232)이 형성된다. 도 14에 도시되는 바와 같이, 제 2 N+ 임플란트 영역(232)은 비트 라인(BL)과 이후에 형성될 워드 라인에 의해 점유되지 않는 영역에 형성된다. 이러한 제 2 N+ 임플란트 영역(232)은 소스(S)로 작용한다. 드레인(D)으로 작용하는 제 1 N+ 임플란트 영역(210)은 소스(S)로 작용하는 제 2 임플란트 영역(232)보다 아래에 형성되고, 제 1 N+ 임플란트 영역(210)은 제 2 임플란트 영역(232)과 수직으로 이격되고 평면 상에서 적어도 일부가 중첩되어, 드레인(D)으로서의 제 1 N+ 임플란트 영역(210)과 소스(S)로서의 제 2 N+ 임플란트 영역(232) 사이에는 채널이 형성된다.
한편, 제 2 N+ 임플란트 영역(232) 형성 이전에 반도체 기판(202) 내에 채널을 형성하기 위한 이온 주입 공정을 실시할 수 있다. 채널 형성을 위한 이온 주입 공정은 제 2 홈(230)의 내측벽에 불순물이 주입되도록 경사 이온 주입 공정으로 실시되거나, 반도체 기판(202)에 대해 수직 이온 주입 공정으로 실시될 수 있다.
도 15를 참조하면, 제 2 홈(230)의 측벽에 게이트 절연막(234)을 형성한 후 제 2 홈(230)이 매립되도록 도전막을 형성하여 게이트 전극(236)을 형성한다. 게이트 절연막(234)은 게이트(G)로서 작용하고, 게이트 전극(236)은 게이트 절연막(234)과 후에 형성될 워드 라인을 전기적으로 연결한다.
도 16을 참조하면, 게이트 전극(236) 상에 가로로 연장된 복수의 워드 라인(238)이 형성된다. 워드 라인(238)의 폭 및 간격은 최소 가공 치수(F)인 것이 바람직하다. 그리고, 워드 라인(238)의 상부 및 측벽에는 제 4 절연막(240)이 형성된다. 또한, 반도체 기판(202) 전체 상부에는 층간 절연막(242)이 형성된다.
도 17(a)를 참조하면, 제 2 N+ 임플란트 영역(232)이 노출되도록 제 2 N+ 임플란트 영역(232) 상부의 층간 절연막(242)이 제거되어 콘택 홀(244)이 형성된다. 그리고, 도 17(b) 및 17(c)를 참조하면, 콘택 홀(244)에 도전성 물질이 채워져서 콘택 플러그(246)가 형성된다. 다음으로, 상면 전체에 희생 절연막(246)이 형성된 후 식각하여 콘택 플러그(246)를 노출시킨다. 이때 콘택 플러그(246)를 포함하여 더 넓은 영역이 노출될 수 있다. 이후, 콘택 플러그(246)와 연결되는 하부 전극(250), 하부 전극(250) 상에 위치하는 유전체 막(252) 및 상부 전극(254)이 형성된다. 하부 전극(250), 유전체 막(252) 및 상부 전극(254)은 하나의 커패시터를 형성한다.
도 17(b) 및 17(c)에서, 제 1 N+ 임플란트 영역(210), 제 2 N+ 임플란트 영역(232) 및 게이트 절연막(234)은 하나의 트랜지스터를 형성한다. 트랜지스터의 소스 단자(제 2 N+ 임플란트 영역(232))은 콘택 플러그(246)를 통해 커패시터(하부 전극(250), 유전체 막(252) 및 상부 전극(254))에 전기적으로 연결된다. 하나의 트랜지스터와 하나의 커패시터는 하나의 메모리 셀(100)을 구성한다. 메모리 셀(100)은 가로 간격 및 세로 간격이 2배 최소 가공 치수(2F)가 되도록 배치되어, 하나의 메모리 셀(100)이 차지하는 면적은 4F2이다.
워드 라인(238)을 경계로 인접한 2개의 메모리 셀(100)의 트랜지스터의 게이트(게이트 절연막(234))는 게이트 전극(236)을 통해 워드 라인(238)에 전기적으로 연결된다. 비트 라인(220)을 경계로 인접한 2개의 메모리 셀(100)의 트랜지스터의 드레인(제 1 N+ 임플란트 영역(210))은 공유되고, 비트 라인(220)에 전기적으로 연결된다.
그러면, 본 발명의 다른 실시예에 따른 메모리 소자 및 이의 제조 방법에 대하여 상세하게 설명한다.
본 실시예에 따른 메모리 소자 및 이의 제조 방법은, 앞선 실시예에 따른 메모리 소자 및 이의 제조 방법과 실질적으로 동일하므로 자세한 설명은 생략하고 상이한 부분에 대해서만 설명한다.
먼저, 도 18 내지 도 21을 참고하여 본 발명의 다른 실시예에 따른 메모리 소자에 대하여 상세하게 설명한다.
도 18은 본 발명의 다른 실시예에 따른 4F2 메모리 셀 DRAM의 회로를 개략적으로 나타낸 도면이고, 도 19는 본 발명의 다른 실시예에 따른 4F2 메모리 셀 DRAM을 개략적으로 나타낸 입체도이며, 도 20 및 도 21은 본 발명의 다른 실시예에 따른 4F2 메모리 셀 DRAM의 단면도이다.
도 18을 참고하면, 본 실시예에 따른 메모리 소자는, 반도체 기판(202)이나 반도체 기판(202) 내에 형성된 웰(Well)과의 전기적 연결을 제공하는 접촉부(275)를 더 포함할 수 있다. 접촉부(275)가, 인접하는 두 개의 비트 라인(BL) 사이 영역에 형성된 메모리 셀(100)의 일측면에 형성되어 있다. 접촉부(275)는, P-type POLY 등의 전도성 물질로 형성될 수 있다.
도 19 내지 도 21을 참고하면, 접촉부(275)는, 반도체 기판(202) 내의 소정 깊이에 매몰되어 형성되고, 메모리 셀(100) 일측의 수직면과 연결되어 있다.
다음으로, 도 22 내지 도 33을 참고하여 본 발명의 다른 실시예에 따른 메모리 소자 제조 방법에 대하여 상세하게 설명한다.
도 22 내지 도 33은 본 발명의 다른 실시예에 따른 4F2 메모리 셀 DRAM의 제조 방법의 공정을 나타내는 평면도 및 단면도이다.
본 실시예에 따른 제1 N+ 임플란트 영역 형성 공정(도 22 참고), 제1 절연막 형성 공정(도 23 참고) 및 소자 분리막 형성 공정(도 24 참고)은, 앞선 실시예와 동일하므로 자세한 설명은 생략한다.
도 25를 참고하면, 접촉부(275)가 형성될 접촉 영역(271)을 소정 깊이로 식각한다. 접촉 영역(271)의 깊이는 제1 N+ 임플란트 영역(210)의 깊이보다 깊게 형성되는 것이 바람직하다.
도 26을 참고하면, 접촉 영역(271)에 P-type POLY 등의 전도성 물질을 매립하여 소정 두께의 접촉부(275)를 형성한다. 이후, 접촉 영역(271)에 절연막을 다시 매립하여 접촉부(275) 위에 소자 분리막(214)을 다시 형성한다.
이어서, 본 실시예에 따른 트렌치 형성 공정(도 27 참고), 비트라인 형성 공정(도 28 참고), 제2 임플란트 영역 형성 공정(도 29 및 도 30 참고), 게이트 절연막 및 게이트 전극 형성 공정(도 31 참고), 워드 라인 형성 공정(도 32 참고) 및 콘택 홀 형성 공정(도 33 참고)은, 앞선 실시예와 동일하므로 자세한 설명은 생략한다.
한편, 복수의 메모리 셀(100)의 일측면에 각각 접촉부(275)가 형성되어 있는 것으로 설명하였으나, 이에 한정되지 않고, 복수의 메모리 셀(100) 중 적어도 하나의 메모리 셀(100)의 일측면에 접촉부(275)가 형성될 수도 있다.
위와 같이, 본 실시예에 따른 메모리 소자는 접촉부(275)를 구비함으로써, 반도체 기판(202)이나 반도체 기판(202) 내에 형성된 웰(Well)과 메모리 소자 사이를 전기적으로 연결함으로써, 메모리 소자와 반도체 기판(202)이 전기적으로 절연이 되어 발생되는 플로우팅 바디(Floating body) 문제를 해결할 수 있다.
한편, 본 발명이 DRAM 적용된 경우를 예로 들어 앞서 설명하였으나, 본 발명이 STT-RAM, MRAM, RRAM 등의 다른 메모리 소자에 적용되는 경우, 본 발명에 따른 비트 라인과 이에 전기적으로 연결된 드레인 단자 사이에 가변 저항 기억 소자를 가질 수 있다. 이때, 가변 저항 기억 소자는, 적어도 두 개의 전기 저항치를 가질 수 있다.
비록 본 발명이 상술한 바람직한 실시예와 관련하여 설명되지만, 본 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정 및 변형이 가능한 것은 당업자라면 용이하게 인식할 수 있을 것이며, 이러한 변경 및 수정은 모두 첨부된 특허청구의 범위에 속함은 자명하다.

Claims (14)

  1. 한 방향으로 서로 평행하게 배치되는 복수의 워드 라인;
    상기 워드 라인에 직교하고 서로 평행하게 배치되는 복수의 비트 라인; 및
    트랜지스터의 게이트 단자는 비트 라인 방향으로 인접한 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고 상기 게이트 단자와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하며, 상기 게이트 단자는 상기 워드 라인에 전기적으로 연결되고, 상기 트랜지스터의 드레인 단자는 상기 비트 라인에 전기적으로 연결되는 복수의 메모리 셀을 포함하고,
    하나의 워드 라인에 연결되는 게이트 단자는 인접한 워드 라인에 연결되는 게이트 단자와 엇갈리게 배치되고, 하나의 비트 라인에 연결되는 드레인 단자는 인접한 비트 라인에 연결되는 드레인 단자와 엇갈리게 배치되며,
    하나의 워드 라인에 대하여 상기 하나의 워드 라인에 연결되는 게이트 단자는 비트 라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 게이트 단자와 전기적으로 연결되어 상기 하나의 워드 라인에 연결되는 게이트 단자를 상기 비트 라인 방향으로 인접한 2개의 메모리 셀이 공유하고, 하나의 비트 라인에 대하여 워드 라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 드레인 단자가 전기적으로 연결되고,
    비트 라인 방향 또는 워드 라인 방향에서 게이트 단자 사이의 거리는 1F 보다 크며, 상기 F는 최소 가공 치수를 나타내고,
    상기 복수의 메모리 셀 중 적어도 하나는,
    반도체 기판이나 상기 반도체 기판 내에 형성된 웰(Well)과의 전기적 연결을 제공하고 상기 반도체 기판 내에 매몰되어 형성되는 접촉부를 더 포함하는 것을 특징으로 하는 메모리 소자.
  2. 제 1 항에 있어서,
    상기 게이트 단자는 상기 비트 라인 폭의 4배 간격으로 위치하고,
    상기 드레인 단자는 상기 워드 라인 폭의 4배 간격으로 위치하는 것을 특징으로 하는 메모리 소자.
  3. 제 1 항에 있어서,
    상기 비트 라인은 반도체 기판 내에 매몰되어 형성되는 것을 특징으로 하는 메모리 소자.
  4. 제 1 항에 있어서,
    상기 드레인 단자는 상기 트랜지스터의 소스 단자와 수직으로 이격되고 평면에서 적어도 일부 중첩되어 형성되는 것을 특징으로 하는 메모리 소자.
  5. 제 1 항에 있어서,
    상기 복수의 메모리 셀은,
    상기 트랜지스터 및 상기 트랜지스터의 소스 단자에 전기적으로 연결되는 커패시터를 가지는 것을 특징으로 하는 메모리 소자.
  6. 한 방향으로 서로 평행하게 배치되는 복수의 워드 라인;
    상기 워드 라인에 직교하고 서로 평행하게 배치되는 복수의 비트 라인; 및
    트랜지스터의 게이트 단자는 비트 라인 방향으로 인접한 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고 상기 게이트 단자와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하며, 상기 게이트 단자는 상기 워드 라인에 전기적으로 연결되고, 상기 트랜지스터의 드레인 단자는 상기 비트 라인에 전기적으로 연결되는 복수의 메모리 셀을 포함하고,
    하나의 워드 라인에 연결되는 게이트 단자는 인접한 워드 라인에 연결되는 게이트 단자와 엇갈리게 배치되고, 하나의 비트 라인에 연결되는 드레인 단자는 인접한 비트 라인에 연결되는 드레인 단자와 엇갈리게 배치되며,
    하나의 워드 라인에 대하여 상기 하나의 워드 라인에 연결되는 게이트 단자는 비트 라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 게이트 단자와 전기적으로 연결되어 상기 하나의 워드 라인에 연결되는 게이트 단자를 상기 비트 라인 방향으로 인접한 2개의 메모리 셀이 공유하고, 하나의 비트 라인에 대하여 워드 라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 드레인 단자가 전기적으로 연결되고,
    비트 라인 방향 또는 워드 라인 방향에서 게이트 단자 사이의 거리는 1F 보다 크며, 상기 F는 최소 가공 치수를 나타내는 것을 특징으로 하는 메모리 소자.
  7. 제 6 항에 있어서,
    상기 복수의 메모리 셀 중 적어도 하나는,
    반도체 기판이나 상기 반도체 기판 내에 형성된 웰과의 전기적 연결을 제공하고 상기 반도체 기판 내에 매몰되어 형성되는 접촉부를 더 포함하는 것을 특징으로 하는 메모리 소자.
  8. 제 6 항에 있어서,
    상기 비트 라인과 상기 드레인 단자 사이에 가변 저항 기억 소자를 가지고,
    상기 가변 저항 기억 소자는,
    적어도 두 개의 전기 저항치를 가지는 것을 특징으로 하는 메모리 소자.
  9. 실리콘 기판에 메모리 소자를 제조하는 방법으로서,
    상기 실리콘 기판의 소정 깊이에 마름모 형태로 연속 배치하여 복수의 드레인을 형성하는 단계;
    상기 실리콘 기판에서 복수의 비트 라인이 형성되는 영역 중 인접하는 두 개의 비트 라인이 형성되는 영역 사이에 접촉부를 형성하는 단계;
    상기 드레인 상에 상기 실리콘 기판 내에 매몰되어 세로로 연장된 상기 복수의 비트 라인을 형성하는 단계;
    상기 실리콘 기판에서 상기 드레인에 가로로 인접한 영역 상에 복수의 소스를 형성하는 단계;
    상기 실리콘 기판에서 상기 소스에 세로로 인접한 영역의 소정 깊이에 복수의 게이트를 형성하는 단계; 및
    상기 게이트 상에 가로로 연장된 복수의 워드 라인을 형성하는 단계를 포함하며,
    상기 게이트는 비트 라인 방향으로 인접한 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고 상기 게이트와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하며, 상기 게이트는 비트 라인 방향으로 인접한 2개의 메모리 셀과 전기적으로 연결되어 상기 하나의 워드 라인에 연결되는 게이트를 상기 비트 라인 방향으로 인접한 두 개의 메모리 셀이 공유하고,
    비트 라인 방향 또는 워드 라인 방향에서 게이트 사이의 거리는 1F 보다 크며, 상기 F는 최소 가공 치수를 나타내는 것을 특징으로 하는 메모리 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 드레인 형성 단계는,
    반도체 기판에 가로 길이가 비트 라인의 폭이 4배이고 세로 길이가 워드 라인의 폭이 4배인 마름모 형태로 연속 배치된 소정 깊이의 복수의 홈을 형성하는 단계;
    상기 홈 내에 불순물이 도핑된 도전막을 형성하는 단계; 및
    상기 불순물이 확산되도록 열처리하는 단계를 포함하는 것을 특징으로 하는 메모리 소자 제조 방법.
  11. 제 9 항에 있어서,
    상기 게이트 형성 단계는,
    상기 실리콘 기판에서 상기 소스에 세로로 인접한 영역에 홈을 형성하는 단계;
    상기 홈의 내측벽에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 내부를 도전 물질로 채우는 단계를 포함하는 것을 특징으로 하는 메모리 소자 제조 방법.
  12. 제 9 항에 있어서,
    상기 소스 상에 복수의 커패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자 제조 방법.
  13. 실리콘 기판에 메모리 소자를 제조하는 방법으로서,
    상기 실리콘 기판의 소정 깊이에 마름모 형태로 연속 배치하여 복수의 드레인을 형성하는 단계;
    상기 드레인 상에 상기 실리콘 기판 내에 매몰되어 세로로 연장된 복수의 비트 라인을 형성하는 단계;
    상기 실리콘 기판에서 상기 드레인에 가로로 인접한 영역 상에 복수의 소스를 형성하는 단계;
    상기 실리콘 기판에서 상기 소스에 세로로 인접한 영역의 소정 깊이에 복수의 게이트를 형성하는 단계; 및
    상기 게이트 상에 가로로 연장된 복수의 워드 라인을 형성하는 단계를 포함하며,
    상기 게이트는 비트 라인 방향으로 인접한 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고 상기 게이트와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하며, 상기 게이트는 비트 라인 방향으로 인접한 2개의 메모리 셀과 전기적으로 연결되어 상기 하나의 워드 라인에 연결되는 게이트를 상기 비트 라인 방향으로 인접한 두 개의 메모리 셀이 공유하고,
    비트 라인 방향 또는 워드 라인 방향에서 게이트 사이의 거리는 1F 보다 크며, 상기 F는 최소 가공 치수를 나타내는 것을 특징으로 하는 메모리 소자 제조 방법.
  14. 제 13 항에 있어서,
    상기 실리콘 기판에서 상기 복수의 비트 라인이 형성되는 영역 중 인접하는 두 개의 비트 라인이 형성되는 영역 사이에 접촉부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자 제조 방법.
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