CN115295496A - 半导体器件及其制备方法、存储器以及存储系统 - Google Patents
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Abstract
本公开实施例提供了一种半导体器件及其制备方法、存储器以及存储系统，该半导体器件的制备方法包括：提供衬底，衬底包括多个有源区，每个有源区沿第一方向延伸，多个有源区沿第二方向排布，第一方向和第二方向相交且均平行于衬底所在平面；从衬底的第一面刻蚀衬底，以在衬底中形成多个第一沟槽，第一沟槽沿第一方向延伸，第一沟槽位于相邻两个有源区之间，并且暴露相邻两个有源区的第一侧壁，第一侧壁包括沿第三方向排布且相互接触的第一部分和第二部分，第二部分和第一沟槽的底部连接，第三方向垂直于衬底所在平面；在第一沟槽内，形成覆盖第二部分的位线；填充第一沟槽，形成第一隔离结构。
Description
技术领域
本公开涉及半导体技术领域，具体地，涉及一种半导体器件及其制备方法、存储器以及存储系统。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是电子系统中最重要的存取部件之一，通常采用一个晶体管和一个电容器构成1TlC结构作为一个存储单元。这种1T1C结构使DRAM具有较高的集成度和较低的成本，在计算机存取器件中具有不可替代的地位。随着半导体技术的飞速发展，对DRAM的集成度的要求不断提高，存储单元的尺寸不断减少，如何保证DRAM的集成度的前提下，提高DRAM的质量和产品良率是行业内的重要研究方向之一。
发明内容
根据本公开的第一个方面，提供了一种半导体器件的制备方法，包括：
提供衬底；其中，所述衬底包括多个有源区，每个所述有源区沿第一方向延伸，多个所述有源区沿第二方向排布，所述第一方向和所述第二方向平行于所述衬底所在平面，且所述第一方向和所述第二方向相交；
从所述衬底的第一面刻蚀所述衬底，以在所述衬底中形成多个第一沟槽；其中，所述第一沟槽沿所述第一方向延伸，所述第一沟槽位于相邻两个所述有源区之间，并且暴露相邻两个所述有源区的第一侧壁；所述第一侧壁包括沿第三方向排布且相互接触的第一部分和第二部分，所述第二部分和所述第一沟槽的底部连接；所述第三方向垂直于所述衬底所在平面；
在所述第一沟槽内，形成覆盖所述第二部分的位线；
填充所述第一沟槽，形成第一隔离结构。
在一些实施例中，所述形成覆盖所述第二部分的位线之前，所述制备方法还包括：
形成覆盖所述有源区的顶部和所述第一侧壁的所述第一部分的保护层。
在一些实施例中，所述位线包括金属硅化物层；
所述提供衬底，包括：提供硅基半导体衬底；
所述形成覆盖所述第二部分的所述位线，包括：
形成覆盖所述保护层和所述第二部分的第一金属材料层；
对所述硅基半导体衬底进行热处理；其中，覆盖所述第二部分的所述第一金属材料层和所述硅基半导体衬底形成所述金属硅化物层；
在所述热处理后，去除覆盖所述保护层的第一金属材料层。
在一些实施例中，所述位线还包括金属层，所述金属层覆盖所述金属硅化物层；
所述形成覆盖所述第二部分的所述位线，还包括：
形成覆盖所述保护层和所述金属硅化物层的第二金属材料层；
去除覆盖所述保护层的第二金属材料层；其中，覆盖所述金属硅化物层的所述第二金属材料层形成所述金属层。
在一些实施例中，所述形成覆盖所述有源区的顶部和所述第一侧壁的所述第一部分的保护层，包括：
形成覆盖所述有源区的顶部、所述第一侧壁和所述第一沟槽底部的第一保护材料层；
形成覆盖所述第一保护材料层的第二保护材料层；
去除位于所述第一沟槽底部的所述第二保护材料层，显露出所述第一保护材料层；
去除位于所述第一沟槽底部和覆盖所述第一侧壁的所述第二部分的所述第一保护材料层；其中，剩余的所述第一保护材料层形成所述保护层；
去除剩余的所述第二保护材料层，暴露所述保护层。
在一些实施例中，所述方法还包括：
通过所述第一沟槽，对所述第二部分进行刻蚀，以在所述第二部分形成凹槽；其中，在形成所述凹槽之前，所述有源区用于形成所述凹槽的区段沿所述第二方向具有第一尺寸；所述凹槽沿所述第二方向具有第二尺寸，所述第二尺寸小于所述第一尺寸；
所述形成覆盖所述第二部分的位线，还包括：
填充所述凹槽，形成位线。
在一些实施例中，所述有源区包括相对设置的两个所述第一侧壁，每个所述第一侧壁的所述第二部分均覆盖有位线；
所述通过所述第一沟槽，对所述第二部分进行刻蚀，包括：
通过两个所述第一沟槽，对所述有源区的两个所述第一侧壁的所述第二部分进行刻蚀，以在两个所述第二部分均形成凹槽；其中，两个所述凹槽的第二尺寸之和小于所述第一尺寸。
在一些实施例中，所述有源区的两个所述第一侧壁的所述凹槽的第二尺寸之和，与所述第一尺寸的比值范围为20％至70％。
在一些实施例中，所述填充所述第一沟槽，形成第一隔离结构，包括：
在所述第一沟槽内形成第一隔离结构；其中，所述第一隔离结构包括空腔，所述空腔位于相邻所述位线之间。
在一些实施例中，多个所述有源区包括沿所述第二方向交替排布的第一有源区和第二有源区，所述第一有源区的第一个所述第一侧壁形成有位线，所述第二有源区的第二个所述第一侧壁形成有位线；
所述方法还包括：
在所述衬底的第一面形成多个第一沟槽之后，填充部分所述第一沟槽；其中，被保留的所述第一沟槽和被填充的所述第一沟槽交替排布；
所述在所述第一沟槽内，形成覆盖所述第二部分的位线，包括：
在被保留的所述第一沟槽内，形成覆盖所述第二部分的位线。
在一些实施例中，所述方法还包括：
在所述有源区内形成源极和漏极；其中，所述源极显露于所述第一侧壁的所述第二部分，所述漏极显露于所述第一部分，所述有源区还包括沟道，位于所述源极和所述漏极之间。
在一些实施例中，所述制备方法还包括：
从所述第一面刻蚀所述衬底，以在所述衬底中形成多个第二沟槽；其中，每个所述第二沟槽沿所述第二方向延伸，多个所述第二沟槽沿所述第一方向排布；在垂直于所述第二方向的平面内，所述第二沟槽的正投影位于所述位线的正投影之上；所述多个第二沟槽将所述有源区分割成多个半导体柱；
形成与沿所述第二方向并列排布的多个所述半导体柱的第二侧壁耦合的字线；其中，所述第二侧壁平行于所述第二方向；
填充所述第二沟槽，形成第二隔离结构；其中，所述第二隔离结构和所述位线之间隔着所述第一隔离结构；
从所述衬底的第二面减薄所述衬底，直至显露出所述位线；其中，所述第二面和所述第一面相对。
根据本公开的第二个方面，提供了一种半导体器件，包括：
衬底，所述衬底内包括呈阵列排布的多个半导体柱；
多条位线，并列排布且沿第一方向延伸，每条所述位线与沿第一方向并列排布的多个所述半导体柱的第一侧壁接触；所述第一方向平行于所述衬底所在平面；
多条字线，并列排布且沿第二方向延伸，每条所述字线与沿第二方向并列排布的多个所述半导体柱的第二侧壁之间设置有介质层；沿垂直于所述第二方向的平面上，所述字线的正投影与所述位线的正投影不重叠，所述第二方向平行于所述衬底所在平面且与所述第一方向相交，所述第二侧壁和所述第一侧壁相交；
所述半导体柱包括沿第三方向并列排布的源极、沟道和漏极，所述源极与所述位线相接触，所述沟道和所述字线耦合，所述第三方向垂直于所述衬底所在平面。
在一些实施例中，所述位线包括依次层叠于所述第一侧壁的金属硅化物层和金属层，所述金属硅化物层位于所述金属层和所述第一侧壁之间。
在一些实施例中，所述位线沿所述第二方向延伸至所述半导体柱内。
在一些实施例中，所述半导体柱包括相对设置的两个所述第一侧壁，每个所述第一侧壁与一条位线接触。
在一些实施例中，每条所述位线沿所述第二方向延伸至所述半导体柱内，所述位线伸入至所述半导体柱的部分具有第二尺寸；
所述半导体柱沿所述第二方向具有第一尺寸，两条所述位线的所述第二尺寸之和，与所述第一尺寸的比值范围为20％至70％。
在一些实施例中，所述半导体器件还包括：
多个第一隔离结构，每个所述隔离结构沿所述第一方向延伸，且位于沿所述第二方向并列排布的相邻两个所述半导体柱之间，所述第一隔离结构包括空腔，所述空腔位于相邻所述位线之间。
在一些实施例中，多个所述半导体柱包括沿所述第二方向交替排布的第一半导体柱和第二半导体柱；所述第一半导体柱和所述第二半导体柱均包括相对设置的两个所述第一侧壁；
其中，所述第一半导体柱的第一个所述第一侧壁与一条所述位线接触，所述第二半导体柱的第二个所述第一侧壁与一条所述位线，所述第一个半导体柱的第二个所述第一侧壁和所述第二半导体柱的第一个所述第一侧壁之间设有第一隔离结构。
在一些实施例中，所述半导体器件还包括：
多个第二隔离结构，每个所述第二隔离结构沿所述第二方向延伸，且位于沿所述第一方向并列排布的相邻两个所述半导体柱之间；沿垂直于所述第二方向的平面上，所述第二隔离结构的正投影位于所述位线的正投影上，所述第二隔离结构和所述位线之间隔着第一隔离结构。
在一些实施例中，所述半导体器件还包括：
电容器阵列，包括多个电容器，每个所述电容器与一个所述半导体柱的漏极耦合。
根据本公开的第三个方面，提供了一种存储器，包括：
如本公开的第二个方面提供的半导体器件；以及，
外围电路，耦合至所述半导体器件并且被配置为控制所述半导体器件。
根据本公开的第四个方面，提供了一种存储系统，包括：
一个或多个如本公开的第三个方面提供的存储器；以及，
存储器控制器，耦合至所述存储器并且被配置为控制所述存储器。
本公开实施例提供的半导体器件的制备方法，先对衬底刻蚀形成多个并列排布的第一沟槽和多个并列排布的有源区，第一沟槽位于相邻两个有源区之间，接着在第一沟槽内形成覆盖有源区的侧壁底部的位线，得到掩埋位线结构。相比在衬底背面形成位线的方法，本公开实施例提供的掩埋位线结构的形成方法，不需要使用光刻工艺，不涉及套刻精度，因此工艺窗口极大的增加，并且工艺过程相对简单，可提高制备过程中的产品良率。进一步地，这种形成位线的方法还能实现位线与有源区的自对准，使得位线与有源区的接触面积较大，从而使二者的接触电阻较小，提高了存储器的性能。
附图说明
图1a为本公开实施例提供的一种DRAM沿X方向的剖视示意图；
图1b为图1a所示的DRAM沿Y方向的剖视示意图；
图1c为图1a所示的DRAM的俯视示意图。
图2为图1a所示的DRAM在制备过程中的结构示意图；
图3为本公开实施例提供的一种半导体器件的制备方法的流程示意图；
图4a至4m为本公开实施例提供的一种半导体器件在制备过程中的结构示意图；
图5为本公开实施例提供的又一种半导体器件在制备过程中的结构示意图；
图6为本公开实施例提供的又一种半导体器件在制备过程中的结构示意图；
图7a至7o为本公开实施例提供的又一种半导体器件在制备过程中的结构示意图；
图8为本公开实施例提供的又一种半导体器件在制备过程中的结构示意图；
图9为本公开实施例提供的又一种半导体器件在制备过程中的结构示意图；
图10为本公开实施例提供的一种半导体器件的结构示意图。
具体实施方式
以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。
在本公开的描述中，需要理解的是，术语“长度”、“宽度”、“深度”、“上”、“下”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
本公开实施例以DRAM为例，说明本公开实施例提供的半导体器件及其制备方法。应当理解，本公开实施例提供的半导体器件可以是任意使用晶体管的半导体器件，例如还可以是三维NAND闪存存储器、二维NAND闪存存储器或静态随机存取存储器(SRAM)等。图1a为本公开实施例提供的一种DRAM的沿X方向的剖视示意图，图1b为图1a所示的DRAM沿Y方向的剖视示意图，图1c为图1a所示的DRAM的俯视示意图。如图1a至1c所示，DRAM包括呈阵列排布的多个存储单元，每个存储单元包括一个晶体管10和一个电容器20。晶体管10包括沿垂直方向延伸的沟道11，以及沿垂直方向分设在沟道两侧的源极和漏极(图中未示出)。字线30沿Y方向延伸，且与沿Y方向并列排布的多个晶体管10的沟道11耦合。位线40沿X方向延伸，且与沿X方向并列排布的多个晶体管10的源极接触。电容器20位于晶体管10的一侧，且通过电容接触插塞与漏极连接。字线30上的电压信号能够控制晶体管10的打开或关闭，进而通过位线40读取在电容器20中的数据，或者通过位线40将数据写入电容器20中进行存储。电容器20以存储电荷的多少表示数据“1”或“0”，通常以少电荷代表“0”，多电荷代表“1”。
图2为图1所示的DRAM在制备过程中的结构示意图。如图2所示，位线是通过在衬底背面采用自对准工艺(Self align)形成的。具体地，先形成覆盖衬底背面的支撑层50，接着采用光刻工艺在支撑层50形成多个沿X方向延伸的沟槽41，该沟槽41显露出晶体管10的源极，最后填充沟槽41形成位线40。位线和源极的对准精度受到光刻工艺的套刻精度(OVL)影响，光刻工艺的窗口较小，因此位线和源极的对准工艺难度较大，如果位线和源极的对位效果差，易导致位线和源极接触不良，影响存储器的性能。此外，在衬底背面设置位线还需考虑热负载(thermal budget)等问题。
鉴于此，本公开实施例提供了一种半导体器件的制备方法，通过形成掩埋位线，降低形成位线的工艺难度。图3为本公开实施例提供的半导体器件的制备方法的流程示意图，如图3所示，该半导体器件的制备方法包括：
S100：提供衬底，衬底包括多个有源区，每个有源区沿第一方向延伸，多个有源区沿第二方向排布，第一方向和第二方向平行于衬底所在平面，且第一方向和第二方向相交；
S200：从衬底的第一面刻蚀衬底，以在衬底中形成多个第一沟槽，第一沟槽沿第一方向延伸，第一沟槽位于相邻两个有源区之间，并且暴露相邻两个有源区的第一侧壁，第一侧壁包括沿第三方向排布且相互接触的第一部分和第二部分，第二部分和第一沟槽的底部连接，第三方向垂直于衬底所在平面；
S300：在第一沟槽内，形成覆盖第二部分的位线；
S400：填充第一沟槽，形成第一隔离结构。
图4a至图4m为本公开实施例提供的一种半导体器件在制备过程中的结构示意图。下面结合图4a至图4m介绍本公开实施例提供的半导体器件的制备方法。
参见图4a，执行步骤S100，提供衬底100。
在一些实施例中，衬底100的材质可以是硅、锗、硅锗半导体或碳化硅等，也可以是绝缘体上硅(SOI)或者绝缘体上锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。衬底还可以根据设计需求注入一定的掺杂离子以改变电学参数。
执行步骤S200，从衬底100的第一面刻蚀衬底100，以在衬底100中形成多个第一沟槽110。
在一些实施例中，如图4a和图4b所示，形成多个第一沟槽110的步骤，包括：形成覆盖衬底100第一面的第一掩膜层210，采用光刻工艺在第一掩膜层210中定义出与第一沟槽110对应的第一图形，通过图形化的第一掩膜层210刻蚀衬底100，形成多个第一沟槽110。第一沟槽110沿第一方向延伸，多个第一沟槽110沿第二方向并列排布，其中，相邻两个第一沟槽110限定出一个有源区300。
这里，第一方向和第二方向相互垂直，示例地，第一方向为X方向，第二方向为Y方向。在另一些实施例中，第一方向和第二方向也可相交但不垂直。
这里，第一沟槽110沿第三方向的深度小于衬底100的厚度，也即第一沟槽110并未将衬底100刻穿。第三方向垂直于衬底100所在平面，第三方向为Z方向。
参见图4a，有源区300的第一侧壁310显露于第一沟槽110内，第一侧壁310包括沿第三方向并列排布且相互接触的第一部分311和第二部分312，其中，第二部分312与第一沟槽110的底部连接，第一部分311与有源区300的顶部连接。也即，第一部分311位于第二部分312的顶部。
在一些实施例中，在形成有源区300之后，该制备方法还包括：
向有源区300掺杂，形成源极和漏极，其中，源极显露于第一侧壁310的第二部分312，漏极显露于第一侧壁310的第一部分311。有源区300还包括沟道，沟道位于源极和漏极之间，沟道可显露于第一侧壁310的第一部分311。
这里，源极和漏极可同时为P型掺杂区，也可同时为N型掺杂区。形成P型掺杂区的掺杂离子可包括硼(B)、铝(Al)或镓(Ga)等。形成N型掺杂区的掺杂离子可包括磷(P)、砷(As)或锑(Sb)等。源极和漏极的掺杂离子可以相同，也可以不同。
在一些实施例中，源极和漏极之间的部分有源区300形成沟道。在另一些实施例中，也可通过向位于源极和漏极之间的部分有源区300内掺杂，形成沟道。示例地，当源极和漏极为P型掺杂区时，沟道为N型掺杂区，当源极和漏极为N型掺杂区时，沟道为P型掺杂区。
应当理解，本实施例中，是通过向有源区300掺杂形成源极和漏极，在另一些实施例中，也可形成半导体柱之后，向半导体柱内掺杂形成每个晶体管的源极和漏极。
在一些实施例中，在执行步骤S300之前，该制备还包括：形成覆盖有源区300的顶部和第一侧壁310的第一部分311的保护层。
如图4b和图4c所示，可在有源区300的顶部、两个第一侧壁310和第一沟槽110的底部通过原位水汽氧化工艺(In-Situ Steam Generation，ISSG)生长第一保护材料层410，第一保护材料层410的材质包括氧化物，例如氧化硅。
参见图4d和图4e，去除第一沟槽110的底部和至少部分第二部分312的第一保护材料层，保留有源区300的顶部和第一部分311的第一保护材料层，形成保护层400。
这里，覆盖第二部分312的第一保护材料层可被全部去除或部分去除。
示例地，可采用干法刻蚀工艺(包括聚合物刻蚀(polymer etch))去除第一沟槽110底部和第二部分312的第一保护材料层。在采用干法刻蚀工艺进行刻蚀的过程中，第一侧壁310上会形成由上到下逐渐减薄的聚合物层，保护覆盖于第一部分311的保护层400，使得覆盖于第一部分311的保护层400不会被刻蚀掉。
这里，第一掩膜层210能够在去除第一沟槽底部和第二部分的第一保护材料层时，保护有源区300顶部的保护层400。在形成保护层400之后，如图4d所示，去除第一掩膜层。
接着，参见图4h和图4i，执行步骤S300，形成覆盖第二部分312的位线500，位线500和有源区300的源极接触。
在一些实施例中，位线500包括金属硅化物层510。对应地，步骤S100中，衬底100为硅基半导体衬底。步骤S300具体包括：
形成覆盖保护层400、第二部分312和第一沟槽110底部的第一金属材料层；
对硅基半导体衬底进行热处理，其中，覆盖第二部分312和第一沟槽110底部的第一金属材料层和硅基半导体衬底反应形成金属硅化物层510；
在热处理后，去除覆盖保护层400的第一金属材料层。示例地，可采用干法刻蚀工艺去除覆盖保护层400的第一金属材料层。
本实施例中，先沉积第一金属材料层，然后通过热处理使第一金属材料层和衬底100发生反应生成金属硅化物层510。在另一些实施例中，也可直接形覆盖第二部分312的金属硅化物层510。
在一些实施例中，位线500还可包括金属层520，金属层520覆盖金属硅化物层510，对应地，步骤S300具体包括：
在去除覆盖保护层400的第一金属材料层之后，形成覆盖保护层400和金属硅化物层510的第二金属材料层；
去除覆盖保护层400的第二金属材料层，以及去除覆盖第一沟槽110底部的第二金属材料层和金属硅化物层510；其中，覆盖第二部分312的第二金属材料层形成金属层520。
示例地，可采用冲孔(punch)工艺去除第一沟槽底部的第二金属材料层和金属硅化物层510。或者，在减薄衬底的第二面时，去除第一沟槽底部的第二金属材料层和金属硅化物层510。
需要说明的是，在另一些实施例中，位线500可仅包括金属硅化物层510，或者仅包括金属层520。而本实施例中，位线500包括金属层520，能够减小位线的电阻，而金属硅化物层510能够阻止金属层520中的金属原子扩散至源极。
本实施例中，保护层400能够在形成金属硅化物层510和/或金属层520时，保护有源区的漏极和沟道，避免金属原子进入漏极和沟道中。在形成位线之后，可去除保护层400。
在一些实施例中，如图4f和图4g所示，为降低位线500的电阻，该制备方法还包括：
在形成保护层400之后，通过第一沟槽110，对第二部分312进行刻蚀，以在第二部分312形成向第二方向凹陷的凹槽330。在形成第一沟槽110之后，形成凹槽330之前，有源区300用于形成凹槽330的区段沿第二方向具有第一尺寸L1。这里，有源区300用于形成凹槽330的区段，指第二部分312对应的有源区300的区段。
凹槽330沿第二方向具有第二尺寸L2。这里，凹槽330的第二尺寸指凹槽330沿第二方向的最大宽度处的尺寸。如图4g所示，第二尺寸L2小于第一尺寸L1，也即在形成凹槽330时，不能将有源区300沿第二方向刻穿，否则会造成有源区300断裂而产生异常。
如图4h和图4i所示，位线500填充于凹槽330中。具体地，金属硅化物层510覆盖凹槽330的内壁，金属层520填满凹槽330内剩余的空间。本实施例中，通过在第二部分312形成向第二方向凹陷的凹槽330，能够增大位线500的截面积，从而减小位线500的电阻。
进一步地，本实施例中，通过两个第一沟槽110，对有源区300的两个第一侧壁的第二部分312进行刻蚀，从而在两个第二部分312均形成凹槽330，其中，两个凹槽330的第二尺寸L2之和小于第一尺寸L1，以防有源区300被刻穿而断裂。
在一些实施例中，有源区300的两个第一侧壁的凹槽330的第二尺寸L2之和，与第一尺寸L1的比值范围为20％至70％。可以理解，两个凹槽330的第二尺寸L2之和小于第一尺寸L1的20％时，对位线500电阻的降低程度较小，当两个凹槽330的第二尺寸L2之和大于第一尺寸L1的70％时，在形成凹槽330的过程中，有源区300的支撑强度较弱，易产生倾斜，甚至可能导致相邻有源区300接触，从而降低了存储器的性能。本实施例中，使两个凹槽330的第二尺寸L2与第一尺寸L1的比值范围为20％至70％，既能提高制备过程中有源区300的支撑强度，又能有效降低位线500的电阻。
在一些实施例中，凹槽的第二尺寸L2约为20nm至30nm。
参见图4j，执行步骤S400，形成位线500之后，在第一沟槽110内填充第一绝缘材料，形成第一隔离结构111。示例地，第一隔离结构111的顶部平齐于或高于衬底100的第一面。
继续参见图4j，在形成第一隔离结构111之后，该制备方法还包括：
形成覆盖衬底100第一面的第二掩膜层220，采用光刻工艺在第二掩膜层220中定义出与第二沟槽120对应的第二图形，通过图形化的第二掩膜层220刻蚀衬底100，形成多个沿第一方向并列排布的第二沟槽120，每个第二沟槽120沿第二方向延伸。
在垂直于第二方向的平面内，第二沟槽120的正投影位于位线500的正投影之上，换言之，第二沟槽120不会显露出位线500，因此，当后续在第二沟槽120内形成字线时，字线和位线500不会接触短路。
如图4j所示，多个第二沟槽120将有源区300分割成多个半导体柱340，多个半导体柱340呈阵列排布，一个半导体柱340用于形成一个晶体管，晶体管包括沿第三方向并列排布的源极、沟道和漏极。这里，有源区300的第一侧壁也就是半导体柱340的第一侧壁。
参见图4k，在第二沟槽内，形成与沿第二方向并列排布的多个半导体柱340的第二侧壁耦合的字线600。具体地，字线600和沟道耦合，字线600和沟道之间还设置有介质层。通过向字线600施加电压，可在沟道内形成反型层，此时晶体管开启，载流子可在源极和漏极之间移动。
这里，第二侧壁平行于第二方向，也即第二侧壁和第一侧壁相垂直。
继续参见图4k，在形成字线600之后，在第二沟槽内填充第二绝缘材料，形成第二隔离结构121，其中，第二隔离结构121和位线500之间隔着第一隔离结构111，也即第二隔离结构121不与位线500接触。
参见图4l，在形成第二隔离结构121之后，在衬底100的第一面上形成电容器阵列，电容器阵列包括呈阵列排布的多个电容器700，每个电容器700和一个半导体柱340的漏极接触。
参见图4m，从衬底100的第二面减薄衬底，直至显露出位线500，以将位线500电引出。示例地，可衬底100的第二面依次形成位线接触插塞和互连层，位线接触插塞连接位线500和互连层，互连层连接至外围电路，从而将位线500与外围电路连接。
本公开实施例提供的半导体器件的制备方法，先对衬底刻蚀形成多个并列排布的第一沟槽和多个并列排布的有源区，第一沟槽位于相邻两个有源区之间，接着在第一沟槽内形成覆盖有源区的侧壁底部的位线，得到掩埋位线结构。相比在衬底背面形成位线的方法，本公开实施例提供的掩埋位线结构的形成方法，不需要使用光刻工艺，不涉及套刻精度，因此工艺窗口极大的增加，并且工艺过程相对简单，可提高制备过程中的产品良率。进一步地，这种形成位线的方法还能实现位线与有源区的自对准，使得位线与有源区的接触面积较大，从而使二者的接触电阻较小，提高了存储器的性能。
图5为本公开实施例提供的又一种半导体器件在制备过程中的结构示意图，如图5所示，在一些实施例中，当有源区300的两个第一侧壁均设置有位线500时，为降低相邻位线之间的寄生电容，第一隔离结构111内还可包括空腔112，空腔112位于相邻位线500之间。相比于半导体领域常用的绝缘材料(例如氧化硅、氮化硅等)，空气具有更小的介电常数，因此，在相邻位线500之间的第一隔离结构111内形成空腔112，能够降低相邻位线500之间的寄生电容。
示例地，可采用快速CVD(化学气相沉积)工艺，形成第一隔离结构111，其中，第一隔离结构111未延伸至相邻位线500之间，从而在相邻有源区300的第一沟槽110内形成空腔112。
需要说明的是，当形成第二沟槽时，在垂直于第二方向的平面内，第二沟槽的正投影应位于空腔112的正投影之上，换言之，第二沟槽也不会显露出空腔112。如此，能避免在第二沟槽内形成字线时，字线的材料填充空腔112，导致字线和位线500短路，也能避免在第二沟槽内形成第二隔离结构时，第二绝缘材料填充空腔112，导致空腔112体积减小甚至消失，进而导致相邻位线500间的寄生电容增大。
在一些实施例中，也可以仅在有源区300的一个第一侧壁上设置位线500。图6为本公开实施例提供的又一种半导体器件在制备过程中的结构示意图，如图6所示，多个有源区300包括沿第二方向交替排布的第一有源区301和第二有源区302，第一有源区301包括第一个第一侧壁3011和第二个第一侧壁3012，第二有源区302包括第一个第一侧壁3021和第二个第一侧壁3022，其中，第二有源区302的第二个第一侧壁3022相对靠近第一有源301的第一个第一侧壁3011，并且第二有源区302的第二个第一侧壁3022和第一有源区301的第一个第一侧壁3011位于同一个第一沟槽110内。
本实施例中，可在第一有源区301的第一个第一侧壁3011形成位线500，第二有源区302的第二个第一侧壁3022形成位线500。对应地，该制备方法还包括：
在衬底100的第一面形成多个第一沟槽110之后，填充部分第一沟槽110，其中，被保留的第一沟槽110和被填充的第一沟槽110交替排布；
在被保留的第一沟槽110内，形成覆盖第一有源区301的第一个第一侧壁3011的第二部分的位线500，以及形成覆盖第二有源区302的第二个第一侧壁3022的第二部分的位线500。
在一些实施例中，在形成位线之后，去除被填充的第一沟槽内的填充材料，在所有第一沟槽110内形成第一隔离结构。
需要说明的是，当在有源区300的两个第一侧壁310都形成位线500时，两个位线500可同时被施加电压，用于向电容器700提供电荷，也可仅向其中一个位线500施加电压，由于两个位线500均与导电的源极接触，因此，两个位线500内都有电流通过，也即当在有源区300的两个第一侧壁都形成位线500时，向一个位线500或向两个位线500施加电压均可，但是在两个第一侧壁均形成位线500，能提高位线500的截面积，从而降低位线500的电阻。
本实施例中，仅在有源区300的一个第一侧壁上形成位线500，能够提高制程中有源区300的支撑性，使有源区300不易发生倾斜。
此外，本公开实施例还提供了一种半导体器件的制备方法，可更精确地控制位线500的高度。图7a至图7o为本公开实施例提供的又一种半导体器件在制备过程中的结构示意图。下面结合图7a至图7o详细分析本公开实施例提供的半导体器件的制备方法。
参见图7a，提供衬底100；在衬底100的第一面形成覆盖衬底100第一面的第一掩膜层210，采用光刻工艺在掩膜层中定义出与第一沟槽110对应的第一图形，通过图形化的第一掩膜层210刻蚀衬底100，形成多个第一沟槽110，第一沟槽110显露出有源区的第一侧壁310；接着，形成覆盖有源区300的顶部、两个第一侧壁310和第一沟槽110底部的第一保护材料层410。
这里，图7a所示的步骤同图4b所示的步骤基本相同，故不赘述。
参见图7b和图7c，形成覆盖第一保护材料层410和第一掩膜层210的第二保护材料层420。示例地，第二保护材料层420的材质包括氮化硅。第二保护材料层420可以是氮化硅薄层(linear SiN)。
参见图7d和图7e，去除位于第一沟槽110底部的第二保护材料层420，显露出第一保护材料层410。在一些实施例中，覆盖于第二部分的第二保护材料层420相对靠近第一沟槽110底部的区域也可能被同步去除。
示例地，可采用干法刻蚀工艺(例如聚合物刻蚀工艺)去除第一沟槽底部的第二保护材料层420。
参见图7f和图7g，去除位于第一沟槽110底部和覆盖第二部分312的第一保护材料层410，其中，剩余的第一保护材料层410形成保护层。
示例地，可采用湿法刻蚀工艺去位于第一沟槽110底部和覆盖第二部分312的第一保护材料层410。
参见图7h和图7i，去除剩余的第二保护材料层，暴露保护层400。
参见图7j和图7k，形成覆盖保护层400、第二部分312和第一沟槽110底部的第一金属材料层511。
参见图7l和图7m，对衬底100进行热处理，其中，覆盖第二部分和第一沟槽110底部的第一金属材料层和衬底100反应形成金属硅化物层510；
在热处理后，去除覆盖保护层400的第一金属材料层。
示例地，可采用干法刻蚀工艺去除覆盖保护层400的第一金属材料层。
参见图7n和图7o，去除第一沟槽110底部的金属硅化物层，仅保留覆盖第二部分的金属硅化物层，形成位线500。
本公开实施例提供的形成位线的方法，可通过控制湿法刻蚀的参数能够更准确地控制覆盖于第一侧壁的保护层的高度，从而更精确地控制位线的高度，使得形成于不同有源区的位线的高度一致性较好。
在一些实施例中，该制备方法还包括：在形成位线之后，填充第一沟槽，形成第一隔离结构；接着在衬底的第一面形成多个并列排布的第二沟槽，每个第二沟槽沿第二方向延伸；在第二沟槽内，形成与沿第二方向并列排布的多个半导体柱的第二侧壁耦合的字线；形成字线之后，填充第二沟槽，形成第二隔离结构。
在形成第二隔离结构之后，在衬底的第一面上形成电容器阵列，电容器阵列包括呈阵列排布的多个电容器，每个电容器和一个半导体柱的漏极接触。最后，将衬底的第二面减薄至显露出位线，以将位线电引出。
需要说明的是，本实施例中，形成第一隔离结构、字线、第二隔离结构和电容器阵列的步骤，以及减薄衬底第二面的步骤，同图4j至图4m所示的步骤相同，故不赘述。
图8为本公开实施提供的又一种半导体器件在制备过程中的结构示意图。如图8所示，在一些实施中，位线500还包括金属层520，金属层520覆盖金属硅化物层510，如此可减小位线的电阻。
图9为本公开实施例提供的又一种半导体器件在制备过程中的结构示意图。如图9所示，在一些实施例中，第一隔离结构111包括空腔112，空腔112位于相邻位线500之间，用于减小相邻位线500之间的寄生电容。
本公开实施例还提供了一种半导体器件，图10为本公开实施例提供的一种半导体器件的结构示意图，如图10所示，该半导体器件包括：
衬底100，衬底100内包括呈阵列排布的多个半导体柱340；
多条位线500，并列排布且沿第一方向(X方向)延伸，每条位线500与沿第一方向并列排布的多个半导体柱340的第一侧壁接触；
多条字线600，并列排布且沿第二方向(Y方向)延伸，每条字线600与沿第二方向并列排布的多个半导体柱340的第二侧壁之间设置有介质层；沿垂直于第二方向的平面上，字线600的正投影与位线500的正投影不重叠；
半导体柱340包括沿第三方向(Z方向)并列排布的源极、沟道和漏极，源极与位线500向接触，沟道和字线600耦合。
本公开实施例提供的半导体器件，包括掩埋位线结构，该掩埋位线位于有源区的侧壁，能够减小半导体器件沿第三方向的厚度，从而减小半导体器件的体积。并且，该掩埋位线结构的制备工艺简单，不需要使用光刻工艺，不涉及套刻精度，因此工艺窗口极大地增加，提高了制备过程中的产品良率。进一步地，形成掩埋位线的方法还能实现位线与有源区的自对准，使得位线与有源区的接触面积较大，从而使二者的接触电阻较小，提高了存储器的性能。
在一些实施例中，如图4m和图8所示，位线500包括依次层叠于第一侧壁的金属硅化物层510和金属层520，金属硅化物层510位于金属层520和第一侧壁之间。金属层510能够减小位线的电阻，金属硅化物层510能够阻止金属层510的金属原子扩散进入源极。
在一些实施例中，如图4m所示，位线500沿第二方向延伸至半导体柱340内。如此，能增大位线的截面积，以及增大位线与源极的接触面积，从而减小位线的电阻。
在一些实施例中，如图4m所示，半导体柱340包括相对设置的两个第一侧壁310，每个第一侧壁310与一条位线500接触。如此也能增大位线的截面积，从而减小位线的电阻。
在一些实施例中，每条位线500沿第二方向延伸至半导体柱340内，位线500伸入至半导体柱340的部分具有第二尺寸，半导体柱340沿所述第二方向具有第一尺寸，两条位线500的第二尺寸之和，与第一尺寸的比值范围为20％至70％。如此，既能减小位线的截面积，又能保证在形成位线的过程中，有源区具有较好的支撑性，降低有源区发生歪斜的概率，从而提高存储器的性能。
在一些实施例中，半导体器件还包括：多个第一隔离结构111，每个第一隔离结构111沿第一方向延伸，且位于沿第二方向并列排布的相邻两个半导体柱340之间。
在一些实施例中，如图5和图9所示，第一隔离结构111包括空腔112，空腔112位于相邻位线500之间，用于降低相邻位线之间的寄生电容影响。
在一些实施例中，多个半导体柱包括沿所述第二方向交替排布的第一半导体柱和第二半导体柱，第一半导体柱和第二半导体柱均包括相对设置的两个第一侧壁；其中，第一半导体柱的第一个第一侧壁与一条位线接触，第二半导体柱的第二个第一侧壁与一条位线，第一个半导体柱的第二个第一侧壁和第二半导体柱的第一个第一侧壁之间设有第一隔离结构。
在一些实施例中，如图10所示，半导体器件还包括：多个第二隔离结构121，每个第二隔离结构121沿第二方向延伸，且位于沿第一方向并列排布的相邻两个半导体柱340之间；沿垂直于第二方向的平面上，第二隔离结构121的正投影位于位线500的正投影上，第二隔离结构121和位线500之间隔着第一隔离结构111。
在一些实施例中，该半导体器件还包括：电容器阵列，包括多个电容器700，每个电容器700与一个半导体柱340的漏极连接。
本公开实施例还提供了一种存储器，包括如上所述的半导体器件，以及外围电路，外围电路耦合至上述半导体器件，并且被配置为控制上述半导体器件。
示例的，该存储器为DRAM。
本公开实施例还提供了一种存储系统，包括一个或多个上述存储器，以及存储器控制器，耦合至上述存储器，并且被配置为控制上述存储器。
本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (23)
1.一种半导体器件的制备方法，其特征在于，包括：
提供衬底；其中，所述衬底包括多个有源区，每个所述有源区沿第一方向延伸，多个所述有源区沿第二方向排布，所述第一方向和所述第二方向平行于所述衬底所在平面，且所述第一方向和所述第二方向相交；
从所述衬底的第一面刻蚀所述衬底，以在所述衬底中形成多个第一沟槽；其中，所述第一沟槽沿所述第一方向延伸，所述第一沟槽位于相邻两个所述有源区之间，并且暴露相邻两个所述有源区的第一侧壁；所述第一侧壁包括沿第三方向排布且相互接触的第一部分和第二部分，所述第二部分和所述第一沟槽的底部连接；所述第三方向垂直于所述衬底所在平面；
在所述第一沟槽内，形成覆盖所述第二部分的位线；
填充所述第一沟槽，形成第一隔离结构。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述形成覆盖所述第二部分的位线之前，所述制备方法还包括：
形成覆盖所述有源区的顶部和所述第一侧壁的所述第一部分的保护层。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述位线包括金属硅化物层；
所述提供衬底，包括：提供硅基半导体衬底；
所述形成覆盖所述第二部分的所述位线，包括：
形成覆盖所述保护层和所述第二部分的第一金属材料层；
对所述硅基半导体衬底进行热处理；其中，覆盖所述第二部分的所述第一金属材料层和所述硅基半导体衬底形成所述金属硅化物层；
在所述热处理后，去除覆盖所述保护层的第一金属材料层。
4.根据权利要求3所述的半导体器件的制备方法，其特征在于，所述位线还包括金属层，所述金属层覆盖所述金属硅化物层；
所述形成覆盖所述第二部分的所述位线，还包括：
形成覆盖所述保护层和所述金属硅化物层的第二金属材料层；
去除覆盖所述保护层的第二金属材料层；其中，覆盖所述金属硅化物层的所述第二金属材料层形成所述金属层。
5.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述形成覆盖所述有源区的顶部和所述第一侧壁的所述第一部分的保护层，包括：
形成覆盖所述有源区的顶部、所述第一侧壁和所述第一沟槽底部的第一保护材料层；
形成覆盖所述第一保护材料层的第二保护材料层；
去除位于所述第一沟槽底部的所述第二保护材料层，显露出所述第一保护材料层；
去除位于所述第一沟槽底部和覆盖所述第一侧壁的所述第二部分的所述第一保护材料层；其中，剩余的所述第一保护材料层形成所述保护层；
去除剩余的所述第二保护材料层，暴露所述保护层。
6.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述方法还包括：
通过所述第一沟槽，对所述第二部分进行刻蚀，以在所述第二部分形成凹槽；其中，在形成所述凹槽之前，所述有源区用于形成所述凹槽的区段沿所述第二方向具有第一尺寸；所述凹槽沿所述第二方向具有第二尺寸，所述第二尺寸小于所述第一尺寸；
所述形成覆盖所述第二部分的位线，还包括：
填充所述凹槽，形成位线。
7.根据权利要求6所述的半导体器件的制备方法，其特征在于，所述有源区包括相对设置的两个所述第一侧壁，每个所述第一侧壁的所述第二部分均覆盖有位线；
所述通过所述第一沟槽，对所述第二部分进行刻蚀，包括：
通过两个所述第一沟槽，对所述有源区的两个所述第一侧壁的所述第二部分进行刻蚀，以在两个所述第二部分均形成凹槽；其中，两个所述凹槽的第二尺寸之和小于所述第一尺寸。
8.根据权利要求7所述的半导体器件的制备方法，其特征在于，所述有源区的两个所述第一侧壁的所述凹槽的第二尺寸之和，与所述第一尺寸的比值范围为20％至70％。
9.根据权利要求7所述的半导体器件的制备方法，其特征在于，所述填充所述第一沟槽，形成第一隔离结构，包括：
在所述第一沟槽内形成第一隔离结构；其中，所述第一隔离结构包括空腔，所述空腔位于相邻所述位线之间。
10.根据权利要求1所述的半导体器件的制备方法，其特征在于，多个所述有源区包括沿所述第二方向交替排布的第一有源区和第二有源区，所述第一有源区的第一个所述第一侧壁形成有位线，所述第二有源区的第二个所述第一侧壁形成有位线；
所述方法还包括：
在所述衬底的第一面形成多个第一沟槽之后，填充部分所述第一沟槽；其中，被保留的所述第一沟槽和被填充的所述第一沟槽交替排布；
所述在所述第一沟槽内，形成覆盖所述第二部分的位线，包括：
在被保留的所述第一沟槽内，形成覆盖所述第二部分的位线。
11.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述方法还包括：
在所述有源区内形成源极和漏极；其中，所述源极显露于所述第一侧壁的所述第二部分，所述漏极显露于所述第一部分，所述有源区还包括沟道，位于所述源极和所述漏极之间。
12.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述制备方法还包括：
从所述第一面刻蚀所述衬底，以在所述衬底中形成多个第二沟槽；其中，每个所述第二沟槽沿所述第二方向延伸，多个所述第二沟槽沿所述第一方向排布；在垂直于所述第二方向的平面内，所述第二沟槽的正投影位于所述位线的正投影之上；所述多个第二沟槽将所述有源区分割成多个半导体柱；
形成与沿所述第二方向并列排布的多个所述半导体柱的第二侧壁耦合的字线；其中，所述第二侧壁平行于所述第二方向；
填充所述第二沟槽，形成第二隔离结构；其中，所述第二隔离结构和所述位线之间隔着所述第一隔离结构；
从所述衬底的第二面减薄所述衬底，直至显露出所述位线；其中，所述第二面和所述第一面相对。
13.一种半导体器件，其特征在于，包括：
衬底，所述衬底内包括呈阵列排布的多个半导体柱；
多条位线，并列排布且沿第一方向延伸，每条所述位线与沿第一方向并列排布的多个所述半导体柱的第一侧壁接触；所述第一方向平行于所述衬底所在平面；
多条字线，并列排布且沿第二方向延伸，每条所述字线与沿第二方向并列排布的多个所述半导体柱的第二侧壁之间设置有介质层；沿垂直于所述第二方向的平面上，所述字线的正投影与所述位线的正投影不重叠，所述第二方向平行于所述衬底所在平面且与所述第一方向相交，所述第二侧壁和所述第一侧壁相交；
所述半导体柱包括沿第三方向并列排布的源极、沟道和漏极，所述源极与所述位线相接触，所述沟道和所述字线耦合，所述第三方向垂直于所述衬底所在平面。
14.根据权利要求13所述的半导体器件，其特征在于，所述位线包括依次层叠于所述第一侧壁的金属硅化物层和金属层，所述金属硅化物层位于所述金属层和所述第一侧壁之间。
15.根据权利要求13所述的半导体器件，其特征在于，所述位线沿所述第二方向延伸至所述半导体柱内。
16.根据权利要求13所述的半导体器件，其特征在于，所述半导体柱包括相对设置的两个所述第一侧壁，每个所述第一侧壁与一条位线接触。
17.根据权利要求16所述的半导体器件，其特征在于，每条所述位线沿所述第二方向延伸至所述半导体柱内，所述位线伸入至所述半导体柱的部分具有第二尺寸；
所述半导体柱沿所述第二方向具有第一尺寸，两条所述位线的所述第二尺寸之和，与所述第一尺寸的比值范围为20％至70％。
18.根据权利要求16所述的半导体器件，其特征在于，所述半导体器件还包括：
多个第一隔离结构，每个所述隔离结构沿所述第一方向延伸，且位于沿所述第二方向并列排布的相邻两个所述半导体柱之间，所述第一隔离结构包括空腔，所述空腔位于相邻所述位线之间。
19.根据权利要求13所述的半导体器件，其特征在于，多个所述半导体柱包括沿所述第二方向交替排布的第一半导体柱和第二半导体柱；所述第一半导体柱和所述第二半导体柱均包括相对设置的两个所述第一侧壁；
其中，所述第一半导体柱的第一个所述第一侧壁与一条所述位线接触，所述第二半导体柱的第二个所述第一侧壁与一条所述位线，所述第一个半导体柱的第二个所述第一侧壁和所述第二半导体柱的第一个所述第一侧壁之间设有第一隔离结构。
20.根据权利要求13所述的半导体器件，其特征在于，所述半导体器件还包括：
多个第二隔离结构，每个所述第二隔离结构沿所述第二方向延伸，且位于沿所述第一方向并列排布的相邻两个所述半导体柱之间；沿垂直于所述第二方向的平面上，所述第二隔离结构的正投影位于所述位线的正投影上，所述第二隔离结构和所述位线之间隔着第一隔离结构。
21.根据权利要求13所述的半导体器件，其特征在于，所述半导体器件还包括：
电容器阵列，包括多个电容器，每个所述电容器与一个所述半导体柱的漏极耦合。
22.一种存储器，其特征在于，包括：
如权利要求13至21中任一项所述的半导体器件；以及，
外围电路，耦合至所述半导体器件并且被配置为控制所述半导体器件。
23.一种存储系统，其特征在于，包括：
一个或多个如权利要求22所述的存储器；以及，
存储器控制器，耦合至所述存储器并且被配置为控制所述存储器。
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| CN202211035645.XA CN115295496A (zh) | 2022-08-26 | 2022-08-26 | 半导体器件及其制备方法、存储器以及存储系统 |
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