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CN106876319B - 存储元件的制造方法 - Google Patents

存储元件的制造方法 Download PDF

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Abstract

本发明提供一种存储元件的制造方法，包括提供具有第一区与第二区的衬底。形成第一介电层于第一区的衬底上。形成导体层于第二区的衬底上。导体层的顶面低于第一介电层的顶面。形成第二介电层于衬底上。移除部分第二介电层与部分导体层，以形成第一开口于第二区的导体层与第二介电层中。第一开口暴露衬底的表面。移除部分第二区的衬底，以形成沟渠于第二区的衬底中。形成第三介电层于沟渠以及第一开口中。本发明可减少工艺步骤，以减少工艺成本。

Description

存储元件的制造方法
技术领域
本发明涉及一种半导体组件的制造方法，尤其涉及一种存储元件的制造方法。
背景技术
为提升动态随机存取内存的积集度以加快组件的操作速度，以及符合消费者对于小型化电子装置的需求，近年来发展出埋入式字线动态随机存取内存(buried word lineDRAM)，以满足上述种种需求。但随着内存的积集度增加，字线间距和内存数组的隔离结构都会不断缩小，导致种种不良影响。譬如内存之间的泄漏(Cell-to-cell leakage)、字线之间的干扰(又称Row Hammer)、读写时间失效(tWR failure)、保持失效(retentionfailure)、位线耦合失效(Bit Line coupling failure)等。
因此，目前为了针对字线之间的干扰，会采用比埋入式字线还要深的隔离结构来改善上述问题的办法。但是，如此一来就必须改变原有的隔离结构工艺，将一道同时形成字线和隔离结构的光刻工艺，改为至少两道的光刻工艺，一道是制作较深的隔离结构，另一道是制作隔离结构之间的埋入式字线。然而，在现有技术中，利用多道光刻工艺以分别形成隔离结构与电容器接触窗的步骤，容易产生对准问题(alignment issue)。所述对准问题会随着组件的尺寸微缩而日趋严重，举例来说，其容易导致有源区(例如是源/漏极区)与电容器接触窗之间的接触面积减少。由于有源区与电容器接触窗之间的接触面积变小，将使得有源区与电容器接触窗之间的阻值增加，进而导致读写时间失效。因此，如何发展一种存储元件的制造方法，其可改善光刻工艺中的偏移所导致有源区与电容接触窗之间的接触面积减少的问题，将成为重要的一门课题。
发明内容
本发明提供一种存储元件的制造方法，其具有自行对准的隔离结构，以改善光刻工艺中的偏移所导致有源区与电容接触窗之间的接触面积减少的问题。
本发明提供一种存储元件的制造方法，其可减少工艺步骤，以减少工艺成本。
本发明提供一种存储元件的制造方法，其步骤如下。提供具有第一区与第二区的衬底。形成多个字线组于第一区的衬底中。每一字线组具有两个埋入式字线。形成第一介电层于第一区的衬底上。形成导体层于第二区的衬底上，其中导体层的顶面低于第一介电层的顶面。共形形成第二介电层于衬底上。进行第一蚀刻工艺，移除部分第二介电层与部分导体层，以形成第一开口于第二区的导体层与第二介电层中。第一开口暴露第二区的衬底的表面。进行第二蚀刻工艺，移除部分第二区的衬底，以形成沟渠于第二区的衬底中，其中第一开口位于沟渠上。形成第三介电层于沟渠以及第一开口中。移除部分第一介电层与第三介电层，以形成第二开口于剩余的第一介电层上，且形成第三开口于剩余的第三介电层上。形成第四介电层于第二开口与第三开口中。
基于上述，本发明可藉由形成自行对准的沟渠来形成隔离结构，以改善光刻工艺中的偏移所导致有源区与电容接触窗之间的接触面积减少的问题。另外，本发明可改变第二介电层的厚度来可调整后续形成隔离结构的宽度。此外，本发明还可简化工艺步骤，以减少工艺成本。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是本发明的第一实施例的存储元件的上视示意图；
图2A至图2H是沿着图1的I-I’线段的第二实施例的存储元件的制造流程的剖面示意图。
附图标记：
10：第一开口
15：沟渠
20：第二开口
30：第三开口
100：衬底
101：隔离结构
102：有源区
104：位线
106：字线组
106a、106b：埋入式字线
108：电容器接触窗
110：位线接触窗
112a、112b：栅极
114a、114b：栅介电层
116a、116b：氮化硅层
118：氧化硅层
120：氮化硅层
121a、121b：介电材料层
122、122a、122b：第一介电层
124、124a：导体层
125：凹部开口
126、126a、126b：第二介电层
128、128a：第三介电层
130：第四介电层：
D1：第一方向
D2：第二方向
L1：长边
L2：短边
R1：第一区
R2：第二区
T：厚度
W：宽度
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述之实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的组件，以下段落将不再一一赘述。
图1是本发明的第一实施例的存储元件的上视示意图。
请参照图1，本实施例提供一种存储元件包括：衬底100、多个隔离结构101、多个有源区102、多个位线104、多个字线组106、多个电容器接触窗108以及多个位线接触窗110。为图面清楚起见，图1仅显示上述构件，其他结构可见于后续图2A至图2H的剖面图。
在第一实施例中，衬底100包括多个第一区R1与多个第二区R2。第一区R1与第二区R2沿着第一方向D1相互排列。第二区R2的衬底100中形成有隔离结构101，其沿着第二方向D2延伸。隔离结构101可截断(chop)沿着第二方向D2相互排列的多个条状有源区(strip-type active areas)，以定义出形成多个有源区(active areas)102。换言之，相邻两个有源区102之间具有隔离结构101。在本实施例中，所述条状有源区为直线状。但本发明不以此为限，在其他实施例中，所述条状有源区可例如是非直线状，举例来说，其可例如是一锯齿状。
位线104位于衬底100上，且横越第一区R1与第二区R2。位线104沿着第一方向D1延伸，且沿着第二方向D2相互排列。字线组106位于第一区R1的衬底100中。字线组106沿着第二方向D2延伸，且沿着第一方向D1相互排列。每一字线组106具有两个埋入式字线106a、106b。第一方向D1与第二方向D2不同。在一实施例中，第一方向D1与第二方向D2实质上互相垂直。
在本实施例中，每一有源区102具有长边L1与短边L2，且长边L1横越所对应的字线组106(即两个埋入式字线106a、106b)，且每一有源区102与所对应的位线104的重叠处具有位线接触窗110。因此，每一位线104在横越所对应的字线组106时，可利用位线接触窗110来电性连接所对应的掺杂区(未显示)，其中所述掺杂区位于两个埋入式字线106a、106b之间。另外，位线接触窗110在图1中虽显示为矩形，但实际上形成的接触窗会略呈圆形，且其大小可依工艺需求来设计。
电容器接触窗108位于位线104之间的衬底100上。详细地说，电容器接触窗108排列成多数列(Row)与多数行(Column)，所述列沿着第二方向D2排列，而所述行沿着第一方向D1排列。另一方面来看，电容器接触窗108配置于字线组106的两侧的衬底100上，也就是说，每两行的电容器接触窗108与具有两个埋入式字线106a、106b的字线组106沿着第一方向D1相互交替。
图2A至图2H是沿着图1之I-I’线段的第二实施例的存储元件的制造流程的剖面示意图。
请同时参照图1与图2A，本发明提供一种存储元件的制造方法，其步骤如下。首先，提供衬底100。在本实施例中，衬底100可例如为半导体衬底、半导体化合物衬底或是绝缘层上有半导体衬底(Semiconductor Over Insulator，SOI)。衬底100具有多个第一区R1与多个第二区R2。第一区R1与第二区R2相互交替。
接着，形成多个字线组106于第一区R1的衬底100中。详细地说，每一字线组106包括两个埋入式字线106a、106b。每一埋入式字线106a包括栅极112a以与栅介电层114a。栅介电层114a围绕栅极112a，以电性隔离栅极112a与衬底100。在一实施例中，栅极112a的材料包括导体材料，所述导体材料可例如是金属材料、阻障金属材料或其组合，其形成方法可以是化学气相沉积法或物理气相沉积法。栅介电层114a的材料可例如是氧化硅，其形成方法可以是化学气相沉积法、热氧化法或临场蒸气产生法(in situ steam generation，ISSG)等。相似地，另一埋入式字线106b亦包括栅极112b以与栅介电层114b。栅介电层114b围绕栅极112b，以电性隔离栅极112b与衬底100。
之后，形成氮化硅层116a于埋入式字线106a上，且形成氮化硅层116b于埋入式字线106b上。形成氧化硅层118于氮化硅层116a、116b之间的衬底100上。形成氮化硅层120于氮化硅层116a、116b以及氧化硅层118上。在一实施例中，氮化硅层116a、116b、氧化硅层118以及氮化硅层120的形成方法可以是化学气相沉积法。
然后，形成第一介电层122于第一区R1的衬底100上。第一介电层122包括介电材料层121a、121b。在一实施例中，介电材料层121a的材料可例如是旋涂式介电材料(spin-ondielectric，SOD)。介电材料层121b的材料可例如是四乙氧基硅烷(tetraethoxysilane，TEOS)。但本发明不以此为限，第一介电层122的材料可以是一种介电材料或是多种介电材料的组合。
请同时参照图1与图2B，形成导体层124于第二区R2的衬底100上，其中导体层124的顶面低于第一介电层122的顶面。具体来说，形成导体层124的步骤包括先形成导体材料层(未显示)于衬底100上。导体材料层不仅覆盖第二区R2的衬底100的表面，还覆盖第一介电层122的顶面与侧壁。接着，进行回蚀刻工艺，移除部分导体材料层，以暴露第一介电层122的顶面以及部分侧壁。在一实施例中，导体层124的材料可例如是掺杂多晶硅，其形成方法可以是化学气相沉积法。
接着，请同时参照图1与图2C，共形形成第二介电层126于衬底100上。由于导体层124的顶面低于第一介电层122的顶面，因此，第二介电层126可例如是一连续凹凸结构。位于第一介电层122上的第二介电层126为凸部；而位于导体层124上的第二介电层126为凹部。在一实施例中，第二介电层126的材料可例如是氮化硅，其形成方法可以是原子层沉积法(ALD)。
值得注意的是，在本实施例中，可藉由改变第二介电层126的厚度T来可调整后续形成隔离结构101的宽度W(如图2F所示)。举例来说，当第二介电层126的厚度T较厚，位于导体层124上的凹部开口125的宽度则较小。接着，后续进行第一蚀刻工艺以及第二蚀刻工艺后所形成的第一开口10与沟渠15的宽度则跟着变小。因此，位于沟渠15的隔离结构101的宽度W亦跟着缩小。反之亦然。
然后，请同时参照图1与图2D，进行第一蚀刻工艺，移除部分第二介电层126与部分导体层124，以形成第一开口10于第二区R2的导体层124a与第二介电层126a中。第一开口10暴露第二区R2的衬底100的表面。另外，在进行上述第一蚀刻工艺时，亦包括移除第一区R1的部分第二介电层126，以暴露第一介电层122的顶面。另一方面来看，第一开口10将一个导体层124分隔成两个导体层124a。在一实施例中，第一蚀刻工艺可例如是一次步骤、两次步骤或多次步骤。
请同时参照图1与图2E，进行第二蚀刻工艺，移除部分第二区R2的衬底100，以形成沟渠15于第二区R2的衬底100中。第一开口10位于沟渠15上。在本实施例中，可藉由调整第二蚀刻工艺的工艺参数(可例如是蚀刻气体组成或比例等)，使得第二蚀刻工艺对于衬底100材料(可例如是硅)的蚀刻选择比较高。所以，以第一介电层122与第二介电层126a当作罩幕层，进行第二蚀刻工艺时，可移除大部分的衬底100，以形成自行对准的沟渠15。在一实施例中，仍有少部分的第一介电层122与第二介电层126a被第二蚀刻工艺移除，但其不影响自行对准的沟渠15的形成。在此，经第二蚀刻工艺移除后的第一介电层122与第二介电层126a以第一介电层122a与第二介电层126b表示。在一实施例中，沟渠15的底面低于埋入式字线106a、106b的底面。
请同时参照图1与图2F，形成第三介电层128于沟渠15以及第一开口10中。具体来说，形成第三介电层128的步骤包括先形成第三介电材料层(未显示)于衬底100上。第三介电材料层不仅填入沟渠15以及第一开口10中，还覆盖第一介电层122a的顶面以及第二介电层126b的顶面。进行化学机械研磨(chemical mechanical polishing，CMP)工艺，移除部分第三介电材料层，以暴露第一介电层122a的顶面或第二介电层126b的顶面，使得第一介电层122a的顶面以及第二介电层126b的顶面为共平面。在一实施例中，第三介电层128的材料可例如是氧化硅或旋涂式介电材料(SOD)。但本发明不以此为限，只要是填沟能力佳的介电材料即可。在一实施例中，填入沟渠15中的第三介电层128可例如是隔离结构101。上述隔离结构101的底面低于埋入式字线106a、106b的底面，以改善字线之间的干扰。
请同时参照图1与图2G，移除部分第一介电层122a与第三介电层128，以形成第二开口20于剩余的第一介电层122b上，且形成第三开口30于剩余的第三介电层128a上。第二开口20的底面与第三开口30的底面为共平面。在一实施例中，上述移除部分第一介电层122a与第三介电层128的方法可例如是湿式蚀刻法。
请同时参照图1、图2G与图2H，形成第四介电层130于第二开口20与第三开口30中。由于第四介电层130配置于第一介电层122b以及第三介电层128a上，其可用以当作蚀刻停止层。因此，后续形成电容器(未显示)时，不会因为过度蚀刻而导致第一介电层122b以及隔离结构101耗损的问题。具体来说，先共形形成第四介电材料层(未显示)于衬底100上。第四介电材料层填入第二开口20与第三开口30中且覆盖第二介电层126b的顶面。进行平坦化工艺，移除部分第四介电材料层与第二介电层126b，使得第四介电层130的顶面与导体层124a的顶面为共平面。在一实施例中，第四介电层130的材料可例如是氮化硅，其形成方法可例如是原子层沉积法(ALD)。在一实施例中，平坦化工艺可例如是CMP工艺或回蚀刻工艺。在一实施例中，导体层124a可例如是电容器接触窗108。之后，可分别形成多个电容器(未显示)于导体层124a(或电容器接触窗108)上。
综上所述，本发明可藉由形成自行对准的沟渠来形成隔离结构，以改善光刻工艺中的偏移所导致有源区与电容接触窗之间的接触面积减少的问题。另外，本发明可改变第二介电层的厚度来可调整后续形成隔离结构的宽度。此外，本发明还可简化工艺步骤，以减少工艺成本。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当视所附权利要求界定范围为准。

Claims (10)

1.一种存储元件的制造方法，其特征在于，包括：
提供衬底，所述衬底具有第一区与第二区；
形成多个字线组于所述第一区的所述衬底中，每一字线组具有两个埋入式字线；
形成第一介电层于所述第一区的所述衬底上；
形成导体层于所述第二区的所述衬底上，其中所述导体层的顶面低于所述第一介电层的顶面；
共形形成第二介电层于所述衬底上；
进行第一蚀刻工艺，移除部分所述第二介电层与部分所述导体层，以形成第一开口于所述第二区的所述导体层与所述第二介电层中，其中所述第一开口暴露所述第二区的所述衬底的表面；
进行第二蚀刻工艺，移除部分所述第二区的所述衬底，以形成沟渠于所述第二区的所述衬底中，其中所述第一开口位于所述沟渠上；
形成第三介电层于所述沟渠以及所述第一开口中；
移除部分所述第一介电层与部分所述第三介电层，以形成第二开口于剩余的所述第一介电层上，且形成第三开口于剩余的所述第三介电层上；以及
形成第四介电层于所述第二开口与所述第三开口中。
2.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第一介电层的材料包括四乙氧基硅烷、旋涂式介电材料或其组合。
3.根据权利要求1所述的存储元件的制造方法，其特征在于，所述导体层的材料包括掺杂多晶硅。
4.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第二介电层的材料包括氮化硅，所述第二介电层的形成方法包括原子层沉积法。
5.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第三介电层的材料包括氧化硅。
6.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第四介电层的材料包括氮化硅，所述第四介电层的形成方法包括原子层沉积法。
7.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第一蚀刻工艺包括一次步骤、两次步骤或多次步骤。
8.根据权利要求1所述的存储元件的制造方法，其特征在于，在进行所述第一蚀刻工艺时，包括移除所述第一区的部分所述第二介电层，以暴露所述第一介电层的顶面。
9.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第二开口的底面与所述第三开口的底面为共平面。
10.根据权利要求1所述的存储元件的制造方法，其特征在于，形成所述第四介电层于所述第二开口与所述第三开口中的步骤包括：
共形形成第四介电材料层于所述衬底上，所述第四介电材料层填入所述第二开口与所述第三开口中且覆盖所述第二介电层的顶面；以及
进行平坦化工艺，移除部分所述第四介电材料层与所述第二介电层，使得所述第四介电层的顶面与所述导体层的顶面为共平面。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8964448B2 (en) 2012-08-09 2015-02-24 Micron Technology, Inc. Memory cells having a plurality of resistance variable materials
US9972626B1 (en) * 2017-06-22 2018-05-15 Winbond Electronics Corp. Dynamic random access memory and method of fabricating the same
CN109148376B (zh) * 2017-06-28 2020-07-31 长鑫存储技术有限公司 存储器及其形成方法、半导体器件
TWI640064B (zh) * 2017-07-12 2018-11-01 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法
CN109256382B (zh) * 2017-07-12 2021-06-22 华邦电子股份有限公司 动态随机存取存储器及其制造方法
TWI689050B (zh) 2018-05-14 2020-03-21 華邦電子股份有限公司 記憶體裝置及其製造方法
CN110534150B (zh) * 2018-05-25 2021-06-11 华邦电子股份有限公司 存储器装置及其制造方法
CN109196643B (zh) 2018-06-12 2019-11-05 长江存储科技有限责任公司 存储器件及其形成方法
US10727232B2 (en) 2018-11-07 2020-07-28 Applied Materials, Inc. Dram and method of making
TWI700803B (zh) 2019-03-08 2020-08-01 華邦電子股份有限公司 半導體結構、半導體結構的製造方法及半導體結構之偵測短路方法
US10734390B1 (en) 2019-03-15 2020-08-04 Winbond Electronics Corp. Method of manufacturing memory device
CN113130491B (zh) * 2020-01-15 2023-10-17 华邦电子股份有限公司 存储装置及其制造方法
US20220199540A1 (en) * 2020-12-17 2022-06-23 Intel Corporation Guided vias in microelectronic structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1518100A (zh) * 2003-01-22 2004-08-04 ���ǵ�����ʽ���� 半导体器件及其制造方法
CN1917180A (zh) * 2005-08-16 2007-02-21 力晶半导体股份有限公司 非挥发性存储器及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025221A (en) 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US7642572B2 (en) * 2007-04-13 2010-01-05 Qimonda Ag Integrated circuit having a memory cell array and method of forming an integrated circuit
JP2011243960A (ja) * 2010-04-21 2011-12-01 Elpida Memory Inc 半導体装置及びその製造方法
JP2014049707A (ja) * 2012-09-04 2014-03-17 Ps4 Luxco S A R L 半導体装置およびその製造方法
US10128250B2 (en) * 2013-04-01 2018-11-13 Longitude Licensing Limited Semiconductor device and manufacturing method thereof
US9208883B2 (en) * 2013-08-23 2015-12-08 Sandisk Technologies Inc. Three-dimensional NAND non-volatile memory devices with buried word line selectors
JP2016149409A (ja) * 2015-02-10 2016-08-18 マイクロン テクノロジー， インク． 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1518100A (zh) * 2003-01-22 2004-08-04 ���ǵ�����ʽ���� 半导体器件及其制造方法
CN1917180A (zh) * 2005-08-16 2007-02-21 力晶半导体股份有限公司 非挥发性存储器及其制造方法

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US9613967B1 (en) 2017-04-04

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