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CN109196643B - 存储器件及其形成方法 - Google Patents

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CN109196643B
CN109196643B CN201880000865.4A CN201880000865A CN109196643B CN 109196643 B CN109196643 B CN 109196643B CN 201880000865 A CN201880000865 A CN 201880000865A CN 109196643 B CN109196643 B CN 109196643B
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周玉婷
李思晢
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Yangtze Memory Technologies Co Ltd
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Abstract

公开了三维存储器件的方法和结构。在示例中，存储器件包括设置在衬底上的第一交替导体/电介质堆叠层和设置在第一交替导体/电介质堆叠层之上的碳化硅层。第二交替导体/电介质堆叠层设置在碳化硅层上。存储器件包括相对于衬底的表面正交地延伸通过第一交替导体/电介质堆叠层并且处于设置在多个凹陷中的外延生长材料之上的一个或多个第一结构，以及相对于衬底的表面正交地延伸通过第二交替导体/电介质堆叠层的一个或多个第二结构。一个或多个第二结构在一个或多个第一结构中的对应结构之上大体上对准。

Description

存储器件及其形成方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
闪存存储器件已经经历了迅速发展。闪存存储器件能够在不加电的情况下在相当长时间内存储数据(即，它们是一种形式的非易失性存储器)，并且具有诸如高集成水平、快速存取、容易擦除和重写的优点。为了进一步改善位密度并降低闪存存储器件的成本，已经开发了三维NAND闪存存储器件。
三维NAND闪存存储器件包括布置于衬底之上的栅电极的堆叠层，其中多个半导体沟道穿过字线并与字线相交，进入p型和/或n型注入衬底中。底/下栅电极充当底/下选择栅(BSG)。顶/上栅电极充当顶/上选择栅(TSG)。后段工艺(BEOL)金属起到位线(BL)的作用。顶/上选择栅电极与底/下栅电极之间的字线/栅电极充当字线(WL)。字线与半导体沟道的交点形成存储单元。WL和BL典型地彼此垂直放置(例如，在X方向和Y方向上)，并且TSG在垂直于WL和BL两者的方向上(例如，在Z方向上)放置。
发明内容
本文公开了三维存储器件架构及其制造方法的实施例。公开的结构和方法提供了众多益处，包括但不限于制造期间的较低的应力以及层在制造期间的较低的弯折。
在一些实施例中，一种存储器件包括衬底，该衬底在衬底的表面中具有多个凹陷。外延生长材料形成在多个凹陷中。存储器件包括设置在衬底上的第一交替导体/电介质堆叠层和设置在第一交替导体/电介质堆叠层之上的碳化硅层。第二交替导体/电介质堆叠层设置在碳化硅层上。存储器件包括相对于衬底的表面正交地延伸通过第一交替导体/电介质堆叠层并且在设置在多个凹陷中的外延生长材料之上的一个或多个第一结构，以及相对于衬底的表面正交地延伸通过第二交替导体/电介质堆叠层的一个或多个第二结构。一个或多个第二结构在一个或多个第一结构中的对应结构之上大体上对准。
在一些实施例中，一个或多个第一结构包括一个或多个NAND串。
在一些实施例中，一个或多个第二结构包括一个或多个NAND串。
在一些实施例中，一个或多个NAND串中的每个包括内半导体沟道和一个或多个外电介质层。
在一些实施例中，一个或多个外电介质层包括至少一个氧化物层和至少一个氮化物层。
在一些实施例中，碳化硅层包括在一个或多个第一结构之上大体上对准的一个或多个掺杂区域。
在一些实施例中，一个或多个掺杂区域掺杂有碳。
在一些实施例中，碳化硅层具有10nm和500nm之间的厚度。
在一些实施例中，第一堆叠层和第二堆叠层均包括交替的氧化物层和钨层。
在一些实施例中，第一堆叠层和第二堆叠层被布置成阶梯图案。
在一些实施例中，一种用于形成存储器件的方法包括在衬底之上形成第一交替牺牲电介质堆叠层，以及穿过第一交替牺牲电介质堆叠层形成一个或多个第一开口，一个或多个第一开口在衬底中形成对应凹陷。该方法包括在对应凹陷中形成材料以及在一个或多个第一开口中形成一个或多个第一竖直结构。该方法还包括在第一交替牺牲电介质堆叠层之上形成碳化硅层。该方法还包括在碳化硅之上形成第二交替牺牲电介质堆叠层，以及穿过第二交替牺牲电介质堆叠层形成一个或多个第二开口。一个或多个第二开口与一个或多个第一竖直结构对准。该方法还包括在一个或多个第二开口中形成一个或多个第二竖直结构。
在一些实施例中，形成所述材料包括在对应凹陷中形成外延生长硅。
在一些实施例中，该方法还包括从第一堆叠层和第二堆叠层去除牺牲层，以及利用导电层替换去除的牺牲层。
在一些实施例中，去除牺牲层包括从第一堆叠层和第二堆叠层去除氮化物层，并且其中所述替换包括利用钨替换氮化物层。
在一些实施例中，形成一个或多个第一竖直结构包括形成一个或多个NAND串。
在一些实施例中，形成一个或多个第二竖直结构包括形成一个或多个NAND串。
在一些实施例中，形成第一和第二竖直结构的一个或多个NAND串包括形成一个或多个外电介质层以及形成半导体沟道。
在一些实施例中，形成一个或多个外电介质层包括形成至少一个氧化物层和至少一个氮化物层。
在一些实施例中，形成碳化硅层包括对碳化硅层的一个或多个区域进行掺杂，所述一个或多个区域在一个或多个第一竖直结构中的对应结构之上大体上对准。
在一些实施例中，所述掺杂包括利用碳对所述碳化硅层的一个或多个区域进行掺杂。
在一些实施例中，形成所述碳化硅层包括使用等离子体增强化学气相沉积(PECVD)形成所述碳化硅层。
在一些实施例中，该方法包括在形成碳化硅层之后对该存储器件退火。
本公开提供的三维存储器件是使用在制造过程期间减小堆叠层上的应力和应变的过程而制造的。根据实施例，多个栅极层的制造是在两个独立阶段中执行的，其中NAND串形成于两个阶段之间的堆叠构造中。在完成第一阶段之后，碳化硅(SiC)层沉积在该结构之上，之后开始制造的第二阶段。因此，SiC层可以存在于衬底之上的存储器件的大约中间深度处。通过在两个制造阶段之间形成SiC层，所增加的SiC层的张应力与衬底的压应力抵消。
附图说明
在阅读附图时，从以下具体实施方式可以最好地理解本公开的各方面。要注意，根据业内惯例，各种特征不是按比例绘制的。实际上，为了例示和论述清晰，可以任意增大或减小各种特征的尺寸。
图1是三维存储器件的图示。
图2示出了根据一些实施例的处于示例性制造过程的一阶段的三维存储器结构的侧视截面图。
图3示出了根据一些实施例的处于示例性制造过程的一阶段的三维存储器结构的侧视截面图。
图4示出了根据一些实施例的处于示例性制造过程的一阶段的三维存储器结构的侧视截面图。
图5示出了根据一些实施例的处于示例性制造过程的一阶段的三维存储器结构的侧视截面图。
图6示出了根据一些实施例的处于示例性制造过程的一阶段的三维存储器结构的侧视截面图。
图7示出了根据一些实施例的处于示例性制造过程的一阶段的三维存储器结构的侧视截面图。
图8示出了根据一些实施例的处于示例性制造过程的一阶段的三维存储器结构的侧视截面图。
图9示出了根据一些实施例的处于示例性制造过程的一阶段的三维存储器结构的侧视截面图。
图10是根据一些实施例的用于形成三维存储器结构的制造过程的图示。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个电介质层。
如本文中使用的，术语“标称/标称地”是指在生产或过程的设计阶段期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地垂直于衬底的横向表面。
在本公开中，为了容易描述，使用“台阶”指代沿竖直方向具有大体上相同高度的元件。例如，字线和下方的栅极电介质层可以被称为“台阶”，字线和下方的绝缘层可以一起被称为“台阶”，具有大体上相同高度的字线可以被称为“字线的台阶”或类似物，等等。
图1示出了三维NAND闪存存储器件100的一部分。闪存存储器件100包括衬底101、衬底101之上的绝缘层103、绝缘层103之上的下选择栅电极104的台阶、以及堆叠在底选择栅电极104顶部的控制栅电极107的多个台阶，以形成交替导体/电介质堆叠层。闪存存储器件还包括控制栅电极107的堆叠层之上的上选择栅电极109的台阶、衬底101的处于相邻下选择栅电极104之间的部分中的掺杂源极线区域120、以及穿过上选择栅电极109、控制栅电极107、下选择栅电极104和绝缘层103的NAND串114。NAND串114包括NAND串114的内表面之上的存储器膜113以及由存储器膜113围绕的内核填充膜115。闪存存储器件100还包括在上选择栅电极109之上的连接到NAND串114的多个位线111和通过多个金属触点117连接到栅电极的多个金属互连119。为清楚起见，未在图1中示出栅电极的相邻层之间的绝缘层。栅电极包括上选择栅电极109、控制栅电极107(例如，也称为字线)和下选择栅电极104。
在图1中，出于例示的目的，控制栅电极107-1、107-2和107-3的三个台阶与上选择栅电极109的台阶和下选择栅电极104的台阶被一起示出。栅电极的每个台阶在衬底101之上具有大体上相同的高度。每个台阶的栅电极由穿过栅电极的堆叠层的栅缝隙108-1和108-2分隔开。同一台阶中的栅电极中的每者通过金属触点117导电连接到金属互连119。亦即，栅电极上形成的金属触点的数量等于栅电极的数量(即，所有上选择栅电极109、控制栅电极107和下选择栅电极104之和)。此外，同样数量的金属互连被形成以连接到每个金属触点通孔。在一些布置中，形成额外的金属触点以连接到栅电极之外的其它结构，例如，虚设结构。
在形成NAND串114时，还可以形成其它竖直结构，其延伸穿过控制栅电极107-1、107-2和107-3的台阶向下到达衬底101。其它竖直结构的示例包括贯穿阵列触点(TAC)，其可以用于与栅电极的台阶上方和/或下方的部件形成电连接。为了清晰起见，图1中未示出这些其它竖直结构，但参考后面的附图更详细描述这些其它竖直结构。
出于例示的目的，三维NAND器件中的类似或相同部分使用相同的附图标记来标记。然而，附图标记仅仅用于在具体实施方式中区分相关部分，并不指示功能、组成或位置方面的任何相似性或区别。图2到图8中示出的结构200-800是三维NAND存储器件的每个部分。为了容易描述未示出存储器件的其它部分。尽管使用三维NAND器件作为示例，但在各种应用和设计中，公开的结构也可以应用于类似或不同半导体器件中，例如，以减少金属连接或布线的数量。所公开结构的具体应用不应受到本公开的实施例的限制。出于例示的目的，可以互换地使用字线和栅电极以描述本公开。
图2-图8示出了根据一些实施例的示例性NAND存储器件的各制造阶段的截面图(例如，沿X轴)。
图2示出了根据一些实施例的用于形成三维存储器结构的示例性结构200。在一些实施例中，结构200包括衬底202。衬底202可以提供用于形成后续结构的平台。这种后续结构形成于衬底202的前(例如，顶)表面上。这种后续结构被说成形成在竖直方向(例如，与衬底202的前表面正交)上。在图2中，并且对于所有后续示出的结构而言，X和Y方向都沿着平行于衬底202的前表面和后表面的平面，而Z方向在与衬底202的前表面和后表面正交的方向上。
在一些实施例中，衬底202包括用于形成三维存储器件的任何适合的材料。例如，衬底202可以包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓和/或其它适合的III-V化合物。
在一些实施例中，交替牺牲/电介质堆叠层203形成在衬底202之上。在一些实施例中，交替牺牲/电介质堆叠层203形成在底部电介质层207之上。堆叠层203包括与牺牲层206交替的电介质层204。堆叠层203的形成可以涉及将牺牲层206沉积为均具有相同厚度或具有不同厚度。牺牲层206的示例性厚度可以在20nm到500nm的范围内。类似地，电介质层204可以均具有相同的厚度或具有不同的厚度。电介质层204的示例性厚度可以在20nm到500nm的范围内。另一电介质材料208沉积在堆叠层203之上。根据一些实施例，电介质材料208具有与电介质层204相同的材料组成。
根据实施例，牺牲层206的电介质材料与电介质层204的电介质材料不同。例如，牺牲层206中的每个可以是氮化硅，而电介质层204中的每个可以是二氧化硅。用于牺牲层206中的每个的其它示例性材料包括多晶硅、多晶锗和多晶锗硅。用于电介质层204或牺牲层206中的任一个的电介质材料可以包括氧化硅、氮化硅、氮氧化硅或其任意组合。尽管在堆叠层203中仅示出了总共九层，但应当理解，这仅仅出于例示的目的，堆叠层203中可以包括任何数量的电介质层。
堆叠层203可以包括具有阶梯结构的部分(未示出)，其中至少牺牲层206中的每个在水平“x”方向上终止于不同长度。该阶梯结构允许电触点连接存储器件的字线中的每者。
在一些实施例中，掩模层210沉积在结构200之上。掩模层210可以是氮化物，或与电介质材料208相比具有大刻蚀选择性的任何其它材料。掩模层210可以被图案化并用作硬掩模，以用于形成被刻蚀穿过堆叠层203并进入衬底202的一部分中的一个或多个开口212。可以使用深度反应离子刻蚀(DRIE)工艺或感应耦合等离子体(ICP)工艺形成一个或多个开口212。
在一些实施例中，外延生长材料214形成在一个或多个开口212的底部。外延生长材料可以是外延生长的硅。
应当理解，仅仅为了例示容易，一个或多个开口212被例示为具有竖直侧壁，并且一个或多个开口212可以替代地具有倾斜或锥形侧壁。
图3示出了根据一些实施例的用于形成三维存储器器件的示例性结构300。一个或多个第一竖直结构302形成在一个或多个开口212内。一个或多个第一竖直结构302包括多个存储器层304和绝缘内核306。根据一些实施例，一个或多个第一竖直结构302是NAND串。
例如，绝缘内核306可以是诸如氧化物的任何电介质材料。多个存储器层304可以包括半导体沟道层，例如非晶硅、多晶硅或单晶硅。多个存储器层304还可以包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层。根据一些实施例，半导体沟道层、隧穿层、存储层和阻挡层按照所列次序在一个或多个开口212的侧壁上布置在彼此之上。隧穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，多个存储器层304包括氧化硅/氮化硅/氧化硅(ONO)电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻挡层)。可以使用任何适当的薄膜沉积技术来沉积多个存储器层304中的每层。
图4示出了根据一些实施例的用于形成三维存储器件的示例性结构400。根据一些实施例，碳化硅(SiC)层402沉积在结构400的处于堆叠层203之上的顶表面上。可以使用任何适当的沉积技术沉积SiC层402。在一个特定示例中，使用等离子体增强化学气相沉积(PECVD)来沉积SiC层402。可以将SiC层402沉积到大约10nm和大约500nm之间的厚度。
图5示出了根据一些实施例的用于形成三维存储器件的示例性结构500。根据一些实施例，掩模层502沉积在SiC层402之上并被图案化以在掩模层502内形成开口503。掩模层502可以是光刻胶，其中使用标准光刻技术执行图案化。在其它示例中，掩模层502可以是氮化物或氧化物的硬掩模层。
根据一些实施例，SiC层402的处于开口503下方的暴露部分被掺杂以形成掺杂区域504。掺杂区域504与SiC层402的未掺杂区域相比具有较高的电导率。在一些实施例中，掺杂区域504掺杂有碳。
图6示出了根据一些实施例的用于形成三维存储器件的示例性结构600。掩模层502被去除，并且第二交替牺牲/电介质堆叠层602形成在SiC层402之上。堆叠层602包括与牺牲层606交替的电介质层604。堆叠层602的形成可以包含将牺牲层606沉积为均具有相同厚度或具有不同厚度。牺牲层606的示例性厚度可以在20nm到500nm的范围内。类似地，电介质层604可以均具有相同厚度或具有不同厚度。电介质层604的示例性厚度可以在20nm到500nm的范围内。另一电介质材料608沉积在堆叠层602之上。根据一些实施例，电介质材料608具有与电介质层604相同的材料组成。
根据实施例，牺牲层606的电介质材料与电介质层604的电介质材料不同。例如，牺牲层606中的每个可以是氮化硅，而电介质层604中的每个可以是二氧化硅。用于牺牲层606中的每个的其它示例性材料包括多晶硅、多晶锗和多晶锗硅。用于电介质层604或牺牲层606中的任一个的电介质材料可以包括氧化硅、氮化硅、氮氧化硅或其任何组合。尽管在堆叠层602中仅示出了总共十一层，但应当理解，这仅仅出于例示的目的，并且堆叠层602中可以包括任何数量的电介质层。
堆叠层602可以包括具有阶梯结构的部分(未示出)，其中至少牺牲层606中的每个在水平“x”方向上终止于不同长度。该阶梯结构允许电触点连接存储器件的字线中的每者。
图7示出了根据一些实施例的用于形成三维存储器件的示例性结构700。一个或多个开口702刻蚀穿过堆叠层602并向下到达SiC层502的掺杂区域504。一个或多个开口702可以大体上与一个或多个第一竖直结构302中的对应结构对准。可以使用深度反应离子刻蚀(DRIE)工艺或感应耦合等离子体(ICP)工艺形成一个或多个开口702。电介质或光刻胶层可以被沉积并图案化以在刻蚀一个或多个开口702期间形成掩模层。应当理解，仅仅为了例示容易，一个或多个开口702被例示为具有竖直侧壁，并且一个或多个开口702可以替代地具有倾斜或锥形侧壁。
图8示出了根据一些实施例的用于形成三维存储器件的示例性结构800。一个或多个第二竖直结构802形成在一个或多个开口702内。一个或多个第二竖直结构802包括多个存储器层804和绝缘内核806。根据一些实施例，一个或多个第二竖直结构802是NAND串。可以通过与形成一个或多个第一竖直结构302大体上相同的方式形成一个或多个第二竖直结构802。在一些实施例中，导电通路经由掺杂区域504形成在一个或多个第一竖直结构302与一个或多个第二竖直结构802之间。
例如，绝缘内核806可以是诸如氧化物的任何电介质材料。多个存储器层804可以包括半导体沟道层，例如非晶硅、多晶硅或单晶硅。多个存储器层804还可以包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层。根据一些实施例，半导体沟道层、隧穿层、存储层和阻挡层按照所列次序在一个或多个开口702的侧壁上布置在彼此之上。隧穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，多个存储器层804包括氧化硅/氮化硅/氧化硅(ONO)电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻挡层)。可以使用任何适当的薄膜沉积技术来沉积多个存储器层804中的每层。
图9示出了根据一些实施例的用于形成三维存储器件的示例性结构900。堆叠层203的牺牲层206被去除并替换为导体层902，以形成交替电介质/导体堆叠层904。类似地，堆叠层602的牺牲层606被去除并替换为导体层906，以形成交替电介质/导体堆叠层908。可以在同一去除工艺期间一起去除堆叠层203和堆叠层602两者的牺牲层。类似地，可以在同一工艺期间一起沉积导体层902和导体层906。
可以通过例如等向性干法刻蚀或湿法刻蚀的适当刻蚀工艺来去除牺牲层206/606。相对于结构900的其它部分的材料，刻蚀工艺可以对牺牲层206/606的材料具有充分高的刻蚀选择性，以使得刻蚀工艺能够对结构900的其它部分具有最小影响。在一些实施例中，牺牲层206/606包括氮化硅，并且等向性干法刻蚀的刻蚀剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一种或多种。等向性干法刻蚀的射频(RF)功率可以低于大约100W，并且偏压可以低于大约10V。在一些实施例中，牺牲层206/606包括氮化硅，并且湿法刻蚀的刻蚀剂包括磷酸。
导体层902/906可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。可以使用诸如CVD、溅镀、MOCVD和/或ALD的适当沉积方法向通过去除牺牲层206/606所留下的区域中沉积导体层902/906中的每个。
图10是根据一些实施例的用于形成NAND存储器件的示例性方法1000的流程图。图2-图9中总体上示出了方法1000的操作。应当理解，方法1000中所示的操作不是穷举性的，并且也可以在所例示的操作中的任何操作之前、之后或之间执行其它操作。在本公开的各种实施例中，可以按照不同次序执行和/或改变方法1000的操作。
在操作1002中，第一交替电介质堆叠层形成在衬底之上。第一交替电介质堆叠层可以包括与具有不同材料组成的电介质层交替的牺牲电介质层。第一交替电介质堆叠层中的层可以包括如下材料，所述材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。第一交替电介质堆叠层中的层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺所沉积的电介质材料。
根据一些实施例，第一交替电介质堆叠层中的层具有阶梯结构，其中至少牺牲层中的每个在衬底的表面之上在水平方向上终止于不同长度。该阶梯结构允许电触点连接存储器件的字线中的每者。
在操作1004中，穿过交替电介质堆叠层刻蚀一个或多个第一开口，从而暴露衬底的表面。可以使用任何适当的干法刻蚀技术来形成一个或多个第一开口，仅举几例，所述干法刻蚀技术包括深度反应离子刻蚀(DRIE)或感应耦合等离子体(ICP)刻蚀。在一些实施例中，材料外延生长在暴露的衬底上的一个或多个第一开口的底部。外延生长材料可以是外延生长的硅。
在操作1006中，一个或多个第一竖直结构形成在一个或多个第一开口内。在一些实施例中，一个或多个第一竖直结构是NAND串。形成一个或多个第一竖直结构可以包括首先在一个或多个第一开口的侧壁之上形成多个存储器层。形成多个存储器层可以包括沉积半导体沟道层，例如非晶硅、多晶硅或单晶硅、隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层。根据一些实施例，阻挡层、存储层、隧穿层和半导体沟道层可以均按照所列次序沉积在一个或多个第一开口的侧壁上。隧穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，多个存储器层包括氧化硅/氮化硅/氧化硅(ONO)电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻挡层)。
在形成多个存储器层之后，可以利用绝缘材料填充一个或多个第一开口的其余部分。例如，绝缘材料可以是诸如氧化物的任何电介质材料。
在操作1008中，在第一交替电介质堆叠层之上形成SiC层。可以使用任何适当的沉积技术来沉积SiC层。在一个特定示例中，使用等离子体增强化学气相沉积(PECVD)来沉积SiC层。可以将SiC层沉积到处于大约10nm和大约500nm之间的厚度。
在操作1010中，对SiC层的区域进行掺杂以在掺杂区域中提供较高的电导率。可以在SiC层之上对掩模层进行图案化以暴露SiC层的在一个或多个第一竖直结构之上大体上对准的区域。例如，可以使用碳对SiC层的暴露区域进行掺杂，以增强SiC层的暴露区域的电导率。
在操作1012中，在SiC层之上形成第二交替电介质堆叠层。第二交替电介质堆叠层可以包括与具有不同材料组成的电介质层交替的牺牲电介质层。第二交替电介质堆叠层中的层可以包括如下材料，所述材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。第二交替电介质堆叠层中的层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺所沉积的电介质材料。
根据一些实施例，第二交替电介质堆叠层中的层具有阶梯结构，其中至少牺牲层中的每个在衬底的表面之上在水平方向上终止于不同长度。该阶梯结构允许电触点连接存储器件的字线中的每个。
在操作1014中，通过第二交替电介质堆叠层刻蚀一个或多个第二开口。一个或多个第二开口可以与一个或多个第一开口中形成的一个或多个第一牺牲结构大体上对准。一个或多个第二开口可以延伸足够深以暴露SiC层的掺杂区域。可以将一个或多个第二开口形成为具有与一个或多个第一竖直结构大体上相同的直径或截面形状。可以使用任何适当的干法刻蚀技术来形成一个或多个第二开口，仅举几例，所述干法刻蚀技术包括深度反应离子刻蚀(DRIE)或感应耦合等离子体(ICP)刻蚀。
在操作1016中，一个或多个第二竖直结构形成在一个或多个第二开口内。在一些实施例中，一个或多个第二竖直结构是NAND串。一个或多个第二竖直结构可以经由SiC层的掺杂区域与一个或多个第一竖直结构形成导电通路。
形成一个或多个第二竖直结构可以包括首先在一个或多个第二开口的侧壁之上形成多个存储器层。形成多个存储器层可以包括沉积半导体沟道层，例如非晶硅、多晶硅或单晶硅、隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层。根据一些实施例，阻挡层、存储层、隧穿层和半导体沟道层可以均按照所列次序沉积在一个或多个第二开口的侧壁上。隧穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，多个存储器层包括氧化硅/氮化硅/氧化硅(ONO)电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻挡层)。
在形成多个存储器层之后，可以利用绝缘材料填充一个或多个第二开口的其余部分。例如，绝缘材料可以是诸如氧化物的任何电介质材料。
在一些实施例中，可以去除第一交替电介质堆叠层和第二交替电介质堆叠层的牺牲层并替换为导体层，以分别形成第一交替导体/电介质堆叠层和第二交替导体/电介质堆叠层。可以在与去除第二交替电介质堆叠层的牺牲层不同的时间去除第一交替电介质堆叠层的牺牲层。在一些实施例中，第一交替电介质堆叠层和第二交替电介质堆叠层两者的牺牲层是在同一工艺期间被去除的。
本公开描述了三维NAND存储器件及其制造方法的各种实施例。在一些实施例中，NAND存储器件包括衬底，该衬底在衬底的表面中具有多个凹陷。外延生长材料形成在多个凹陷中。存储器件包括设置在衬底上的第一交替导体/电介质堆叠层和设置在第一交替导体/电介质堆叠层之上的碳化硅层。第二交替导体/电介质堆叠层设置在碳化硅层上。存储器件包括相对于衬底的表面正交地延伸通过第一交替导体/电介质堆叠层并且处于设置在多个凹陷中的外延生长材料之上的一个或多个第一结构，以及相对于衬底的表面正交地延伸通过第二交替导体/电介质堆叠层的一个或多个第二结构。一个或多个第二结构在一个或多个第一结构中的对应结构之上大体上对准。
在一些实施例中，形成三维存储器件的方法包括在衬底之上形成第一交替牺牲电介质堆叠层，以及穿过第一交替牺牲电介质堆叠层形成一个或多个第一开口，一个或多个第一开口形成衬底中的对应凹陷。该方法包括在对应凹陷中形成材料以及在一个或多个第一开口中形成一个或多个第一竖直结构。该方法还包括在第一交替牺牲电介质堆叠层之上形成碳化硅层。该方法还包括在碳化硅之上形成第二交替牺牲电介质堆叠层，以及穿过第二交替牺牲电介质堆叠层形成一个或多个第二开口。一个或多个第二开口与一个或多个第一竖直结构对准。该方法还包括在一个或多个第二开口中形成一个或多个第二竖直结构。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，以使得本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (20)

1.一种存储器件，包括：
衬底，所述衬底在所述衬底的表面中具有多个凹陷；
形成于所述多个凹陷中的外延生长材料；
设置于所述衬底上的第一堆叠层，所述第一堆叠层包括交替的导体层和电介质层；
设置于所述第一堆叠层之上的碳化硅层；
设置于所述碳化硅层之上的第二堆叠层，所述第二堆叠层包括交替的导体层和电介质层；
一个或多个第一结构，其相对于所述衬底的表面正交地延伸通过所述第一堆叠层并且处于设置在所述多个凹陷中的所述外延生长材料之上；以及
一个或多个第二结构，其相对于所述衬底的表面正交地延伸通过所述第二堆叠层，所述一个或多个第二结构在所述一个或多个第一结构中的对应第一结构之上大体上对准；
其中，所述碳化硅层包括在所述一个或多个第一结构之上大体上对准的一个或多个掺杂区域。
2.根据权利要求1所述的存储器件，其中，所述一个或多个第一结构包括一个或多个NAND串。
3.根据权利要求2所述的存储器件，其中，所述一个或多个第二结构包括一个或多个NAND串。
4.根据权利要求3所述的存储器件，其中，所述一个或多个NAND串中的每个包括外半导体沟道和一个或多个内电介质层。
5.根据权利要求4所述的存储器件，其中，所述一个或多个内电介质层包括至少一个氧化物层和至少一个氮化物层。
6.根据权利要求1所述的存储器件，其中，所述一个或多个掺杂区域掺杂有碳。
7.根据权利要求1所述的存储器件，其中，所述碳化硅层具有10nm和500nm之间的厚度。
8.根据权利要求1所述的存储器件，其中，所述第一堆叠层和所述第二堆叠层均包括交替的氧化物层和钨层。
9.根据权利要求1所述的存储器件，其中，所述第一堆叠层和所述第二堆叠层被布置成阶梯图案。
10.一种用于形成存储器件的方法，包括：
在衬底之上形成第一堆叠层，所述第一堆叠层具有交替的牺牲层和电介质层；
穿过所述第一堆叠层形成一个或多个第一开口，所述一个或多个第一开口在所述衬底中形成对应凹陷；
在所述对应凹陷中形成材料；
在所述一个或多个第一开口中形成一个或多个第一竖直结构；
在所述第一堆叠层之上形成碳化硅层；
在所述碳化硅层之上形成第二堆叠层，所述第二堆叠层具有交替的牺牲层和电介质层；
穿过所述第二堆叠层形成一个或多个第二开口，所述一个或多个第二开口与所述一个或多个第一竖直结构对准；以及
在所述一个或多个第二开口中形成一个或多个第二竖直结构；
其中，形成所述碳化硅层包括对所述碳化硅层的一个或多个区域进行掺杂，所述一个或多个区域在所述一个或多个第一竖直结构中的对应结构之上大体上对准。
11.根据权利要求10所述的方法，其中，形成所述材料包括在所述对应凹陷中形成外延生长硅。
12.根据权利要求10所述的方法，还包括：
从所述第一堆叠层和所述第二堆叠层去除所述牺牲层，以及利用导电层替换去除的牺牲层。
13.根据权利要求12所述的方法，其中，去除所述牺牲层包括从所述第一堆叠层和所述第二堆叠层去除氮化物层，并且其中，所述替换包括利用钨替换所述氮化物层。
14.根据权利要求10所述的方法，其中，形成所述一个或多个第一竖直结构包括形成一个或多个NAND串。
15.根据权利要求14所述的方法，其中，形成所述一个或多个第二竖直结构包括形成一个或多个NAND串。
16.根据权利要求15所述的方法，其中，形成所述第一竖直结构和所述第二竖直结构的一个或多个NAND串包括形成一个或多个内电介质层以及形成半导体沟道。
17.根据权利要求16所述的方法，其中，形成一个或多个内电介质层包括形成至少一个氧化物层和至少一个氮化物层。
18.根据权利要求10所述的方法，其中，所述掺杂包括利用碳对所述碳化硅层的所述一个或多个区域进行掺杂。
19.根据权利要求10所述的方法，其中，形成所述碳化硅层包括使用等离子体增强化学气相沉积(PECVD)形成所述碳化硅层。
20.根据权利要求10所述的方法，还包括：
在形成所述碳化硅层之后，对所述存储器件退火。
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