KR100911866B1 - 내부전압 생성회로를 포함하는 반도체 메모리장치 - Google Patents

Abstract

본 발명은 내부전압 생성회로를 포함하는 반도체장치에 관한 것으로, 본 발명에 따른 반도체장치는, 반도체 장치의 동작 속도 정보를 입력받아, 동작 속도에 따라 다른 레벨의 내부전압을 생성하는 내부전압 생성회로를 포함한다.

반도체장치, 내부전압, 동작 속도

Description

내부전압 생성회로를 포함하는 반도체 메모리장치{Semiconductor memory device including internal voltage generator}

본 발명은 반도체장치에 관한 것으로, 더욱 상세하게는 반도체장치 내에서 사용되는 내부전압을 생성하는 회로에 관한 것이다.

여러 반도체장체 내에서는 외부에서 공급되는 전원전압과는 다른 레벨을 가지는 여러 내부전압을 만들어 사용하고 있다. 특히, 반도체 메모리장치(DRAM)의 경우에는 회로 동작의 기준이 되는 각종 기준전압(VREF) ,메모리장치의 코어(core) 영역에서 사용되는 전압인 VCORE, 셀 트랜지스터의 게이트(워드라인: word line)에 인가되는 외부전위보다 높은 전압인 VPP, 셀트랜지스터의 벌크에 사용되는 접지전압보다 낮은 전압인 VBB 등을 만들어 사용하고 있다.

도 1은 종래의 내부전압 생성회로 중에서도 주로 기준전압(VREF)을 만들기 위해 사용되는 회로를 도시한 도면이다.

종래의 기준전압 생성회로는 밴드갭부(110)와 전압분배부(120)를 포함하여 구성된다.

밴드갭부(110)에서는 PVT(Process, Voltage, Temperature: 공정, 전압, 온도) 변화에 대해 일정한 레벨을 가지는 전압인 밴드갭 전압(VBG)을 만들고, 전압 분배부(120)는 밴드갭 전압(VBG)를 이용하여 내부전압(VREF)을 생성한다. 밴드갭부(10)와 전압 분배부(20)에 대해서는 도 2,3에서 자세히 알아본다.

도 2는 도 1의 밴드갭부(110)의 상세 회로도이다.

밴드갭부(110)는 공정에 대한 변화가 적은 버티컬(vertical) PNP BJT 트랜지스터를 이용한다. 이는 온도에 따라 흐르는 전류의 양이 증가하게 하는 PTAT(Proportional to Absolute Temperature)항과 온도에 따라 흐르는 전류의 양이 감소하게 하는 CTAT(Complementary proportional to Absolute Temperature)항을 만들고 이들의 조합으로 이루어진다.

이 회로에서 A노드와 B노드가 가상 단락(virtually shorted) 되었다는 가정 하에 N:1의 비를 가지는 두 BJT(Q1, Q2)의 이미터 전류로 표현되는 일반적인 다이오드 전류 대 전압에 관한 식은 다음과 같다.

이를 각각 Q1, Q2에 적용하면 다음과 같아진다.

,

여기서 I_Q1, I_Q2는 각각의 BJT에 흐르는 이미터 전류이다.

A노드와 B노드의 전위가 같은 경우 R1저항을 통해 흐르는 IPTAT전류는 다음 과 같다.

그리고 동일한 상황 하에 R2저항을 통해 흐르는 ICTAT전류는 다은과 같다.

동일한 크기의 MOS에 동일한 양의 전류가 흐른다는 가정하에서 M*IPTAT, K*ICTAT의 전류는 표시된 대로 M*IPTAT, K*ICTAT가 된다.

이를 바탕으로 밴드갭부(110)의 출력전압인 VBG는 다음과 같이 표시된다.

온도 보상이 일어나도록 M, R1, R2, R3, K, M 값을 적절하게 조절해 주면 출력 VBG는 PVT변화에 대해 일정한 값을 가지게 된다. 일반적으로는 N, R1, R2, R3값은 고정하고 K, M값만을 조절하여 PTAT와 CTAT의 전류량을 조절하게 된다.

즉, 밴드갭부(110)에서는 PVT 변화에 일정한 값을 갖는 전압인 VBG를 출력한다.

도 3은 도 1의 전압 분배부(120)의 상세 회로도이다.

전압 분배부(120)는 OP앰프(310), PMOS트랜지스터(320)와 저항들(330, 340)을 포함하여 구성된다.

그 동작을 보면, OP앰프(310)를 통해 밴드갭부(110))의 출력전압인 VBG를 입력받으며, OP앰프(310)의 출력이 PMOS트랜지스터(320)의 게이트에 입력되어 이를 구동하게 되는데, 결국에는 OP앰프(310)의 양 입력의 전위레벨이 동일해진다. 즉, C노드의 전위 레벨은 VBG가 된다.

C노드의 전위 VBG는 저항 330, 340에 의해서 전압 분배가 된다. 따라서 저항비에 따라 내부전압(VREF)={VBG*(340저항+330저항)/340저항}의 값을 가지게 된다.

상술한 과정을 거쳐서 생성된 내부전압(VREF)은 PVT 조건이 변하더라고 그 레벨이 쉽게 바뀌지 않는 특성 때문에, 반도체장치 내부의 여러 회로들에서 기준전압(reference voltage)으로 사용되며, 다른 내부전압들(예, VCORE, VBB, VPP등, 물론 어느 내부전압을 생성하기 위한 기준전압이냐에 따라 기준전압의 레벨은 서로 다를 수 있다)을 생성하기 위한 기준전압으로 사용되기도 한다.

도 4는 종래의 내부전압 생성회로 중에서도 접지전압(VSS)보다 낮은 레벨의 전압인 음전압(VBB)을 생성하는 회로를 도시한 도면이다.

종래의 음전압 생성회로는 음전압(VBB)의 레벨을 감지해 음전압(VBB)의 레벨이 충분히 낮지 않은 경우 펌핑 인에이블 신호(BBWEB)를 인에이블해 출력하는 음전압 감지부(410)와, 펌핑 인에이블 신호(BBWEB)에 응답해 음전압(VBB)을 펌핑하는 음전압 펌핑부(420)를 포함한다.

음전압 감지부(410)는 음전압(VBB)의 레벨을 감지하는 부분으로 음전압 펌핑부(420)를 구동할 것인지 말것인지의 여부를 결정하는 펌핑 인에이블 신호(BBWEB)를 출력한다. 그리고 음전압 펌핑부(420)는 이에 응답하여 음전압(VBB)을 펌핑하는데, 이러한 음전압 펌핑부(420)는 오실레이터부(421), 펌프제어부(422), 차지펌프부(423)를 포함하여 구성된다.

오실레이터부(421)는 펌핑 인에이블 신호(BBWEB)를 입력받아 주기신호(OSC) 를 출력한다. 펌프제어부(422)는 오실레이터부(421)의 출력신호(OSC)에 응답하여 펌프 제어신호(p1, p2, g1, g2)를 출력하며, 차지펌프부(423)는 펌프제어신호(p1, p2, g1, g2)에 응답하여 음전압(VBB)을 펌핑하게 된다.

전체적인 동작을 간단히 설명하면, 음전압 감지부(410)에서 감지한 음전압(VBB)의 레벨이 충분히 낮은 경우(BBWEB 디스에이블)에는 음전압 펌핑부(420)는 펌핑동작을 중단하고, 음전압 감지부(410)에서 감지한 음전압(VBB)의 레벨이 충분히 낮지 않은 경우(BBWEB 인에이블)에는 음전압 펌핑부(420)는 펌핑동작을 수행한다.

도 5는 도 4의 음전압 감지부(410)의 상세 회로도이다.

도면은 보면, 트랜지스터 P01의 게이트에 접지전압(VSS) 트랜지스터 P02의 게이트에 음전압(VBB)이 각각 인가된다. 트랜지스터 P01과 P02는 선형 영역(linear region)에서 동작하며, 저항 역할을 하여 고전위(VREFB)와 저전위(VSS)의 전압을 분배한다. 예를 들어 음전압(VBB)의 절대값이 작아서(음전압의 레벨은 높은 것을 의미한다.) 트랜지스터 P02의 저항이 커지게 되면 DET노드의 전위는 올라가게 되어 인버터 I03에서는 감지신호(BBWEB)가 '로우'로 출력될 것이며(음전압을 펌핑하게 한다.), 음전압(VBB)의 절대값이 커서(음전압의 레벨이 낮아서) 트랜지스터 P03의 저항이 작아지면 DET노드의 전위는 내려가고 인버터 I03에서는 감지신호(BBWEB)가 '하이'로 출력될 것이다.(음전압 펌핑을 중단하게 한다.)

즉, 음전압감지부(410)는 접지전압(VSS) 및 음전압(VBB)을 각각 인가받는 트랜지스터 P01,P02의 전압분배에 의해서 음전압(VBB)의 레벨을 감지한다.

참고로 도면에는 고전위로 VREFB가 예시되어 있는데, 이 전압은 도 1에서 설명한 것과 같은 기준전압 생성회로를 통해 얻어질 수도 있다. 그러나 이것은 하나의 예시일 뿐이며, 다른 여러 가지의 전압들(예, VCORE, VDD)이 사용될 수도 있다.

도 6은 도 4의 오실레이터부(421)의 상세 회로도이다.

오실레이터부(421)는 펌핑 인에이블 신호(BBWEB)를 입력받는 노아게이트(601)와 인버터들(602~607)을 포함하는 링오실레이터(ring oscillator) 형태로 구성될 수 있다.

노아게이트(601)에 펌핑 인에이블 신호(BBWEB)가 '하이'로 입력되면 노아게이트(601)는 항상 '로우' 신호를 출력하며, 펌핑 인에이블 신호(bbweb)가 '로우'로 입력되면 노아게이트(601)는 인버터의 역할을 수행하여 링 형태로 연결된 인버터들(602~607)에 의해서 일정한 주기를 가진 신호(OSC)를 출력한다.

도 7은 도 4의 펌프제어부(422)의 상세 회로도이며, 도 8은 펌프제어부(422)의 동작 타이밍도이다.

도면에 도시된 바와 같이, 펌프제어부(422)는 낸드게이트들 및 다수의 인버터들을 구비하여 차지펌프부(423)를 제어할 제어신호(p1, p2, g1, g2)를 출력한다. 제어신호 p1, p2는 차지펌프부(423)가 펌핑 동작을 하도록 하는 신호들이며, 제어신호 g1, g2는 일종의 프리차지(precharge) 신호이다.

도 9는 도 4의 차지펌프부(423)의 상세 회로도이다.

차지펌프부(40)는 전하펌핑을 통해 음전압(VBB)을 생성하는 역할을 하며, 도면에 도시된 바와 같이, 제어신호(p1, p2, g1, g2)를 자신의 소스와 드레인이 연결 된 노드에 인가받아 캐패시터로 동작하는 PMOS트랜지스터들(901, 902, 903, 904)을 포함하여 구성된다.

그 동작을 간단히 설명하면, p1, p2신호들의 인가에 의해 음전압(VBB)의 펌핑을 하게되고 g1, g2 신호들의 인가에 의해 a, b노드의 전위를 접지전압(VSS)으로 만든다.

도 10은 종래의 내부전압 생성회로들 중에서도 전원전압(VDD)보다 높은 고전압(VPP)을 생성하는 회로를 도시한 도면이다.

종래의 고전압 생성회로는 고전압(VPP)의 레벨을 감지해 고전압(VPP)의 레벨이 충분히 높지 않은 경우 펌핑 인에이블 신호(PPES)를 인에이블해 출력하는 고전압 감지부(1010)와, 펌핑 인에이블 신호(PPES)에 응답해 고전압(VPP)을 펌핑하는 고전압 펌핑부(1020)를 포함해 구성된다.

고전압 감지부(1010)는 고전압(VPP)의 레벨을 감지하는 부분으로 고전압 펌핑부(1020)를 구동할 것인지 말 것인지의 여부를 결정하는 펌핑 인에이블 신호(PPES)를 출력한다. 그리고 고전압 펌핑부(1020)는 이에 응답하여 고전압(VPP)을 펌핑하는데, 이러한 고전압 펌핑부(1020)는 오실레이터부(1021), 펌프제어부(1022), 차지펌프부(1023)를 포함하여 구성된다.

오실레이터부(1021)는 펌핑 인에이블 신호(PPES)를 입력받아 주기신호(OSC)를 출력한다. 펌프제어부(1022)는 오실레이터부(1021)의 출력신호(OSC)에 응답하여 펌프제어신호(p1, p2, g1, g2)를 출력하며, 차지펌프부(1023)는 이에 응답해 고전압(VPP)을 펌핑한다.

전체적인 동작을 간단히 설명하면, 고전압 감지부(1010)에서 감지한 고전압(VPP)의 레벨이 충분히 높은 경우(PPES 디스에이블)에는 펌핑동작을 중단하고, 고전압 감지부(1010)에서 감지한 고전압(VPP)의 레벨이 낮은 경우(PPES 인에이블)에는 고전압 펌핑부(1020)에서 고전압(VPP)을 펌핑하게 된다.

고전압 생성회로(도 10)는 음전압 생성회로(도 4)와 마찬가지로, 차지펌핑 방식으로 전압을 생성하기 때문에, 그 동작의 원리 및 구성은 유사하다.

도 11은 도 10의 고전압 감지부(1010)의 상세 회로도이다.

고전압 감지부(1010)는 차지펌프부(1023)로부터 피드백(feedback) 받은 고전압을 전압분배하여 기준전압(VREFP)과의 비교를 통해 고전압(VPP)의 레벨을 감지한다. 고전압(VPP)이 원하는 타겟 레벨보다 떨어질 경우에는 C노드의 전위가 기준전압(VREFP)보다 낮아지게 된다. 그러면 전류미러(current mirror)를 형성하고 있는 트랜지스터 N02이 트랜지스터 N01보다 강하게 턴온되어 D노드의 논리레벨은 '로우'가 된다 따라서 인버터(1101)에서는 펌핑 인에이블 신호(PPES)가 '하이'로 출력된다(이는 고전압을 펌핑하게 한다).

반대로 고전압(VPP)이 원하는 타겟 레벨보다 높은 경우에는 C노드의 전위가 기준전압(VREFP)보다 높아지게 된다. 이때는 D노드의 논리레벨이 '하이'가 되고, 인버터(1101)에서는 펌핑 인에이블 신호(PPES)가 '로우'로 출력된다(고전압의 펌핑은 중단).

기준전압(VREFP)은 도 1에서 설명한 것과 같은 기준전압 생성회로를 통해 만들어질 수 있으며, 단순히 전원전압(VDD)을 전압 분배해 만들어지는 등 다른 방식 으로도 만들어질 수 있다.

도 12는 도 10의 오실레이터부(1021)의 상세 회로도이다.

도면에 도시된 바와 같이, 오실레이터부(1021)는 펌핑 인에이블 신호(PPES)를 입력받는 낸드게이트(1201)와 인버터들(1202~1207)로 구성된 링오실레이터(ring oscillator) 형태 구성될 수 있다. 도 12의 오실레이터부는 도 6의 오실레이터부와 기본적으로는 동일하게 링오실레이터 형태를 갖는다. 하지만 펌핑 인에이블 신호 PPES는 펌핑 인에이블 신호 BBWEB와는 다르게 '하이'로 인에이블 되므로 노아게이트가 아닌 낸드게이트(1201)가 사용된다.

낸드게이트(1201)에 감지신호(PPES)가 '로우'로 입력되면 낸드게이트(1201)는 항상 '로우' 신호를 출력하며, 감지신호(BBWEB)가 '하이'로 입력되면 낸드게이트(1201)는 인버터의 역할을 수행하여 링 형태로 연결된 인버터들(1202~1207)에 의해서 일정한 주기를 가진 신호(OSC)를 출력한다.

도 13은 도 10의 펌프제어부(1022)의 상세 회로도이며, 도 14는 펌프제어부(1022)의 동작 타이밍도이다.

도면에 도시된 바와 같이, 펌프제어부(1022)는 낸드게이트들 및 다수의 인버터들을 구비하여 차지펌프부(1023)를 제어할 제어신호(p1, p2, g1, g2)를 출력한다. 제어신호 p1, p2는 차지펌프부(1023)가 펌핑동작을 하도록 하는 신호들이며, 제어신호 g1, g2는 일종의 프리차지 신호이다.

주기파(OSC)에 따라 제어신호(p1, p2, g1, g2)가 생성되는 타이밍은 도 14에 도시되어 있으며, 음전압(VBB)이 아닌 고전압(VPP)을 펌핑하는 관계로 그 타이밍은 도 8과는 조금 다르다.

도 15는 도 10의 차지펌프부(1023)의 상세 회로도이다.

차지펌프부(1023)는 고전압(VPP)을 펌핑하는 역할을 하며, 도면에 도시된 바와 같이, 제어신호(p1, p2, g1, g2)를 자신의 소스와 드레인이 연결된 노드에 인가받아 캐패시터로 동작하는 NMOS트랜지스터들(1501, 1502, 1503, 1504)을 포함하여 구성된다.

그 동작을 간단히 설명하면, p1, p2신호들의 인가에 의해 고전압(VPP)의 펌핑을 하게되고 g1, g2 신호들의 인가에 의해 e, f노드의 전위를 접지전압(VDD)으로 만든다.

도 16은 종래의 내부전압 생성회로 중에서도 다운 컨버팅 방식으로 내부전압을 생성하는 회로를 도시한 도면이다.

다운 컨버팅 방식으로 생성되는 내부전압으로는 반도체 메모리장치의 코어 지역에서 쓰이는 코어전압(VCORE)이 있는데, 이하 코어전압(VCORE) 생성회로에 대해 알아본다.

종래의 코어전압 생성회로는, 피드백된 코어전압(VCORE_FEED)과 기준전압(VREFC)을 입력받아 드라이버 제어신호(DET)를 출력하는 차동 증폭부(1610)와, 드라이버 제어신호(DET)에 응답하여 코어전압(VCORE)을 구동하는 드라이버부(1620), 및 드라이버부(1620)에 의해 구동되는 코어전압(VCORE)을 전압분배해 피드백된 코어전압(VCORE_FEED)을 생성하는 전압분배부(1630)를 포함하여 구성된다.

도면에 도시된 바와 같이, 차동 증폭부(1610)는 OP앰프로 구성될 수 있으며, 드라이버부(1620)는 드라이버 제어신호에 응답해 코어전압(VCORE)을 구동하는 PMOS트랜지스터로 구성될 수 있다. 그리고 전압분배부(1630)는 코어전압(VCORE)을 전압분배해 피드백된 코어전압(VCORE_FEED)을 생성하는 다이오드 접속 트랜지스터들을 포함해 구성될 수 있다.

대략적인 동작을 보면, 회로가 동작을 시각하면 결국 차동증폭부(1610)의 양단은 동일한 전압을 갖게 되어 VCORE_FEED=VREFC가 된다. 그러면 다이오드 접속 트랜지스터들의 저항비에 따라 기준전압(VREFC)보다는 높고 전원전압(VDD)보다는 낮은 전압이 코어전압(VCORE)으로 출력된다.

이상에서 설명한 여러 종류의 내부전압 생성회로들은 각종 반도체장치 내부에 적용되어 전원전압과는 다른 레벨의 내부전압들을 생성한다.

반도체장치가 제조된 후에 반도체장치는 한가지 속도로만 동작하지 않는다. 반도체장치가 어느 시스템에 적용되느냐에 따라 반도체장치의 동작 속도(클럭 주파수(clock frequency))는 변할 수가 있으며, 하나의 시스템에 적용되더라도 상황에 따라 반도체장치의 동작 속도는 변할 수 있다.

반도체장치가 어느 속도로 동작하는지에 따라 반도체장치가 소모하는 전류량은 달라진다. 일반적으로 반도체장치의 동작 속도가 올라갈수록 반도체장치는 더욱 많은 전류를 소모하며, 동작 속도가 내려가면 반도체장치는 더 적은 전류를 소모한다. 따라서 반도체장치에서 사용되는 내부전압들의 레벨도 반도체장치의 동작속도에 따라 변해야할 필요성이 있다.

예를 들어, 반도체 메모리장치의 경우 클럭 주파수가 올라갈수록 전류소모량 이 많아지는데, 이러한 경우 동작 속도의 증가에 따라 내부전압의 전위들은 오히려 떨어지는 특성을 보인다(내부전압 생성회로도 안정적인 전원을 확보하기가 어려워지며 내부전압도 더 빨리 소모되는 일이 발생하기 때문이다). 이렇게 되면 코어 영역에서 내부전압의 전위에 의해 트랜지스터의 온/오프 타임에 민감하게 영향을 받는 비트라인 센스앰프(BLSA), 입출력 센스앰프(IOSA), 라이트 드라이버(write driver) 등등의 회로들의 타이밍 손실을 유발하게 된다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 동작속도에 따라 다른 레벨의 내부전압을 제공하는 내부전압 생성회로를 포함하는 반도체장치를 제공하고자 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체장치는, 반도체 장치의 동작 속도 정보를 입력받아, 동작 속도에 따라 다른 레벨의 내부전압을 생성하는 내부전압 생성회로를 포함한다.

또한, 본 발명에 따른 반도체장치는, 온도에 따라 변화하지 않는 일정한 레벨을 갖는 밴드갭 전압을 출력하는 밴드갭부; 및 상기 밴드갭 전압을 전압분배해 내부전압으로서 출력하며, 그 전압분배의 비율은 반도체 장치의 동작 속도 정보에 따라 변하는 전압분배부를 포함한다.

또한, 본 발명에 따른 반도체장치는, 피드백된 내부전압과 기준전압을 입력받아 드라이버 제어신호를 출력하는 차동 증폭부; 상기 드라이버 제어신호에 응답하여 내부전압을 구동하는 드라이버부; 및 상기 드라이버부에 의해 구동되는 상기 내부전압을 전압분배해 상기 피드백된 내부전압을 생성하며, 그 전압분배의 비율은 반도체장치의 동작 속도 정보에 따라 변하는 전압분배부를 포함한다.

또한, 본 발명에 따른 반도체장치는, 음전압의 레벨을 감지해 음전압의 레벨 이 충분히 낮지 않은 경우 펌핑 인에이블 신호를 인에이블해 출력하며, 상기 펌핑 인에이블 신호가 인에이블되는 상기 음전압의 레벨은 반도체장치의 동작 속도에 따라 변하는 음전압 감지부; 및 상기 펌핑 인에이블 신호에 응답해 상기 음전압을 펌핑하는 음전압 펌핑부를 포함한다.

또한, 본 발명에 따른 반도체장치는, 고전압의 레벨을 감지해 고전압의 레벨이 충분히 높지 않은 경우 펌핑 인에이블 신호를 인에이블해 출력하며, 상기 펌핑 인에이블 신호가 인에이블되는 상기 고전압의 레벨은 반도체장치의 동작 속도 정보에 따라 변하는 고전압 감지부; 및 상기 펌핑 인에이블 신호에 응답해 상기 고전압을 펌핑하는 고전압 펌핑부를 포함한다.

본 발명에 따른 반도체장치는, 자신의 동작 속도가 변함에 따라 자신이 생성해 사용하는 내부전압의 레벨에 변경을 가한다.

일반적으로 반도체장치의 동작 속도가 빨라질수록 전류소모량이 늘어나고 이에 따라 더욱 높은 전위의 내부전압이 요구되는데, 본 발명은 이러한 요구를 충족시킬 수 있기 때문에 반도체장치의 동작 속도가 빨라지더라도 안정적인 동작을 보장해 줄 수 있다.

이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 17은 본 발명에 따른 반도체장치의 일반적인 구성을 도시한 도면이다.

도면에 도시된 바와 같이, 본 발명에 따른 반도체장치는 반도체장치의 동작 속도 정보를 입력받아, 동작 속도에 따라 다른 레벨의 내부전압(INTERNAL_VOLTAGE)을 생성하는 내부전압 생성회로(1710)를 포함한다.

반도체장치의 동작 속도 정보란, 반도체장치가 현재 동작하고 있는 속도에 관한 정보를 의미한다. 일반적으로 반도체장치는 클럭(clock)에 동기되어 동작하므로 동작 속도 정보는 현재의 클럭 주파수(frequency)에 관한 정보일 수 있다. 예를 들어, 반도체장치가 100Mhz의 속도로 동작하고 있을 때 인에이블되는 신호 A가 있고, 반도체장치가 200Mhz의 속도로 동작하고 있을 때 인에이블되는 신호 B가 있다고 하면, 신호 A와 신호 B는 반도체장치의 동작 속도 정보가 된다(신호 B가 인에이블되는 경우 신호 A가 인에이블되는 경우보다 빠른 속도를 나타낸다).

반도체 메모리장치의 경우, 메모리장치의 동작 속도가 빨라질수록 카스 레이턴시(CL: Cas Latency)가 증가한다. 그러므로 카스 레이턴시(CL) 값이 커질수록 반도체장치의 동작 속도가 증가한다고 볼 수 있다. 따라서 반도체 메모리장치의 경우, 메모리장치의 카스 레이턴시(CL)가 9일때 11일때 13일때 각각 인에이블 되는 CL9, CL11, CL13 신호가 있다면, 이 신호들이 바로 동작 속도 정보가 될 수 있다(CL13이 인에이블되는 경우가 CL9 또는 CL11이 인에이블되는 경우보다 빠른 속도를 나타낸다).

메모리장치의 경우에 클럭은 입/출력 되지만 클럭 주파수에 대한 정보 자체가 입/출력되지는 않는다. 다만, 입/출력되는 클럭에 다른 신호, 데이터 등의 입출력을 싱크로(synchronize)하기 위해서 메모리장치 내부의 어싱크(asynchronous) 동작에 대한 것을 감안하여 클럭 주파수에 따라 카스 레이턴시(CL)를 다르게 설정하는 것이다. 따라서 이러한 카스 레이턴시(CL)에 관한 정보를 상기한 바와 같이, 동작 속도 정보로 이용할 수 있다.

메모리장치에서 입/출력되는 클럭의 주피수를 직접적으로 알고 싶다면 메모리장치 내부에 주파수 감지기(freauency detector)를 사용하면 된다. 이는 입출력되는 외부 클럭과 내부에서 만든 기준 클럭을 비교해 외부에서 입/출력되는 클럭의 주파수를 알아내는 회로이다. 이러한 주파수 감지기에서 감지되는 정보를 상기 동작 속도 정보로 사용할 수 있음은 물론이다.

또한, 메모리장치 이외에 CPU 등 각종 반도체장치에서도 동작 속도에 대한 설정 정보 또는 칩 내부의 주파수 감지기의 감지 결과 등을 상기 동작 속도 정보로 사용할 수 있음은 당연하다.

본 발명은 동작 속도가 하나로 고정되지 아니하고, 설정에 따라 적어도 2이상의 동작 속도로 동작할 수 있는 반도체장치에서, 동작 속도가 변경되면 이에 따라 내부 전압(INTERNAL_VOLTAGE)의 레벨에 변경을 가하는 것에 관한 발명이다. 따라서 본 발명에 따른 반도체장치는 그 내부 또는 외부에 동작 속도를 셋팅해 주는 회로를 구비하게 되며, 이러한 회로에서 상술한 동작 속도 정보가 생성될 수도 있다.

반도체 메모리장치의 경우 카스 레이턴시는 MRS(Mode Registor Set)셋팅 또는 EMRS(Enhanced Mode Registor Set)셋팅에 의해 결정되므로, 동작 속도 정보는 메모리장치 내부의 MRS회로 또는 EMRS회로로부터 입력받을 수 있다.

내부전압 생성회로(1710)는 반도체장치의 동작 속도 정보를 입력받아, 동작 속도에 따라 다른 레벨의 내부전압(INTERNAL_VOLTAGE)을 생성한다. 일반적으로 동작 속도가 올라갈수록 반도체장치의 전류 소모가 더 커진다. 따라서 내부전압 생성회로(1710)는 반도체장치의 동작 속도가 더 빨라질수록 더 강한 레벨의 내부전압(INTERNAL_VOLTAGE)을 생성한다. 여기서의 더 강한 레벨이란 내부전압(INTERNAL_VOLTAGE)이 양의 값인 경우에는 더 높은 레벨의 전압을 의미하고(1.5V는 1.2V보다 강하다), 내부전압(INTERNAL_VOLtAGE)이 음의 값인 경우에는 더 낮은 레벨의 전압을 의미한다(-1.5V는 -1.2V보다 강하다).

일반적으로는 위와 같이, 반도체장치의 동작 속도가 빨라질수록 더 강한 레벨의 내부전압(INTERNAL_VOLTAGE)을 생성하는 것이 바람직하나, 반도체장치의 특성에 따라서 동작 속도가 빨라질수록 더 약한 레벨의 내부전압(INTERNAL_VOLTAGE)을 필요로하는 경우도 있을 수 있다. 본 발명은 동작 속도에 따라 내부전압(INTERNAL_VOLTAGE)의 레벨을 변경시키는 것을 핵심으로 하므로, 반도체장치의 동작 속도가 빨라질수록 더 약한 레벨의 내부전압(INTERNAL_VOLTAGE)을 생성하도록 하는 것도 가능하다.

내부전압 생성회로(1710)가 반도체장치의 동작 속도 정보에 따라 다른 레벨의 내부전압(INTERNAL_VOLTAGE)을 생성하도록 하는 것은, 내부전압 생성회로(1710) 의 전압분배 비율을 동작 속도 정보에 따라 변경함으로써 가능하게 할 수 있다. 어떠한 형태의 내부전압 생성회로(1710)이던지 내부전압(INTERNAL_VOLTAGE)을 생성하는 과정에서 전압 레벨의 조절을 위해 전압분배를 적어도 한번 이상 하게 된다. 이러한 전압분배의 비율을 동작 속도 정보에 따라 변경해 주면, 동작 속도 정보에 따라 다른 레벨의 내부전압(INTERNAL_VOLTAGE)을 생성할 수 있다.

도 18은 주로 기준전압으로 사용되는 내부전압을 생성하는 내부전압 생성회로를 포함하는 본 발명에 따른 반도체장치의 일실시예 구성도이다.

본 발명에 따른 반도체장치는, 온도에 따라 변화하지 않는 일정한 레벨을 갖는 밴드갭 전압(VBG)을 출력하는 밴드갭부(1810); 및 밴드갭 전압(VBG)을 전압분배해 내부전압(VREF)으로서 출력하며, 그 전압분배의 비율은 반도체장치의 동작 속도 정보(CL9, CL11, CL13)에 따라 변하는 전압분배부(1820)를 포함하여 구성된다.

밴드갭부(1810)는 반도체장치 내부의 온도가 변하더라도 항상 일정한 레벨을 유지하는 밴드갭 전압(VBG)을 출력한다. 이러한 밴드갭부(1810)에 대해서는 상술한 배경기술 부분의 도 2와 이에 대한 설명에서 상세히 설명하였으므로 여기서는 더 이상의 상세한 설명을 생략하기로 한다.

전압분배부(1820)는 밴드갭 전압(VBG)을 전압분배해 조정된 레벨의 전압을 내부전압(VREF)으로서 출력한다. 전압분배부(1820)는 밴드갭 전압(VBG)을 전압분배하기 위한 다수의 전압분배수단들(1823~1827)을 포합하며, 전압분배수단들(1823~1827) 중 적어도 하나 이상은 동작 속도 정보(CL9, CL11, CL13)에 따라 단락(short) 또는 개방(open)된다. 따라서 동작 속도 정보(CL9, CL11, CL13)에 따라 전압분배의 비율이 변경될 수 있으며, 전압분배 비율의 변경에 따라 내부전압(VREF)의 레벨도 바뀔 수 있다. 전압분배수단들(1823~1827)로는 도면에 도시된 것과 같이 저항들이 사용될 수도 있으며, 잘 알려진 바와 같이 다이오드 접속 트랜지스터가 사용될 수도 있다.

그 동작을 보면 동작 속도가 느릴 때 즉, CL9 신호가 인에이블 되었을 때에는 트랜지스터(1828)이 온 되어 저항들(1823, 1824, 1825)은 양단이 단락되어 저항으로서 동작하지 않는다. 따라서 내부전압(VREF)의 레벨은 상대적으로 낮아진다.

CL11 신호가 인에이블되면, 트랜지스터(1829)가 온 되어 저항들(1823, 1824)의 양단이 단락되고 저항들은(1823, 1824) 저항으로서 동작하지 않는다. 이때는 저항(1825)는 저항으로서 동작하기 때문에 CL9 신호가 인에이블 되는 경우 보다는 내부전압(VREF)의 레벨이 상대적으로 높아진다.

CL13 신호가 인에이블되면, 트랜지스터(1830)이 온 되어 저항(1823)의 양단이 단락되고 저항(1823)은 저항으로서 동작하지 않는다. 이 때는 저항들(1824, 1825)은 저항으로서 동작하기 때문에 앞선 두 경우, 즉 CL9 또는 CL11 신호가 인에이블된 경우보다 내부전압(VREF)의 레벨이 더 높아진다.

즉, 반도체장치의 속도가 높아질수록 생성되는 내부전압(VREF)의 레벨은 높아진다. 만약, CL9와 CL13을 도면과 달리 서로 바꾸어 입력시켜 준다면, 반도체장치의 속도가 높아질수록 생성되는 내부전압(VREF)의 레벨을 낮아지게 할 수 있다.

상기한 실시예에서는 반도체장치의 동작 속도 정보로서 카스 레이턴시를 나타내는 신호들(CL9, CL11, CL13)을 사용하는 것을 예시하였다. 이는 하나의 예시일 뿐이며, 카스 레이턴시를 나타내는 신호들(CL9, CL11, CL13)만이 아니라 반도체장치의 클럭 주파수를 나타내는 신호 등 여러 가지의 동작 속도를 나타내는 신호들이 도면의 신호들(CL9, CL11, CL13) 대신에 사용될 수 있음은 당연하다. 예를 들어 클럭 주파수가 100Mhz일때 인에이블되는 신호 A와 클럭 주파수가 200Mhz일때 인에이블되는 신호 B와 클럭 주파수가 300Mhz일때 인에이블되는 신호 C를 도면의 CL9, CL11, CL13 신호 대신에 사용할 수 있다.

이하의 실시예들에서도 반도체장치의 동작 속도 정보로서 카스 레이턴시를 나타내는 신호들(CL9, CL11, CL13)을 사용하는 것을 예시하였지만, 이하의 실시예들에서도 CL9, CL11, CL13 신호 대신에 동작 속도(클럭 주파수)를 나타내는 A,B,C 등의 신호를 사용할 수 있다.

전압분배부(1820)에서 출력되는 전압(VREF)은 온도가 변해도 일정한 레벨을 유지하는 밴드갭 전압(VBG)을 이용해서 만들어지는 내부전압(VREF)이므로 반도체장치 내에서 주로 기준전압(reference voltage)으로 사용된다. 물론 전압분배부(1820)에서 출력되는 전압(VREF)은 기준전압이 아닌 다른 용도의 내부전압으로도 사용될 수 있다.

도 19는 다운 컨버팅(down converting) 방식으로 내부전압을 생성하는 내부전압 생성회로를 포함하는 본 발명에 따른 반도체장치의 일실시예 구성도이다.

본 발명에 따른 반도체장치는, 피드백된 내부전압(VCORE_FEED)과 기준전압(VREFC)을 입력받아 드라이버 제어신호(DET)를 출력하는 차동 증폭부(1910); 드라이버 제어신호(DET)에 응답하여 내부전압(VCORE)을 구동하는 드라이버부(1920); 및 드라이버부(1920)에 의해 구동되는 내부전압(VCORE)을 전압분배해 피드백된 내부전압(VCORE_FEED)을 생성하며, 그 전압분배의 비율은 반도체장치의 동작 속도 정보(CL9, CL11, CL13)에 따라 변하는 전압분배부(1930)를 포함하여 구성된다.

기본적인 구성과 동작은 배경기술 부분에서 도 16과 함께 설명하였으므로, 여기서는 종래와의 차이점을 중심으로 설명하기로 한다.

종래의 전압분배부(1630)는 내부전압(VCORE)을 일정한 비율로 전압분배해 피드백된 내부전압(VCORE_FEED)을 차동 증폭부(1610)로 제공했다. 그러나 본 발명의 전압분배부(1930)는 동작 속도 정보(CL9, CL11, CL13)에 따라 전압분배의 비율을 바꾼다. 따라서 피드백된 내부전압(VCORE_FEED): 내부전압(VCORE)의 비율은 동작 속도에 따라 바뀌고 이로 인해 최종적으로 생성되는 내부전압(VCORE)의 레벨이 동작 속도에 따라 변경된다.

전압분배부(1930)는 내부전압(VCORE)을 전압분배해 피드백된 내부전압(VCORE_FEED)을 생성하기 위한 다수의 전압분배수단들(1931, 1932, 1933, 1934, 1935)을 포함하며, 전압분배수단들(1931, 1932, 1933, 1934, 1935) 중 적어도 하나 이상은 동작 속도 정보(CL9, CL11, CL13)에 의해 단락 또는 개방되는 것을 특징으로 한다. 전압분배수단들(1931, 1932, 1933, 1934, 1935)로는 도면에 도시된 것처럼 다이오드 접속 트랜지스터들을 사용할 수 있으며, 도면과는 다르게 저항들을 사용할 수도 있다.

그 동작을 보면 동작 속도가 느릴 때 즉, CL9 신호가 인에이블 되었을 때에는 트랜지스터(1936)이 온 되어 다이오드 접속 트랜지스터(1932)의 양단이 단락되 고, 다이오드 접속 트랜지스터(1932)는 전압분배에 관여하지 않게 된다. 그러나 다이오드 접속 트랜지스터(1933, 1934)는 여전히 전압분배에 관여하므로 상대적으로 피드백된 내부전압의 레벨은 높아진다(내부전압과 비교해서).

CL11 신호가 인에이블되면 다이오드 접속 트랜지스터들(1932, 1933)이 전압분배에 관여하지 않게 된다. 그러므로 CL9 신호가 인에이블되는 경우와 비교했을때 피드백된 내부전압의 레벨은 낮아진다(내부전압과 비교해서).

CL13 신호가 인에이블되면 다이오드 접속 트랜지스터들이 전압분배에 관여하지 않게되고, CL9, CL11이 인에이블되는 경우와 비교해서 상대적으로 피드백된 내부전압의 레벨은 더 낮아진다(내부전압과 비교해서).

즉, 전압분배부(1930)는 반도체장치의 속도가 빨라질수록 내부전압과 대비해서 피드백된 내부전압의 상대적인 크기를 더 작게 한다. 예를 들어, 속도가 느릴 때는 VCORE_FEED=VCORE/2라면 속도가 빠를때는 VCORE_FEED=VCORE/3이 되게 한다. 따라서 최종적으로 출력되는 내부전압의 레벨은 반도체장치의 동작 속도가 빨라질수록 높아지게 된다.

만약, CL9와 CL13을 도면과 달리 서로 바꾸어 입력해준다면 최종적으로 출력되는 내부전압(VCORE)의 레벨이 반도체장치의 동작 속도가 빨라질수록 낮아지게 되도록 조절할 수 있다.

도 19에 도시된 것과 같은 다운 컨버팅 방식의 내부전압 생성회로는, 전원전압(VDD)보다 낮은 레벨의 내부전압을 생성하기 위해 사용된다. 특히, 반도체 메모리장치에서는 메모리장치의 코어 영역에서 사용되는 코어전압(VCORE)을 생성하기 위해 다운 컨버팅 방식을 주로 사용한다(따라서 내부전압의 도면 기호로 VCORE를 예시하였음).

도 20은 접지전압보다 낮은 레벨의 전압인 음전압을 생성하는 내부전압 생성회로를 포함하는 본 발명에 따른 반도체장치의 일실시예 구성도이다.

본 발명에 따른 반도체장치는, 음전압(VBB)의 레벨을 감지해 음전압(VBB)의 레벨이 충분히 낮지 않은 경우 펌핑 인에이블 신호(BBWEB)를 인에이블해 출력하며, 펌핑 인에이블 신호(BBWEB)가 인에이블되는 음전압(VBB)의 레벨은 반도체장치의 동작 속도 정보에 따라 변하는 음전압 감지부(2010); 및 펌핑 인에이블 신호에 응답해 음전압(VBB)을 펌핑하는 음전압 펌핑부(2020)를 포함한다.

음전압 감지부(2010)는 음전압(VBB)의 레벨을 감지해 음전압(VBB)의 레벨이 충분히 낮지 않은 경우 음전압(VBB)을 펌핑하게 하는 펌핑 인에이블 신호(BBWEB)를 인에이블해 출력한다. 종래의 음전압 감지부(도 4 410)의 경우에는 음전압(VBB)의 레벨이 일정한 레벨 이상일 때 펌핑 인에이블 신호(BBWEB)를 인에이블 시켰다. 그러나 본 발명의 음전압 감지부(2010)는 반도체장치의 동작 속도 정보(CL9, CL11, CL13)에 따라 펌핑 인에이블 신호(BBWEB)가 인에이블 되는 음전압(VBB)의 레벨이 변한다. 예를 들어, 동작 속도가 느릴 때는 음전압(VBB)의 레벨이 -0.5V 이상일 때 펌핑 인에이블 신호(BBWEB)가 인에이블되는 반면에, 동작 속도가 빠를 때는 음전압(VBB)의 레벨이 -0.8V 이상일 때 펌핑 인에이블 신호(BBWEB)가 인에이블 된다.

동작 속도에 따라 펌핑 인에이블 신호(BBWEB)가 인에이블되기 시작하는 음전압(VBB)의 레벨이 변경하면, 결국 음전압 펌핑부(2020)에서 생성되는 음전압(VBB) 의 레벨을 동작 속도에 따라 변경하는 것이 가능해진다. 예를 들어 동작 속도가 느려서 음전압(VBB)의 레벨이 -0.5V 이상일 때에만 펌핑 인에이블 신호(BBWEB)가 인에이블되면 음전압(VBB)의 레벨도 -0.5V를 유지하게 되지만, 동작 속도가 빨라서 음전압(VBB)의 레벨이 -0.8V 이상일 때 펌핑 인에이블 신호(BBWEB)가 인에이블 되면 음전압(VBB)의 레벨도 -0.8V를 유지하게 된다. 음전압 감지부(2010)에 대한 보다 상세한 설명은 도 21과 함께 후술하기로 한다.

음전압 펌핑부(2020)는 펌핑 인에이블 신호(BBWEB)가 인에이블되면 음전압(VBB) 펌핑 동작을 하고, 펌핑 인에이블 신호(BBWEB)가 디스에이블되면 음전압(VBB) 펌핑동작을 중단한다. 본 발명의 음전압 펌핑부(2020)는 종래의 음전압 펌핑부(도 4 420)와 마찬가지로 오실레이터부(2021), 펌프제어부(2022), 차지펌프부(2023)를 포함하여 구성될 수 있다. 이에 대해서는 배경기술 부분에서 상세히 설명하였으므로 여기서는 더 이상의 상세한 설명은 생략하기로 한다.

도 21은 도 20의 음전압 감지부(2010)의 제1상세 실시예 구성도이다.

음전압 감지부(2010)는 게이트에 접지전압(VSS)을 입력받아 감지노드(DET)를 풀업 구동하는 풀업 트랜지스터들(2101, 2102, 2103, 2104)과, 게이트에 음전압(VBB)을 입력받아 감지노드(DET)를 풀다운 구동하는 풀다운 트랜지스터(2105)를 포함하며, 풀업 트랜지스터들(2101, 2102, 2103, 2104) 중 적어도 하나 이상은 동작 속도 정보(CL9, CL11, CL13)에 의해 개방 또는 단락되는 것을 특징으로 한다.

속도가 빠른 경우, 즉 CL13 신호가 인에이블되는 경우 트랜지스터(2108)가 온되어 풀업 트랜지스터들(2101, 2102, 2103)의 양단이 단락된다. 따라서 DET노드 의 전위는 상대적으로 높아지고, 이는 펌핑 인에이블 신호(BBWEB)를 더 쉽게 '로우'로 인에이블 시키게 된다. 즉, 펌핑 인에이블 신호는 속도가 중간인 경우(CL11 인에이블) 느린 경우(CL9 인에이블)보다 더욱 쉽게 인에이블된다(음전압이 많이 낮아야지만 펌핑 인에이블 신호가 디스에이블된다).

속도가 중간인 경우, 즉 CL11 신호가 인에이블되는 경우 트랜지스터(2107)가 온되어 풀업 트랜지스터들(2101, 2102)의 양단이 단락된다. 따라서 DET 노드전위는 CL13 신호가 인에이블되는 경우보다는 상대적으로 낮아진다. 그러나 후술할 CL9 신호가 인에이블되는 경우보다는 상대적으로 높아진다. 따라서 펌핑 인에이블 신호(BBWEB)는 속도가 빠른 경우(CL13 인에이블)보다는 어렵게 인에이블되고, 속도가 느린 경우(CL9 인에이블)보다는 쉽게 인에이블된다(음전압이 적당히 낮아도 펌핑 인에이블 신호 디스에이블).

속도가 느린 경우, 즉, CL9 신호가 인에이블되는 경우 트랜지스터(2106)이 온되어 풀업 트랜지스터(2101)의 양단이 단락된다. 따라서 DET 노드의 전위는 앞의 두 경우보다 상대적으로 높아진다. 따라서 펌핑 인에이블 신호(BBWEB)는 앞의 두 경우보다 잘 인에이블되지 않는다(음전압이 높은 경우에도 펌핑 인에이블 신호 디스에이블).

즉, CL9 신호가 인에이블된 경우 음전압(VBB)이 -0.5V 이상이면 펌핑 인에이블 신호(BBWEB)가 인에이블 된다면, CL11 신호가 인에이블된 경우에는 음전압(VBB)이 -0.7V 이상이어야 펌핑 인에이블 신호(BBWEB)가 인에이블되고, CL13 신호가 인에이블된 -0.9V 이상이어야 펌핑 인에이블 신호(BBWEB)가 인에이블되는 특성을 보 이게 된다.

만약 음전압 감지부(2010)가 이와 반대되는 특성을 가지게 하려면 CL9, CL13 신호를 도면과 다르게 서로 바꾸어 입력해주면 된다.

도 22는 도 20의 음전압 감지부(2010)의 제2상세 실시예 구성도이다.

음전압 감지부(2010)는, 게이트에 접지전압(VSS)을 입력받아 감지노드(DET)를 풀업 구동하는 풀업 트랜지스터(2201)와, 게이트에 음전압(VBB)을 입력받아 감지노드(DET)를 풀다운 구동하는 풀다운 트랜지스터들(2202, 2203, 2204, 2205)을 포함하며, 풀다운 트랜지스터들(2202, 2203, 2204, 2205) 중 적어도 하나 이상은 동작 속도 정보(CL9, CL11, CL13)에 의해 개방 또는 단락되는 것을 특징으로 한다.

도 21의 제1상세 실시예에서는 풀업 트랜지스터들(2101, 2102, 2103, 2104)의 개방 또는 단락을 동작 속도 정보(CL9, CL11, CL13)에 의해 제어한 반면에, 도 22의 제2상세 실시예는 풀다운 트랜지스터들(2202, 2203, 2204, 2205)의 개방 또는 단락을 동작 속도 정보(CL9, CL11, CL13)에 의해 제어함으로써 동작 속도에 따라 음전압(VBB)의 레벨을 다르게 하는 것을 가능하게 해준다. 풀업 트랜지스터들(2101, 2102, 2103, 2104) 대신에 풀다운 트랜지스터들(2202, 2203, 2204, 2205)의 개방 또는 단락을 제어한다는 점을 제외하면, 기본적으로 도 22의 제2상세 실시예는 도 21의 제1상세 실시예와 동일한 원리로 동작하므로 더 이상의 상세한 설명은 생략하기로 한다.

도 23는 전원전압보다 높은 레벨의 전압인 고전압을 생성하는 내부전압 생성회로를 포함하는 본 발명에 따른 반도체장치의 일실시예 구성도이다.

본 발명에 따른 반도체장치는, 고전압(VPP)의 레벨을 감지해 고전압(VPP)의 레벨이 충분히 높지 않은 경우 펌핑 인에이블 신호(PPES)를 인에이블해 출력하며, 펌핑 인에이블 신호(PPES)가 인에이블되는 고전압(VPP)의 레벨은 반도체장치의 동작 속도 정보에 따라 변하는 고전압 감지부(2310); 및 펌핑 인에이블 신호(PPES)에 응답해 고전압(VPP)을 펌핑하는 고전압 펌핑부(2320)를 포함한다.

고전압 감지부(2310)는 고전압(VPP)의 레벨을 감지해 고전압(VPP)의 레벨이 충분히 높지 않은 경우 고전압(VPP)을 펌핑하게 하는 펌핑 인에이블 신호(PPES)를 인에이블해 출력한다. 종래의 고전압 감지부(도 10의 1010)의 경우에는 고전압(VPP)의 레벨이 일정한 레벨 이하일 때 펌핑 인에이블 신호(PPES)를 인에이블 시켰다. 그러나 본 발명의 고전압 감지부(2310)는 반도체장치의 동작 속도 정보(CL9, CL11, CL13)에 따라 펌핑 인에이블 신호(PPES)가 인에이블되는 고전압(VPP)의 레벨이 변한다. 예를 들어, 동작 속도가 느릴 때는 고전압(VPP)의 레벨이 1.5V 이하일 때 펌핑 인에이블 신호(PPES)가 인에이블되는 반면에, 동작속도가 느릴 때는 고전압(VPP)의 레벨이 2V 이하일 때 펌핑 인에이블 신호(PPES)가 인에이블된다.

동작 속도에 따라 펌핑 인에이블 신호(PPES)가 인에이블되기 시작하는 고전압(VPP)의 레벨이 변경하면, 결국 고전압 펌핑부(2320)에서 생성되는 고전압(VPP)의 레벨을 동작 속도에 따라 변경하는 것이 가능해진다. 예를 들어, 동작 속도가 느려서 고전압(VPP)의 레벨이 1.5V 이하일 때에만 펌핑 인에이블 신호(PPES)가 인에이블되면 고전압(VPP)의 레벨도 1.5V를 유지하게 되지만, 동작 속도가 빨라서 고전압(VPP)의 레벨이 2V 이상일 때 펌핑 인에이블 신호(PPES)가 인에이블되면 고전 압(VPP)의 레벨도 2V를 유지하게 된다. 고전압 감지부(2310)에 대한 보다 상세한 설명은 도 24와 함께 후술하기로 한다.

고전압 펌핑부(2320)는 펌핑 인에이블 신호(PPES)가 인에이블되면 고전압(VPP) 펌핑 동작을 하고, 펌핑 인에이블 신호(PPES)가 디스에이블되면 고전압(VPP) 펌핑동작을 중단한다. 본 발명의 고전압 펌핑부(2320)는 종래의 고전압 펌핑부(2320)와 마찬가지로 오실레이터부(2321), 펌프제어부(2322), 차지펌프부(2323)를 포함하여 구성될 수 있다. 이에 대해서는 배경기술 부분에서 상세히 설명하였으므로, 여기서는 더 이상의 상세한 설명은 생략하기로 한다.

도 24는 도 23의 고전압 감지부(2310)의 제1상세 실시예 구성도이다.

고전압 감지부(2310)는, 고전압(VPP)을 전압분배해 피드백 전압(VPP_FEED)을 생성하며, 그 전압분배의 비율은 동작 속도 정보(CL9, CL11, CL13)에 따라 변하는 것을 특징으로 하는 전압분배부(2410); 및 피드백 전압(VPP_FEED)과 기준전압(VREFP)의 레벨을 비교해 펌핑 인에이블 신호(PPES)를 출력하는 비교부(2420)를 포함하여 구성된다.

비교부(2420)는 피드백 전압(VPP_FEED)의 레벨이 기준전압(VREFP)의 레벨보다 낮으면 펌핑 인에이블 신호(PPES)를 인에이블시켜 출력하고, 피드백 전압(VPP_FEED)의 레벨이 기준전압(VREFP)의 레벨보다 높으면 펌핑 인에이블 신호(PPES)를 디스에이블시켜 출력한다.

전압분배부(2410)는 고전압(VPP)을 전압분배해 피드백 전압(VPP_FEED)을 생성하기 위한 다수의 전압분배수단들(2411, 2412, 2413, 2414, 2415)을 포함하고, 전압분배수단들(2411, 2412, 2413, 2413, 2415) 중 적어도 하나 이상은 동작 속도 정보(CL9, CL11, CL13)에 의해 단락 또는 개방되는 것을 특징으로 한다. 전압분배수단들(2411, 2412, 2413, 2414, 2415)은 도면과 같이 저항일 수도 있으며, 도면과는 다르게 다이오드 접속 트랜지스터일 수도 있다.

그 동작을 보면, 속도가 빨라서 CL13신호가 인에이블 된다면, 트랜지스터(2418)이 온 되어 저항들(2413, 2414, 2415)의 양단이 단락된다. 따라서 피드백 전압(VPP_FEED)의 레벨은 상당히 내려가게 되고, 이는 펌핑 인에이블 신호(PPES)가 쉽게 인에이블되도록 한다(고전압의 레벨이 상대적으로 높더라도 펌핑 인에이블 신호 인에이블된다).

속도가 느려서 CL9 신호가 인에이블 된다면, 트랜지스터(2416)이 온 되어 저항(2415)의 양단만이 단락된다. 따라서 피드백 전압(VPP_FEED)의 레벨은 상당히 올라가게 되고, 이는 펌핑 인에이블 신호(PPES)가 인에이블되는 것을 어렵게 한다(고전압의 레벨이 낮아야지만 펌핑 인에이블 신호 인에이블된다).

그리고, 속도가 중간이어서 CL11 신호가 인에이블된다면, 앞선 두 경우의 중간의 특성을 보이게 된다.

이와 같은 결과, 본 발명의 고전압 감지부(2310)는, 동작 속도가 빠를수록 고전압(VPP)의 레벨이 더 높아야지만 펌핑 인에이블 신호(PPES)가 디스에이블되는 특성을 보이게 된다. 예를 들어, 동작 속도가 빠를 때는 고전압(VPP)이 2V 이상이어야지만 펌핑 인에이블 신호(PPES)가 디스에이블 된다면, 동작 속도가 중간일 때는 고전압(VPP)이 1.7V이상이면 펌핑 인에이블 신호(PPES)가 디스에이블되고, 동작 속도가 느릴 때에는 고전압(VPP)이 1.5V 이상이면 펌핑 인에이블 신호(PPES)가 디스에이블 된다.

이와 같은 고전압 감지부를(2310) 사용하면 반도체장치의 동작 속도가 빨라질수록 고전압(VPP)의 레벨이 높아지는 효과를 볼 수 있다.

만약, CL9, CL13 신호를 도면과 다르게 서로 바꾸어 입력해준다면, 동작 속도가 빨라질수록 고전압의 레벨이 낮아지게 할 수 있다.

도 25는 도 23의 고전압 감지부(2310)의 제2상세 실시예 구성도이다.

제2상세 실시예의 고전압 감지부(2310)는 제1상세 실시예에서의 고전압 감지부와 마찬가지로 전압분배부(2510)와 비교부(2520)를 포함하여 구성된다.

전압분배부(2510)가 제1상세 실시예의 전압분배부(2410)와 약간의 구성의 차이를 보이지만, 기본적인 동작 원리 및 최종적인 효과는 동일하므로, 이에 대해서는 더 이상의 상세한 설명을 생략하기로 한다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 지식을 가진 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

도 1은 종래의 내부전압 생성회로 중에서도 주로 기준전압(VREF)을 만들기 위해 사용되는 회로를 도시한 도면.

도 2는 도 1의 밴드갭부(110)의 상세 회로도.

도 3은 도 1의 전압 분배부(120)의 상세 회로도.

도 4는 종래의 내부전압 생성회로 중에서도 접지전압(VSS)보다 낮은 레벨의 전압인 음전압(VBB)을 생성하는 회로를 도시한 도면.

도 5는 도 4의 음전압 감지부(410)의 상세 회로도.

도 6은 도 4의 오실레이터부(421)의 상세 회로도.

도 7은 도 4의 펌프제어부(422)의 상세 회로도.

도 8은 펌프제어부(422)의 동작 타이밍도.

도 9는 도 4의 차지펌프부(423)의 상세 회로도.

도 10은 종래의 내부전압 생성회로들 중에서도 전원전압(VDD)보다 높은 고전압(VPP)을 생성하는 회로를 도시한 도면.

도 11은 도 10의 고전압 감지부(1010)의 상세 회로도.

도 12는 도 10의 오실레이터부(1021)의 상세 회로도.

도 13은 도 10의 펌프제어부(1022)의 상세 회로도.

도 14는 펌프제어부(1022)의 동작 타이밍도.

도 15는 도 10의 차지펌프부(1023)의 상세 회로도.

도 16은 종래의 내부전압 생성회로 중에서도 다운 컨버팅 방식으로 내부전압 을 생성하는 회로를 도시한 도면.

도 17은 본 발명에 따른 반도체장치의 일반적인 구성을 도시한 도면.

도 18은 주로 기준전압으로 사용되는 내부전압을 생성하는 내부전압 생성회로를 포함하는 본 발명에 따른 반도체장치의 일실시예 구성도.

도 19는 다운 컨버팅(down converting) 방식으로 내부전압을 생성하는 내부전압 생성회로를 포함하는 본 발명에 따른 반도체장치의 일실시예 구성도.

도 20은 접지전압보다 낮은 레벨의 전압인 음전압을 생성하는 내부전압 생성회로를 포함하는 본 발명에 따른 반도체장치의 일실시예 구성도.

도 21은 도 20의 음전압 감지부(2010)의 제1상세 실시예 구성도.

도 22는 도 20의 음전압 감지부(2010)의 제2상세 실시예 구성도.

도 23는 전원전압보다 높은 레벨의 전압인 고전압을 생성하는 내부전압 생성회로를 포함하는 본 발명에 따른 반도체장치의 일실시예 구성도.

도 24는 도 23의 고전압 감지부(2310)의 제1상세 실시예 구성도.

도 25는 도 23의 고전압 감지부(2310)의 제2상세 실시예 구성도.

Claims (23)

1. 반도체 메모리장치의 카스 레이턴시에 대한 정보를 입력받아, 카스 레이턴시에 따라 다른 레벨의 내부전압을 생성하는 내부전압 생성회로

   를 포함하는 반도체 메모리장치.
2. 삭제
3. 삭제
4. 제 1항에 있어서,

   상기 내부전압 생성회로는,

   상기 내부전압을 생성하는 과정에서

   상기 카스 레이턴시에 대한 정보는 모드 레지스터 셋팅에 의해 결정되는 것을 특징으로 하는 반도체 메모리장치.
5. 온도에 따라 변화하지 않는 일정한 레벨을 갖는 밴드갭 전압을 출력하는 밴드갭부; 및

   상기 밴드갭 전압을 전압분배해 내부전압으로서 출력하며, 그 전압분배의 비율은 카스 레이턴시에 따라 변하는 전압분배부

   를 포함하는 반도체 메모리장치.
6. 삭제
7. 제 5항에 있어서,

   상기 전압분배부는,

   상기 밴드갭 전압을 전압분배하기 위한 다수의 전압분배수단들을 포함하며,

   상기 전압분배수단들 중 적어도 하나 이상은 상기 카스 레이턴시에 따라 단락 또는 개방되는 것을 특징으로 하는 반도체 메모리장치.
8. 제 5항에 있어서,

   상기 전압분배부는,

   상기 카스 레이턴시가 크게 설정되면 상기 내부전압의 레벨을 높이고,

   상기 카스 레이턴시가 작게 설정되면 상기 내부전압의 레벨을 낮추는 것을 특징으로 하는 반도체 메모리장치.
9. 피드백된 내부전압과 기준전압을 입력받아 드라이버 제어신호를 출력하는 차동 증폭부;

   상기 드라이버 제어신호에 응답하여 내부전압을 구동하는 드라이버부; 및

   상기 드라이버부에 의해 구동되는 상기 내부전압을 전압분배해 상기 피드백된 내부전압을 생성하며, 그 전압분배의 비율은 카스 레이턴시에 따라 변하는 전압분배부

   를 포함하는 반도체 메모리장치.
10. 제 9항에 있어서,

    상기 전압분배부는,

    상기 내부전압을 전압분배해 상기 피드백된 내부전압을 생성하기 위한 다수의 전압분배수단들을 포함하고,

    상기 전압분배수단들 중 적어도 하나 이상은 상기 카스 레이턴시에 의해 단락 또는 개방되는 것을 특징으로 하는 반도체 메모리장치.
11. 제 9항에 있어서,

    상기 차동증폭부는,

    연산증폭기를 포함하는 것을 특징으로 하는 반도체 메모리장치.
12. 제 9항에 있어서,

    상기 드라이버부는,

    상기 드라이버 제어신호를 자신의 게이트에 입력받아 상기 내부전압을 구동하는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리장치.
13. 삭제
14. 음전압의 레벨을 감지해 음전압의 레벨이 충분히 낮지 않은 경우 펌핑 인에이블 신호를 인에이블해 출력하며, 상기 펌핑 인에이블 신호가 인에이블되는 상기 음전압의 레벨은 카스 레이턴시에 따라 변하는 음전압 감지부; 및

    상기 펌핑 인에이블 신호에 응답해 상기 음전압을 펌핑하는 음전압 펌핑부

    를 포함하는 반도체 메모리장치.
15. 제 14항에 있어서,

    상기 음전압 감지부는,

    게이트에 접지전압을 입력받아 감지노드-이 노드의 레벨에 따라 상기 펌핑 인에이블 신호의 인에이블/디스에이블이 결정됨-를 풀업 구동하는 풀업 트랜지스터들과, 게이트에 상기 음전압을 입력받아 상기 감지노드를 풀다운 구동하는 풀다운 트랜지스터를 포함하며.

    상기 풀업 트랜지스터들 중 적어도 하나 이상은 상기 카스 레이턴시에 의해 개방 또는 단락되는 것을 특징으로 하는 반도체 메모리장치.
16. 제 14항에 있어서,

    상기 음전압 감지부는,

    게이트에 접지전압을 입력받아 감지노드-이 노드의 레벨에 따라 상기 펌핑 인에이블 신호의 인에이블/디스에이블이 결정됨-를 풀업 구동하는 풀업 트랜지스터와, 게이트에 상기 음전압을 입력받아 상기 감지노드를 풀다운 구동하는 풀다운 트랜지스터들을 포함하며,

    상기 풀다운 트랜지스터들 중 적어도 하나 이상은 상기 카스 레이턴시에 의해 개방 또는 단락되는 것을 특징으로 하는 반도체 메모리장치.
17. 제 14항에 있어서,

    상기 음전압 펌핑부는,

    상기 펌핑 인에이블 신호에 응답하여 주기신호를 출력하는 오실레이터부;

    상기 주기신호에 응답하여 펌핑 제어신호를 출력하는 펌프제어부; 및

    상기 펌핑 제어신호에 응답해 상기 음전압을 펌핑하는 차지펌프부

    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
18. 삭제
19. 고전압의 레벨을 감지해 고전압의 레벨이 충분히 높지 않은 경우 펌핑 인에이블 신호를 인에이블해 출력하며, 상기 펌핑 인에이블 신호가 인에이블되는 상기 고전압의 레벨은 카스 레이턴시에 따라 변하는 고전압 감지부; 및

    상기 펌핑 인에이블 신호에 응답해 상기 고전압을 펌핑하는 고전압 펌핑부

    를 포함하는 반도체 메모리장치.
20. 제 19항에 있어서,

    상기 고전압 감지부는,

    상기 고전압을 전압분배해 피드백 전압을 생성하며, 그 전압분배의 비율은 상기 카스 레이턴시에 따라 변하는 것을 특징으로 하는 전압분배부; 및

    상기 피드백 전압과 기준전압의 레벨을 비교해 상기 펌핑 인에이블 신호를 출력하는 비교부

    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
21. 제 20항에 있어서,

    상기 전압분배부는,

    상기 고전압을 전압분배해 상기 피드백 전압을 생성하기 위한 다수의 전압분배수단들을 포함하고,

    상기 전압분배수단들 중 적어도 하나 이상은 상기 카스 레이턴시에 의해 단락 또는 개방되는 것을 특징으로 하는 반도체 메모리장치.
22. 제 19항에 있어서,

    상기 고전압 펌핑부는,

    상기 펌핑 인에이블 신호에 응답하여 주기신호를 출력하는 오실레이터부;

    상기 주기신호에 응답하여 펌핑 제어신호를 출력하는 펌프제어부; 및

    상기 펌핑 제어신호에 응답해 상기 고전압을 핌핑하는 차지펌프부

    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
23. 삭제

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