[go: up one dir, main page]

KR102360669B1 - 전력 효율적인 구동 회로를 위한 장치 및 방법 - Google Patents

전력 효율적인 구동 회로를 위한 장치 및 방법 Download PDF

Info

Publication number
KR102360669B1
KR102360669B1 KR1020217007720A KR20217007720A KR102360669B1 KR 102360669 B1 KR102360669 B1 KR 102360669B1 KR 1020217007720 A KR1020217007720 A KR 1020217007720A KR 20217007720 A KR20217007720 A KR 20217007720A KR 102360669 B1 KR102360669 B1 KR 102360669B1
Authority
KR
South Korea
Prior art keywords
transistors
enable signals
voltage
pull
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020217007720A
Other languages
English (en)
Other versions
KR20210033060A (ko
Inventor
티모시 엠. 홀리스
딘 디. 간스
라렌 지. 웨버
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20210033060A publication Critical patent/KR20210033060A/ko
Application granted granted Critical
Publication of KR102360669B1 publication Critical patent/KR102360669B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Databases & Information Systems (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

장치가 개시된다. 장치는 하나 이상의 인에이블 신호들을 기초로, 제1 동작 모드에서 출력 노드에 제1 공급 전압을 선택적으로 제공하고 제2 동작 모드에서 상기 출력 노드에 제2 공급 전압을 선택적으로 제공하도록 구성된 구동 회로를 포함한다.

Description

전력 효율적인 구동 회로를 위한 장치 및 방법{APPARATUSES AND METHODS FOR POWER EFFICIENT DRIVER CIRCUITS}
집적 회로는 일반적으로 추가 회로와의 통신에 사용되는 다수의 입력/출력(I/O) 핀들을 포함한다. 예를 들어, 동적 랜덤 액세스 메모리(DRAM)와 같은 집적 메모리 디바이스는 외부 시스템 또는 프로세서와의 양방향 데이터 통신을 위한 I/O 핀들에 출력 노드들을 포함한다. 집적 회로들은 또한 전형적으로 I/O 핀들에 결합된 인터페이스 버스들 상의 신호들을 구동하기 위한 하나 이상의 구동 회로를 포함한다. 구동 회로는 출력 노드에 공급 전압을 선택적으로 결합하여 출력 노드에 결합된 인터페이스 버스 상의 출력 신호를 구동한다. 클럭 속도가 증가함에 따라, 클럭 속도의 증가에 맞추기 위해 출력 신호를 더 빨리 제공하고자 하는 요구가 있다. 전원 전압을 높이는 것은 전송 속도를 높이는 한 가지 방법이지만, 이로 인해 전력 소비가 바람직하지 않게 증가한다.
본 개시의 실시 예에 따른 예시적인 장치는: 하나 이상의 인에이블 신호들을 기초로 제1 동작 모드에서 출력 노드에 제1 공급 전압을 선택적으로 제공하고 제2 동작 모드에서 상기 출력 노드에 제2 공급 전압을 선택적으로 제공하도록 구성된 구동 회로를 포함한다.
본 개시의 실시 예에 따른 예시적인 장치는: 하나 이상의 인에이블 신호들을 기초로 제1 공급 전압 또는 제2 공급 전압으로 출력 신호를 구동하도록 구성된 구동 회로; 및 메모리의 동작 속도를 기초로 상기 하나 이상의 인에이블 신호들을 제공하도록 구성된 신호 모드 회로를 포함한다.
본 개시의 실시 예에 따른 예시적인 방법은: 구동 회로에서, 제1 값을 갖는 하나 이상의 인에이블 신호들을 수신하는 단계; 상기 제1 값을 갖는 상기 하나 이상의 인에이블 신호들을 수신하는 것에 응답하여, 제1 공급 전압에 결합된 제1 풀업 구동 레그 세트로 출력 신호를 구동하는 단계; 및 상기 구동 회로에서 제2 값을 갖는 하나 이상의 인에이블 신호들을 수신하는 단계; 상기 제2 값을 갖는 상기 하나 이상의 인에이블 신호들을 수신하는 것에 응답하여, 제2 공급 전압에 결합된 제2 풀업 구동 레그 세트로 상기 출력 신호를 구동하는 단계를 포함하고, 상기 제2 공급 전압은 상기 제1 공급 전압과 상이하다.
도 1은 본 발명의 일 실시 예에 따른 구동 회로를 포함하는 장치의 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 구동 회로를 포함하는 메모리 디바이스의 블록도이다.
도 3a는 본 발명의 일 실시 예에 따른 바이너리 신호를 갖는 출력 신호를 나타내는 그래프이다.
도 3b는 본 발명의 일 실시 예에 따른 멀티레벨 신호를 갖는 출력 신호를 나타내는 그래프이다.
도 4는 본 발명의 일 실시 예에 따른 구동 회로의 개략도이다.
도 5는 본 발명의 일 실시 예에 따른 구동 회로의 개략도이다.
도 6은 본 발명의 일 실시 예에 따른 구동 회로의 개략도이다.
도 7은 본 발명의 일 실시 예에 따른 일련의 스위치들을 갖는 구동 회로의 개략도이다.
도 8은 본 발명의 일 실시 예에 따른 메모리의 블록도이다.
이하, 본 발명의 실시 예들에 대한 충분한 이해를 제공하기 위해 특정 세부 사항을 설명한다. 그러나, 본 발명의 실시 예가 이러한 특정 세부 사항 없이도 실시될 수 있다는 것은 당업자에게 명백 할 것이다. 또한, 본 명세서에 기재된 본 발명의 특정 실시 예들은 예시로서 제공되며, 본 발명의 범위를 이들 특정 실시 예들로 제한하기 위해 사용되어서는 안 된다. 다른 경우에, 공지된 회로, 제어 신호, 타이밍 프로토콜 및 소프트웨어 동작은 불필요하게 본 발명을 모호하게 하는 것을 피하기 위해 상세하게 도시되지 않았다.
본원에 개시된 실시 예들은 단일 구동 회로를 사용하여 상이한 공급 전압들로 출력 신호를 선택적으로 구동함으로써 전력 효율을 향상시키는 구동 회로에 관한 것이다. 선택은 메모리 디바이스의 원하는 동작 속도에 기초할 수 있다. 예를 들어, 메모리가 보다 저속으로 동작할 때, 구동 회로는 더 낮은 공급 전압을 출력 단자에 선택적으로 결합하여 출력 신호를 구동할 수 있다. 메모리가 보다 높은 속도로 동작할 때, 구동 회로는 더 높은 공급 전압을 출력 단자에 선택적으로 결합하여 출력 신호를 구동할 수 있다. 출력 단자를 메모리 디바이스의 동작 속도에 기초하여 더 낮은 또는 더 높은 공급 전압에 선택적으로 결합함으로써, 전력 효율은 필요 시 더 높은 공급 전압에서 작동함으로써 향상될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 구동 회로(102)를 포함하는, 일반적으로 100으로 지정된, 장치의 블록도이다. 구동 회로(102) 이외에, 장치(100)는 신호 모드 회로(104) 및 출력 노드(106)를 포함한다. 장치(100)는 단일 집적 회로 칩(또는 단일 반도체 다이)의 일부일 수 있고, 출력 노드(106)는 프로세서 또는 제어기와 같은 외부 시스템과 통신하기 위해 단일 집적 회로 칩(또는 단일 반도체 다이)의 I/O 핀으로서의 역할을 할 수 있다.
구동 회로(102)는 상이한 공급 전압들을 출력 노드(106)에 선택적으로 결합시킨다. 구동 회로(102)는 출력 노드(106) 및 신호 모드 회로(104)에 연결될 수 있다. 구동 회로(102)는 제1 공급 전압(VDDQ1)을 제공하도록 구성된 제1 전압원에 결합되고 제2 공급 전압(VDDQ2)을 제공하도록 구성된 제2 전압원에 결합된다. 제1 공급 전압(VDDQ1) 및 제2 공급 전압(VDDQ2)은 상이한 전압 레벨들을 제공할 수 있다. 예를 들어, 제1 공급 전압(VDDQ1)은 제2 공급 전압(VDDQ2)보다 낮은 전압을 제공할 수 있다. 일 실시 예에서, 제1 공급 전압(VDDQ1)은 ≤0.6V의 전압을 제공할 수 있고, 제2 공급 전압(VDDQ2)은 ≥0.9V의 전압을 제공할 수 있다. 그러나, 다른 전압 레벨들이 또한 다양한 실시 예들에서 사용될 수 있다. 구동 회로(102)는 기준 전압 또는 제3 공급 전압으로서 작용할 수 있는 제1 및 제2 전압 공급보다 작은 접지 또는 제3 전압 공급원에 결합될 수 있다. 구동 회로(102)는 병렬 구동 레그들(parallel driver legs)의 세트들(도 1에 도시되지 않은)을 포함할 수 있으며, 이들 각각은 인에이블(enable) 신호들(EN1-3) 중 하나를 수신하고 제1 공급 전압(VDDQ1), 제2 공급 전압(VDDQ2) 또는 접지를 출력 노드(106)에 선택적으로 결합시켜서, 인에이블 신호들(EN1-3)에 기초하여 OUTPUT 신호를 제공할 수 있다.
신호 모드 회로(104)는 인에이블 신호들(EN1-3)을 제공하여 제1 공급 전압(VDDQ1), 제2 공급 전압(VDDQ2) 및 접지 중 어느 것을 출력 노드(106)에 결합하여 OUTPUT 신호를 제공하는지를 제어할 수 있다. 신호 모드 회로(104)는 제1 데이터 신호(LO_SPD_DATA), 제2 데이터 신호(HI_SPD_DATA) 및 SIGNAL_MODE 신호를 수신하도록 구성될 수 있다. SIGNAL_MODE 신호의 값에 기초하여, 신호 모드 회로(104)는 제1 데이터 신호(LO_SPD_DATA) 및 제2 데이터 신호(HI_SPD_DATA)로부터 인에이블 신호들(EN1-3)을 도출하고 인에이블 신호들(EN1-3)을 구동 회로(102)에 제공한다. 다양한 실시 예에서, 각각의 인에이블 신호(EN1-3)는 제1 공급 전압(VDDQ1), 제2 공급 전압(VDDQ2) 및 접지 중 하나를, 그것을 출력 노드(106)에 결합시킴으로써, 선택적으로 인에이블/디스에이블 하도록 구성될 수 있다. 예를 들어, 인에이블 신호(EN1)는 제1 공급 전압(VDDQ1)을 출력 노드(106)에 선택적으로 결합하도록 구성될 수 있다. 인에이블 신호(EN2)는 제2 공급 전압(VDDQ2)을 출력 노드(106)에 선택적으로 결합하도록 구성될 수 있다. 인에이블 신호(EN3)는 접지를 출력 노드(106)에 선택적으로 결합하도록 구성될 수 있다.
다양한 실시 예에서, SIGNAL_MODE 신호는 구동 회로(102)와 연관된 회로들, 블록들, 모듈들 등 내의 리소스 사용에 기초한다. 예를 들어, 구동 회로(102)는 메모리 디바이스(도시 생략)로부터 OUTPUT 신호를 구동하도록 구성된 메모리 디바이스에 포함될 수 있다. 이러한 실시 예들에서, SIGNAL_MODE 신호는 메모리 디바이스의 동작 속도 및/또는 대역폭 요건을 나타낼 수 있다. 동작 속도/대역폭 요건이 비교적 낮을 때, SIGNAL_MODE 신호는 제1 값을 가질 수 있다. 동작 속도/대역폭 요건이 비교적 높을 때, SIGNAL_MODE 신호는 제2 값을 가질 수 있다. SIGNAL_MODE 신호가 제1 또는 제2 값을 가졌는지 여부에 기초하여, 신호 모드 회로(104)는 제1 공급 전압(VDDQ1) 또는 제2 공급 전압(VDDQ2)에 기초하여 OUTPUT 신호들을 구동하기 위해 인에이블 신호들(EN1-3)을 제공할 수 있다. 예를 들어, SIGNAL_MODE 신호가 낮은 동작 속도/대역폭 요건을 나타내는 제1 값을 가질 때, 신호 모드 회로(104)는 제1 공급 전압(VDDQ1)(예를 들어, 낮은 공급 전압)을 출력 노드(106)에 선택적으로 결합함으로써 구동 회로(102)가 OUTPUT 신호를 제공하는 값을 갖는 인에이블 신호(EN1-3)를 제공할 수 있다. 대안적으로, SIGNAL_MODE 신호가 높은 동작 속도/대역폭 요건을 나타내는 제2 값을 가질 때, 신호 모드 회로(104)는 제2 공급 전압(VDDQ2)(예를 들어, 더 높은 공급 전압)을 출력 노드(106)에 선택적으로 결합함으로써 구동 회로(102)가 OUTPUT 신호를 제공하는 값을 갖는 인에이블 신호(EN1-3)를 제공한다.
제1 및 제2 데이터 신호들(LO_SPD_DATA, HI_SPD_DATA)은 상이한 라인 코드들(line codes)을 사용하여 인코딩된 동일한 데이터를 포함할 수 있다. 라인 코드는 라인을 따라 디지털 신호를 전송하기 위해 선택된 코드이다. 예를 들어, 제1 데이터 신호(LO_SPD_DATA)는 NRZ Level, NRZ Inverted, NRZ Mark 또는 NRZ Space와 같은 바이너리 NRZ(non-return-to-zero) 코드를 사용하여 전송될 수 있다. NRZ 코드는 바이너리이기 때문에, 데이터 윈도우(data window) 당 1 비트가 통신된다. 데이터 윈도우는 하나 이상의 데이터 비트들이 전송되는 샘플 기간을 나타내며 전압 레벨로 표시된다. 제2 데이터 신호(HI_SPD_DATA)는 펄스 진폭 변조(PAM)와 같은 멀티레벨 신호(MLS)를 사용하여 전송될 수 있다. MLS 인코딩에서, 다수의 비트(예를 들어, 2 비트)가 함께 인코딩되고 단일 전압 레벨에 의해 표현되어, 더 많은 정보가 단일 데이터 윈도우에서 전송되도록 한다. MLS 인코딩은 데이터 전송의 대역폭을 증가시키지만, 그것은 일반적으로 신호의 다중 레벨들을 생성하기 위해서는 더 높은 전압이 제공되어야 하기 때문에 출력 구동 회로에서 전력 소비를 증가시킨다. 다양한 실시 예들에서, 제1 및 제2 데이터 신호들(LO_SPD_DATA, HI_SPD_DATA)은 메모리 어레이(도시되지 않음)로부터 수신된 판독 데이터일 수 있다.
도 2는 본 발명의 일 실시 예에 따른 구동 회로(202)를 포함하며, 일반적으로 200으로 지정된 메모리 디바이스의 블록도이다. 메모리 디바이스(200)는 신호 모드 회로(204), 출력 노드(206), 메모리 어레이(208) 및 직렬변환 회로(serializer circuit)(210)를 더 포함한다. 구동 회로(202), 신호 모드 회로(204) 및 출력 노드(206)는 도 1과 관련하여 전술한 구동 회로(102), 신호 모드 회로(104) 및 출력 노드(106)와 실질적으로 동일할 수 있다.
메모리 어레이(208)는 데이터를 저장하고 제공하도록 구성된 메모리 셀들의 어레이를 포함한다. 메모리 어레이(208)는 일반적으로 이에 제한되지는 않지만 동적 랜덤 액세스 메모리(DRAM), 동기식 랜덤 액세스 메모리(SRAM), 사이리스터 랜덤 액세스 메모리(T-RAM), 제로-커패시터 랜덤 액세스 메모리(Z-RAM), NAND 플래시, NOR 플래시, 상 변화 메모리(PCM) 또는 다른 유형의 메모리를 포함하는 비-휘발성 또는 휘발서 메모리일 수 있다. 판독 동작에 응답하여, 메모리 어레이(208)는 메모리 어레이(208)로부터 판독된 데이터 비트를 운반하는 병렬의 2 개 이상의 신호들을 제공하도록 구성될 수 있다. 도 2에 도시된 바와 같이, 두 신호들은 최상위 비트(most significant bit, MSB) 및 최하위 비트(least significant bit, LSB) 일 수 있다. 다양한 실시 예들에서, MSB 신호 및 LSB 신호는 각각 데이터 윈도우 당 단일 데이터 비트를 제공하기 위한 바이너리 신호일 수 있다. 신호들은 예를 들어 그레이 인코딩(Gray encoding) 또는 데이터 버스 인버젼(data bus inversion)에 의해 추가로 인코딩되어 풀 스윙 전환(full swing transition)을 줄이고 전력 소비를 최소화할 수 있다.
직렬변환 회로(210)는 메모리 어레이(208)로부터 병렬 MSB 및 LSB 신호들을 수신하고 직렬 순서(serial order)로 데이터를 정렬한다. 직렬변화 회로(210)는 예를 들어 멀티플렉서 회로일 수 있다. 직렬화된 데이터는 신호 모드 회로(204)에 의해 NRZ 데이터로서 제공된다(예를 들어, 도 1의 LO_SPD_DATA 신호와 실질적으로 동일한). MSB 및 LSB 신호들은 또한 신호 모드 회로(204)에 제공될 수 있다. 결합되어, MSB 및 LSB 신호들은 결합되어 PAM 신호를 구성할 수 있다(예를 들어, 도 1의 HI_SPD_DATA 신호와 실질적으로 동일한).
도 2의 실시 예에서, SIGNAL_MODE 신호는 신호 모드 회로(204)에 제공될 수 있다. SIGNAL_MODE 신호는 예를 들어, 메모리 어레이(208)와 연관된 제어 로직(도시되지 않음)에 의해 제공될 수 있다. SIGNAL_MODE 신호는 메모리 어레이(208)의 동작 속도/요구된 대역폭을 나타내는 값을 가질 수 있다. 신호 모드 회로(204)는 SIGNAL_MODE 신호에 기초하여 인에이블 신호(EN1-3)의 값을 선택적으로 설정 또는 변경하여 어떤 공급 전압이 출력 노드(206)에 결합되어 OUTPUT 신호를 구동 하는지를 제어한다.
도 3a는 본 발명의 일 실시 예에 따른 바이너리 신호를 갖는 OUTPUT 신호를 나타내는 그래프이다. 도 2를 참조하면, 메모리 어레이(208)가 비교적 낮은 속도/대역폭 요구 조건으로 동작할 때, 신호 모드 회로(204)는 NRZ 신호에 기초하여 인에이블 신호(EN1-3)를 제공하고, 구동 회로(202)는 제1 공급 전압(VDDQ1)으로 바이너리 신호로서 OUTPUT 신호를 구동한다. 도 3a는 약 0V에서 로우 레벨(low level)을 갖고 약 0.35V와 약 0.40V 사이에서 하이 레벨(high level)을 갖는 바이너리 OUTPUT 신호의 레벨들을 도시한다.
도 3b는 본 발명의 일 실시 예에 따른 멀티레벨 신호를 갖는 OUTPUT 신호를 나타내는 그래프이다. 도 2를 참조하면, 메모리 어레이(208)가 비교적 높은 속도/대역폭 요건으로 동작할 때, 신호 모드 회로(204)는 PAM 신호(예를 들어, MSB 및 LSB)에 기초하여 인에이블 신호(EN1-3)를 제공하고, 구동 회로(202)는 제2 공급 전압(VDDQ2)으로 멀티레벨 신호로서 OUTPUT 신호를 구동한다. 도 3b는 대략 0V, 0.15V, 0.30V 및 0.5V에서 4 개의 별개의 신호 레벨들을 갖는 멀티레벨 OUTPUT 신호의 레벨들을 도시한다. 이들 레벨들 각각은 한 쌍의 비트에 대응할 수 있다. 예를 들어, 0V는 '00'에 대응될 수 있고, 0.15V는 '01'에 대응될 수 있고, 0.30V는 '10'에 대응될 수 있고, 0.50V는 '11'에 대응될 수 있다. 또한, 도 3a 및 도 3b는 동일한 시간 프레임에 걸친 OUTPUT 신호의 샘플을 나타낸다. 따라서, 더 높은 제2 공급 전압(VDDQ2)으로 스위칭하고 멀티레벨 신호로 OUTPUT 신호를 구동함으로써, OUTPUT 신호의 대역폭이 증가될 수 있다.
도 4는 본 발명의 일 실시 예에 따른, 일반적으로 402로 지정된, 구동 회로의 개략도이다. 구동 회로(402)는 도 1 및 도 2의 구동 회로(102 및 202)로서 구현될 수 있다. 구동 회로(402)는 출력 노드(106)에 병렬로 결합된 제1 풀업(pull-up) 구동 레그 세트(404), 출력 노드(106)에 병렬로 결합된 제2 풀업 구동 레그 세트(406) 및 출력 노드(106)에 병렬로 결합된 풀다운(pull-down) 구동 레그 세트(408)를 포함한다.
제1 풀업 구동 레그 세트(404)의 각각의 풀업 구동 레그(404)는 제1 고급 전압(VDDQ1)과 출력 노 (106) 사이에 결합된 풀업 NFET(N-채널 전계 효과 트랜지스터)(410)를 포함한다. NFET들(410)은 모두 동일한 크기(예를 들어, 동일한 게이트 폭을 가짐)이거나 또는 상이한 크기(예컨대, 상이한 게이트 폭들을 가짐)일 수 있다. 풀업 NFET들(410)의 게이트들은 인에이블 신호(EN1<0:5>)에 결합된다. 인에이블 신호(EN1<0:5>)는 풀업 구동 레그들(404) 각각에 대해 하나의 인에이블 신호를 포함하는 버스 신호(bussed signal)일 수 있다. 예를 들어, 제1 풀업 NFET(410)의 게이트는 인에이블 신호(EN1<0>)에 결합되고, 제2 풀업 NFET(410)의 게이트는 인에이블 신호(EN1<1>)에 결합된다. 따라서, 각각의 풀업 구동 레그(404)는 인에이블 신호(EN1<0:5>)의 구성 인에이블 신호들에 의해 독립적으로 제어 가능하다. 하나 이상의 풀업 NFET들(410)을 선택적으로 활성화 또는 비활성화시킴으로써, 제1 공급 전압(VDDQ1)이 출력 노드(106)에 결합되어 OUTPUT 신호를 구동할 수 있다. 활성화된 풀업 NFET들(410)의 수를 증가시킴으로써, OUTPUT 신호의 구동 강도가 증가될 수 있다. 대안적으로, 활성화된 풀업 NFET들(410)의 수를 감소시킴으로써, OUTPUT 신호의 구동 강도가 감소될 수 있다. 하나 이상의 풀업 구동 레그들(404)이 활성화될 때, 풀업 구동 레그들(406) 모두는 OUTPUT 신호가 단일 공급 전압(예를 들어, 제1 전원 전압(VDDQ1))에 의해 구동되도록 보장하기 위해 비활성화될 수 있다.
구동 회로(402)는 OUTPUT 신호를 구동하기 위해 하나 이상의 풀업 구동 레그들(404)을 통해 출력 노드(106)에 제1 공급 전압(VDDQ1)을 선택적으로 결합시킬 수 있다. 인에이블 신호(EN1<0:5>)의 구성 신호들 중 하나 이상은 장치가 비교적 낮은 동작 속도/대역폭 요건을 가질 때 인에이블될 수 있다. 예를 들어, 도 2를 참조하면, SIGNAL_MODE 신호가 메모리 어레이(208)가 상대적으로 낮은 속도로 동작하거나 증가된 대역폭을 필요로 하지 않음을 나타내는 경우, 신호 모드 회로(204)는 직렬변환 회로(210)로부터 수신된 NRZ 신호에 기초하여 인에이블 신호(EN1)의 하나 이상의 구성 신호들을 선택적으로 활성화할 수 있다. 제1 공급 전압(VDDQ1)은 비교적 낮은 동작 속도 및 낮은 대역폭 요건에서 사용되기 때문에, 비교적 낮은 전압이 사용될 수 있다(예를 들어, ≤0.6V).
제2 풀업 구동 레그 세트(406)의 각각의 풀업 구동 레그(406)는 제2 공급 전압(VDDQ2)과 출력 노드(106) 사이에 결합된 풀업 PFET(P-채널 전계 효과 트랜지스터)(412)를 포함한다. 풀업 PFET들(412)의 게이트들은 인에이블 신호(EN2<0:5>)에 결합된다. 인에이블 신호(EN2<0:5>)는 풀업 구동 레그들(406) 각각에 대해 하나의 인에이블 신호를 제공하는 버스 신호일 수 있다. 예를 들어, 제1 풀업 PFET(412)의 게이트는 인에이블 신호(EN2<0>)에 결합되고, 제2 풀업 PFET(412)의 게이트는 인에이블 신호(EN2<1>)에 결합된다. 따라서, 각각의 풀업 구동 레그(406)는 인에이블 신호(EN2<0:5>)의 구성 인에이블 신호에 의해 독립적으로 제어 가능하다. 하나 이상의 풀업 PFET들(412)을 선택적으로 활성화 또는 비활성화함으로써, 제2 공급 전압(VDDQ2)은 출력 노드(106)에 결합되어 OUTPUT 신호를 구동할 수 있다. 활성화된 풀업 PFET들(412)의 수를 증가시킴으로써, OUTPUT 신호의 구동 강도가 증가될 수 있다. 대안적으로, 활성화된 풀업 PFET들(412)의 수를 감소시킴으로써, OUTPUT 신호의 구동 강도가 감소될 수 있다. 하나 이상의 풀업 구동 레그들(406)이가 활성화될 때, 모든 풀업 구동 레그들(404)은 OUTPUT 신호가 단일 공급 전압(예를 들어, 제2 공급 전압(VDDQ2))에 의해 구동되도록 보장하기 위해 비활성화될 수 있다.
구동 회로(402)는 OUTPUT 신호를 구동하기 위해 하나 이상의 풀업 구동 레그들(406)을 통해 출력 노드(106)에 제2 공급 전압(VDDQ2)을 선택적으로 결합시킬 수 있다. 인에이블 신호(EN2<0:5>)의 구성 신호들 중 하나 이상이 장치가 비교적 높은 동작 속도/대역폭 요건을 가질 때 인에이블될 수 있다. 예를 들어, 도 2를 참조하면, SIGNAL_MODE 신호가 메모리 어레이(208)가 비교적 높은 속도로 동작하거나 증가된 대역폭을 필요로 하다는 것을 나타내는 경우, 신호 모드 회로(204)는 메모리 어레이(208)로부터 수신된 PAM 신호(예를 들어, MSB 및 LSB 신호들)에 기초하여 인에이블 신호(EN2)의 하나 이상의 구성 신호들을 선택적으로 활성화할 수 있다.
도 4에 도시된 바와 같이, 인에이블 신호(EN2<0:5>)는 두 개의 인에이블 신호들: EN2<0:3> 및 EN2<4:5>로서 제공될 수 있다. 인에이블 신호(EN2<0:3>)는 메모리 어레이(208)로부터 수신된 MSB 신호에 기초하여 신호 모드 회로(204)에 의해 PFET들(412)의 제1 서브세트(416)로 제공될 수 있다. 인에이블 신호(EN2<4:5>)는 메모리 어레이(208)로부터 수신된 LSB 신호에 기초하여 신호 모드 회로(204)에 의해 PFET들(412)의 제2 서브 세트(418)로 제공될 수 있다. MSB 및 LSB 신호들을 사용하여 풀업 구동 레그들(406)을 독립적으로 활성화함으로써, 구동 강도가 제어되어 멀티레벨 OUTPUT 신호를 제공할 수 있다. OUTPUT 신호를 MLS로 구동하면 장치의 클럭 속도를 증가시키지 않고도 제공된 데이터의 대역폭이 증가한다. MLS는 전통적인 바이너리 신호보다 높은 전압(예를 들어, ≥0.9V)을 요구할 수 있다. 보다 높은 동작 속도/대역폭 요건을 수용하기 위해 필요한 경우에만 풀업 PFET들(412)을 활성화함으로써, 구동 회로 (402)는 전력 효율을 증가시킬 수 있다. 즉, 구동 회로(402)는 더 낮은 속도로 동작하는 동안 낮은 제1 공급 전압(VDDQ1)으로 OUTPUT 신호를 구동하고, 더 높은 요구 동작 동안 높은 제2 공급 전압(VDDQ2)으로 OUTPUT 신호만을 구동하도록 디폴트되어 전력 효율성이 향상된다.
풀다운 구동 레그들(408) 각각은 접지와 출력 노드(106) 사이에 결합된 n-채널 전계 효과 트랜지스터(NFET)(414)를 포함한다. 풀다운 NFET들(414)의 게이트들은 인에이블 신호(EN3<0:5>)에 결합될 수 있다. 구동 회로(402)가 제1 공급 전압(VDDQ1) 또는 제2 공급 전압(VDDQ2)으로 OUTPUT 신호를 구동하는지 여부에 따라, 풀다운 구동 레그들(408) 중 하나는, 선택된 모드에서, 각각의 비활성화된 풀업 구동 레그(404, 406)에 대해 활성화될 수 있다. 예를 들어, 구동 회로(402)가 제1 공급 전압(VDDQ1)을 사용하여 OUTPUT 신호를 구동할 때(예를 들어, 풀업 NFET들(410) 중 하나 이상이 활성화된 경우), 각각의 비활성 풀업 NFET(410)에 대해, 풀다운 NFET들(414)이 활성화된다. 특정 예로서, 인에이블 신호(EN1<0:4>)가 활성이고 인에이블 신호(EN1<5>)가 비활성인 경우, 풀다운 NFET들(414) 중 하나는 활성화될 수 있고(예를 들어, 인에이블 신호(EN3<5>에 의해)) 풀다운 NFET들(414)의 나머지는 비활성화될 수 있다(예를 들어, 인에이블 신호(EN3<0:4>)에 의해). 풀업 구동 레그들(404) 및 풀다운 구동 레그들(408) 모두가 NFET들로 구현되기 때문에, 이는 인에이블 신호(EN3<0:5>)를 인에이블 신호(EN1<0:5>)의 보완(complement)으로서 제공함으로써 달성될 수 있다. 다른 실시 예에서, OUTPUT 신호의 구동 강도는 하나 이상의 풀업 구동 레그들(404, 406) 및 풀다운 구동 레그들(408)을 동시에 비활성화시킴으로써 조정될 수 있다. 예를 들어, 풀업 구동 레그들(404 및 406) 및 풀다운 구동 레그들(408)의 서브세트는 비활성 상태로 유지될 수 있어, OUTPUT 신호를 구동하는 데 사용될 수 있는 사용 가능한 구동 레그들의 최대 수를 설정한다. 또한, 다른 개수의 풀업 구동 레그들(404, 406) 및 풀다운 구동 레그들(408)이 있을 수 있다.
또 다른 예로서, 구동 회로(402)가 제2 공급 전압(VDDQ2)으로 OUTPUT 신호를 구동 할 때, (예를 들어, 풀업 PFET들(412) 중 하나 이상이 활성화된다) 각각의 비활성 풀업 PFET(412)에 대해, 풀다운 NFET들(414) 중 하나가 활성화된다. 특정 예로서, 인에이블 신호(EN2<0:4>)가 활성이고 인에이블 신호(EN2<5>)가 비활성인 경우, 풀다운 NFET들(414) 중 하나가 활성화되고(예를 들어, 인에이블 신호(EN3<5>)에 의해), 풀다운 NFET들(414)의 나머지는 비활성화된다(예를 들어, 인에이블 신호(EN3<0:4>)에 의해). 풀업 구동 레그들(406)이 PFET들로 구현되고 풀다운 구동 레그들(408)이 NFET들로 구현되기 때문에, 이는 인에이블 신호(EN3<0:5>)의 값을 인에이블 신호(EN2<0:5>)와 동일하게 설정함으로써 달성될 수 있다.
PFET들로 풀업 구동 레그들(406)을 구현하고 NFET들로 풀다운 드라이버 레그들(408)을 구현하는 것은 제2 세트의 풀업 구동 레그들(406)을 사용하여 OUTPUT 신호를 구동할 때, 접지와 피크 전압 사이에서 보다 큰 전압 스윙을 허용할 수 있다. 풀업 및 풀다운 구동 레그들 모두에 NFET들만을 사용하는 많은 전통적인 드라이버 회로는 OUTPUT 신호를 구동하는 데 사용될 수 있는 전압이 NFET들의 게이트-소스 전압에 의해 제한되어 있어, 달성 가능한 전압 스윙을 제한한다. 더 큰 전압 스윙이 더 명확하게 정의된 신호 레벨들을 허용하기 때문에 MLS OUTPUT 신호들을 구동할 때 전압 스윙을 증가시키는 것이 바람직하다.
특정 예로서, 구동 회로(402)는 풀업 PFET들(412)의 제1 서브세트(416) 및/또는 제2 서브세트 (418)를 선택적으로 활성화시킴으로써 MLS OUTPUT 신호를 구동할 수 있다. 예를 들어, 값 00을 갖는 2-비트 OUTPUT 신호를 제공하기 위해, 구동 회로(402)는 6 개의 인에이블 신호들(EN2<0:5>) 모두에 논리적 하이 신호(logical high signal)를 제공함으로써 제1 서브세트(416) 및 제2 서브 세트(418)의 모든 풀업 PFET들(412)을 비활성화하고 6 개의 인에이블 신호들(EN3<0:5>) 모두에 논리적 하이 신호를 제공함으로써 모든 풀다운 NFET들(414)을 활성화한다. 값 01을 갖는 OUTPUT 신호를 제공하기 위해, 구동 회로는 제2 인에이블 신호들(EN2<4:5>)에 논리적 로우 신호를 제공함으로써 풀업 PFET들(412)의 제2 서브세트(418)를 선택적으로 활성화할 수 있다. 구동 회로는 논리적 로우 인에이블 신호(EN3 <4:5>)를 제공함으로써 대응하는 풀다운 NFET들(314)을 비활성화시킨다. 값 01을 갖는 OUTPUT 신호를 제공하기 위해, 풀업 PFET들(412)의 제1 서브세트(416)는 제2 인에이블 신호(EN2<0:3>)에 의해 비활성화 상태로 유지된다. 값 10을 갖는 OUTPUT 신호를 제공하기 위해, 구동 회로(402)는 논리적 로우 제2 인에이블 신호(EN2<0:3>)로 풀업 PFET들(412)의 제1 서브세트(416)를 활성화하는 반면, 논리적 하이 제2 인에이블 신호(EN2<4:5>)로 풀업 PFET들(412)의 제2 서브세트(418)를 비활성화할 수 있다. 풀업 PFET들(412)의 제1 서브세트(416)에 대응되는 풀다운 NFET들(414)의 서브세트는 논리 로우 제3 인에이블 신호(EN3<0:3>)로 비활성화된다. 풀다운 NFET들(414)의 서브세트는 논리 하이 제3 인에이블 신호(EN3<4:5>)에 의해 활성화될 수 있다. 값 11을 갖는 OUTPUT 신호를 제공하기 위해, 풀업 PFET들(412)의 제1 및 제2 서브 세트들(416 및 418) 모두는 논리 로우 제2 인에이블 신호들(EN2<0:5>)에 의해 활성화될 수 있고 모든 풀다운 NFET들(414)은 논리 로우 제3 인에이블 신호들(EN2<0:5>)에 의해 비활성화될 수 있다.
도 5는 본 발명의 일 실시 예에 따른, 일반적으로 502로 지정된, 구동 회로를 개략적으로 도시한다. 구동 회로(502)는 도 1 및 도 2의 구동 회로(102 및 202)로서 구현될 수 있다. 구동 회로(502)는 제1 풀업 구동 레그 세트(504), 제2 풀업 구동 레그 세트(506) 및 풀다운 구동 레그 세트(508)를 포함한다. 구동 회로(502)는 풀업 레그 트랜지스터 세트(516)를 더 포함한다.
풀다운 구동 레그들(508)은 접지를 출력 노드에 선택적으로 결합시키는 풀다운 NFET들(514)을 포함한다. 풀다운 NFET들의 게이트들은 인에이블 신호(EN3<0:5>)에 결합된다. 풀다운 구동 레그들(508)은 도 4와 관련하여 상술한 풀다운 구동 레그들(408)과 실질적으로 동일한 방식으로 동작한다.
각각의 풀업 구동 레그(504)는 풀업 구동 레그들(506) 중 하나와 병렬로 풀업 레그 트랜지스터(516)에 결합된다. 풀업 레그 트랜지스터들(516)은 출력 노드(106)에 결합된다. 각각의 풀업 구동 레그(504)는 제1 공급 전압(VDDQ1)을 풀업 트랜지스터(516)에 선택적으로 결합하기 위한 PFET(510)를 포함한다. 각각의 풀업 구동 레그(506)는 제2 공급 전압(VDDQ2)을 풀업 트랜지스터(516)에 선택적으로 결합하기 위한 PFET(512)를 포함한다. PFET들(510 및 512)의 게이트들은, 각각, 인에이블 신호(EN1<0:5> 및 EN2<0:5>)에 결합된다. 인에이블 신호들(EN1<0:5> 및 EN2<0:5>)은 전술한 바와 같이 신호 모드 회로들(104 또는 204)로부터 수신될 수 있다. 풀업 트랜지스터들(516)의 게이트들은 인에이블 신호들(EN3<0:3>)의 보완을 수신하도록 구성될 수 있다. 따라서, 풀다운 NFET들(514)에 의해 활성화되는 각각의 풀다운 구동 레그(508)에 대해, 풀업 트랜지스터들(516)에 의해 비활성화되는 풀업 구동 레그들(504, 506)의 대응하는 쌍이 존재한다. 유사하게, 활성화된 각각의 풀업 트랜지스터(516)에 대해, 비활성화되는 대응하는 풀다운 구동 레그(508)가 존재한다.
도 2 및 도 5를 참조하면, 메모리 디바이스(200)가 비교적 낮은 속도/대역폭 요건에서 동작 할 때, 메모리 디바이스(200)는 SIGNAL_MODE 신호를 신호 모드 회로(204)에 제공할 수 있고, 이는 NRZ 신호에 기초한 인에이블 신호(EN1<0:5>)를 제공하여 하나 이상의 풀업 PFET들(510)을 활성화시켜 제 1 공급 전압(VDDQ1)을 풀업 트랜지스터들(516)에 제공한다. 하나 이상의 풀업 PFET들(510)이 활성화되어 있는 동안, 신호 모드 회로(204)는 또한 인에이블 신호(EN2<0:5>)를 제공하여 풀업 PFET들(512)을 비활성화시켜 제2 공급 전압(VDDQ2)를 풀업 트랜지스터들(516)로부터 분리시킨다. 구동 강도를 조정하기 위해 신호 모드 회로(204)는 인에이블 신호(EN3<0:5>)를 조정하여 하나 이상의 풀다운 NFET들(514)을 선택적으로 활성화시킬 수 있고, 인에이블 신호(EN3<0:5>)의 보완은 하나 이상의 대응하는 풀업 트랜지스터들(516)을 선택적으로 비활성화시킬 수 있다.
메모리 디바이스(200)가 비교적 높은 속도/대역폭 요건에서 동작할 때, 메모리 어레이(208)는 SIGNAL_MODE 신호를 신호 모드 회로(204)에 제공할 수 있고, 이는 PAM 신호들에 기초한 인에이블 신호(EN2<0:5>)를 제공하여 하나 이상의 풀업 PFET들(512)을 활성화시켜 제2 공급 전압(VDDQ2)를 풀업 트랜지스터들(516)에 제공한다. 하나 이상의 풀업 PFET들(512)이 활성화되어 있는 동안, 신호 모드 회로(204)는 또한 인에이블 신호(EN1<0:5>)를 제공하여 풀업 PFET들(510)을 비활성화시켜 제1 공급 전압(VDDQ1)을 풀업 트랜지스터들(516)로부터 분리시킨다. 구동 강도를 조정하기 위해 신호 모드 회로(204)는 인에이블 신호(EN3<0:5>)를 조정하여 하나 이상의 풀다운 NFET들(514)을 선택적으로 활성화시킬 수 있고, 인에이블 신호(EN3<0:5>)의 보완은 하나 이상의 대응하는 풀업 트랜지스터들(516)을 선택적으로 비활성화시킬 수 있다. 또한, 인에이블 신호들(EN3<0:5>)의 값들은 풀업 트랜지스터들의 제1 서브세트(518) 및/또는 제2 서브세트(520)를 선택적으로 활성화함으로써 출력 노드(106)에서 MLS OUTPUT 신호를 구동하도록 조정될 수 있다. 예를 들어, 인에이블 신호들(EN3<0:3>)을 인에이블 신호들(EN3<4:5>)과 다르게 구동하면 접지와 제2 전원 전압(VDDQ2) 사이의 중간 레벨에서 OUTPUT 신호를 구동한다. 당업자라면 인에이블 신호들(EN3<0:5>)을 조정함으로써, 다른 수의 풀업 트랜지스터들(516) 및 풀다운 NFET들(514)이 상이한 레벨들에서 OUTPUT 신호를 구동하도록 활성화/비활성화될 수 있다는 것을 알 수 있다.
도 6은 본 발명의 일 실시 예에 따른, 일반적으로 602로 지정된, 구동 회로를 개략적으로 도시한다. 구동 회로(602)는 모두 출력 노드(106)에 결합된 제1 풀업 구동 레그 세트(604), 제2 풀업 구동 레그 세트(606) 및 풀다운 구동 레그 세트(608)를 포함한다. 제1 풀업 구동 레그 세트(604)는 제1 공급 전압(VDDQ1)과 출력 노드(106) 사이에 결합된 풀업 NFET들(610)을 포함한다. 제2 풀업 구동 레그 세트(606)는 제2 공급 전압(VDDQ2)과 출력 노드(106) 사이에 결합된 풀업 PFET들(612)을 포함한다. 풀다운 구동 레그 세트(608)는 접지와 출력 노드(106) 사이에 결합된 풀다운 NFET들(614)을 포함한다. MLS OUTPUT 신호는 도 4와 관련하여 전술한 바와 같이 풀업 PFET들(612)의 제1 서브세트(616) 및/또는 제2 서브세트(618)를 선택적으로 활성화시킴으로써 구동될 수 있다. 구동 회로(602)는 풀업 구동 레그들(606)보다 적은 풀업 구동 레그들(604)을 포함한다는 점에서 구동 회로(402)와 다르다. 제1 공급 전압(VDDQ1)은 비교적 저속에서 OUTPUT 신호를 구동하기 위해 사용되기 때문에, 도 6의 실시 예는 구동 회로(602)가 제2 공급 전압(VDDQ2)으로 OUTPUT 신호를 구동하는 경우보다 더 적은 풀업 구동 레그들(604)이 필요할 수 있음을 인식한다. 보다 적은 풀업 구동 레그들(604)을 사용함으로써, 전력 효율이 더욱 개선될 수 있다. 풀업 구동 레그들(604)이 적기 때문에, 인에이블 신호(EN1<0:1>)는 도 4의 인에이블 신호(EN1<0:5>)보다 적은 구성 신호들을 가질 수 있다.
도 7은 본 발명의 일 실시 예에 따른, 일련의 스위치들을 갖는, 일반적으로 702로 지정된, 구동 회로의 부분의 개략도이다. 구동 회로(702)는 제1 풀업 구동 레그(704), 제2 풀업 구동 레그(706) 및 풀다운 구동 레그(708)를 포함한다. 제1 풀업 구동 레그(704)는 제1 공급 전압(VDDQ1)과, 출력 노드(106)와 같은 출력 노드에 결합될 수 있는 노드(722) 사이에 결합된 풀업 NFET(710)를 포함한다. 제2 풀업 구동 레그(706)는 제2 공급 전압(VDDQ2)과 노드(722) 사이에 결합된 풀업 PFET(712)를 포함한다. 풀다운 구동 레그(708)는 접지와 노드(722) 사이에 결합된 풀다운 NFET(714)를 포함한다. 구동 회로(702)는, 각각의 구동 레그가 스위치를 포함한다는 점을 제외하고, 구동 회로(402)와 실질적으로 동일할 수 있다. 예를 들어, 제1 풀업 구동 레그(704)는 풀업 NFET(710)와 제1 공급 전압(VDDQ1) 사이에 결합된 스위치 (716)를 포함하고, 제2 풀업 구동 레그(706)는 풀업 PFET(712)와 제2 공급 전압(VDDQ2) 사이에 결합된 스위치(718)를 포함하고, 풀다운 구동 레그(708)는 풀다운 NFET(714)와 접지 사이에 결합된 스위치(720)를 포함한다. 당업자는 스위치들(716, 718, 및 720) 중 하나 이상이 다양한 실시 예들에서 생략될 수 있다는 것을 이해할 것이다. 구동 레그들과 직렬로 스위치들(716, 718 및 720)을 사용하면 스위치가 동적으로 인에이블되는 동안 인에이블 신호들(EN1-3)이 동작 중에 정적으로 유지될 수 있고, 신호 모드 회로(예를 들어, 신호 모드 회로(104, 204))에 의해 인에이블 신호(EN1-3)을 생성하기 위해 NRZ 및 PAM 신호의 리라우팅(rerouting)을 피함으로써 시간 및 전력을 절약 할 수 있다. 그러나, 스위치들(716, 718 및 720)을 포함하는 것은 소중한 공간을 차지하는 추가 구성 요소들을 구동 회로(702)에 부가하고, 이는 디바이스가 작아짐에 따라 바람직하지 않을 수 있다.
도 8은 본 발명의 일 실시 예에 따른 메모리의 블록도이다. 메모리(800)는 메모리 셀들의 어레이(802)를 포함할 수 있으며, 이는 예를 들어, 휘발성 메모리 셀들(예를 들어, 동적 랜덤-액세스 메모리(DRAM) 메모리 셀들, 정적 랜덤 액세스-메모리(SRAM) 메모리 셀들)), 비 휘발성 메모리 셀들(예를 들어, 플래시 메모리 셀들), 또는 일부 다른 유형의 메모리 셀들일 수 있다. 메모리(800)는 커맨드 버스(808)를 통해 메모리 커맨드를 수신하고 다양한 메모리 동작들을 수행하기 위해 메모리(800) 내에서 대응하는 제어 신호들을 제공(예를 들어, 생성)할 수 있는 커맨드 디코더(806)를 포함한다. 예를 들어, 커맨드 디코더(806)는 메모리 어레이(802)에 대한 다양한 동작들을 수행하기 위해 커맨드 버스(808)에 제공된 메모리 명령에 응답할 수 있다. 특히, 커맨드 디코더(806)는 메모리 어레이(802)로부터 데이터를 판독하고 메모리 어레이(802)에 데이터를 기록하기 위한 내부 제어 신호를 제공하는데 사용될 수 있다. 로우(row) 및 컬럼(column) 어드레스 신호들은 어드레스 버스(820)를 통해 메모리(800)의 어드레스 래치(latch)(810)에 제공(예를 들어, 인가)될 수 있다. 그 다음, 어드레스 래치(810)는 개별적인 컬럼 어드레스 및 개별적인 로우 어드레스를 제공(예를 들어, 출력)할 수 있다.
어드레스 래치(810)는 로우 어드레스 디코더(822) 및 컬럼 어드레스 디코더(828)에 각각 로우 및 컬럼 어드레스들을 제공할 수 있다. 컬럼 어드레스 디코더(828)는 각 컬럼 어드레스들에 대응하는 어레이(802)를 통해 연장되는 비트 라인들을 선택할 수 있다. 로우 어드레스 디코더(822)는 수신된 로우 어드레스들에 대응되는 어레이(802)의 메모리 셀들의 각 로우들을 활성화시키는 워드 라인 구동기(824)에 접속될 수 있다. 수신된 컬럼 어드레스에 대응하는 선택된 데이터 라인(예를 들어, 비트 라인 또는 비트 라인들)은 입력-출력 데이터 경로(840)를 통해 출력 데이터 버퍼(834)에 판독 데이터를 제공하기 위해 판독/기록 회로(830)에 결합될 수 있다. 출력 데이터 버퍼(834)는 구동 회로(836)를 포함할 수 있다. 구동 회로(836)는 도 1 내지 도 5와 관련하여 전술한 구동 회로들(102, 202, 402, 502 및 602) 중 임의의 것으로 구현될 수 있다. 기록 데이터는 입력 데이터 버퍼(844) 및 메모리 어레이 판독/기록 회로(830)를 통해 메모리 어레이(802)에 제공될 수 있다.
당업자라면 본 명세서에 개시된 실시 예들과 관련하여 설명된 다양한 예시적인 논리 블록, 구성, 모듈, 회로 및 알고리즘 단계는 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 이 둘의 조합으로서 구현될 수 있다는 것을 더 이해할 것이다. 다양한 예시적인 구성 요소들, 블록들, 구성들, 모듈들, 회로들, 및 단계들이 일반적으로 이들의 기능의 관점에서 설명되었다. 당업자는 각 특정 어플리케이션에 대해 다양한 방식으로 설명된 기능을 구현할 수 있지만, 이러한 구현 결정은 본 개시의 범위를 벗어나는 것으로 해석되어서는 안 된다.

Claims (26)

  1. 장치로서,
    병렬로 결합된 제1 복수의 트랜지스터들에 제공되는 제1 전압에 의해 출력 신호를 구동하고 병렬로 결합된 제2 복수의 트랜지스터들에 의해 제공되는 제2 전압에 의해 상기 출력 신호를 구동하도록 구성되는 구동 회로; 및
    메모리의 동작 속도 또는 대역폭에 기초하여 상기 구동 회로가 상기 제1 전압 또는 상기 제2 전압에 의해 상기 출력 신호를 구동하게 하기 위한 하나 이상의 인에이블 신호들을 제공하도록 구성되는 신호 모드 회로
    를 포함하고,
    상기 제1 전압은 상기 제2 전압과 상이하고, 상기 제1 복수의 트랜지스터들 및 상기 제2 복수의 트랜지스터들 모두는 풀업 트랜지스터 및 풀다운 트랜지스터 중 하나인, 장치.
  2. 제1항에 있어서, 상기 제1 복수의 트랜지스터들의 수는 상기 제2 복수의 트랜지스터들의 수보다 많은, 장치.
  3. 제1항에 있어서, 상기 구동 회로는 상기 신호 모드 회로가 상기 제1 복수의 트랜지스터들에 대해 적어도 하나 이상의 인에이블 신호들을 제공하지 않는 한, 상기 제2 복수의 트랜지스터들에 의해 제공되는 상기 제2 전압에 의해 상기 출력 신호를 구동하도록 더 구성되는, 장치.
  4. 제1항에 있어서, 상기 구동 회로가 상기 제1 전압에 의해 상기 출력 신호를 구동하게 하기 위해 제공되는 상기 하나 이상의 인에이블 신호들의 수는 상기 구동 회로가 상기 제2 전압에 의해 상기 출력 신호를 구동하게 하기 위해 제공되는 상기 하나 이상의 인에이블 신호들의 수보다 많은, 장치.
  5. 제1항에 있어서, 상기 구동 회로는 제3 복수의 트랜지스터들에 의해 제공되는 제3 전압에 의해 상기 출력 신호를 구동하도록 더 구성되는, 장치.
  6. 제1항에 있어서,
    상기 신호 모드 회로는 상기 구동 회로가 제1 동작 모드와 연관되어 있는 상기 장치의 동작 속도 또는 대역폭에 기초하여 상기 제1 전압에 의해 상기 출력 신호를 구동하게 하기 위한 상기 하나 이상의 인에이블 신호들 중 적어도 하나를 제공하도록 더 구성되고,
    상기 신호 모드 회로는 상기 구동 회로가 제2 동작 모드와 연관되어 있는 상기 장치의 상기 동작 속도 또는 상기 대역폭에 기초하여 상기 제2 전압에 의해 상기 출력 신호를 구동하게 하기 위한 상기 하나 이상의 인에이블 신호들 중 적어도 하나를 제공하도록 더 구성되는, 장치.
  7. 제6항에 있어서, 상기 제1 동작 모드의 동작 속도 또는 대역폭은 상기 제2 동작 모드의 대응하는 동작 속도 또는 대역폭보다 큰, 장치.
  8. 제6항에 있어서, 상기 제1 전압은 상기 제2 전압보다 큰, 장치.
  9. 제1항에 있어서,
    상기 제1 복수의 트랜지스터들 각각은 상기 제1 전압이 제공되는 제1 전압원과 출력 노드 사이에 결합된 PFET을 포함하고,
    상기 제2 복수의 트랜지스터들 각각은 상기 제2 전압이 제공되는 제2 전압원과 상기 출력 노드 사이에 결합된 NFET을 포함하는, 장치.
  10. 장치로서,
    구동 회로 및 신호 모드 회로를 포함하고,
    상기 구동 회로는:
    제1 전압, 제2 전압, 및 제3 전압을 각각 수신하도록 구성된 제1 전압 라인, 제2 전압 라인, 및 제3 전압 라인;
    복수의 제1 트랜지스터들 - 상기 복수의 제1 트랜지스터들 각각은 상기 제1 전압 라인과 출력 노드 사이에 결합되고, 복수의 제1 인에이블 신호들 중 연관된 하나를 수신하도록 구성됨 -;
    복수의 제2 트랜지스터들 - 상기 복수의 제2 트랜지스터들 각각은 상기 제2 전압 라인과 상기 출력 노드 사이에 결합되고, 복수의 제2 인에이블 신호들 중 연관된 하나를 수신하도록 구성됨 -; 및
    복수의 제3 트랜지스터들 - 상기 복수의 제3 트랜지스터들 각각은 상기 제3 전압 라인과 상기 출력 노드 사이에 결합되고, 복수의 제3 인에이블 신호들 중 연관된 하나를 수신하도록 구성됨 -; 을 포함하고,
    상기 복수의 제3 인에이블 신호들은 상기 복수의 제1 인에이블 신호들 및 상기 복수의 제2 인에이블 신호들과는 상이하고,
    상기 신호 모드 회로는 메모리의 동작 속도 또는 대역폭에 기초하여 상기 복수의 제1 인에이블 신호들, 상기 복수의 제2 인에이블 신호들, 및 상기 복수의 제3 인에이블 신호들을 상기 구동 회로에 제공하도록 구성되고,
    상기 제1 전압은 상기 제2 전압과 상이하고, 상기 복수의 제1 트랜지스터들 및 상기 복수의 제2 트랜지스터들 모두는 풀업 트랜지스터 및 풀다운 트랜지스터 중 하나이고, 상기 복수의 제3 트랜지스터들은 풀업 트랜지스터 및 풀다운 트랜지스터 중 다른 하나인, 장치.
  11. 제10항에 있어서,
    상기 복수의 제1 인에이블 신호들은 상기 복수의 제1 트랜지스터들 중 하나 이상의 제1 트랜지스터들이 제1 동작 모드에서 전도성이게 하고, 상기 복수의 제1 트랜지스터들 각각을 제2 동작 모드에서 비전도성이게 하도록 구성되고,
    상기 복수의 제2 인에이블 신호들은 상기 복수의 제2 트랜지스터들 각각을 상기 제1 동작 모드에서 비전도성이게 하고, 상기 복수의 제2 트랜지스터들 중 하나 이상의 제2 트랜지스터들을 상기 제2 동작 모드에서 전도성이게 하도록 구성되는, 장치.
  12. 제11항에 있어서, 상기 복수의 제1 트랜지스터들 각각은 제1 채널 타입을 갖고, 상기 복수의 제3 트랜지스터들 각각은 제2 채널 타입을 갖는, 장치.
  13. 제12항에 있어서, 상기 복수의 제2 트랜지스터들 각각은 상기 제1 채널 타입을 갖는, 장치.
  14. 제10항에 있어서, 복수의 제4 트랜지스터들을 더 포함하고, 상기 복수의 제4 트랜지스터들 각각은 상기 제1 전압 라인과 상기 출력 노드 사이에서 상기 복수의 제1 트랜지스터들 중 연관된 하나와 직렬로 결합되고, 복수의 제4 인에이블 신호들 중 연관된 하나를 수신하도록 구성되는, 장치.
  15. 제10항에 있어서, 상기 복수의 제1 트랜지스터들의 수는 상기 복수의 제3 트랜지스터들의 수와는 상이한, 장치.
  16. 제10항에 있어서, 상기 복수의 제2 트랜지스터들의 수는 상기 복수의 제3 트랜지스터들의 수와 동일한 장치.
  17. 제10항에 있어서, 상기 복수의 제1 트랜지스터들의 수는 상기 복수의 제2 트랜지스터들의 수와는 상이한, 장치.
  18. 방법으로서,
    신호 모드 회로에 의해, 제1 복수의 인에이블 신호들을 구동 회로의 제1 세트의 트랜지스터들의 각각의 게이트들에, 그리고 제2 복수의 인에이블 신호들을 상기 구동 회로의 제2 세트의 트랜지스터들의 각각의 게이트들에 선택적으로 제공하는 단계 - 상기 제1 복수의 인에이블 신호들 및 상기 제2 복수의 인에이블 신호들은 메모리의 동작 속도 또는 대역폭에 기초하여 제공됨 -;
    상기 구동 회로에 의해, 상기 제1 세트의 트랜지스터들의 상기 각각의 게이트들에서 수신된 상기 제1 복수의 인에이블 신호들에 기초하여, 제1 전압에 결합된 상기 제1 세트의 트랜지스터들에 의해 출력 신호를 구동하는 단계; 및
    상기 구동 회로에 의해, 상기 제2 세트의 트랜지스터들의 상기 각각의 게이트들에서 수신된 상기 제2 복수의 인에이블 신호들에 기초하여, 제2 전압에 결합된 상기 제2 세트의 트랜지스터들에 의해 상기 출력 신호를 구동하는 단계를 포함하고,
    상기 제1 전압은 상기 제2 전압과 상이하고, 상기 제1 세트의 트랜지스터들 및 상기 제2 세트의 트랜지스터들 모두는 풀업 트랜지스터 및 풀다운 트랜지스터 중 하나인, 방법.
  19. 제18항에 있어서, 상기 제1 세트의 트랜지스터들 또는 상기 제2 세트의 트랜지스터들에 의해 상기 출력 신호를 구동하는 것에 응답하여, 멀티레벨 전압 신호를 생성하는 단계를 더 포함하는, 방법.
  20. 제18항에 있어서, 상기 제1 세트의 트랜지스터들의 수는 상기 제2 세트의 트랜지스터들의 수보다 더 많은, 방법.
  21. 장치로서,
    구동 회로 및 신호 모드 회로를 포함하고,
    상기 구동 회로는:
    제1 전압, 제2 전압, 및 제3 전압을 각각 수신하도록 구성된 제1 전압 라인, 제2 전압 라인, 및 제3 전압 라인;
    복수의 제1 트랜지스터들 - 상기 복수의 제1 트랜지스터들 각각은 상기 제1 전압 라인과 출력 노드 사이에 결합되고, 복수의 제1 인에이블 신호들 중 연관된 하나를 수신하도록 구성됨 -;
    복수의 제2 트랜지스터들 - 상기 복수의 제2 트랜지스터들 각각은 상기 제2 전압 라인과 상기 출력 노드 사이에 결합되고, 복수의 제2 인에이블 신호들 중 연관된 하나를 수신하도록 구성됨 -; 및
    복수의 제3 트랜지스터들 - 상기 복수의 제3 트랜지스터들 각각은 상기 제3 전압 라인과 상기 출력 노드 사이에 결합되고, 복수의 제3 인에이블 신호들 중 연관된 하나를 수신하도록 구성됨 -;
    복수의 제4 트랜지스터들 - 상기 복수의 제4 트랜지스터들 각각은 상기 제1 전압 라인과 상기 출력 노드 사이에 상기 복수의 제1 트랜지스터들 중 연관된 하나와 직렬로 결합되고, 복수의 제4 인에이블 신호들 중 연관된 하나를 수신하도록 구성됨 -; 을 포함하고,
    상기 복수의 제3 인에이블 신호들은 상기 복수의 제1 인에이블 신호들 및 상기 복수의 제2 인에이블 신호들과는 상이하고,
    상기 복수의 제3 인에이블 신호들 각각은 상기 복수의 제4 인에이블 신호들 중 연관된 하나와 상보적(complementary)이고,
    상기 신호 모드 회로는 메모리의 동작 속도 또는 대역폭에 기초하여 상기 복수의 제1 인에이블 신호들, 상기 복수의 제2 인에이블 신호들, 및 상기 복수의 제3 인에이블 신호들을 상기 구동 회로에 제공하도록 구성되고,
    상기 제1 전압은 상기 제2 전압과 상이하고, 상기 복수의 제1 트랜지스터들 및 상기 복수의 제2 트랜지스터들 모두는 풀업 트랜지스터 및 풀다운 트랜지스터 중 하나이고, 상기 복수의 제3 트랜지스터들은 풀업 트랜지스터 및 풀다운 트랜지스터 중 다른 하나인, 장치.
  22. 제21항에 있어서,
    상기 복수의 제1 인에이블 신호들은 상기 복수의 제1 트랜지스터들 중 하나 이상의 제1 트랜지스터들이 제1 동작 모드에서 전도성이게 하고, 상기 복수의 제1 트랜지스터들 각각을 제2 동작 모드에서 비전도성이게 하도록 구성되고,
    상기 복수의 제2 인에이블 신호들은 상기 복수의 제2 트랜지스터들 각각을 상기 제1 동작 모드에서 비전도성이게 하고, 상기 복수의 제2 트랜지스터들 중 하나 이상의 제2 트랜지스터들을 상기 제2 동작 모드에서 전도성이게 하도록 구성되는, 장치.
  23. 제22항에 있어서, 상기 복수의 제1 트랜지스터들 각각은 제1 채널 타입을 갖고, 상기 복수의 제3 트랜지스터들 각각은 제2 채널 타입을 갖는, 장치.
  24. 제23항에 있어서, 상기 복수의 제2 트랜지스터들 각각은 상기 제1 채널 타입을 갖는, 장치.
  25. 장치로서,
    구동 회로 및 신호 모드 회로를 포함하고,
    상기 구동 회로는:
    제1 전압, 제2 전압, 및 제3 전압을 각각 수신하도록 구성된 제1 전압 라인, 제2 전압 라인, 및 제3 전압 라인;
    복수의 제1 트랜지스터들 - 상기 복수의 제1 트랜지스터들 각각은 상기 제1 전압 라인과 출력 노드 사이에 결합되고, 복수의 제1 인에이블 신호들 중 연관된 하나를 수신하도록 구성됨 -;
    복수의 제2 트랜지스터들 - 상기 복수의 제2 트랜지스터들 각각은 상기 제2 전압 라인과 상기 출력 노드 사이에 결합되고, 복수의 제2 인에이블 신호들 중 연관된 하나를 수신하도록 구성됨 -; 및
    복수의 제3 트랜지스터들 - 상기 복수의 제3 트랜지스터들 각각은 상기 제3 전압 라인과 상기 출력 노드 사이에 결합되고, 복수의 제3 인에이블 신호들 중 연관된 하나를 수신하도록 구성됨 -;
    복수의 제4 트랜지스터들 - 상기 복수의 제4 트랜지스터들 각각은 상기 제1 전압 라인과 상기 출력 노드 사이에 상기 복수의 제1 트랜지스터들 중 연관된 하나와 직렬로 결합되고, 복수의 제4 인에이블 신호들 중 연관된 하나를 수신하도록 구성됨 -; 을 포함하고,
    상기 복수의 제3 인에이블 신호들은 상기 복수의 제1 인에이블 신호들 및 상기 복수의 제2 인에이블 신호들과는 상이하고,
    상기 복수의 제3 인에이블 신호들 각각은 상기 복수의 제4 인에이블 신호들 중 연관된 하나와 상보적이고,
    상기 복수의 제1 트랜지스터들 각각은 제1 채널 타입을 갖고, 상기 복수의 제2 트랜지스터들 각각은 상기 제1 채널 타입을 가지며, 상기 복수의 제3 트랜지스터들 각각은 제2 채널 타입을 갖고, 상기 복수의 제4 트랜지스터들 각각은 상기 제2 채널 타입을 갖고,
    상기 신호 모드 회로는 메모리의 동작 속도 또는 대역폭에 기초하여 상기 복수의 제1 인에이블 신호들, 상기 복수의 제2 인에이블 신호들, 및 상기 복수의 제3 인에이블 신호들을 상기 구동 회로에 제공하도록 구성되고,
    상기 제1 전압은 상기 제2 전압과 상이하고, 상기 복수의 제1 트랜지스터들 및 상기 복수의 제2 트랜지스터들 모두는 풀업 트랜지스터 및 풀다운 트랜지스터 중 하나이고, 상기 복수의 제3 트랜지스터들은 풀업 트랜지스터 및 풀다운 트랜지스터 중 다른 하나인, 장치.
  26. 제21항에 있어서, 상기 복수의 제1 트랜지스터들의 수는 상기 복수의 제4 트랜지스터들의 수와는 상이한, 장치.
KR1020217007720A 2016-11-10 2017-08-08 전력 효율적인 구동 회로를 위한 장치 및 방법 Active KR102360669B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US15/348,578 2016-11-10
US15/348,578 US9911469B1 (en) 2016-11-10 2016-11-10 Apparatuses and methods for power efficient driver circuits
PCT/US2017/045927 WO2018089064A1 (en) 2016-11-10 2017-08-08 Apparatuses and methods for power efficient driver circuits
KR1020197016123A KR102230115B1 (ko) 2016-11-10 2017-08-08 전력 효율적인 구동 회로를 위한 장치 및 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020197016123A Division KR102230115B1 (ko) 2016-11-10 2017-08-08 전력 효율적인 구동 회로를 위한 장치 및 방법

Publications (2)

Publication Number Publication Date
KR20210033060A KR20210033060A (ko) 2021-03-25
KR102360669B1 true KR102360669B1 (ko) 2022-02-09

Family

ID=61257259

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020217007720A Active KR102360669B1 (ko) 2016-11-10 2017-08-08 전력 효율적인 구동 회로를 위한 장치 및 방법
KR1020197016123A Active KR102230115B1 (ko) 2016-11-10 2017-08-08 전력 효율적인 구동 회로를 위한 장치 및 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020197016123A Active KR102230115B1 (ko) 2016-11-10 2017-08-08 전력 효율적인 구동 회로를 위한 장치 및 방법

Country Status (6)

Country Link
US (3) US9911469B1 (ko)
EP (1) EP3539129A4 (ko)
KR (2) KR102360669B1 (ko)
CN (1) CN109923611B (ko)
TW (3) TWI659613B (ko)
WO (1) WO2018089064A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10015027B2 (en) 2014-10-22 2018-07-03 Micron Technology, Inc. Apparatuses and methods for adding offset delays to signal lines of multi-level communication architectures
US9911469B1 (en) 2016-11-10 2018-03-06 Micron Technology, Inc. Apparatuses and methods for power efficient driver circuits
KR101900467B1 (ko) * 2017-02-02 2018-11-02 연세대학교 산학협력단 토글 직렬 변환기를 이용하여 pam-4 신호의 진폭을 변조하는 데이터 송신 장치 및 그 동작 방법
US11114171B2 (en) 2017-11-08 2021-09-07 Samsung Electronics Co., Ltd. Non-volatile memory device
KR102491576B1 (ko) * 2017-11-08 2023-01-25 삼성전자주식회사 비휘발성 메모리 장치
SG11202009570SA (en) * 2018-04-06 2020-10-29 Black Belt Tx Ltd Atf6 inhibitors and uses thereof
US10491436B1 (en) * 2018-06-20 2019-11-26 Xilinx, Inc. Method and system for generating a modulated signal in a transmitter
US10963168B2 (en) * 2019-01-15 2021-03-30 Micron Technology, Inc. Memory system and operations of the same
US11194726B2 (en) * 2019-02-25 2021-12-07 Micron Technology, Inc. Stacked memory dice for combined access operations
US11386940B2 (en) 2019-05-30 2022-07-12 Micron Technology, Inc. Apparatuses and methods including multilevel command and address signals
US10951206B1 (en) * 2020-08-05 2021-03-16 Nanya Technology Corporation Off chip driving system and signal compensation method
KR102824213B1 (ko) * 2020-08-21 2025-06-26 삼성전자주식회사 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US11587598B2 (en) 2020-09-09 2023-02-21 Samsung Electronics Co., Ltd. Memory device for generating pulse amplitude modulation-based DQ signal and memory system including the same
KR20220050683A (ko) * 2020-10-16 2022-04-25 삼성전자주식회사 고효율 입출력 인터페이스를 지원하는 메모리 장치 및 그것을 포함하는 메모리 시스템
US11551730B2 (en) * 2021-01-26 2023-01-10 Qualcomm Incorporated Low power memory system using dual input-output voltage supplies
US12063033B2 (en) 2021-07-30 2024-08-13 Renesas Electronics America Inc. Apparatus for multi-driver architecture with high voltage protection and impedance control
US20240347099A1 (en) * 2023-04-17 2024-10-17 Qualcomm Incorporated Chip select transmitters for multiple signal levels

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007179725A (ja) * 2005-12-27 2007-07-12 Hynix Semiconductor Inc 半導体メモリのオンダイターミネーション装置及び方法
KR100911866B1 (ko) 2008-04-14 2009-08-11 주식회사 하이닉스반도체 내부전압 생성회로를 포함하는 반도체 메모리장치
US20090296497A1 (en) * 2008-05-28 2009-12-03 Kabushiki Kaisha Toshiba Semiconductor memory device
KR100940854B1 (ko) 2008-09-10 2010-02-09 주식회사 하이닉스반도체 데이터 출력 장치 및 이를 포함하는 반도체 메모리 장치

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5973634A (en) 1996-12-10 1999-10-26 The Regents Of The University Of California Method and apparatus for reducing range ambiguity in synthetic aperture radar
US5802009A (en) * 1997-04-28 1998-09-01 Micron Technology, Inc. Voltage compensating output driver circuit
US5796651A (en) 1997-05-19 1998-08-18 Advanced Micro Devices, Inc. Memory device using a reduced word line voltage during read operations and a method of accessing such a memory device
US5990705A (en) 1997-06-04 1999-11-23 Oak Technology, Inc. CMOS I/O circuit with high-voltage input tolerance
US6028449A (en) 1997-08-05 2000-02-22 Lsi Logic Corporation Integrated circuit I/O buffer having pull-up to voltages greater than transistor tolerance
US5973534A (en) 1998-01-29 1999-10-26 Sun Microsystems, Inc. Dynamic bias circuit for driving low voltage I/O transistors
US6998892B1 (en) 2002-02-13 2006-02-14 Rambus Inc. Method and apparatus for accommodating delay variations among multiple signals
US6982587B2 (en) * 2002-07-12 2006-01-03 Rambus Inc. Equalizing transceiver with reduced parasitic capacitance
US6753698B2 (en) 2002-08-08 2004-06-22 International Business Machines Corporation Low power low voltage transistor—transistor logic I/O driver
US7095245B2 (en) * 2003-11-14 2006-08-22 Intel Corporation Internal voltage reference for memory interface
US7308048B2 (en) 2004-03-09 2007-12-11 Rambus Inc. System and method for selecting optimal data transition types for clock and data recovery
US7219319B2 (en) 2004-03-12 2007-05-15 Sensory Networks, Inc. Apparatus and method for generating state transition rules for memory efficient programmable pattern matching finite state machine hardware
JP4536449B2 (ja) * 2004-07-29 2010-09-01 富士通株式会社 ドライバ回路、半導体装置、及び電子機器
US7164998B2 (en) 2005-02-22 2007-01-16 Freescale Semiconductor, Inc. Method for determining programmable coefficients to replicate frequency and supply voltage correlation in an integrated circuit
JP4255082B2 (ja) * 2005-06-27 2009-04-15 富士通マイクロエレクトロニクス株式会社 電圧供給回路および半導体メモリ
US7511534B1 (en) * 2007-10-05 2009-03-31 Micron Technology, Inc. Circuits, devices, systems, and methods of operation for a linear output driver
US7443194B1 (en) 2008-04-24 2008-10-28 International Business Machines Corporation I/O driver for integrated circuit with output impedance control
US7714617B2 (en) * 2008-09-11 2010-05-11 Micron Technology, Inc. Signal driver circuit having an adjustable output voltage
KR101605463B1 (ko) * 2009-03-04 2016-03-22 삼성전자 주식회사 피브이티 변동에 둔감한 딜레이 라인을 갖는 지연 고정 루프회로
US8180007B2 (en) 2010-01-14 2012-05-15 Freescale Semiconductor, Inc. Method for clock and data recovery
KR101053542B1 (ko) * 2010-04-12 2011-08-03 주식회사 하이닉스반도체 데이터 스트로브 신호 출력 드라이버
US8013648B1 (en) 2010-07-13 2011-09-06 Himax Technologies Limited Output slew-rate controlled interface and method for controlling the output slew-rate of an interface
WO2012103106A1 (en) * 2011-01-25 2012-08-02 Rambus Inc. Multi-modal communication interface
US20130276296A1 (en) 2011-03-25 2013-10-24 Toyota Jidosha Kabushiki Kaisha Stator core manufacturing method
US8497706B2 (en) 2011-08-15 2013-07-30 Micron Technology, Inc. Adjustable data drivers and methods for driving data signals
US8854236B2 (en) * 2012-05-18 2014-10-07 Micron Technology, Inc. Methods and apparatuses for low-power multi-level encoded signals
US8437343B1 (en) 2012-05-22 2013-05-07 Intel Corporation Optimized link training and management mechanism
KR101989571B1 (ko) * 2012-06-27 2019-06-14 삼성전자주식회사 고전압 및 와이드 랜지 전압 동작을 위한 출력 드라이버 및 그것을 사용한 데이터 출력 드라이빙 회로
MY169964A (en) 2012-06-29 2019-06-19 Intel Corp An architected protocol for changing link operating mode
US9390792B2 (en) * 2013-12-23 2016-07-12 Micron Technology, Inc. Apparatuses, memories, and methods for address decoding and selecting an access line
KR102126384B1 (ko) * 2014-03-03 2020-06-25 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 회로
US20150348491A1 (en) * 2014-05-30 2015-12-03 Qualcomm Mems Technologies, Inc. Robust driver with multi-level output
US9337807B2 (en) * 2014-09-30 2016-05-10 Qualcomm Incorporated Output driver circuit with auto-equalization based on drive strength calibration
US10015027B2 (en) 2014-10-22 2018-07-03 Micron Technology, Inc. Apparatuses and methods for adding offset delays to signal lines of multi-level communication architectures
CN105337616B (zh) * 2015-12-04 2018-11-20 上海兆芯集成电路有限公司 数字转模拟转换器以及高压容差电路
KR102529968B1 (ko) * 2016-05-11 2023-05-08 삼성전자주식회사 반도체 메모리 장치의 임피던스 조정 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US9911469B1 (en) * 2016-11-10 2018-03-06 Micron Technology, Inc. Apparatuses and methods for power efficient driver circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007179725A (ja) * 2005-12-27 2007-07-12 Hynix Semiconductor Inc 半導体メモリのオンダイターミネーション装置及び方法
KR100911866B1 (ko) 2008-04-14 2009-08-11 주식회사 하이닉스반도체 내부전압 생성회로를 포함하는 반도체 메모리장치
US20090296497A1 (en) * 2008-05-28 2009-12-03 Kabushiki Kaisha Toshiba Semiconductor memory device
KR100940854B1 (ko) 2008-09-10 2010-02-09 주식회사 하이닉스반도체 데이터 출력 장치 및 이를 포함하는 반도체 메모리 장치

Also Published As

Publication number Publication date
TWI659613B (zh) 2019-05-11
US10381050B2 (en) 2019-08-13
TW201931139A (zh) 2019-08-01
US10825485B2 (en) 2020-11-03
EP3539129A1 (en) 2019-09-18
KR102230115B1 (ko) 2021-03-23
KR20190067940A (ko) 2019-06-17
US9911469B1 (en) 2018-03-06
KR20210033060A (ko) 2021-03-25
CN109923611A (zh) 2019-06-21
EP3539129A4 (en) 2020-07-08
US20180130508A1 (en) 2018-05-10
TW201818662A (zh) 2018-05-16
US20190295607A1 (en) 2019-09-26
TWI760136B (zh) 2022-04-01
TW202131198A (zh) 2021-08-16
WO2018089064A1 (en) 2018-05-17
CN109923611B (zh) 2023-08-08
TWI723372B (zh) 2021-04-01

Similar Documents

Publication Publication Date Title
KR102360669B1 (ko) 전력 효율적인 구동 회로를 위한 장치 및 방법
CN108475520B (zh) 编码及解码多层级通信架构的信号线的设备及方法
US9148170B2 (en) Methods and apparatuses for low-power multi-level encoded signals
US7148721B2 (en) Semiconductor integrated circuit device capable of controlling impedance
US8299831B2 (en) Semiconductor device
KR102430328B1 (ko) 데이터를 나타내는 다중 레벨 신호에 추가 구동을 제공하기 위한 장치 및 방법
US10566968B1 (en) Output driver, and semiconductor memory device and memory system having the same
US8044680B2 (en) Semiconductor memory device and on-die termination circuit
US9859869B1 (en) Output circuit using calibration circuit, and semiconductor device and system including the same
US12237001B2 (en) Apparatuses including output drivers and methods for providing output data signals
KR20230126195A (ko) 펄스 진폭 변조 구동기를 포함하는 반도체 디바이스
US7411419B1 (en) Input/output systems and methods

Legal Events

Date Code Title Description
A107 Divisional application of patent
PA0104 Divisional application for international application

Comment text: Divisional Application for International Patent

Patent event code: PA01041R01D

Patent event date: 20210315

Application number text: 1020197016123

Filing date: 20190604

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20210409

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20211020

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20210409

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

AMND Amendment
PX0901 Re-examination

Patent event code: PX09011S01I

Patent event date: 20211020

Comment text: Decision to Refuse Application

Patent event code: PX09012R01I

Patent event date: 20210512

Comment text: Amendment to Specification, etc.

PX0701 Decision of registration after re-examination

Patent event date: 20211125

Comment text: Decision to Grant Registration

Patent event code: PX07013S01D

Patent event date: 20211104

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20211020

Comment text: Decision to Refuse Application

Patent event code: PX07011S01I

Patent event date: 20210512

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

X701 Decision to grant (after re-examination)
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20220204

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20220207

End annual number: 3

Start annual number: 1

PG1601 Publication of registration