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KR100510485B1 - 전원 잡음에 의한 특성 열화가 방지되는 지연동기루프를구비하는 반도체 메모리 장치 - Google Patents

전원 잡음에 의한 특성 열화가 방지되는 지연동기루프를구비하는 반도체 메모리 장치 Download PDF

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KR100510485B1
KR100510485B1 KR10-2002-0008474A KR20020008474A KR100510485B1 KR 100510485 B1 KR100510485 B1 KR 100510485B1 KR 20020008474 A KR20020008474 A KR 20020008474A KR 100510485 B1 KR100510485 B1 KR 100510485B1
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delay line
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variable delay
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임현욱
정대현
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삼성전자주식회사
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Abstract

전원 잡음에 의한 특성 열화가 방지되는 지연동기루프를 구비하는 반도체 메모리 장치가 개시된다. 본 발명의 반도체 메모리 장치는 데이터 출력 경로, 지연동기루프(DLL), 범용 전원 패드, 가변 지연라인 전원 패드 및 주변회로 전원 패드를 구비한다. 데이터 출력 경로는 내부 클럭과 출력될 데이터를 수신하여 출력될 데이터를 내부 클럭에 동기시켜 출력한다. DLL은 외부 클럭을 수신하여 내부 클럭을 발생하는 회로로서, 소정의 지연 제어 신호에 응답하여 외부 클럭을 지연하여 내부 클럭을 발생하는 가변 지연라인 및 외부 클럭과 소정의 피드백 신호를 이용하여 지연 제어 신호를 발생하고 데이터 출력 경로의 지연시간을 보상하는 DLL 주변 회로를 포함한다. 범용 전원 패드에는 데이터 출력 경로에 공급되는 범용 전원이, 가변 지연라인 전원 패드에는 가변 지연라인에 공급되는 가변 지연라인 전용 전원이, 그리고, 주변회로 전원 패드에는 DLL 주변회로에 공급되는 주변회로 전용 전원이 입력된다. 본 발명에 의하면, 반도체 메모리 장치의 데이터 출력 경로 상에서 발생하는 공급 전원 손실 및 잡음이 DLL을 구성하는 주변 회로들에게 영향을 미치지 않음으로써, DLL의 지터 특성이 크게 개선되는 효과가 있다.

Description

전원 잡음에 의한 특성 열화가 방지되는 지연동기루프를 구비하는 반도체 메모리 장치{Circuit and Method for calibrating driving voltage level for LCD}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 클럭에 동기되어 데이터를 출력하는 반도체 메모리 장치로서 출력 데이터를 클럭에 동기시키기 위한 지연동기루프(DLL) 회로를 구비하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 여러 가지 구성요소 중에서 출력되는 데이터를 외부 클럭 신호에 동기시키는 역할을 하는 회로가 지연동기 루프(Delay Locked-Loop, 이하 DLL이라 함)이다.
DLL은 외부 클럭과 출력 데이터를 동기시키기 위해서 DLL의 지연량(즉, 지연시간)을 늘리거나 줄임으로써 데이터의 출력 시점을 외부 클럭과 일치시킨다. DLL은 DLL로 입력되는 신호, 즉 외부 클럭과 DLL에서 출력된 신호의 피드백(feedback) 신호를 비교함으로써 상기와 같은 동기(locking) 동작을 수행하게 된다. 따라서, 외부 클럭과 메모리의 출력 데이터를 정확히 동기시키기 위해서는 실제 데이터를 출력시키기 위한 경로의 지연을 예측하여 DLL의 피드백 루프(feedback loop)에 보상해 주어야 한다.
데이터 출력 경로의 지연을 보상시키기 위하여 DLL의 피드백 루프에 보상 지연기가 위치된다. 보상 지연기는 일반적으로 일련의 저항 및 커패시터를 이용한 인버터들로 구성되며, 정확한 지연시간의 보상을 위해서 실제 데이터가 지나가는 데이터 출력 경로에 사용되는 회로들과 동일한 회로가 사용된다.
도 1은 일반적인 DLL을 구비하는 반도체 메모리 장치를 나타내는 블록도이다. 이를 참조하면, 일반적인 DLL(100)은 클럭 버퍼(110), 제1 및 제2 주변회로(120, 130), 가변 지연 라인(140), 위상 검출기(150) 및 보상 지연기(160)를 포함한다. 그리고, 반도체 메모리 장치는 상기의 구성을 가지는 DLL(100)외에 데이터를 출력시키기 위한 데이터 출력 경로(200)를 구비한다.
외부로부터 입력되는 외부 클럭(EXT_CLK)은 클럭 버퍼(110)를 거쳐 제1 주변회로(120)로 입력된다. 제1 주변회로(120)는 입력되는 외부 클럭(EXT_CLK)의 레벨을 조절하는 등의 역할을 한다.
제1 주변회로(120)를 통과한 외부 클럭(EXT_CLK)은 가변 지연라인(140)에서 소정 시간 지연된다. 이 때, 가변 지연라인(140)의 지연량은 위상 검출기(150)에서 발생되는 제어 신호(CS)에 따라 가변된다. 가변 지연 라인(140)에서 출력되는 지연된 클럭 신호는 제2 주변회로(130)를 통과하여 내부 클럭(IN_CLK)으로서 발생된다.
내부 클럭(IN_CLK)은 데이터 출력 경로(200)로 입력된다. 데이터 출력 경로(200)는 데이터를 출력시키기 위한 드라이버, 래치 소자 등으로 구성되는 회로로서, 메모리셀로부터 출력되는 데이터를 내부 클럭(IN_CLK)에 동기시켜 데이터 핀을 통해 외부로 출력한다.
한편, 생성된 내부 클럭(IN_CLK)은 외부 클럭(EXT_CLK)과의 정확한 동기를 위하여 보상 지연기(160)를 통하여 위상 검출기(150)로 입력됨으로써 피드백 루프를 형성하게 된다. 위상 검출기(150)는 외부 클럭(EXT_CLK)과 피드백된 클럭(FB_CLK)의 위상을 비교함으로써, DLL(100)의 정확한 동기를 유도한다.
따라서, 데이터 출력 경로(200)의 지연 시간과 보상 지연기(160)에 의한 지연시간이 동일할 경우가 가장 이상적인 경우로서, 이 경우에 동기가 이루어지면 외부 클럭(EXT_CLK)과 출력 데이터(DQ)의 위상은 일치된다.
이상적인 DLL의 동작은 온도, 전압의 변화에 상관없이 항상 일정하게 로킹을 유지하여야 하며, 외부 클럭 잡음 및 내부 공급전원 잡음에 둔감하여야 한다.
도 2는 반도체 메모리 장치의 내부 공급 전원이 변동될 때 도 1에 도시된 일반적인 DLL(100)의 동작을 나타내는 도면이다. 도 2에서 점선은 외부 클럭(EXT_CLK)과 출력 데이터(DQ)의 위상이 정확히 일치되는 위상을 나타내고, 실선은 외부 클럭(EXT_CLK)과 출력 데이터(DQ)의 위상 차이를 나타내는 위상이다.
먼저 도 2의 (a)는 전원의 레벨이 떨어질 때 데이터 출력 경로(200)의 지연 변화량(Δ)이 보상 지연기(160)의 지연 변화량(Δ')보다 작은 경우이다. 이 경우에는, 전원이 강하되는 순간 Δ의 지터가 발생하고 수 클럭 싸이클이 지난 후 DLL(100)이 재동기된 후에 전원이 회복되는 순간 Δ'의 지터 변화를 보인 후 역시 수 싸이클 뒤에 다시 동기가 이루어진다. 따라서, 전원이 강하되고 회복되는 과정에서 Δ+ Δ' 의 지터가 발생된다.
도 2의 (b)는 전원이 강하될 때 데이터 출력 경로(200)의 지연 변화량(Δ)과 보상 지연기(160)의 지연 변화량(Δ')이 같은 경우이다. 이 경우에는, 전원이 강하되고 회복되는 과정에서 Δ+ Δ', 즉 2Δ의 지터가 발생되므로, 도 2의 (a)에 비하여 지터가 적다.
도 2의 (c)는 전원이 강하될 때 데이터 출력 경로(200)의 지연 변화량(Δ)이 보상 지연기(160)의 지연 변화량(Δ')보다 큰 경우이다. 이 경우에는, 전원이 강하되고 회복되는 과정에서 Δ+ Δ' 의 지터가 발생되므로, 도 2의 (a), (b)에 비하여 지터가 적다.
도 2의 (d)는 보상 지연기(160)의 지연 변화량(Δ')이 없는 경우이다. 이 경우에는, 전원이 강하되고 회복되는 과정에서 Δ의 지터가 발생되므로, 도 2의 (a), (b) 및 (c) 에 비하여 지터가 적다.
따라서, 내부 공급전원 잡음에 의한 특성 열화를 최소화하기 위해서는 도 2의 (d)와 같이 전원 잡음에 대한 보상 지연기(160)의 지연 변화를 최소화할 필요성이 있다.
도 3은 종래 기술에 따른 DLL을 구비하는 반도체 메모리 장치를 나타내는 블록도이다. 이를 참조하면, 종래 기술에 따른 DLL은 도 1에 도시된 DLL(100)과 마찬가지로 클럭 버퍼(310)와 가변 지연라인(340), 제1 및 제2 주변회로(320, 330), 위상 검출기(350) 및 정확한 DLL 동기를 구현하기 위한 보상 지연기(360)로 구성된다. 그리고, 데이터를 출력시키기 위한 데이터 출력 경로(200)가 구비된다.
가변 지연라인(340)에는 다른 주변회로들로부터 잡음이 들어오는 것을 막기 위해 별도의 전원 핀(도시되지 않음) 및/또는 패드(380)를 통하여 전원(Vdd_dll/Vss_dll)이 공급되고, 그 외의 주변회로들(300)에는 주변회로용 전력패드(370)를 통하여 전원(Vdd/Vss)이 공급된다.
일반적으로 출력 데이터 경로(200)는 출력 핀 수가 증가함에 따라 전력 소모가 크게 증가하여 큰 공급 전원 손실 및 잡음이 발생한다. 그리고, 데이터 출력 경로(200)에 의해서 발생하는 잡음 성분은 데이터 출력 경로(200)와 동일한 전원 공급 경로를 사용하는 보상 지연기(360) 및 클럭 버퍼(310)로 흘러 들어가 순간적으로 큰 지터를 유발할 수 있다.
그러므로, 데이터 출력 경로(200)에서 발생하는 큰 공급 전원 손실 및 잡음이 DLL을 구성하는 주변 회로들에게 영향을 미치지 않도록 할 필요가 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 장치의 데이터 출력 경로 상에서 발생하는 공급 전원 손실 및 잡음이 DLL을 구성하는 주변 회로들에게 영향을 미치지 않도록 함으로써, DLL의 지터 특성을 개선하는 반도체 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면은 클럭에 동기되어 데이터를 출력하는 반도체 메모리 장치에 관한 것이다. 본 발명의 일면에 따른 반도체 메모리 장치는 내부 클럭과 출력될 데이터를 수신하여 상기 출력될 데이터를 상기 내부 클럭에 동기시켜 출력하는 데이터 출력 경로; 및 상기 외부 클럭을 수신하여 상기 내부 클럭을 발생하는 지연동기루프로서, 소정의 지연 제어 신호에 응답하여 상기 외부 클럭을 지연하여 상기 내부 클럭을 발생하는 가변 지연라인; 및 상기 외부 클럭과 소정의 피드백 신호를 이용하여 상기 지연 제어 신호를 발생하고 상기 데이터 출력 경로의 지연시간을 보상하는 DLL 주변 회로를 포함하는 상기 지연동기루프를 구비하며, 상기 가변 지연라인은 가변 지연라인 전용 전원을 공급받고, 상기 DLL 주변회로는 DLL 주변 회로 전용 전원을 공급받는 것을 특징으로 한다.
바람직하기로는, 상기 DLL 주변회로는 상기 외부 클럭을 버퍼링하는 클럭 버퍼; 상기 내부 클럭을 소정의 보상 지연시간만큼 지연하여 상기 피드백 클럭을 발생하는 보상 지연기; 및 상기 외부 클럭 및 상기 피드백 클럭의 위상을 비교하여 상기 지연 제어 신호를 발생하는 위상 검출기를 포함한다.
또한 바람직하기로는, 상기 반도체 메모리 장치는, 상기 데이터 출력 경로에 공급되는 범용 전원이 입력되는 범용 전원 패드; 상기 가변 지연라인 전용 전원이 입력되는 가변 지연라인 전원 패드; 및 상기 DLL 주변 회로 전용 전원이 입력되는 주변회로 전원 패드를 더 구비하며, 상기 범용 전원 패드, 상기 가변 지연라인 전원 패드 및 상기 주변회로 전원 패드는 각각 별도의 패드들이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면도 클럭에 동기되어 데이터를 출력하는 반도체 메모리 장치에 관한 것이다. 본 발명의 다른 일면에 따른 반도체 메모리 장치는 내부 클럭과 출력될 데이터를 수신하여 상기 출력될 데이터를 상기 내부 클럭에 동기시켜 출력하는 데이터 출력 경로; 상기 외부 클럭을 수신하여 상기 내부 클럭을 발생하는 지연동기루프로서, 소정의 지연 제어 신호에 응답하여 상기 외부 클럭을 지연하여 상기 내부 클럭을 발생하는 가변 지연라인; 및 상기 외부 클럭과 소정의 피드백 신호를 이용하여 상기 지연 제어 신호를 발생하고 상기 데이터 출력 경로의 지연시간을 보상하는 DLL 주변 회로를 포함하는 상기 지연동기루프; 상기 데이터 출력 경로에 공급되는 범용 전원이 입력되는 범용 전원 패드; 상기 가변 지연라인에 공급되는 상기 가변 지연라인 전용 전원이 입력되는 가변 지연라인 전원 패드; 및 상기 DLL 주변회로에 공급되는 상기 주변회로 전용 전원이 입력되는 주변회로 전원 패드를 구비하는 것을 특징으로 한다.
본 발명에 의하면, DLL을 구성하는 회로들 중 가변 지연라인을 제외한 나머지 회로들로의 전원 공급과 데이터 출력 경로를 포함하는 반도체 메모리 장치의 다른 회로들로의 전원 공급이 분리된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 본 발명의 제1 실시예에 따른 반도체 메모리 장치는 DLL(400,440) 및 데이터 출력 경로(200)를 구비한다. 그리고, 본 발명의 제1 실시예에 따른 반도체 메모리 장치는 범용 전원 패드(470), 가변 지연라인 전원 패드(480) 및 주변회로 전원 패드(490)를 더 구비한다.
데이터 출력 경로(200)는 내부 클럭(IN_CLK)과 메모리셀로부터 독출되어 외부로 출력될 데이터(DOUT)를 수신하여, 출력될 데이터(DOUT)를 내부 클럭(IN_CLK)에 동기시켜 데이터 핀을 통하여 외부로 출력한다.
DLL(400, 440)은 외부로부터 입력되는 외부 클럭(EXT_CLK)을 수신하여 내부 클럭(IN_CLK)을 발생한다. DLL은 크게 가변 지연라인(440) 및 DLL 주변회로(400)로 나뉘어진다.
가변 지연 라인(440)은 소정의 지연 제어 신호(CS)에 응답하여 외부 클럭(EXT_CLK)을 지연하여 외부 클럭(EXT_CLK)의 위상보다 약간 앞서는 내부 클럭(IN_CLK)을 발생한다.
DLL 주변회로(400)는 외부 클럭(EXT_CLK)과 피드백 클럭(FB_CLK)을 이용하여 지연 제어 신호(CS)를 발생하고 데이터 출력 경로(200)의 지연시간을 보상하는 등의 역할을 하는데, 상세하게는 클럭 버퍼(410), 위상 검출기(450)와 보상 지연기(460)를 포함한다.
클럭 버퍼(410)는 외부로부터 입력되는 외부 클럭(EXT_CLK)을 버퍼링한다.
보상 지연기(460)는 가변 지연라인(440)에서 발생되는 내부 클럭(IN_CLK)을 소정의 보상 지연시간만큼 지연하여 피드백 클럭(FB_CLK)을 발생한다.
위상 검출기(450)는 외부 클럭(EXT_CLK) 및 피드백 클럭(FB_CLK)의 위상을 비교하여 지연 제어 신호(CS)를 발생시킴으로써, 가변 지연라인(440)의 지연시간을 조절한다.
DLL 주변 회로(400)에는 클럭의 레벨을 조절하는 등의 역할을 하는 회로가 추가될 수 있다. 이를 위하여, 도 4에 도시된 DLL(400,440)은 클럭 버퍼(410)의 출력 신호를 수신하여 가변 지연라인(440)으로 입력되는 신호를 발생하는 제1 주변회로(420) 및 가변 지연라인(440)의 출력 신호를 수신하여 내부 클럭(IN_CLK)으로서 발생하는 제2 주변회로(430)를 포함한다.
클럭 버퍼(410)와 제1 주변회로(420)를 통과한 외부 클럭(EXT_CLK)은 가변 지연라인(440)에서 소정 시간 지연된다. 이 때, 가변 지연라인(440)의 지연량은 위상 검출기(450)에서 발생되는 지연 제어 신호(CS)에 따라 가변된다. 가변 지연 라인(440)에서 출력되는 지연된 클럭 신호는 제2 주변회로(430)를 통과하여 내부 클럭(IN_CLK)으로서 발생된다.
내부 클럭(IN_CLK)은 데이터 출력 경로(200)로 입력된다. 데이터 출력 경로(200)는 메모리셀(도시되지 않음)로부터 출력되는 데이터(DOUT)를 내부 클럭(IN_CLK)에 동기시켜 데이터 핀을 통해 외부로 출력한다.
한편, 데이터 출력 경로(200)에서 출력되는 출력 데이터(DQ)와 외부 클럭(EXT_CLK)의 위상을 정확히 동기시키기 위하여, 내부 클럭(IN_CLK)은 보상 지연기(460)를 통하여 피드백 클럭(FB_CLK)으로서 위상 검출기(450)로 입력된다. 위상 검출기(450)는 외부 클럭(EXT_CLK)과 피드백된 클럭(FB_CLK)의 위상을 비교하고, 비교 결과에 따라 가변 지연라인(440)의 지연시간을 조절한다.
따라서, 데이터 출력 경로(200)의 지연 시간과 보상 지연기(160)에 의한 지연시간은 동일한 것이 가장 이상적이다. 또한, 데이터 출력 경로(200)의 지연 시간과 보상 지연기(160)에 의한 지연시간은 전원 공급이 변동되더라도 변하지 않는 것이 바람직하다. 그러나, 상기 종래 기술에서 언급한 바와 같이, 출력 데이터 핀 수가 증가함에 따라 데이터 출력 경로(200)의 전력 소모가 크게 증가하여 큰 공급 전원 손실 및 잡음이 발생하기 때문에 이에 따라 전원 레벨이 변동된다.
본 발명은 상기와 같은 데이터 출력 경로(200)에서의 전원 손실 및 잡음이 DLL 특성에 영향을 주지 않도록 하기 위하여, 데이터 출력 경로(200), 가변 지연 라인(440) 및 DLL 주변 회로(400)에 외부 전원을 공급하기 위한 경로를 각각 별도로 두어 상호 독립적인 전원이 공급되도록 한다. 즉, 가변 지연라인(440)에는 가변 지연라인 전용 전원(Vdd_dll/Vss_dll)이 공급되고, DLL 주변회로(400)에는 DLL 주변 회로 전용 전원(Vdd_comp/Vss_comp)이 공급된다.
본 발명의 제1 실시예에 따른 반도체 메모리 장치는 데이터 출력 경로(200), 가변 지연 라인(440) 및 DLL 주변 회로(400)에 독립적으로 외부 전원을 공급하기 위하여 상기 각 회로(200, 440, 400)에 대응하는 전용의 패드들(470, 480, 490)을 구비한다.
데이터 출력 경로(200)에 공급되는 범용 전원(Vdd/Vss)은 범용 전원 패드(470)를 통하여, 가변 지연라인 전용 전원(Vdd_dll/Vss_dll)은 가변 지연라인 전원 패드(480)를 통하여, 그리고 DLL 주변 회로 전용 전원((Vdd_comp/Vss_comp)은 주변회로 전원 패드(490)를 통하여 각각 공급된다.
범용 전원 패드(470), 가변 지연라인 전원 패드(480) 및 주변회로 전원 패드(490)는 각각 별도의 패드들이다.
여기서는, 데이터 출력 경로(200), 가변 지연라인(440) 및 DLL 주변회로(400)에 각각 2 종류의 전원이 공급되는 것으로 가정된다. 따라서, 데이터 출력 경로(200), 가변 지연라인(440) 및 DLL 주변회로(400)에 각각 별도의 전원을 공급하기 위하여 2개씩의 전원 패드가 구비되는 것이 바람직하다.
일반적으로 데이터 출력 경로(200)가 동작할 때, 외부 공급전원의 한계 등에 의해 내부 공급전원 강하 및 잡음이 발생할 수 있다,
그런데, 도 4에 도시된 바와 같이, 데이터 출력 경로(200), 가변 지연라인(440) 및 DLL 주변회로(400)가 전원 공급을 공유하지 않고, 각각 전용 전원을 공급받을 경우 데이터 출력 경로(200)에서 발생한 내부공급전원의 강하 또는 잡음은 DLL 주변회로(400)의 보상 지연기(460)와 무관하다. 그러므로, 데이터 출력 경로(200)에서의 전원 변동은 클럭 버퍼(410), 가변지연라인(440) 및 보상 지연기(460)를 통해서 위상 검출기(450)로 입력되어 외부 클럭(EXT_CLK)과 비교되는 피드백 클럭(FB_CLK)에는 아무런 영향을 미치지 않는다.
따라서, DLL(400, 440)은 데이터 출력 경로(200)에서 발생되는 공급전원의 강하 또는 잡음에 무관하게 동기 특성을 유지한다.
도 5는 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 외부 전원 공급을 설명하기 위한 도면이다. 본 발명의 제2 실시예에 따른 반도체 메모리 장치는 도 4에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치와 마찬가지로, 클럭 버퍼(410), 제1 및 제2 주변 회로(420, 430), 가변 지연라인(440), 위상 검출기(450) 및 보상 지연기(460)를 포함하는 DLL(400,440), 데이터 출력 경로(200), 범용 전원 패드(470), 가변 지연라인 전원 패드(480) 및 주변회로 전원 패드(490)를 구비하며, 제1 실시예에 따른 반도체 메모리 장치와 동일한 구성을 가진다. 따라서, 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 각 구성 요소에 대한 상세한 설명은 생략된다.
본 발명의 제2 실시예에 따른 반도체 메모리 장치는 제1 전원 핀 및 제2 전원 핀을 더 구비한다. 제1 전원 핀은 외부 전원을 범용 전원 패드(470) 및 주변회로 전원 패드(480)에 입력시키기 위한 핀이고, 제2 전원 핀은 외부 전원을 가변지연라인 전원 패드(480)에 입력시키기 위한 핀이다.
따라서, 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서는, 도 5에 도시된 바와 같이, 데이터 출력 경로(200) 및 DLL 주변회로(400)에 외부 전원을 공급하기 위한 핀(제1 전원 핀)은 공유된다. 그리고, 제1 전원 핀을 범용 전원 패드(470)에 연결하는 리드 프레임(Lead Frame)(510)과 제1 전원 핀을 주변회로 전원 패드(490)에 연결하는 리드 프레임(520)은 분리된다.
도 6은 본 발명의 제3 실시예에 따른 반도체 메모리 장치에서 외부 전원 공급을 설명하기 위한 도면이다. 본 발명의 제3 실시예에 따른 반도체 메모리 장치는 도 4에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치와 마찬가지로, 클럭 버퍼(410), 제1 및 제2 주변 회로(420, 430), 가변 지연라인(440), 위상 검출기(450) 및 보상 지연기(460)를 포함하는 DLL(400,440), 데이터 출력 경로(200), 범용 전원 패드(470), 가변 지연라인 전원 패드(480) 및 주변회로 전원 패드(490)를 구비하며, 제1 실시예에 따른 반도체 메모리 장치와 동일한 구성을 가진다. 따라서, 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 각 구성 요소에 대한 상세한 설명은 생략된다.
본 발명의 제3 실시예에 따른 반도체 메모리 장치는 제1 전원 핀, 제2 전원 핀 및 제3 전원 핀을 더 구비한다. 제1 전원 핀은 외부 전원을 범용 전원 패드(470)에, 제2 전원 핀은 외부 전원을 가변 지연라인 전원 패드(480)에 제3 전원 핀은 외부 전원을 주변회로 전원 패드(490)에 각각 입력시키기 위한 핀이다.
따라서, 본 발명의 제3 실시예에 따른 반도체 메모리 장치에서는, 데이터 출력 경로(200), 가변 지연라인(440) 및 DLL 주변회로(400)에 외부 전원을 공급하기 위한 핀들(제1, 제2, 제3 전원 핀)은 각각 독립적이며, 전원 핀들과 패드들(470, 480, 490)을 각각 연결하는 리드 프레임(610, 620, 630)도 각각 독립적으로 구비된다.
도 7은 본 발명의 제4 실시예에 따른 DLL을 구비하는 반도체 메모리 장치에서 외부 전원 공급을 설명하기 위한 도면이다. 본 발명의 제4 실시예에 따른 반도체 메모리 장치는 도 4에 도시된 본 발명의 일 실시예에 따른 반도체 메모리 장치와 마찬가지로, 클럭 버퍼(410), 제1 및 제2 주변 회로(420, 430), 가변 지연라인(440), 위상 검출기(450) 및 보상 지연기(460)를 포함하는 DLL(400,440), 데이터 출력 경로(200), 범용 전원 패드(470), 가변 지연라인 전원 패드(480) 및 주변회로 전원 패드(490)를 구비하며, 제1 실시예에 따른 반도체 메모리 장치와 동일한 구성을 가진다. 따라서, 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 각 구성 요소에 대한 상세한 설명은 생략된다.
본 발명의 제4 실시예에 따른 반도체 메모리 장치는 외부 전원을 범용 전원 패드(470), 가변 지연라인 전원 패드(480) 및 주변회로 전원 패드(490)에 입력시키기 위한 전원 핀을 더 구비한다.
따라서, 본 발명의 제4 실시예에 따른 반도체 메모리 장치에서는, 데이터 출력 경로(200), 가변 지연라인(440) 및 DLL 주변회로(400)에 외부 전원을 공급하기 위한 핀은 공유되고 패드들(470, 480, 490)은 독립적으로 구비된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, DLL을 구성하는 회로들 중 가변 지연라인을 제외한 나머지 회로들로의 전원 공급과 데이터 출력 경로를 포함하는 반도체 메모리 장치의 다른 회로들로의 전원 공급이 분리된다.
따라서, 반도체 메모리 장치의 데이터 출력 경로 상에서 발생하는 공급 전원 손실 및 잡음이 DLL을 구성하는 주변 회로들에게 영향을 미치지 않음으로써, DLL의 지터 특성이 크게 개선되는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 일반적인 지연동기루프(Delay-Locked Loop, DLL)를 구비하는 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 반도체 메모리 장치의 내부 공급 전원이 변동될 때 도 1에 도시된 일반적인 DLL의 동작을 나타내는 도면이다.
도 3은 종래 기술에 따른 DLL을 구비하는 반도체 메모리 장치를 나타내는 블록도이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 외부 전원 공급을 설명하기 위한 도면이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 메모리 장치에서 외부 전원 공급을 설명하기 위한 도면이다.
도 7은 본 발명의 제4 실시예에 따른 반도체 메모리 장치에서 외부 전원 공급을 설명하기 위한 도면이다.

Claims (11)

  1. 클럭에 동기되어 데이터를 출력하는 반도체 메모리 장치에 있어서,
    내부 클럭과 출력될 데이터를 수신하여 상기 출력될 데이터를 상기 내부 클럭에 동기시켜 출력하는 데이터 출력 경로; 및
    외부 클럭을 수신하여 상기 내부 클럭을 발생하는 지연동기루프로서, 소정의 지연 제어 신호에 응답하여 상기 외부 클럭을 지연하여 상기 내부 클럭을 발생하는 가변 지연라인; 및 상기 외부 클럭과 소정의 피드백 신호를 이용하여 상기 지연 제어 신호를 발생하고 상기 데이터 출력 경로의 지연시간을 보상하는 DLL 주변 회로를 포함하는 상기 지연동기루프를 구비하며,
    상기 데이터 출력 경로는 범용 전원을 공급받고,
    상기 가변 지연라인은 가변 지연라인 전용 전원을 공급받고,
    상기 DLL 주변회로는 DLL 주변 회로 전용 전원을 공급받는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 DLL 주변회로는
    상기 외부 클럭을 버퍼링하는 클럭 버퍼;
    상기 내부 클럭을 소정의 보상 지연시간만큼 지연하여 상기 피드백 클럭을 발생하는 보상 지연기; 및
    상기 외부 클럭 및 상기 피드백 클럭의 위상을 비교하여 상기 지연 제어 신호를 발생하는 위상 검출기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 반도체 메모리 장치는, 상기 데이터 출력 경로에 공급되는 범용 전원이 입력되는 범용 전원 패드; 상기 가변 지연라인 전용 전원이 입력되는 가변 지연라인 전원 패드; 및 상기 DLL 주변 회로 전용 전원이 입력되는 주변회로 전원 패드를 더 구비하며,
    상기 범용 전원 패드, 상기 가변 지연라인 전원 패드 및 상기 주변회로 전원 패드는 각각 별도의 패드들인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 공급되는 전원을 상기 범용 전원으로서 상기 범용 전원 패드에 입력시키는 제1 전원 핀;
    외부로부터 공급되는 전원을 상기 가변 지연라인 전용 전원으로서 상기 가변 지연라인 전원 패드에 입력시키는 제2 전원 핀; 및
    외부로부터 공급되는 전원을 상기 DLL 주변회로 전용 전원으로서 상기 주변회로 전원 패드에 입력시키는 제3 전원 핀을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 공급되는 전원을 상기 범용 전원으로서 상기 범용 전원 패드에, 상기 주변회로 전용 전원으로서 상기 주변회로 전원 패드에 입력시키는 제1 전원 핀; 및
    외부로부터 공급되는 전원을 상기 가변 지연라인 전용 전원으로서 상기 가변 지연라인 전원 패드에 입력시키는 제2 전원 핀을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 공급되는 전원을 상기 범용 전원으로서 상기 범용 전원 패드에, 상기 주변회로 전용 전원으로서 상기 주변회로 전원 패드에, 상기 가변 지연라인 전용 전원으로서 상기 가변 지연라인 전원 패드에 입력시키는 전원 핀을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 클럭에 동기되어 데이터를 출력하는 반도체 메모리 장치에 있어서,
    내부 클럭과 출력될 데이터를 수신하여 상기 출력될 데이터를 상기 내부 클럭에 동기시켜 출력하는 데이터 출력 경로;
    외부 클럭을 수신하여 상기 내부 클럭을 발생하는 지연동기루프로서, 소정의 지연 제어 신호에 응답하여 상기 외부 클럭을 지연하여 상기 내부 클럭을 발생하는 가변 지연라인; 및 상기 외부 클럭과 소정의 피드백 신호를 이용하여 상기 지연 제어 신호를 발생하고 상기 데이터 출력 경로의 지연시간을 보상하는 DLL 주변 회로를 포함하는 상기 지연동기루프;
    상기 데이터 출력 경로에 공급되는 범용 전원이 입력되는 범용 전원 패드;
    상기 가변 지연라인에 공급되는 상기 가변 지연라인 전용 전원이 입력되는 가변 지연라인 전원 패드; 및
    상기 DLL 주변회로에 공급되는 상기 주변회로 전용 전원이 입력되는 주변회로 전원 패드를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서, 상기 반도체 메모리 장치는,
    상기 범용 전원 패드 및 상기 주변회로 전원 패드에 공통으로 전기적으로 접속되는 제1 전원 핀; 및
    상기 가변 지연라인 전원 패드에 전기적으로 접속되는 제2 전원 핀을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7항에 있어서, 상기 반도체 메모리 장치는
    상기 범용 전원 패드에 전기적으로 접속되는 제1 전원 핀;
    상기 가변 지연라인 전원 패드에 전기적으로 접속되는 제2 전원 핀; 및
    상기 주변회로 전원 패드에 전기적으로 접속되는 제3 전원 핀을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7항에 있어서, 상기 반도체 메모리 장치는
    상기 범용 전원 패드, 상기 가변 지연라인 전원 패드 및 상기 주변회로 전원 패드에 공통으로 전기적으로 접속되는 전원 핀을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 7항에 있어서, 상기 DLL 주변회로는
    상기 외부 클럭을 버퍼링하는 클럭 버퍼;
    상기 내부 클럭을 소정의 보상 지연시간만큼 지연하여 상기 피드백 클럭을 발생하는 보상 지연기; 및
    상기 외부 클럭 및 상기 피드백 클럭의 위상을 비교하여 상기 지연 제어 신호를 발생하는 위상 검출기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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