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KR100850579B1 - 적층형 1티-엔 메모리 셀 구조 - Google Patents

적층형 1티-엔 메모리 셀 구조 Download PDF

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KR100850579B1
KR100850579B1 KR1020057021779A KR20057021779A KR100850579B1 KR 100850579 B1 KR100850579 B1 KR 100850579B1 KR 1020057021779 A KR1020057021779 A KR 1020057021779A KR 20057021779 A KR20057021779 A KR 20057021779A KR 100850579 B1 KR100850579 B1 KR 100850579B1
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access transistor
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bit
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KR1020057021779A
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하싼 네자드
머마지드 쎄예디
Original Assignee
마이크론 테크놀로지, 인크
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Abstract

본 발명은 교차점 아키텍처 및 1T-1Cell 아키텍처 모두의 임의의 장점을 포함하는 메모리 어레이 아키텍처에 대한 메모리 기술 및 새로운 변형에 관한 것이다. 1T-1Cell 아키텍처의 고속 독출시간 및 높은 신호 대 잡음 비와, 교차점 아키텍처의 고집적도 모두는 상기 레이아웃의 임의의 특징을 조합함으로써 활용된다. 단일의 억세스 트랜지스터(16)는 "Z" 축 방향으로 배열된 복수개의 메모리 어레이 층에 서로 수직 상부에 적층될 수 있는 다수의 메모리 셀을 독출하는데 사용된다.
1T-1Cell 아키텍처, 교차점 아키텍처, 메모리, 억세스 트랜지스터, 독출

Description

적층형 1티-엔 메모리 셀 구조{STACKED 1T-n MEMORY CELL STRUCTURE}
본 출원은 1티-엔 엠티제이 엠램 구조(1T-nMTJ MRAM STRUCTURE)의 제목으로 2002년 5월 16일 출원된, 미국 특허출원 제10/146,113호의 일부 계속(continuation-in-part) 출원이고, 여기에 그 전체가 참조로 포함된다.
본 발명은, 한정하지는 않지만, 엠램(MRAM)과 피시램(PCRAM)과 같은 비휘발성 및 반휘발성의 프로그래머블 저항형 메모리 셀(programmable resistance memory cells)을 포함하는 적층형 메모리 셀들의 어레이를 사용한 메모리 소자에 관한 것으로서, 더욱 상세하게는 적층형 메모리 셀을 위한 독출 회로(read circuitry)에 관한 것이다.
집적회로 설계자는 항상 이상적인 반도체 메모리 즉, 불특정적으로 억세스할 수 있고(accessible), 매우 빠르게 기입하거나 독출할 수 있고, 비휘발성이나 무한정으로 변경할 수 있으며, 저전력을 소비하는 소자를 추구하여 왔다. 최근의 기술은 점차 이러한 장점을 제공하고 있는 것으로 보인다. 일부 비휘발성 또는 반휘발성 메모리 기술은 자기저항성 랜덤 억세스 메모리(Magnetoresistive Random Access Memory: MRAM), 프로그래머블 도전성 램덤 억세스 메모리(Programmable Conductive Random Access Memory: PCRAM), 강유전성 랜덤 억세스 메모리(Ferroelectric Random Access Memory: FERAM), 폴리머 메모리(polymer memory) 및 칼코겐나이드 메모리(chalcogenide memory)를 포함한다. 상기 메모리 형태의 각각은 증가된 메모리 밀도를 갖는 적층형 메모리 셀 어레이에 사용될 수 있다.
엠램(MRAM) 메모리 요소(element)의 일 형태는 터널 접합(tunnel junction)을 형성하는 비자성 장벽층에 의해 분리된 강자성층을 포함하는 구조를 갖는다. 전형적인 엠램(MRAM) 소자는 "절연물 격납 구성을 갖는 자기-정렬식 엠램 구성(Self-Aligned Magnetoresistive Random Access Memory(MRAM) Structure Utilizing a Spacer Containment Scheme)"라는 제목으로 2001년 2월 7일 출원한, Sandhu 등의 미국특허 제6,358,756호에 기술되어 있다. 이러한 강자성층에서, 정보는 자화 벡터(megnetization vector)의 방향인 디지털 "1" 또는 디지털 "0"으로서 저장할 수 있다. 어떠한 강자성층 내의 자기 벡터(magnetic vector)는 자기적으로 일정하고(fixed) 또는 고정된(pinned) 반면, 다른 강자성층의 자기 벡터는 고정되지 않아서 자화 방향이 고정층(pinned layer)에 관하여 "평행(parallel)" 및 "비평행(antiparallel)" 상태 사이를 전환하는 것이 자유롭다. 평행 및 비평행 상태에 따라, 자성 메모리 요소는, 메모리 회로에 의해 "1" 또는 "0" 중 하나로서 독출되는 2개의 상이한 저항 상태를 나타낸다. 상이한 자기 방향(magnetic orientation)에 대한 저항 상태의 검출은 엠램(MRAM)이 정보를 독출하도록 허용한다.
피시램(PCRAM) 메모리 요소는 2개의 전극 사이에 개재된 하나 이상의 칼코겐 나이드 기반의 글라스층을 사용한다. 전형적인 피시램(PCRAM) 셀의 일 예에 대해 Moore 및 Gilton의 미국특허 제6,348,365호를 참조하면, 피시램(PCRAM) 셀은 인가되는 기입 전압(write voltage)에 따라 감소된 저항값을 나타냄으로써 동작한다. 이러한 상태는 기입 전압의 극성을 반전함으로써 반전할 수 있다. 엠램(MRAM)과 마찬가지로, 피시램(PCRAM) 셀의 저항 상태는 데이터로서 센싱하여 독출할 수 있다. 아날로그 프로그래밍 상태는 또한 피시램(PCRAM)에서 가능하다. 엠램(MRAM) 셀과 피시램(PCRAM) 셀은, 이들의 프로그램된 저항 상태를 리프레시 동작(refresh operation)이 필요 없는 상당한 구간의 시간 동안 유지할 수 있기 때문에, 비휘발성 또는 반휘발성 메모리 셀로 간주할 수가 있다. 이들은, 저장된 논리 상태를 유지하는데 빈번한 리프레시 동작이 필요한 통상적인 다이내믹 램덤 억세스 메모리(Dynamic Random Access Memory: DRAM) 셀보다도 훨씬 적은 휘발성을 갖고 있다.
또 다른 비휘발성 메모리 형태인 에프이램(FERAM) 메모리는, 메모리 셀 내에 강유전성 결정(ferroelectric crystal)을 사용한다. 이러한 결정은 인가되는 전기장에 따라, 중심 원자를 전기장의 방향으로 이동함으로써 반응한다. 상기 셀의 결정의 중심 원자를 이동하는데 필요한 전압은 프로그램 데이터로서 센싱할 수가 있다.
폴리머 메모리는 그 내부에 분산된 이온을 갖는 폴리머 기반 층을 사용하거나, 반대로 이온이 인접 층에 분산되어 있을 수 있다. 폴리머 메모리 요소는 극성(polar)의 도전성 폴리머 분자를 기반으로 하고 있다. 폴리머 층과 이온은 2개의 전극 사이에 개재되어 전압 또는 전기장이 인가될 때에 이온이 음 전극을 향해 이 동함으로써 메모리 셀의 저항을 가변시킨다. 이러한 가변 저항은 메모리 상태로서 센싱할 수가 있다.
칼코겐나이드 메모리는 저항성 가열에 따라 위상 변이를 일으킴으로써 저항 상태를 전환한다. 2개의 저항 상태에 해당하는 2개의 위상은 다결정 상태 및 비정질 상태를 포함한다. 비정질 상태는, 저장된 데이터로서 독출될 수 있는, 더 높은 저항 상태이다.
메모리 셀을 독출하는 메모리 기술 내에서 사용하는 상이한 어레이 아키텍처(architecture)가 있다. 가령, 기존의 임의의 아키텍처는 소위 1 트랜지스터-1 셀("1T-1Cell") 아키텍처이다. 이 구조는 1개의 메모리 요소에 독출 접속(read access)을 제어하기 위한 1개의 억세스 트랜지스터를 기반으로 하고 있다. 또 다른 아키텍처는 교차점(cross-point) 아키텍처로서, 각각의 메모리 셀을 제어하는 억세스 트랜지스터를 사용함 없이 독출 동작을 수행한다. 이러한 형태의 시스템은 선택 셀을 독출하기 위해 임의의 전압 수준으로 설정한 로(row) 라인 및 컬럼(column) 라인을 사용한다. 각 시스템은 장점과 단점을 갖고 있다. 상기 교차점 시스템은 독출에 있어서 1T-1Cell 시스템보다 다소 느릴 뿐만 아니라 독출 동작 동안에 "잡음이 많다(noisy)". 하지만, 교차점 어레이는 고밀도를 위해 용이하게 적층할 수 있는 장점을 갖고 있다. 덧붙여, 1T-1Cell 어레이는, 일대일의 억세스 트랜지스터 대 메모리 셀 비율을 공급하는데 추가 공간이 필요하기 때문에 교차점 어레이보다 더 빠르나 필연적으로 더 낮은 집적도를 갖는다.
1T-1Cell 및 교차점 아키텍처 각각의 단점을 최소화하면서 1T-1Cell 및 교차 점 아키텍처 모두의 장점을 활용할 수 있는 메모리 독출 아키텍처를 갖는 것이 바람직하다.
본 발명은 교차점 아키텍처 및 1T-1Cell 아키텍처 모두의 임의의 장점을 포함하는 메모리 셀 어레이 독출 아키텍처를 제공한다. 1T-1Cell 아키텍처의 고속 독출 시간 및 높은 신호 대 잡음 비와, 교차점 아키텍처의 더 높은 집적도 모두를, 각각의 임의의 특성들을 독창적으로 조합함으로써, 본 발명에 활용한다. 단일의 억세스 트랜지스터는 복수개의 메모리 셀 어레이 층에 수직적으로 서로 상측에 적층할 수 있는, 다중의 메모리 셀의 독출을 동작시키는데 사용할 수 있다. 상기 아키텍처에서 복수개의 낮은 휘발성의 메모리 셀은, 각 메모리 셀을 개별적으로 독출할 수 있을지라도, 본질적으로 공통 센스라인을 공유하고 있다.
도 1은 본 발명의 바람직한 실시예에 따라 제조된 메모리 어레이의 일부분의 2차원 단면도.
도 2는 도 1에 도시된 실시예에 따라 제조된, 메모리 어레이의 일부분의 단면사시도.
도 3은 셀의 층 및 타 회로간의 상호작용을 나타낸 엠램(MRAM)의 블록 개념도.
도 4는 본 발명에 따른 메모리 소자를 포함하는 프로세서 기반 시스템의 블록 개념도.
이하의 상세한 설명에서, 본 발명을 실시할 수 있는 다양한 구체적인 실시예로서 참조한다. 이들 실시예들을, 당업자가 본 발명을 실시할 수 있도록 충분히 상세히 설명한다. 다른 실시예들을 활용할 수 있으며, 본 발명의 사상과 또는 영역을 벗어남 없이 구조적 및 전기적 변형을 실시할 수 있음을 이해하여야 한다.
"기판" 및 "웨이퍼"라는 용어는 이하의 상세한 설명에서 호환하여 사용할 수 있고, 어떠한 반도체 기반 구조이든지 포함할 수 있다. 상기 구조는 실리콘, 실리콘-온-인슈레이터(silicon-on-insulator: SOI) 또는 실리콘-온-사파이어(silicon-on-sapphire: SOS), 도핑 및 미도핑 반도체, 기본 반도체 토대(base semiconductor foundation)에 의해 지지되는 실리콘 에피택셜층 및 기타 반도체 구조물을 포함하는 것으로 이해하여야 한다. 상기 반도체는 실리콘 기반(silicon-based) 이어야 할 필요가 없다. 상기 반도체는 실리콘-게르마늄, 게르마늄 또는 갈륨아세나이드가 될 수 있다. 이하의 상세한 설명에서 상기 기판을 참조할 때, 상기 기본 반도체 또는 토대의 내부에 또는 상부에 영역(regions) 또는 접합(junctions)을 형성하는 선행 공정 단계들을 활용하였을 수가 있다. 덧붙여, 상기 기판은 반도체 기반이어야 할 필요가 없으나, 폴리머, 세라믹, 금속, 글라스 및 기타 물질과 같은, 가변 저항성 메모리 어레이를 지지하기에 적합한 어떠한 구조물일 수 있다.
"금속"이라는 용어는 원소 금속(elemental metal)만을 포함하는 것이 아니라 기타 미량의 금속(trace metal)을 갖거나, 합금 금속의 물리적 및 화학적 특성을 보유하는 한, 반도체 분야에서 공지된 기타 금속과 여러 가지 합금 조성물을 포함할 수 있는 것으로 간주한다.
본 발명은 저 휘발성 메모리 기술(예를 들어, 엠램(MRAM), 피시램(PCRAM), 에프이램(FERAM), 폴리머 메모리 및 칼코겐나이드 메모리) 및 교차점 아키텍처와 1T-1Cell 아키텍처 모두의 임의의 장점을 포함하는 메모리 어레이 아키텍처 상에서의 새로운 변형에 관한 것이다. 1T-1Cell 아키텍처의 고속 독출시간 및 높은 신호 대 잡음 비와, 교차점 아키텍처의 더 높은 집적도 모두는, 각 레이아웃의 임의의 특징을 조합함으로써 활용된다. 도 1 및 도 2는 본 발명의 바람직한 실시예를 나타낸다. 본 발명의 새로운 아키텍처는, 교차점 독출 아키텍처 또는 1T-1Cell 독출 아키텍처 중 어느 하나를 사용할 수 있는 어떠한 메모리 소자에든지 응용할 수 있고, 상기 소자(특히 기술배경에 언급한 소자)에 관련하여 일반적으로 기술하더라도, 본 발명은 예시적인 목적을 위하여 엠램(MRAM) 소자에 관하여 구체적으로 기술한다.
본 발명에서, 억세스 트랜지스터(16)는, "Z" 축 방향으로 배열된 복수개의 메모리 어레이 층(34)에서 서로 실질적으로 상부에 적층된 다수의 메모리 셀(38)의 독출을 제어하는데 사용한다. 메모리 셀(38)은 엠램(MRAM), 피시램(PCRAM), 에프이램(FERAM), 폴리머 메모리, 칼코겐나이드 메모리 또는 기타 메모리 구조물의 저 휘발성 셀이 될 수 있다. 이러한 아키텍처에서, 억세스 트랜지스터 층(12) 내의 2차원 어레이의 각 억세스 트랜지스터(16)는 실질적으로 각 단일의 억세스 트랜지스터 (16)의 상부에 제조된, 실질적으로 수직인 복수개의 메모리 셀(38)의 적층에 연결될 수 있는데, 이는 상기 "Z" 방향의 복수개의 메모리 셀(38)이 센스라인 배선(32)(후술한다)에 의해 센스라인(33)을 본질적으로 공유하기 위함이다. 상기 아키텍처는 도 1에서는 2차원 단면도로 도시되어 있고, 도 2에서는 3차원 단면도로 도시되어 있다. "X", "Y" 및 "Z" 축들이 도 1 및 도 2에 도시되어 있다.
도면을 참조하면, 동일한 부분에는 동일한 참조부호가 부여되어 있다. 도 1은 반도체 기판(10) 상의 억세스 트랜지스터 층(12)을 포함하는 본 발명의 메모리 소자의 구조를 도시하고 있다. 억세스 트랜지스터 층(12)은 2차원("X", "Y" 평면) 이상으로 어레이된 억세스 트랜지스터(16)를 포함한다. 도 1에 도시된 바와 같이, 억세스 트랜지스터(16)는 "X" 축 방향을 따라 기판(10) 상에 배열된다. 하지만, 도시한 것은 단지, 예시 목적을 위한 본 발명의 메모리 소자의 일부 단면도이고, 기판 상에 다른 억세스 트랜지스터(16)가 "X" 및 "Y" 축 양방향으로 있을 수 있다. 또한, 추가 억세스 트랜지스터 어레이가 필요하면, "Z" 축 방향으로 형성할 수도 있다.
도 1에 도시된 바와 같이, 억세스 트랜지스터(16)의 소정의 구조가 본 발명에 중요하지는 않더라도, 억세스 트랜지스터(16)는 엔-채널(N-channel) 모스펫(MOSFET: metal oxide semiconductor field effect transistor)이 될 수 있다. 억세스 트랜지스터(16)는 기판(10) 내의 소스/드레인(14) 활성영역을 포함한다. 기판(10) 위에서, 트랜지스터(16)는 게이트 옥사이드(18)를 포함하고, 게이트 옥사이드(18) 위에는 전형적으로 실리사이드층(22)이 위에 놓인 다결정실리콘층(20)이 존재 하는 데, 이들 모두의 꼭대기는 질화막 캡(nitride cap)(24)이 덮고 있다. 다결정실리콘층(20)과 실리사이드층(22)은 공동으로 워드라인(23)("Y" 축 방향으로 이어짐)을 형성한다. 억세스 트랜지스터(16)의 워드라인(23)의 측면은, 전형적으로 산화물 또는 질화물로 형성된 절연성 측벽(26)에 의해 절연되며 보호된다. 억세스 트랜지스터(16)의 워드라인(23)은 디코딩(decoding) 소자 및 로직 회로와 같은 주변 회로(48)(도 3에 도시됨)에 연결될 수 있다. 본 발명에서 사용하기 위한 억세스 트랜지스터(16)는 당업자에게 공지된 어떠한 기술에 의해 제조될 수가 있다.
도 1을 참조하면, 억세스 트랜지스터 층(12)은 또한 억세스 트랜지스터(16)의 상부 및 주위에 절연성 유전층(28)을 포함한다. 상기 절연성 유전층(28)을 관통하여 도전성 플러그(30)가 억세스 트랜지스터(16)의 소스/드레인 영역(14)에 연결되도록 제조할 수 있다. 절연성 유전층(28)은 산화물, BPSG와 같은, 당 분야에서 공지된 어떠한 물질이든지 될 수 있고, 당 분야에서 공지된 방법에 따라 형성될 수 있다. 마찬가지로, 도전성 플러그(30)는 당 분야에서 공지된 어떠한 물질이든지 될 수 있으나, 바람직하게는 텅스텐 기반이고, 공지된 방법에 의해 형성될 수 있다. 이들 도전성 플러그(30)는 메모리 어레이 층(34)의 하부의 억세스 트랜지스터(16)를 상부의 메모리 셀(38)에 전기적으로 연결하기 위한 것 뿐만 아니라, 메모리 셀(38)의 독출 동안 사용되는 센스 증폭기(50)까지 도달하는, 비트라인(31)과 같은 주변 회로(48)에 연결하기 위한 단자(terminals) 또는 연결부(connections)의 역할을 담당할 수 있다. 억세스 트랜지스터(16)와 메모리 어레이 층(34) 및 비트라인(31) 사이의 연결은, 당 분야에서 공지된 바와 같이, 전형적으로 유전 물질(미도 시)로 절연된 금속 배선(36)으로서 형성된다. 금속 배선(36) 및 비트라인(31)은 구리, 알루미늄 또는 당 분야에서 적합한 것으로 알려진 기타 금속일 수 있고, 공지된 방법에 의해 형성될 수 있다.
전술한 바와 같이, 센스 증폭기(50)에 연결된 비트라인(31)은 금속 배선(36)과 금속 플러그(30)에 의해 억세스 트랜지스터(16)에 접속된다. 도 1에 도시된 바와 같이, 메모리 셀(38)이 "적층형" 메모리 어레이 층(34)에 배열된다. 이들 셀(38)은 각 층(34)에서 2차원 어레이("X", "Y" 평면)로 배열되는데, 여기서 각 셀(38)은, 서로 수직일 수 있고 일반적으로 서로 수직이 되는, 공통 라인(44)과 센스라인(33)의 교차점에서 정의된다. 이는 또한 도 2의 3차원 사시도에서도 확인할 수 있다. 소정의 수직적 적층의 메모리 셀(38)을 위한 각 평탄층(34)에 대한 센스라인(33)은 금속 배선(32)에 의해 상호연결된다. 도 1 및 도 2는 또한, 셀(38)이 엠램(MRAM) 셀일 때, 메모리 셀(38)을 기입(writting)하는데 돕기 위해 제공될 수 있는 기입 전용 라인(write only lines)(40)을 도시하고 있다. 도 1 및 도 2에 도시된 바와 같은 기입 전용 라인(40)은, 교차(crossing) 자기장을 발생하는데 사용되는 엠램(MRAM) 이외의 메모리 구조에서는 필수적이지 않다.
도 3을 참조하면, 도 3은 바람직한 엠램(MRAM) 셀인 본 발명의 메모리 셀(38)을 도시하고, 각 셀(38)은 가장 기본적인 구성에 있어서, 독출(reading) 및 기입(writting) 기능 모두를 위해 사용되는 공통 라인(44), 메모리 영역(42)인 자성(magnetic) 비트, 독출 기능을 위해 사용되는 센스라인(33) 및 유전층(46)의 제공에 의해 센스라인(33)으로부터 분리된, 기입 기능을 위해 사용되는 기입 전용 라인 (40)(엠램(MRAM)에서만)을 포함할 수 있다. 메모리 영역(42)은 자유형(free) 강자성층(43), 터널 접합층(45) 및 고정형 강자성층(41)을 포함한다. 바람직한 실시예에서, 자유형 강자성층(43)은, 센스라인(33)에 인접한, 고정형 강자성층(41) 상에 배치된다. 하지만, 당 분야에서 공지된 바와 같이, 이들 층의 배열을 변경하는 것이 가능하다. 바람직한 실시예에서, 센스라인 배선(32)을 공유하는 셀(38)은 억세스 트랜지스터(16)에 대해 수직인 "컬럼(column)" 상에 위치한다. 하지만, 예를 들어, 동일한 센스라인 배선(32)에 층(34) 당 1개 셀(38)의 센스라인(33)을 연결할 수 있는 한, 센스라인 배선(32)을 서로 공유하는 셀(38)을 오프셋(offset) 하는 것과 같은 다른 구성이 가능하다.
엠램(MRAM) 셀(38)의 기입 전용 라인(40)은 당 분야에서 공지된 바와 같은 도전성 물질로 구성될 수 있다. 기입 전용 라인을 제조하는 물질의 특정 조합은 본 발명의 중요한 요소가 아니다. 하지만, 예로서, 상기 라인(40)은 구리, 알루미늄 또는 기타 도전성 물질이 될 수 있다. 기입 전용 라인(40)은 유전층(46)에 의해 둘러싸여 절연되고, 유전층(46)은 또한 메모리 셀(38)의 기타 요소와 메모리 어레이 층(34)을 절연한다. 비록 도 1 및 도 2에서, 기입 전용 라인(40)이 메모리 셀(38)에 관련된 부분(segment) 내에 도시되어 있을지라도, 실제로는 연속적이며, 도 1의 점선 화살표로 도시된 바와 같은 센스라인 배선(32)을 우회하여 지나간다.
도 3에 더욱 명확히 도시된 바와 같이, 상기 기입 전용 라인(40)은 더욱 상세히 후술할 센스라인(33)과, 공통 라인(44)에 접촉하는 자성 비트(메모리 영역)(42)이다. 고정형 강자성층(41)은 상기 층(41)의 자기 방향을 일정(fixed) 즉 고 정(pinned) 상태로 유지하는, 망간철(iron manganese)과 같은 관련 비강자성층(미도시)을 포함한다. 고정형 강자성층(41)의 자성 물질은 여러 가지 물질 또는 예를 들어 니켈철코발트 또는 니켈철과 같은 우수한 자성 특성을 갖는 합금으로부터 선택할 수 있다. 터널 접합(45)은 2개의 강자성층(41),(43)을 분리하는 영역이고, 자기 방향(또는 자기 벡터의 조합)과 최종의 저항으로서 메모리 저장을 가능하게 한다. 터널 접합(45)은 당 분야에서 공지된 바와 같은 여러 가지 물질로 제조할 수 있으나, 바람직한 물질은 알루미늄 산화물이다. 터널 접합(45)의 층은 당 분야에서 공지된 바와 같이, 여러 가지 메모리(예를 들어 엠램(MRAM)) 셀(38)의 전체에 걸쳐 얇고 평탄하며 균일하여야 한다. 터널 접합(45) 상에는 고정형 강자성층(41)과 같은 자기 특성을 갖는, 동일한 물질로 제조할 수 있는 자유형 강자성층(43)이 배치되어 있다. 고정형 강자성층(41)에 대향하는 바와 같이, 자유형 강자성층(43)은 엠램(MRAM) 셀(38)의 기입을 위한 자기 방향을 천이하기에 자유롭고, 관련 비강자성층을 갖지 않는다. 자유형 강자성층(43)은 공통 라인(44)(독출/기입)에 전기적으로 접촉하여 실질적으로 엠램(MRAM) 셀(38)을 완성한다.
도 1 및 도 2를 참조하면, 다수의 메모리 어레이 층(34)은 "Z" 축 방향으로 서로 적층될 수 있음으로써 메모리 소자의 밀도를 높인다. 최상층의 메모리 어레이 층(34) 상에 배치된 질화물 보호막(미도시)은 전형적으로 메모리 소자를 보호한다. 최종의 소자의 물리적 크기의 실용성 외에는 본 발명의 메모리 소자의 메모리 어레이 층(34)의 수에 대한 한정은 없다. 일반적으로, 10개 이상의 층(34)이 가능하다. 물론, 더 작은 수의 층(34) 또한 사용할 수 있다.
각 층(34)의 각 메모리 셀(38)은, 도 1 및 도 2에 도시된 바와 같이 억세스 트랜지스터(16)에 전기적으로 연결된 센스라인 배선(32)에 연결된 자신의 센스라인(33)을 갖고 있다. 센스라인(33)은 임의의 도전성 물질로 제조할 수 있으나, 바람직하게는 텅스텐 기반 물질로 제조된다. 도 1(및 도 2)에 도시된 바와 같이, 센스라인(33)은 유전층(46)에 의해 센스라인(33)과 분리된 기입 전용 라인(40)의 상부를 지나가고, 자성 비트(45)(구체적으로는, 바람직한 실시예의 고정형 강자성층(41))와 접촉하며 그 하부를 지나간다. 상기 아키텍처에서, 단일의 억세스 트랜지스터(16)는 도 2에 도시된 바와 같이, 실질적으로 억세스 트랜지스터(16)의 상부에서 "Z" 축 방향으로 각각의 저 휘발성 메모리(예를 들어, 엠램(MRAM)) 셀(38)에 의해 공유된다. 즉, 각 억세스 트랜지스터(16)는 각각의 메모리 어레이 층(34)에서 해당하는 셀(38)을 담당한다. 도 2는 메모리 어레이 층(34)의 최상층면에서부터 연장된 추가적인 센스 라인 배선(32)을 도시하고 있다. 상기 센스 라인 배선(32)은 다른 메모리 셀(38) 및 하부의 다른 억세스 트랜지스터(16)에 접촉한다.
도 3은 엠램(MRAM) 형 메모리 셀(38)의 블록 개념도를 도시한 것으로서, 셀(38)의 독출 및 기입 동안의 셀(38) 요소 및 관련 회로의 상호작용을 나타낸 것이다. 기입 동작 동안에 메모리 셀(38)은, 주변 회로에 의한 상기 셀(38)의 공통라인(44) 및 기입 전용 라인(40)의 동시 여기(coinciding stimulation)에 의해 어드레스(address) 된다. 메모리의 실제적인 기입은, 바람직한 엠램(MRAM)의 기술 분야에서 공지된 바와 같이, 강자성층(41),(43)의 자기 방향의 작용으로서 이루어지며, 2개의 라인(44),(40)의 전류에 의해 야기되는 라인(44),(40)의 자장의 상호작용을 기반으로 한다. 메모리 셀(38)의 저장 정보를 독출하기 위해, 셀(38)은 센스 증폭기(50)와 접촉하는 비트라인(31), 관련 억세스 트랜지스터(16) 및 상기 메모리 셀(38)에 관련한 공통라인(44)의 동시 여기에 의해 어드레스된다. 3차원 어레이의 셀(38)(도 2에 도시된 바와 같음)은, "X" 축 방향의 독출을 위해 억세스 트랜지스터(16)에 의해 어드레스되고, "Y" 축 방향의 독출을 위해 비트라인(31)(주변 센스 증폭기(50)와 전기적 접촉함)에 의해 어드레스되며, 평탄층(34) 중 하나의 공통라인(44)에 의해 "Z" 축 방향으로 어드레스된다.
도 3에 도시된 바와 같이, 주변 회로(48)는 워드라인(23)을 여기함으로써 억세스 트랜지스터(16)를 턴온시킨다. 억세스 트랜지스터(16)는, 턴온되었을 때, 센스 증폭기(50)(비트라인(31)에 의해 상기 트랜지스터(16)의 소스/드레인(14)에 연결됨)를, 상기 트랜지스터(16) 상의 관련 "Z" 축 방향의 복수개의 메모리 셀(38)의 센스라인(33)에 관련된 센스라인 배선(32)(억세스 트랜지스터(16)의 다른 소스/드레인(14)에 연결됨)에 연결하는 역할을 담당한다. 메모리 어레이 층(34)의 각각을 관통하는 "Z" 축 방향의 각 "컬럼"의 메모리 셀(38)에 대하여 개별 억세스 트랜지스터(16)(비트라인(31)과 전기적 연결됨)가 있을 수 있다. 각각의 "컬럼"의 메모리 셀(34)은 센스라인 배선(32)(도 2 및 도 3)의 관련부분으로 나타낼 수 있다. 소정의 억세스 트랜지스터가 턴온되었으면, 주변 회로(48)가 공통라인(44)을 여기하고 상기 동일한 억세스 트랜지스터(16)에 연결된 센스 증폭기(50)가 상기 셀에 저장된 메모리를 당 분야에 공지된 어떠한 방법에 의해 저항(또는 메모리 형태에 따라 전압 또는 전류)으로서 센싱할 때, 상기 셀은 독출된다.
억세스 트랜지스터(16)는 여러 가지 방법으로 독출 회로에 연결될 수 있다. 예를 들면, 각 억세스 트랜지스터(16)는 단일의 해당 비트라인(31)과 전기적 접촉을 할 수 있고, 상기 비트라인(31)은 단일의 각 센스 증폭기(50)와 전기적 접촉을 할 수 있거나, 반대로, 관련된 각 억세스 트랜지스터(16)와 배열된 그러한 다수의 비트라인(31)은 단일의 센스 증폭기(50)와 전기적 접촉을 이루며 단일의 센스 증폭기(50)를 공유할 수 있다. 또 다른 예로서, 상이한 워드라인(23)을 갖는 복수개의 억세스 트랜지스터(16)는 단일의 비트라인(31)을 공유하며, 비트라인의 길이방향을 따라 비트라인과 전기적 접촉을 할 수 있다. 이러한 형태로 배열된 각 비트라인(31)은 자신의 각 센스 증폭기(50)와 전기적 접촉을 할 수 있거나, 반대로 다수의 상기 비트라인(31)은 단일의 센스 증폭기(50)와 전기적 접촉을 하며 단일의 센스 증폭기(50)를 공유할 수 있다. 덧붙여, 억세스 트랜지스터(16), 비트라인(31) 및 센스 증폭기(50)의 배열에 무관하게, 억세스 트랜지스터(16)와, 당 분야에서 공지된 바와 같은 최종적인 독출 회로 사이의 전기적 배선을 따라가면서 (디코딩 소자와 같은) 중간 소자가 존재할 수 있다.
본 발명의 아키텍처는 메모리 셀(38)과, 고속 독출 기능을 가능하게 하는 센스 증폭기(50)(또는 기타 독출 소자) 모두에게 독출 기능을 위한 트랜지스터 드라이버(억세스 트랜지스터(16))를 더 근접하게 제공한다. 이는 독출 기능 동안에 종래의 교차점 아키텍처보다 더 높은 신호 대 잡음 비를 생성한다. 상기 배열에서, 메모리 3차원 어레이는 본질적으로, 1T-nCell 아키텍처로 구성되고, 여기서 n은 메모리 어레이 층(34) 또는 "Z" 축 방향의 셀(38)의 수와 동일하다. 따라서, 당 분야 에서 공지된 1T-1Cell 아키텍처에 요구되는 것보다 더 적은 수의 억세스 트랜지스터(16)가 필요하다.
도 4는 본 발명의 메모리 소자(100)를 활용할 수 있는 바람직한 프로세싱 시스템(900)을 도시하고 있다. 프로세싱 시스템(900)은 로컬 버스(local bus)(904)에 접속된 하나 이상의 프로세서(901)를 포함한다. 메모리 콘트롤러(902)와 제1 버스 브릿지(903)는 또한 로컬 버스(904)에 접속된다. 프로세싱 시스템(900)은 다중 메모리 콘트롤러(902) 및/또는 다중 제1 버스 브릿지(903)를 포함할 수 있다. 메모리 콘트롤러(902)와 제1 버스 브릿지(903)는 단일 소자(906)로서 집적될 수 있다.
메모리 콘트롤러(902)는 또한 하나 이상의 메모리 버스(907)에 접속된다. 각각의 메모리 버스(907)는 본 발명의 하나 이상의 메모리 소자(100)를 포함하는 메모리 콤포넌트(908)를 수용한다. 메모리 콤포넌트(908)는 메모리 카드 또는 메모리 모듈일 수 있다. 메모리 모듈의 예로서, 싱글 인라인 메모리 모듈(single inline memory module: SIMM)과 듀얼 인라인 메모리 모듈(dual inline memory module: DIMM)을 포함한다. 메모리 콤포넌트(908)는 하나 이상의 추가 소자(909)를 포함할 수 있다. 예를 들면, SIMM 또는 DIMM에서, 추가 소자(909)는 시리얼 프레전스 디텍트(serial presence detect: SPD) 메모리와 같은 구성(configuration) 메모리일 수 있다. 메모리 콘트롤러(902)는 또한 캐시 메모리(cache memory)(905)에 접속될 수 있다. 캐시 메모리(905)는 오직 상기 프로세싱 시스템의 캐시 메모리 전용일 수 있다. 반면에, 다른 소자, 예를 들어 프로세서(CPU)(901)는 또한 캐시 메모리(905)로 캐시 계층(cache hierarchy)을 형성할 수 있는 캐시 메모리들을 포함할 수 있다. 프로세싱 시스템(900)이 버스 마스터(bus master)이거나 다이렉트 메모리 억세스(direct memory access: DMA)를 지원하는, 주변장치(peripheral) 또는 콘트롤러를 포함하면, 메모리 콘트롤러(902)는 캐시 일관성 프로토콜(cache coherency protocol)을 구현할 수 있다. 메모리 콘트롤러(902)가 복수개의 메모리 버스(907)에 접속되면, 각 메모리 버스(907)가 병렬 동작할 수 있거나, 상이한 어드레스 범위가 상이한 메모리 버스(907)에 맵(map) 될 수 있다.
제1 버스 브릿지(903)는 하나 이상의 페리퍼럴 버스(910)에 접속된다. 주변장치 또는 추가 버스 브릿지와 같은 여러 가지 장치는 페리퍼럴 버스(910)에 접속될 수 있다. 상기 장치는 스토리지 콘트롤러(911), 여러 가지 입/출력(I/O) 장치(914), 제2 버스 브릿지(915), 멀티미디어 프로세서(918) 및 레거시 장치 인터페이스(legacy device interface)(920)를 포함할 수 있다. 제1 버스 브릿지(903)는 또한 하나 이상의 전용 고속 포트(922)에 접속될 수 있다. 예를 들어, 개인용 컴퓨터에서, 전용 포트는 프로세싱 시스템(900)에 고성능 비디오 카드를 접속하는데 사용되는 가속 그래픽 포트(accelerated graphics port: AGP) 일 수 있다.
스토리지 콘트롤러(911)는 스토리지 버스(912)를 거쳐 페리퍼럴 버스(910)에 하나 이상의 스토리지 장치(913)를 접속시킨다. 예를 들면, 스토리지 콘트롤러(911)는 에스시에스아이(SCSI) 콘트롤러일 수 있고, 스토리지 장치(913)는 SCSI 디스크일 수 있다. 입출력(I/O) 장치(914)는 어떠한 형태의 주변장치이어도 무방하다. 예를 들면, 입출력(I/O) 장치(914)는 이더넷 카드(Ethernet card)와 같은 로컬 에어리어 네트워크 인터페이스(local area network interface)일 수 있다. 제2 버 스 브릿지는 또 다른 버스를 거쳐 상기 프로세싱 시스템에 추가 장치를 인터페이스하는데 사용될 수 있다. 예를 들면, 상기 제2 버스 브릿지는 프로세싱 시스템(900)에 유니버설 시리얼 버스(universal serial bus: USB) 장치(917)를 접속하는데 사용되는 유니버설 시리얼 포트(USB) 콘트롤러일 수 있다. 멀티미디어 프로세서(918)는 사운드 카드, 비디오 캡처 카드, 또는 스피커(919)와 같은 1개의 추가 장치에 또한 접속될 수 있는, 어떠한 다른 형태의 미디어 인터페이스일 수 있다. 레거시 장치 인터페이스(920)는 프로세싱 시스템(900)에 레거시 장치, 예를 들어, 구형(older styled) 키보드와 마우스를 접속하는데 사용된다.
도 4에 도시된 프로세서 시스템(900)은 단지 본 발명을 사용할 수 있는 바람직한 프로세싱 시스템일 뿐이다. 도 4는 개인용 컴퓨터 또는 워크스테이션과 같은 범용 컴퓨터에 특히 적합한 프로세싱 아키텍처를 나타내고 있으나, 프로세서 시스템(900)을 여러 가지 응용에 사용하는데 더 적합해지도록 구성하기 위해 공지된 변형을 할 수 있음을 알아야만 한다. 예를 들면, 프로세싱을 필요로 하는 많은 전자 장치는, 메모리 콤포넌트(908) 및/또는 메모리 장치(100)에 접속된 CPU(901)에 의존하는 더 단순한 아키텍처를 사용하여 구현될 수 있다. 한정하지는 않지만, 상기 전자 장치로서 오디오/비디오 프로세서 및 레코더, 게임 콘솔(gaming console), 디지털 텔레비전, 유선 또는 무선 전화기, 항법장치(navigation device)(위치 확인 시스템(global positioning system: GPS) 및/또는 관성 항법장치(inertial navigation)를 기반으로 한 시스템을 포함) 및 디지털 카메라 및/또는 레코더를 포함할 수 있다. 상기 변형은, 예를 들어, 불필요한 콤포넌트의 생략, 특수 장치 또 는 회로의 추가, 및/또는 복수개 장치의 집적을 포함할 수 있다.
상술한 설명 및 첨부 도면은 단지 본 발명의 특징 및 이점을 성취할 수 있는 바람직한 실시예일 뿐이다. 본 발명은, 본 명세서에서 상세하게 도시되고 설명된 실시예에 한정되지 아니 한다. 본 발명은 어떠한 개수의 변형, 변경, 치환 또는 지금까지 설명되지 않은 균등 배열을 포함하기 위해 수정할 수 있으나, 이는 본 발명의 사상과 범위에 속한다. 본 발명은 이하의 특허청구범위에 의해서만 한정된다.

Claims (66)

  1. 제1 억세스 트랜지스터;
    각각 메모리 셀들의 대응하는 평면에 관련된 복수개의 제1 메모리 셀들: 및
    각각 상기 복수개의 메모리 셀과 접속되고, 동일한 비트라인으로 상기 제1 억세스 트랜지스터를 통하여 전기적으로 접속된 복수개의 제1 센스라인들을 포함하고,
    상기 제1 센스라인들은 센스라인 배선에 의해 상기 제1 억세스 트랜지스터와 전기적 접촉을 하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 메모리 셀들의 평면들은 수직 적층되어 배열된 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 메모리 셀 각각은 센스라인, 공통라인 및 메모리 비트를 포함하되, 상기 공통라인과 상기 센스라인은 서로 수직인 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서, 상기 메모리 비트는 고정형 강자성층, 터널 접합 및 자유형 강자성층을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제3항에 있어서, 상기 메모리 비트는 프로그래머블 도전성 메모리(PCRAM) 비트인 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 프로그래머블 도전성 메모리 비트는 GexSe100-x층, 실버(silver)층 및 실버세레나이드층을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서, x는 17~28 또는 39~42인 것을 특징으로 하는 반도체 소자.
  8. 제3항에 있어서, 상기 메모리 비트는 강유전성 메모리 요소인 것을 특징으로 하는 반도체 소자.
  9. 제3항에 있어서, 상기 메모리 비트는 폴리머 기반 메모리 요소를 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제3항에 있어서, 상기 메모리 비트는 위상변이형 칼코겐나이드 기반 메모리 요소인 것을 특징으로 하는 반도체 소자.
  11. 제3항에 있어서, 상기 제1 메모리 셀들 중의 하나는, 상기 비트라인, 상기 제1 억세스 트랜지스터 및 상기 하나의 제1 메모리 셀의 상기 공통라인에 의한 독출 기능 동안에 어드레스되는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서, 상기 비트라인은 센스 증폭기와 전기적 접촉을 하는 것을 특징으로 하는 반도체 소자.
  13. 삭제
  14. 제1항에 있어서, 상기 센스라인은 금속으로 형성된 것을 특징으로 하는 반도체 소자.
  15. 제14항에 있어서, 상기 금속은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제1항에 있어서,
    제2 억세스 트랜지스터;
    각각 메모리 셀의 1개의 상기 대응하는 평면에 관련된 복수개의 제2 메모리 셀들; 및
    각각 상기 복수개의 제2 메모리 셀들에 대응하여 접속되고, 상기 제2 억세스 트랜지스터를 통하여 동일한 제2 비트라인으로 전기적 접속된 복수개의 제2 센스라인들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  17. 각각 대응하는 비트라인과 전기적 접촉한 복수개의 억세스 트랜지스터들을 포함하는 억세스 트랜지스터 층;
    각각 상기 억세스 트랜지스터 층 상에 수직으로 제공된 복수개의 메모리 어레이 층들로서, 상기 메모리 어레이 층들은 복수개의 메모리 셀들과, 상기 복수개 의 메모리 셀들 각각에 대응하는 센스라인을 포함하고, 상기 메모리 셀들은 상기 어레이 층의 횡방향에 수직인 방향으로 메모리 셀의 세트(set)를 정의하기 위해 상기 어레이 층 내에 배열되는 복수개의 메모리 어레이 층; 및
    복수개의 센스라인 배선들을 포함하되, 상기 센스라인 배선 각각은 상기 복수개의 억세스 트랜지스터 중 대응하는 억세스 트랜지스터 및 상기 메모리 어레이 층 각각의 하나의 상기 센스라인과 전기적 접촉을 하는 것을 특징으로 하는 반도체 소자.
  18. 제17항에 있어서, 상기 복수개의 억세스 트랜지스터 중 상기 대응하는 억세스 트랜지스터가 턴온되었을 때, 상기 대응하는 억세스 트랜지스터와 전기적 접촉을 하는 상기 비트라인은, 또한 동일한 상기 대응하는 억세스 트랜지스터와 전기적 접촉을 하는 상기 센스라인 배선과 전기적 접촉하는 상기 센스라인과 전기적 접촉을 하는 것을 특징으로 하는 반도체 소자.
  19. 제17항에 있어서, 상기 메모리 셀의 각각은 엠램(MRAM) 셀인 것을 특징으로 하는 반도체 소자.
  20. 제17항에 있어서, 상기 메모리 셀의 각각은 프로그래머블 도전성 메모리 셀인 것을 특징으로 하는 반도체 소자.
  21. 제17항에 있어서, 상기 메모리 셀의 각각은 에프이램(FERAM) 셀인 것을 특징으로 하는 반도체 소자.
  22. 제17항에 있어서, 상기 메모리 셀의 각각은 폴리머 메모리 셀인 것을 특징으로 하는 반도체 소자.
  23. 제17항에 있어서, 상기 메모리 셀의 각각은 위상변이형 칼코겐나이드 메모리 셀인 것을 특징으로 하는 반도체 소자.
  24. 제17항에 있어서, 상기 억세스 트랜지스터와 전기적 접촉을 하는 상기 비트라인은 또한 센스 증폭기와 접촉하는 것을 특징으로 하는 반도체 소자.
  25. 제17항에 있어서, 상기 센스라인의 각각은 센스 증폭기와 전기적 접촉을 하는 것을 특징으로 하는 반도체 소자.
  26. 제1 센스라인과 관련된 제1 메모리 셀을 포함하는 제1 메모리 어레이 층;
    상기 제1 메모리 셀 상에 위치하고 제2 센스라인과 관련된 제2 메모리 셀을 포함하고, 상기 제1 메모리 어레이 층 위에 배치되는 제2 메모리 어레이 층; 및
    턴온되었을 때 상기 제1, 2 센스라인에 제1 비트라인을 접속시키는 제1 억세스 트랜지스터를 포함하는 억세스 트랜지스터 층을 포함하는 메모리 소자.
  27. 제26항에 있어서, 상기 제1, 2 센스라인은 제1 센스라인 배선을 통하여 상기 제1 억세스 트랜지스터와 전기적으로 접촉된 것을 특징으로 하는 메모리 소자.
  28. 제26항에 있어서, 상기 제1, 2 메모리 셀 중 하나는, 대응하는 공통라인, 상기 제1 억세스 트랜지스터 및 상기 제1 비트라인에 의해 독출 기능 동안에 어드레스되는 것을 특징으로 하는 메모리 소자.
  29. 제26항에 있어서, 상기 제2 메모리 어레이 층 상에 복수개의 제3 메모리 어레이 층을 더 포함하되, 상기 복수개의 제3 메모리 어레이 층 각각은 제3 메모리 셀을 포함하고, 상기 제3 메모리 셀 각각은 상기 제1, 2 메모리 셀 상에 배치되며 제3 센스라인과 관련되고, 상기 제3 센스라인은 상기 제1 억세스 트랜지스터와 전기적 접촉을 하는 것을 특징으로 하는 메모리 소자.
  30. 제29항에 있어서, 상기 제1, 2, 3 센스라인은 상기 제1 센스라인 배선을 통하여 상기 제1 억세스 트랜지스터와 전기적 접촉을 하는 것을 특징으로 하는 메모리 소자.
  31. 제30항에 있어서, 상기 제1, 2, 3 메모리 셀 중 하나는 상기 대응하는 공통라인, 상기 제1 억세스 트랜지스터 및 상기 제1 비트라인에 의해 독출 기능 동안에 어드레스된 것을 특징으로 하는 메모리 소자.
  32. 제29항에 있어서, 상기 억세스 트랜지스터 층은 복수개의 제2 억세스 트랜지스터를 포함하는 것을 특징으로 하는 메모리 소자.
  33. 제32항에 있어서, 상기 제1 메모리 어레이 층, 상기 제2 메모리 어레이 층 및 상기 복수개의 제3 메모리 어레이 층의 각각은 제4 메모리 셀을 포함하고, 상기 제4 메모리 셀 각각은 제2 센스라인 배선을 통하여 상기 제2 억세스 트랜지스터와 전기적 접촉을 하는 제4 센스라인을 포함하는 것을 특징으로 하는 메모리 소자.
  34. 복수개의 억세스 트랜지스터를 포함하는 제1 억세스 트랜지스터 층;
    복수개의 제1 메모리 셀을 포함하며, 상기 복수개의 제1 메모리 셀의 각각은 복수개의 제1 공통라인과 복수개의 제1 센스라인의 복수개의 제1 교차점 중 하나에 정의된 제1 메모리 어레이 층;
    상기 제1 메모리 어레이 층 상에 제공되며, 복수개의 제2 메모리 셀을 포함하고, 상기 복수개의 제2 메모리 셀의 각각은 복수개의 제2 공통라인과 복수개의 제2 센스라인의 교차점 중 하나에 정의되는 제2 메모리 어레이 층; 및
    복수개의 센스라인 배선을 포함하며, 상기 복수개의 센스라인 배선의 각각은 대응하는 제1 센스라인, 대응하는 제2 센스라인 및 상기 복수개의 제1 억세스 트랜지스터 중 하나와 전기적 접촉을 하는 것을 특징으로 하는 반도체 소자.
  35. 억세스 트랜지스터;
    각각이 대응하는 센스라인에 관련된 일련의 n개 메모리 비트로서, 상기 일련의 n개 메모리 비트는 상기 억세스 트랜지스터 상에 실질적으로 컬럼(column)형 적층을 이루고, n은 2이상인 일련의 n개 메모리 비트; 및
    상기 일련의 n개 메모리 비트의 상기 대응하는 센스라인 각각과, 상기 억세스 트랜지스터에 전기적 접촉을 하는 배선을 포함하는 것을 특징으로 하는 메모리 독출 아키텍처.
  36. 프로세서; 및
    메모리 회로를 포함하되,상기 메모리 회로는,
    제1 센스라인과 관련된 제1 메모리 셀을 포함하는 제1 메모리 어레이 층;
    상기 제1 메모리 셀 상에 배치되며 제2 센스라인과 관련된 제2 메모리 셀을 포함하고, 상기 제1 메모리 어레이 층 상에 배치되는 제2 메모리 어레이 층; 및
    턴온되었을 때 상기 제1, 2 센스라인에 제1 비트라인을 접속하는 제1 억세스 트랜지스터를 포함하는 억세스 트랜지스터 층을 포함하는 프로세서 시스템.
  37. 제36항에 있어서, 상기 제1, 2 센스라인은 제1 센스라인 배선을 통하여 상기 제1 억세스 트랜지스터와 전기적 접촉을 하는 것을 특징으로 하는 프로세서 시스템.
  38. 제36항에 있어서, 상기 제1, 2 메모리 셀 중 하나는 대응하는 공통라인, 상기 제1 억세스 트랜지스터 및 상기 제1 비트라인에 의해 독출 기능 동안에 어드레스된 것을 특징으로 하는 프로세서 시스템.
  39. 제36항에 있어서, 상기 제2 메모리 어레이 층 상에 배치된 복수개의 제3 메모리 어레이 층을 더 포함하며, 상기 복수개의 제3 메모리 어레이 층 각각은 제3 메모리 셀을 포함하고, 상기 제3 메모리 셀 각각은 상기 제1, 2 메모리 셀 상에 배치되며 제3 센스라인과 관련되고, 상기 제3 센스라인은 상기 제1 억세스 트랜지스터와 전기적 접촉을 하는 것을 특징으로 하는 프로세서 시스템.
  40. 제39항에 있어서, 상기 제1, 2, 3 센스라인은 상기 제1 센스라인 배선을 통하여 상기 제1 억세스 트랜지스터와 전기적 접촉을 하는 것을 특징으로 하는 프로세서 시스템.
  41. 제40항에 있어서, 상기 제1, 2, 3 메모리 셀 중 하나는 상기 대응하는 공통 라인, 상기 제1 억세스 트랜지스터 및 상기 제1 비트라인에 의해 독출 기능 동안에 어드레스된 것을 특징으로 하는 프로세서 시스템.
  42. 제39항에 있어서, 상기 억세스 트랜지스터 층은 복수개의 제2 억세스 트랜지스터를 포함하는 것을 특징으로 하는 프로세서 시스템.
  43. 제42항에 있어서, 상기 제1 메모리 어레이 층, 상기 제2 메모리 어레이 층 및 상기 복수개의 제3 메모리 어레이 층의 각각은 제4 메모리 셀을 포함하고, 상기 제4 메모리 셀 각각은 제2 센스라인 배선을 통하여 상기 제2 억세스 트랜지스터와 전기적 접촉을 하는 제4 센스라인을 포함하는 것을 특징으로 하는 프로세서 시스템.
  44. 기판을 제공하는 단계;
    상기 기판 상에 억세스 트랜지스터를 형성하며, 상기 억세스 트랜지스터는 제1, 2 활성영역을 갖는 단계;
    상기 제1 활성영역에서 상기 억세스 트랜지스터와 전기적 접촉을 하는 비트라인을 제공하는 단계;
    상기 제2 활성영역에서 상기 억세스 트랜지스터와 전기적 접촉을 하는 배선을 제공하는 단계;
    상기 억세스 트랜지스터 상에 제1 메모리 비트를 형성하는 단계;
    상기 배선과 전기적 접촉을 하는, 상기 제1 메모리 비트와 관련된 제1 센스라인을 형성하는 단계;
    상기 제1 가변 저항형 메모리 비트 상에 제2 메모리 비트를 형성하는 단계; 및
    상기 배선과 전기적 접촉을 하는, 상기 제2 메모리 비트와 관련한 제2 센스라인을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조방법.
  45. 제44항에 있어서, 상기 제1, 2 메모리 비트를 형성하는 단계 각각은,
    상기 센스라인 중 하나를 형성하는 단계;
    상기 센스라인 상에 메모리 저장영역을 형성하는 단계; 및
    상기 메모리 저장영역 상에 공통라인을 제공하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조방법.
  46. 제45항에 있어서, 상기 공통라인을 상기 센스라인에 대해 수직으로 형성하는 것을 특징으로 하는 메모리 소자의 제조방법.
  47. 제45항에 있어서, 상기 공통라인을 기입 전용 라인에 대해 수직으로 형성하는 것을 특징으로 하는 메모리 소자의 제조방법.
  48. 제45항에 있어서, 상기 비트라인과 전기적 접촉을 하는 센스 증폭기를 제공하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조방법.
  49. 제44항에 있어서, 상기 억세스 트랜지스터를 형성하는 상기 단계는,
    소스 영역과 드레인 영역 및 상기 소스 영역과 드레인 영역 사이의 게이트 구조를 형성하는 단계; 및
    상기 소스 영역과 드레인 영역에 도전성 플러그를 제공하며, 상기 비트라인은 상기 도전성 플러그 중 하나와 전기적 접촉을 하고 상기 배선은 상기 도전성 플러그의 나머지 하나와 전기적 접촉을 하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조방법.
  50. 제49항에 있어서,
    각각이 상기 제1, 2 메모리 비트 상에 배치된 복수개의 제3 메모리 비트를 제공하는 단계; 및
    각각이 상기 제3 메모리 비트에 관련하며 상기 배선과 전기적 접촉을 하는 복수개의 제3 센스라인을 제공하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조방법.
  51. 제44항에 있어서, 상기 제1 메모리 비트는 엠램(MRAM) 메모리 요소인 것을 특징으로 하는 메모리 소자의 제조방법.
  52. 제44항에 있어서, 상기 제1 메모리 비트는 프로그래머블 도전성 메모리 메모리 요소인 것을 특징으로 하는 메모리 소자의 제조방법.
  53. 제44항에 있어서, 상기 제1 메모리 비트는 에프이램(FERAM) 메모리 요소인 것을 특징으로 하는 메모리 소자의 제조방법.
  54. 제44항에 있어서, 상기 제1 메모리 비트는 폴리머 메모리 요소인 것을 특징 으로 하는 메모리 소자의 제조방법.
  55. 제44항에 있어서, 상기 제1 메모리 비트는 위상변이형 칼코겐나이드 메모리 요소인 것을 특징으로 하는 메모리 소자의 제조방법.
  56. 센스 증폭기를 제공하는 단계;
    배선을 제공하는 단계;
    상기 센스 증폭기와 상기 배선을 전기적으로 연결할 수 있는 억세스 트랜지스터를 제공하는 단계;
    상기 억세스 트랜지스터 상에 n개 어레이 면을 제공하는 단계로서, 상기 n개 어레이 면의 각각은 하나 이상의 메모리 셀을 포함하고, 상기 하나 이상의 메모리 셀은 공통라인을 포함하고, n은 2 이상인 단계; 및
    각각이 상기 n개 어레이 면의 대응하는 하나 이상의 메모리 셀에 관련되며 상기 배선과 전기적 접촉을 하는 복수개의 센스라인을 제공하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 형성방법.
  57. 복수개의 메모리 비트 중 대응하는 메모리 비트와 관련된 공통라인을 선택하 며, 상기 복수개의 메모리 비트의 각각은 메모리 비트의 대응하는 면에 있으며 대응하는 센스라인과 관련되는 단계;
    억세스 트랜지스터의 워드라인을 선택하며, 상기 억세스 트랜지스터는 상기 대응하는 센스라인 각각에 전기적으로 접속하는 단계; 및
    상기 억세스 트랜지스터와 접속된 비트라인에서 상기 공통라인과 관련된 상기 대응하는 메모리 비트의 메모리 상태를 센싱하는 단계를 포함하는 것을 특징으로 하는 메모리 셀에 저장된 메모리를 독출하는 방법.
  58. 제57항에 있어서, 상기 복수개의 메모리 비트 중 상기 대응하는 메모리 비트는 X, Y, Z 좌표로 구성되고, X, Y, Z는 3차원 축인 것을 특징으로 하는 메모리 셀에 저장된 메모리를 독출하는 방법.
  59. 제58항에 있어서, 비트라인을 선택하는 상기 단계는 상기 대응하는 메모리 비트의 상기 어드레스의 상기 X, Y, Z 좌표 중 하나를 지정하는 것을 특징으로 하는 메모리 셀에 저장된 메모리를 독출하는 방법.
  60. 제59항에 있어서, 워드라인을 선택하는 상기 단계는 상기 X, Y, Z 좌표 중 또 다른 하나를 지정하는 것을 특징으로 하는 메모리 셀에 저장된 메모리를 독출하는 방법.
  61. 제60항에 있어서, 공통라인을 선택하는 상기 단계는 상기 X, Y, Z 좌표 중 세 번째 것을 지정하는 것을 특징으로 하는 메모리 셀에 저장된 메모리를 독출하는 방법.
  62. 제57항에 있어서, 상기 복수개의 메모리 비트는 엠램(MRAM) 셀인 것을 특징으로 하는 메모리 셀에 저장된 메모리를 독출하는 방법.
  63. 제57항에 있어서, 상기 복수개의 메모리 비트는 프로그래머블 도전성 메모리 셀인 것을 특징으로 하는 메모리 셀에 저장된 메모리를 독출하는 방법.
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  66. 제57항에 있어서, 상기 복수개의 메모리 비트는 위상변이형 칼코겐나이드 메모리 셀인 것을 특징으로 하는 메모리 셀에 저장된 메모리를 독출하는 방법.
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