KR100837412B1

KR100837412B1 - 멀티 스택 메모리 소자

Info

Publication number: KR100837412B1
Application number: KR1020060126408A
Authority: KR
Inventors: 황인준; 좌성훈; 조영진; 김기원
Original assignee: 삼성전자주식회사
Priority date: 2006-12-12
Filing date: 2006-12-12
Publication date: 2008-06-12
Anticipated expiration: 2026-12-12
Also published as: US8437160B2; US20080137389A1

Abstract

멀티 스택 메모리 소자에 관해 개시되어 있다. 개시된 본 발명의 멀티 스택 메모리 소자는 수직으로 적층되고 다수의 열을 이루는 저장 매체군; 및 상기 저장 매체군에 연결된 다수의 트랜지스터;를 포함하되, 상기 다수의 열 중에서 적어도 두 개의 열에 포함된 저장 매체들에 각각 연결된 트랜지스터들은 공통 배선으로 연결된 것을 특징으로 한다. 상기 공통 배선은 게이트라인 또는 비트라인일 수 있다.

Description

멀티 스택 메모리 소자{Multi-stack memory device}

도 1a는 본 발명의 제1 실시예에 따른 멀티 스택 메모리 소자를 보여주는 사시도이다.

도 1b는 본 발명의 제1 실시예에 따른 멀티 스택 메모리 소자의 평면 구조를 보여주는 레이아웃도이다.

도 2a는 본 발명의 제2 실시예에 따른 멀티 스택 메모리 소자를 보여주는 사시도이다.

도 2b는 본 발명의 제2 실시예에 따른 멀티 스택 메모리 소자의 평면 구조를 보여주는 레이아웃도이다.

도 3 내지 도 5는 본 발명의 제3 내지 제5 실시예에 따른 멀티 스택 메모리 소자를 보여주는 사시도이다.

도 6a는 본 발명의 제6 실시예에 따른 멀티 스택 메모리 소자를 보여주는 단면도이다.

도 6b는 도 6a의 a-a'선에 따른 단면을 포함하는 본 발명의 제6 실시예에 따른 멀티 스택 메모리 소자의 사시도이다.

*도면의 주요부분에 대한 부호의 설명*

10, 10', 10a, 10a', 20, 20', 20a, 20a' : 제1 및 제2 불순물영역

30, 35, 40, 45, 60, 70, 75, 85, 95, 105, 115 : 도전성 플러그

50, 65, 80 : 도전성 패드

S1∼S4 : 제1 내지 제4 스토리지 노드

SG1, SG2 : 제1 및 제2 스토리지 노드 그룹

T1∼T4, T1'∼T4', T1a∼T4a, T1a'∼T4a' : 제1 내지 제4 스토리지 노드

TG1, TG1', TG1a, TG1a' : 제1 트랜지스터 그룹

TG2, TG2', TG2a, TG2a' : 제2 트랜지스터 그룹

GL, GLa : 게이트라인

BL, BLa, BLa' : 비트라인

1. 발명의 분야

본 발명은 반도체 소자에 관한 것으로서, 보다 자세하게는 멀티 스택 메모리 소자에 관한 것이다.

2. 관련기술의 설명

선폭을 줄이는 방법으로 반도체 소자의 집적도를 증가시키는 것은 한계가 있다. 이것은 노광 공정의 한계로 인해, 임계치 이하의 선폭을 구현하기가 어렵기 때문이다. 또한 데이터가 저장되는 스토리지 노드(storage node)의 선폭이 임계치 이하로 감소되면, 상기 스토리지 노드의 데이터 보유(data retention) 특성이 저하될 수 있기 때문이다. 예컨대, 자기 이방성 에너지(magnetic anisotoropic energy)가 작은 자성 물질로 형성된 스토리지 노드에서 데이터가 저장되는 최소 영역의 사이즈, 즉 비트 사이즈가 임계치 이하로 작아지면, 스토리지 노드의 열적 안정성이 저하되고 데이터 보유 특성이 나빠진다.

그러므로 최근에는 스토리지 노드를 적층하여 집적도를 향상시킨 멀티 스택 메모리 소자에 대한 관심이 높아지고 있다. 스토리지 노드를 적층하는 기술은 선폭을 줄이지 않으면서도 집적도를 높일 수 있는 기술이다. 이 기술은 자구벽 이동 메모리(domain wall motion memory) 소자, RRAM(resistive random access memory) 소자 및 플래시 메모리(flash memory) 소자 등 다양한 분야에 적용될 수 있다.

이러한 멀티 스택 메모리 소자에서 다수의 열을 갖고 적층된 스토리지 노드 또는 그들과 연결된 다층 구조의 배선은 기판에 형성된 다수의 트랜지스터와 각각 연결된다. 자구벽 이동 메모리 소자 분야에서 상기 트랜지스터에 의해 특정 스토리지 노드의 자구벽 이동이 가능해진다. 또한 RRAM 및 플래시 메모리 소자 분야에서는 상기 트랜지스터에 의해 데이터의 랜덤 엑세스(random access)가 가능해진다.

그러나 구조의 복잡성 때문에, 상기 스토리지 노드 또는 상기 배선의 피치(pitch)를 2F(F = 최소 선폭)로 유지하면서 상기 스토리지 노드 또는 상기 배선과 상기 트랜지스터를 연결시키는 것은 용이하지 않다. 일반적인 방법으로 상기 스토리지 노드 또는 상기 배선과 상기 트랜지스터를 연결시키는 경우, 상기 스토리지 노드 사이마다 또는 상기 배선 사이마다 도전성 플러그가 배치되기 때문에, 상기 스토리지 노드 또는 상기 배선의 피치는 4F 정도로 매우 크다. 그러므로 종래의 멀 티 스택 메모리 소자의 경우, 스토리지 노드 또는 배선의 피치를 4F 이하로 줄이지 않는 한, 단위 면적당 기록 밀도를 높이기는 어렵다.

본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 적층 스토리지 노드 또는 적층 배선의 피치가 2F 이하인 멀티 스택 메모리 소자를 제공함에 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 수직으로 적층되고 다수의 열을 이루는 저장 매체군; 및 상기 저장 매체군에 연결된 다수의 트랜지스터;를 포함하되, 상기 다수의 열 중에서 적어도 두 개의 열에 포함된 저장 매체들에 각각 연결된 트랜지스터들은 공통 배선으로 연결된 것을 특징으로 하는 멀티 스택 메모리 소자를 제공한다.

여기서, 상기 공통 배선은 게이트라인일 수 있다.

상기 공통 배선은 비트라인일 수 있다.

상기 저장 매체군을 두 개의 열씩 그룹화되어 있고, 상기 각 그룹에 속한 저장 매체들은 공통 배선으로 연결된 트랜지스터들과 연결될 수 있다.

상기 저장 매체군은 자구벽 이동 특성을 갖는 스토리지 노드군일 수 있다.

상기 스토리지 노드군은 수직으로 적층된 복수의 스토리지 노드를 포함하는 제1 및 제2 스토리지 노드 그룹을 구비하고, 상기 제1 및 제2 스토리지 노드 그룹의 스토리지 노드들은 상기 트랜지스터들과 일대일로 연결될 수 있다.

상기 저장 매체군은 제1 저장 매체군이라 할 때, 본 발명의 멀티 스택 메모리 소자는 다수의 행을 이루는 제2 저장 매체군을 더 구비하고, 상기 제1 저장 매체군의 저장 매체와 상기 제2 저장 매체군의 저장 매체는 교대로 적층될 수 있다. 이때, 상기 저장 매체는 저항 변화층일 수 있다.

상기 다수의 행 각각은 수직 적층된 다수의 저장 매체를 포함할 수 있다.

상기 제1 저장 매체군의 저장 매체와 상기 트랜지스터는 도전층과 도전성 플러그로 연결될 수 있다.

상기 도전층과 상기 제2 저장 매체군의 저장 매체 사이에 다이오드가 구비될 수 있다.

상기 제1 및 제2 저장 매체군에 속한 저장 매체 중 최하층 저장 매체 아래에 배선이 구비되어 있고, 상기 배선과 상기 최하층 저장 매체 사이에 다이오드가 구비될 수 있다.

상기 트랜지스터들을 연결하는 상기 공통 배선은 게이트라인 또는 비트라인일 수 있다.

상기 다수의 행 중에서 적어도 두 개의 행에 포함된 저장 매체들은 다른 트랜지스터들에 연결되어 있고, 상기 다른 트랜지스터들은 다른 공통 배선으로 연결될 수 있다.

상기 다른 공통 배선은 게이트라인 또는 비트라인일 수 있다.

본 발명의 멀티 스택 메모리 소자는 수직으로 적층되고 다수의 행을 이루는 데이터라인군을 더 포함하고, 상기 저장 매체군의 저장 매체와 상기 데이터라인군 의 데이터라인은 교대로 적층될 수 있다.

상기 저장 매체와 상기 트랜지스터는 상기 저장 매체 상에 형성된 워드라인과 도전성 플러그로 연결되거나, 상기 저장 매체 상에 형성된 워드라인, 도전성 플러그 및 도전층으로 연결될 수 있다.

상기 다수의 행 중에서 적어도 두 개의 행에 포함된 데이터라인들은 다른 트랜지스터들에 연결되어 있고, 상기 다른 트랜지스터들은 다른 공통 배선으로 연결될 수 있다. 상기 다른 공통 배선은 게이트라인 또는 비트라인일 수 있다.

상기 저장 매체는 상부로 갈수록 길어지거나 하부로 갈수록 길어질 수 있다.

상기 데이터라인은 상부로 갈수록 길어지거나 하부로 갈수록 길어질 수 있다.

상기 워드라인은 상부로 갈수록 길어지거나 하부로 갈수록 길어질 수 있다.

상기 저장 매체의 폭은 1F이고, 상기 트랜지스터의 소오스영역 및 드레인영역의 크기는 1F×1F일 수 있다.

상기 저장 매체의 폭은 1F이고, 상기 트랜지스터의 소오스영역 및 드레인영역의 크기는 1F×3F일 수 있다.

상기 저장 매체 중 적어도 일부는 그에 대응하는 트랜지스터와 적어도 한 개의 도전층과 적어도 두 개의 도전성 플러그로 연결될 수 있다.

상기 도전층은 직선형 또는 절곡형일 수 있다.

상기 저장 매체 중 일부는 그에 대응하는 트랜지스터와 단일 도전성 플러그로 연결될 수 있다.

상기 저장 매체의 폭은 1F이고, 상기 저장 매체의 간격은 1F일 수 있다.

상기 공통 배선은 공통 비트라인이고, 상기 공통 비트라인은 직선형의 제1 부분과 상기 제1 부분에서 수직한 방향으로 연장된 제2 부분을 포함하되, 상기 제2 부분의 개수는 상기 트랜지스터의 개수와 같을 수 있다.

상기 공통 배선은 공통 비트라인이고, 상기 공통 비트라인은 구불구불한 형태일 수 있다.

이러한 본 발명을 이용하면, 스토리지 노드 또는 배선간 간격을 1F로 유지시킬 수 있는 바, 멀티 스택 메모리 소자의 기록 밀도를 높일 수 있다.

이하, 본 발명의 실시예에 따른 멀티 스택 메모리 소자를 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다.

도 1a는 본 발명의 제1 실시예에 따른 멀티 스택 메모리 소자(이하, 본 발명의 제1 메모리 소자)를 보여주는 사시도이다.

도 1a를 참조하면, 본 발명의 제1 메모리 소자는 Y방향으로 소정 간격 이격된 제1 및 제2 스토리지 노드 그룹(SG1, SG2)을 구비한다. 제1 및 제2 스토리지 노드 그룹(SG1, SG2)은 저장 매체군으로서 자구벽 이동 특성을 갖는다. 제1 스토리지 노드 그룹(SG1)은 Z방향으로 순차적으로 적층된 제1 스토리지 노드(S1)와 제2 스토 리지 노드(S2)를 포함한다. 제2 스토리지 노드 그룹(SG2)은 Z방향으로 순차적으로 적층된 제3 스토리지 노드(S3)와 제4 스토리지 노드(S4)를 포함한다. 제2 및 제4 스토리지 노드(S2, S4)는 제1 및 제3 스토리지 노드(S1, S3) 보다 길게 형성될 수 있다. 제1 내지 제4 스토리지 노드(S1∼S4)는 다수의 자구를 갖는 자성층일 수 있다. 이러한 자성층의 자구의 경계, 즉 자구벽은 제1 내지 제4 스토리지 노드(S1∼S4)에 인가되는 전류에 의해 이동될 수 있다. 상기 전류를 인가하기 위한 수단은 트랜지스터일 수 있고, 상기 트랜지스터는 상기 자성층의 양단 중 적어도 어느 하나와 연결된다. 도시되지는 않았지만, 상기 자성층의 소정 영역에 데이터의 기록 및 재생을 위한 쓰기 헤드 및 읽기 헤드가 구비될 수 있다. 상기 쓰기 헤드 및 읽기 헤드는 TMR(Tunnel Magneto Resistance) 헤드 또는 GMR(Giant Magneto Resistance) 헤드일 수 있고, 다른 헤드일 수도 있다.

제1 스토리지 노드 그룹(SG1)의 스토리지 노드와 제1 트랜지스터 그룹(TG1)의 트랜지스터는 일대일로 연결되고, 제2 스토리지 노드 그룹(SG2)의 스토리지 노드와 제2 트랜지스터 그룹(TG2)의 트랜지스터는 일대일로 연결된다. 제1 트랜지스터 그룹(TG1)의 트랜지스터와 제2 트랜지스터 그룹(TG2)의 트랜지스터는 교번하여 배치된다. 제1 트랜지스터 그룹(TG1)은 제1 및 제2 트랜지스터(T1, T2)를 포함하고, 제2 트랜지스터 그룹(TG2)은 제3 및 제4 트랜지스터(T3, T4)를 포함한다. 제1 내지 제4 트랜지스터(T1∼T4)는 기판(미도시) 상에 형성된 게이트라인(GL)과 그 양측에 형성된 제1 및 제2 불순물영역(10, 20)을 포함한다. 제1 및 제2 불순물영역(10, 20) 중 어느 하나는 소오스영역이고, 다른 하나는 드레인영역이다. 게이트 라인(GL)은 제1 및 제2 스토리지 노드 그룹(SG1, SG2) 사이에서 제1 내지 제4 스토리지 노드(S1∼S4)와 평행하게 형성되어 있다.

제1 및 제2 스토리지 노드(S1, S2)와 제1 및 제2 트랜지스터(T1, T2)의 제1 불순물영역(10)은 제1 및 제2 도전성 플러그(30, 40)와 제1 도전성 패드(50)로 연결되어 있다. 제1 도전성 패드(50)는 제1 및 제2 도전성 플러그(30, 40)를 수평으로 연결한다. 제1 도전성 패드(50)는 직선형이다. 제3 및 제4 스토리지 노드(S3, S4)와 제3 및 제4 트랜지스터(T3, T4)의 제1 불순물영역(10)은 제3 및 제4 도전성 플러그(60, 70)와 제2 도전성 패드(80)로 연결되어 있다. 제2 도전성 패드(80)는 제3 및 제4 도전성 플러그(60, 70)를 수평으로 연결한다. 제2 도전성 패드(50)는 절곡형이다. 제1 내지 제4 트랜지스터(T1∼T4)의 제2 불순물영역(20) 위에 비트라인(BL)이 지나간다. 제2 불순물영역(20)과 비트라인(BL)은 제5 도전성 플러그(90)로 연결되어 있다. 비트라인(BL)은 제1 및 제2 스토리지 노드 그룹(SG1, SG2) 하부에 있고, 제1 내지 제4 스토리지 노드(S1∼S4)와 수직하게 형성되어 있다.

소정의 비트라인(BL) 및 게이트라인(GL)에 소정의 전압을 인가함으로써, 특정한 어느 하나 이상의 스토리지 노드의 자구벽을 선택적으로 이동시킬 수 있다.

도 1a에서 제1 및 제2 스토리지 노드 그룹(SG1, SG2) 각각에 속한 스토리지 노드의 수는 두 개 이상일 수 있다. 또한 도 1a에 도시된 구조물은 Y방향으로 반복적으로 존재할 수 있다.

도 1b는 도 1a에 도시된 구조물이 Y방향, 즉 게이트라인(GL)에 수직한 방향으로 세 번 반복 형성된 경우, 그의 평면 구조를 보여주는 레이아웃도이다.

도 1b를 참조하면, 제1 및 제2 스토리지 노드 그룹(SG1, SG2)간 간격은 1F이고, 게이트라인(GL)의 피치는 4F이고, 비트라인(BL)의 피치는 4F이다.

이러한 구조를 갖는 본 발명의 제1 메모리 소자에서는 제1 및 제2 트랜지스터 그룹(TG1, TG2)이 공통 게이트라인(GL)으로 연결되어 있다. 다시 말해, 제1 및 제2 스토리지 노드 그룹(SG1, SG2)에 연결된 제1 및 제2 트랜지스터 그룹(TG1, TG2)이 하나의 게이트라인(GL)을 공유(share)한다. 그리고 제1 및 제2 스토리지 노드 그룹(SG1, SG2) 사이에는 도전성 플러그가 존재하지 않는다. 그러므로 제1 및 제2 스토리지 노드 그룹(SG1, SG2) 간의 간격은 제1 및 제2 스토리지 노드 그룹(SG1, SG2)의 폭과 같다. 즉 제1 및 제2 스토리지 노드 그룹(SG1, SG2)의 폭을 1F라 하면, 제1 및 제2 스토리지 노드 그룹(SG1, SG2) 간의 간격은 1F이다. 이와 같이 제1 및 제2 스토리지 노드 그룹(SG1, SG2) 간의 간격을 1F로 유지할 수 있다는 것은, 소정의 비트 사이즈를 갖는 멀티 스택 메모리 소자의 기록 밀도를 최대화할 수 있다는 것을 의미한다.

도 2a는 본 발명의 제2 실시예에 따른 멀티 스택 메모리 소자(이하, 본 발명의 제2 메모리 소자)를 보여주는 사시도이다. 본 발명의 제2 메모리 소자는 본 발명의 제1 메모리 소자에서 제1 내지 제4 트랜지스터(T1∼T4)의 구조, 제1 내지 제4 트랜지스터(T1∼T4)와 제1 내지 제4 스토리지 노드(S1∼S4)와의 연결 구조 및 비트라인(BL)의 구조가 변형된 것이다.

도 2a를 참조하면, 본 발명의 제2 메모리 소자의 게이트라인(GLa)은 제1 내지 제4 스토리지 노드(S1∼S4)와 수직하게 형성되어 있다. 그에 따라, 본 발명의 제2 메모리 소자의 제1 및 제2 불순물영역(10a, 20a)의 형성 위치도 본 발명의 제1 메모리 소자의 제1 및 제2 불순물영역(10, 20)의 형성 위치와 달라진다. 본 발명의 제2 메모리 소자의 비트라인(BLa)은 제1 및 제2 스토리지 노드 그룹(SG1, SG2) 사이의 하부에 형성된 직선형의 제1 부분(1)과 제1 부분(1)에서 수직한 방향으로 연장된 제2 부분(2)을 포함한다. 제2 부분(2)은 제2 불순물영역(20a)과의 연결을 위한 부분으로서, 제1 및 제2 트랜지스터 그룹(TG1a, TG2a)의 트랜지스터와 같은 수로 형성되어 있다. 제2 부분(2)과 제2 불순물영역(20a)이 제6 도전성 플러그(35)에 의해 연결되어 있다. 제1 및 제2 스토리지 노드(S1, S2)와 제1 및 제2 트랜지스터(T1a, T2a)의 제1 불순물영역(10a)은 제7 도전성 플러그(45)와 제8 도전성 플러그(55) 및 그들을 수평으로 연결하는 제3 도전성 패드(65)에 의해 연결되어 있다. 제3 및 제4 스토리지 노드(S3, S4)와 제3 및 제4 트랜지스터(T3a, T4a)의 제1 불순물영역(10a)은 제9 도전성 플러그(75)에 의해 연결되어 있다.

도 2b는 도 2a에 도시된 구조물이 Y방향으로, 즉 비트라인(BLa)의 제1 부분(1)에 수직한 방향으로 세 번 반복 형성된 경우, 그의 평면 구조를 보여주는 레이아웃도이다.

도 2b를 참조하면, 제1 및 제2 스토리지 노드 그룹(SG1, SG2)간 간격은 F이고, 게이트라인(GLa)의 피치는 4F이고, 비트라인(BLa)의 피치는 4F인 것을 확인할 수 있다.

이러한 구조를 갖는 본 발명의 제2 메모리 소자에서 제1 및 제2 트랜지스터 그룹(TG1a, TG2b)은 공통 비트라인(BLa)으로 연결되어 있다. 다시 말해, 제1 및 제 2 스토리지 노드 그룹(SG1, SG2)에 연결된 제1 및 제2 트랜지스터 그룹(TG1a, TG2a)이 하나의 비트라인(BLa)을 공유한다. 그리고 제1 및 제2 스토리지 노드 그룹(SG1, SG2) 사이를 통과하는 도전성 플러그가 존재하지 않는다. 그러므로 제1 및 제2 스토리지 노드 그룹(SG1, SG2) 간의 간격은 제1 및 제2 스토리지 노드 그룹(SG1, SG2)의 폭과 같다.

도 3은 본 발명의 제3 실시예에 따른 멀티 스택 메모리 소자(이하, 본 발명의 제3 메모리 소자)를 보여주는 사시도이다.

본 발명의 제3 메모리 소자는 본 발명의 제1 메모리 소자가 변형된 것이다. 본 발명의 제1 메모리 소자에서 제1 및 제2 불순물영역(10, 20)의 크기는 1F×1F이지만, 본 발명의 제3 메모리 소자에서 제1 및 제2 불순물영역(10', 20')의 크기는 1F×3F이다. 여기서, 3F는 제1 및 제2 스토리지 노드 그룹(SG1, SG2)과 평행한 방향으로의 길이이다. 이와 같이 1F×3F 크기의 제1 및 제2 불순물영역(10', 20')을 구비함에 따라, 제1 내지 제4 스토리지 노드(S1∼S4)와 제1 내지 제4 트랜지스터(T1'∼T4')는 도전성 패드 없이 제10 도전성 플러그(85)만으로 연결될 수 있다. 제10 도전성 플러그(85)의 하단은 제1 및 제2 불순물영역(10', 20') 중 어느 하나에 연결되어 있다. 제1 및 제2 불순물영역(10', 20') 중 제10 도전성 플러그(85)에 연결되지 않은 것에는 제11 도전성 플러그(95)의 하단이 연결되어 있다. 제11 도전성 플러그(95)는 비트라인(BL)과 제1 및 제2 불순물 영역(10', 20') 중 제10 도전성 플러그(85)에 연결되지 않은 것을 연결한다. 이와 같이 동일한 트랜지스터 내에서 제10 및 제11 도전성 플러그(85, 95)는 다른 불순물영역 상에 형성된다. 도면 부호 TG1' 및 TG2'는 본 발명의 제3 메모리 소자에 구비되는 제1 및 제2 트랜지스터 그룹을 나타낸다.

도 4는 본 발명의 제4 실시예에 따른 멀티 스택 메모리 소자(이하, 본 발명의 제4 메모리 소자)를 보여주는 사시도이다. 본 발명의 제4 메모리 소자는 본 발명의 제2 메모리 소자가 변형된 것이다. 본 발명의 제2 메모리 소자의 제1 및 제2 불순물영역(10a, 20a)의 크기는 1F×1F이지만, 본 발명의 제4 메모리 소자의 제1 및 제2 불순물영역(10a', 20a')의 크기는 1F×3F이다. 여기서, 3F는 제1 및 제2 스토리지 노드 그룹(SG1, SG2)에 수직한 방향으로의 길이이다. 이와 같이 1F×3F 크기의 제1 및 제2 불순물영역(10a', 20a')을 구비함에 따라, 제1 내지 제4 스토리지 노드(S1∼S4)와 제1 내지 제4 트랜지스터(T1a'∼T4a')는 제12 도전성 플러그(105)에 의해 연결될 수 있다. 제12 도전성 플러그(105)는 제1 또는 제2 불순물영역(10a', 20a')의 일단에 형성되어 있다. 제1 또는 제2 불순물영역(10a', 20a')의 타단 상에는 제13 도전성 플러그(115)가 형성되어 있다. 동일한 트랜지스터 내에서 제12 및 제13 도전성 플러그(105, 115)는 다른 불순물영역 상에 형성된다. 제13 도전성 플러그(115) 상에 그들을 연결시키는 곡선 형태, 즉, 구불구불한 형태의 비트라인(BLa')이 형성되어 있다.

본 발명의 제1 내지 제4 실시예는 자구벽 이동 메모리 소자에 관한 실시예이다. 본 발명은 자구벽 이동 메모리 소자뿐만 아니라, 다층 교차점 RRAM 소자와 멀티 스택 플래시 메모리 소자를 포함한 다양한 비휘발성 메모리 소자에 적용될 수 있다. 도 5는 본 발명을 다층 교차점 RRAM 소자에 적용한 예를 보여주고, 도 6은 본 발명을 본 발명을 멀티 스택 플래시 메모리 소자에 적용한 예를 보여준다. 이하에서 도 5 및 도 6을 참조하여 본 발명의 제5 및 제6 실시예를 설명한다.

도 5는 본 발명의 제5 실시예에 따른 멀티 스택 메모리 소자(이하, 본 발명의 제5 메모리 소자)를 보여주는 사시도이다.

도 5를 참조하면, 본 발명의 제5 메모리 소자는 Y방향으로 소정 간격 이격된 제1 및 제2 배선 그룹(WG1, WG2)을 구비한다. 제1 배선 그룹(WG1)은 Z방향, 즉 수직으로 적층된 제1 배선(W1)과 제2 배선(W2)을 포함한다. 제2 배선 그룹(WG2)은 Z방향으로 적층된 제3 배선(W3)과 제4 배선(W4)을 포함한다. 제1 및 제3 배선(W1, W3)이 제2 및 제4 배선(W2, W4)보다 길게 형성될 수 있다.

제1 및 제2 배선 그룹(WG1, WG2)과 직교하는 제3 및 제4 배선 그룹(WG3, WG4)이 형성되어 있다. 제1 및 제2 배선 그룹(WG1, WG2)에 속한 배선과 제3 및 제4 배선 그룹(WG3, WG4)에 속한 배선은 교번하여 소정 거리를 두고 적층되어 있다. 제3 배선 그룹(WG3)은 Z방향, 즉 수직으로 적층된 제5 배선(W5)과 제6 배선(W6)을 포함한다. 제4 배선 그룹(WG4)은 Z방향으로 적층된 제7 배선(W7)과 제8 배선(W8)을 포함한다. 제5 및 제7 배선(W5, W7)이 제6 및 제8 배선(W6, W8)보다 길게 형성될 수 있다.

제1 및 제2 배선 그룹(WG1, WG2)과 상기 제3 및 제4 배선 그룹(WG3, WG4)의 교차점에 다이오드를 포함하는 플러그형 구조물(P)이 구비되어 있다. 플러그형 구조물(P)은 하부 도전층과 PN 다이오드 및 상부 도전층이 차례로 적층된 구조물일 수 있다.

제1 내지 제4 배선 그룹(WG1∼WG4)의 배선 중 최하층의 배선(상기 제1 및 제3 배선)은 단일 도전층으로 형성되어 있고, 상기 최하층의 배선을 제외한 나머지 배선은 저항 변화층과 도전층이 차례로 적층된 적층 구조로 형성되어 있다. 도면 부호 R1∼R6은 제1 내지 제6 저항 변화층을 나타내고, C1∼C6는 제1 내지 제6 도전층을 나타낸다.

제1 내지 제6 저항 변화층(R1∼R6)에 소정의 전압을 인가함으로써, 제1 내지 제6 저항 변화층(R1∼R6)에 소정의 데이터를 기록할 수 있다. 상기 소정의 데이터를 기록할 특정 저항 변화층은 제1 내지 제8 배선(W1∼W8)과 연결되는 트랜지스터에 의해 선택될 수 있다.

제1 내지 제8 배선(W1∼W8) 중 제1 및 제2 배선 그룹(WG1, WG2)의 배선 각각은 공통 게이트라인 또는 공통 비트라인으로 연결된 제3 트랜지스터 그룹(TG3)과 연결된다. 이러한 연결은 본 발명의 제1 내지 제4 실시예에서의 제1 및 제2 스토리지 노드 그룹(SG1, SG2)과 제1 및 제2 트랜지스터 그룹(TG1, TG2)과의 연결과 유사할 수 있다. 다만 다른 점은 본 발명의 제5 실시예에서는 제1 및 제2 배선 그룹(WG1, WG2)의 상부면과 제3 트랜지스터 그룹(TG3)이 연결되어야 하기 때문에 제1 내지 제4 배선(W1∼W4)의 상부면에 제14 도전성 플러그(125)가 구비되고, 제14 도전성 플러그(125)와 콘택된 제4 도전성 패드(135)가 구비된다. 상부에 위치한 제4 도전성 패드(135)가 하부에 위치한 제4 도전성 패드(135)보다 길다. 제4 도전성 패드(135) 하면에 제15 도전성 플러그(145)가 구비되는데, 제15 도전성 플러그(145)와 제3 트랜지스터 그룹(TG3)의 제1 또는 제2 불순물영역(10b, 20b)의 일단이 연결 된다. 제1 또는 제2 불순물영역(10b, 20b)의 타단 상에 제16 도전성 플러그(155)가 형성되어 있고, 제16 도전성 플러그(155) 각각에 연결된 비트라인(BLb)이 형성되어 있다. 도 5에는 도 3을 참조하여 설명한 제1 및 제2 트랜지스터 그룹(TG1', TG2')의 구조와 동일한 구조를 갖는 제3 트랜지스터(TG3)가 도시되어 있지만, 제3 트랜지스터(TG3)의 구조는 도 1a, 도 2a 및 도 4에 도시된 제1 및 제2 트랜지스터 그룹(TG1, TG2, TG1a, TG2a, TG1a', TG2a')의 구조로 변형될 수 있다. 이러한 변형에 따라 제4 도전성 패드(135)와 제3 트랜지스터 그룹(TG3)간의 연결 구조도 변형된다. 즉, 제4 도전성 패드(135)와 제3 트랜지스터 그룹(TG3) 간의 연결 구조는 도 1a, 도 2a 및 도 4에 도시된 제1 및 제2 스토리지 노드 그룹(SG1, SG2)과 제1 및 제2 트랜지스터 그룹(TG1, TG2, TG1a, TG2a, TG1a', TG2a')간의 연결 구조를 가질 수 있다. 도면 부호 GLb는 제3 트랜지스터 그룹(TG3)의 공통 게이트라인이다.

한편, 도시하지는 않았지만, 제3 및 제4 배선 그룹(WG3, WG4)의 배선 각각은 공통 게이트라인 또는 공통 비트라인으로 연결된 제4 트랜지스터 그룹(미도시)과 연결될 수 있다. 제4 트랜지스터 그룹(미도시)의 구조는 제3 트랜지스터 그룹(TG3)의 구조와 동일할 수 있고, 제3 및 제4 배선 그룹(WG3, WG4)과 제4 트랜지스터 그룹(미도시) 간 연결 구조는 제1 및 제2 배선 그룹(WG3, WG4)과 제3 트랜지스터 그룹(TG3) 간 연결 구조와 동일할 수 있다.

이러한 본 발명의 제5 메모리 소자에서 제1 및 제2 배선 그룹(WG1, WG2)의 간격은 제1 및 제2 배선 그룹(WG1, WG2)의 폭과 동일하고, 제3 및 제4 배선 그룹(WG3, WG4)의 간격은 제3 및 제4 배선 그룹(WG3, WG4)의 폭과 동일하다.

도 6a는 본 발명의 제6 실시예에 따른 멀티 스택 메모리 소자(이하, 본 발명의 제6 메모리 소자)를 보여주는 단면도이다. 도 6b는 도 6a의 a-a'선에 따른 단면을 포함하는 본 발명의 제6 메모리 소자의 부분 사시도이다.

도 6a 및 도 6b를 참조하면, 본 발명의 제5 메모리 소자는 순차적으로 적층된 제1 및 제2 적층구조물(A1, A2)을 포함한다. 제1 및 제2 적층구조물(A1, A2)은 동일한 구조를 가질 수 있다. 제1 적층구조물(A1)은 활성영역(active area)을 한정하는 트랜치 형 소자분리막(2)이 형성된 기판(1)을 포함한다. 기판(1) 상에 다수의 워드라인(M)이 형성되어 있다. 워드라인(M) 하부에는 플로팅 게이트(4)가 구비된다. 워드라인(M)과 플로팅 게이트(4) 사이에는 블로킹 절연층(5)이 구비되고, 플로팅 게이트(4)와 기판(1) 사이에는 터널절연층(3)이 구비된다. 맨 우측의 워드라인(M)과 소정 간격 이격하여 그라운드 선택라인(GSL)이 구비되고, 맨 좌측의 워드라인(M)과 소정 간격 이격하여 스트링 선택라인(SSL)이 구비된다. 워드라인(M)과 그라운드 선택라인(GSL) 사이, 워드라인(M)과 스티링 선택라인(SSL) 사이 및 워드라인(M)들 사이의 상기 활성영역에 불순물영역(6)이 형성되어 있다. 그라운드 선택라인(GSL) 우측의 불순물영역(6) 상에 소오스라인(SL)이 형성되어 있다. 워드라인(M), 그라운드 선택라인(GSL), 스트링 선택라인(SSL) 및 소오스라인(SL)을 덮도록 제1 층간절연층(7)이 형성되어 있다. 제1 층간절연층(7)은 스트링 선택라인(SSL) 좌측의 불순물영역(6)을 노출시키는 홀(H)을 갖고, 홀(H) 내에 제17 도전성 플러그(8)가 형성되어 있다. 제1 층간절연층(7) 상에는 제17 도전성 플러그(8)와 콘택되고 워드라인(M)과 수직한 다수의 데이터라인(D)이 형성되어 있다. 제1 층 간절연층(7) 상에 데이터라인(D)을 덮도록 제2 층간절연층(9)이 형성되어 있다. 워드라인(M)과 데이터라인(D)의 수는 도시된 것보다 훨씬 더 많을 수 있고, 제1 적층구조물(A1)과 동일한 구조물이 두 번 이상 반복해서 적층될 수 있다.

도 6b를 참조하면, 워드라인(M)을 수직으로 적층된 것들끼리 그룹화하면, 제1 및 제2 워드라인 그룹(MG1, MG2)으로 구분할 수 있다. M1과 M2는 제1 워드라인 그룹(MG1)에 속하는 워드라인들이고, M3와 M4는 제2 워드라인 그룹(MG2)에 속하는 워드라인들이다. 이와 마찬가지로 데이터라인(D)을 수직으로 적층된 것들끼리 그룹화하면, 제1 및 제2 데이터라인 그룹(DG1, DG2)으로 구분할 수 있다. 도 6b에서 D1과 D2는 제1 데이터라인 그룹(DG1)에 속하는 데이터라인들이고, D3와 D4는 제2 데이터라인 그룹(DG2)에 속하는 데이터라인들이다. 도 6a 및 도 6b에 표현되지는 않았지만, 제1 및 제2 워드라인 그룹(MG1, MG2)의 워드라인 및 제1 및 제2 데이터라인 그룹(DG1, DG2)의 데이터라인 하부로 갈수록 길어지거나, 상부로 갈수록 길어질 수 있다.

제1 및 제2 워드라인 그룹(MG1, MG2)의 워드라인 각각은 공통 게이트라인 또는 공통 비트라인으로 연결된 제1 트랜지스터 그룹(TG1b)과 연결되어 있다. 제1 및 제2 데이터라인 그룹(DG1, DG2)의 데이터라인 각각은 공통 게이트라인 또는 공통 비트라인으로 연결된 제2 트랜지스터 그룹(TG2b)과 연결되어 있다.

제1 및 제2 트랜지스터 그룹(TG1b, TG2b)의 트랜지스터는 도 1a, 도 2a, 도 3 및 도 4에 도시된 제1 및 제2 트랜지스터 그룹(TG1, TG2, TG1a, TG2a, TG1', TG2', TG1a', TG2a')의 트랜지스터와 동일한 구조를 가질 수 있다. 제1 및 제2 트 랜지스터 그룹(TG1b, TG2b)의 트랜지스터가 어떤 구조를 갖느냐에 따라, 그와 제1 및 제2 워드라인 그룹(MG1, MG2)의 워드라인 또는 제1 및 제2 데이터라인 그룹(DG1, DG2)의 데이터라인과의 연결 구조도 달라진다. 즉, 제1 및 제2 워드라인 그룹(MG1, MG2)의 워드라인 또는 제1 및 제2 데이터라인 그룹(DG1, DG2)의 데이터라인과 제1 및 제2 트랜지스터 그룹(TG1b, TG2b)의 트랜지스터 간의 연결 구조는 도 1a, 도 2a, 도 3 및 도 4에 도시된 제1 및 제2 스토리지 노드 그룹(SG1, SG2)과 제1 및 제2 트랜지스터 그룹(TG1, TG2, TG1a, TG2a, TG1', TG2', TG1a', TG2a') 간의 연결 구조를 가질 수 있다.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예를 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1a에서 두 개 이상의 스토리지 노드 그룹의 스토리지 노드들이 하나의 공통 배선(공통 게이트 라인 또는 공통 비트라인)으로 연결되는 트랜지스터들과 연결될 수 있다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

상술한 바와 같이, 본 발명을 이용하면 다수의 열을 갖고 적층된 스토리지 노드 또는 배선의 간격을 1F로 유지하면서 상기 스토리지 노드 또는 상기 배선을 다수의 트랜지스터와 연결할 수 있다. 따라서 본 발명을 이용하면 소정의 비트 사이즈를 갖는 멀티 스택 메모리 소자의 기록 밀도를 높일 수 있다.

Claims

수직으로 적층되고 다수의 열을 이루는 저장 매체군; 및

상기 저장 매체군에 연결된 다수의 트랜지스터;를 포함하되,

상기 다수의 열 중에서 적어도 두 개의 열에 포함된 저장 매체들에 각각 연결된 트랜지스터들은 공통 배선으로 연결된 것을 특징으로 하는 멀티 스택 메모리 소자.
제 1 항에 있어서, 상기 공통 배선은 게이트라인인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 1 항에 있어서, 상기 공통 배선은 비트라인인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 1 항에 있어서, 상기 저장 매체군을 두 개의 열씩 그룹화되어 있고, 상기 각 그룹에 속한 저장 매체들은 공통 배선으로 연결된 트랜지스터들과 연결된 것을 특징으로 하는 멀티 스택 메모리 소자.
제 4 항에 있어서, 상기 저장 매체군은 자구벽 이동 특성을 갖는 스토리지 노드군인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 5 항에 있어서, 상기 스토리지 노드군은 수직으로 적층된 복수의 스토리지 노드를 포함하는 제1 및 제2 스토리지 노드 그룹을 구비하고,

상기 제1 및 제2 스토리지 노드 그룹의 스토리지 노드들은 상기 트랜지스터들과 일대일로 연결된 것을 특징으로 하는 멀티 스택 메모리 소자.
제 1 항에 있어서, 상기 저장 매체군은 제1 저장 매체군이고, 다수의 행을 이루는 제2 저장 매체군을 더 포함하며, 상기 제1 저장 매체군의 저장 매체와 상기 제2 저장 매체군의 저장 매체는 교대로 적층된 것을 특징으로 하는 멀티 스택 메모리 소자.
제 7 항에 있어서, 상기 저장 매체는 저항 변화층인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 7 항에 있어서, 상기 다수의 행 각각은 수직 적층된 다수의 저장 매체를 포함하는 것을 특징으로 하는 멀티 스택 메모리 소자.
제 7 및 9 항 중 어느 한 항에 있어서, 상기 제1 저장 매체군의 저장 매체와 상기 트랜지스터는 도전층과 도전성 플러그로 연결된 것을 특징으로 하는 멀티 스택 메모리 소자.
제 10 항에 있어서, 상기 도전층과 상기 제2 저장 매체군의 저장 매체 사이에 다이오드가 구비된 것을 특징으로 하는 멀티 스택 메모리 소자.
제 7 및 9 항 중 어느 한 항에 있어서, 상기 제1 및 제2 저장 매체군에 속한 저장 매체 중 최하층 저장 매체 아래에 배선이 구비되어 있고, 상기 배선과 상기 최하층 저장 매체 사이에 다이오드가 구비된 것을 특징으로 하는 멀티 스택 메모리 소자.
제 7 및 9 항 중 어느 한 항에 있어서, 상기 트랜지스터들을 연결하는 상기 공통 배선은 게이트라인인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 7 및 9 항 중 어느 한 항에 있어서, 상기 트랜지스터들을 연결하는 상기 공통 배선은 비트라인인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 9 항에 있어서, 상기 다수의 행 중에서 적어도 두 개의 행에 포함된 저장 매체들은 다른 트랜지스터들에 연결되어 있고, 상기 다른 트랜지스터들은 다른 공통 배선으로 연결된 것을 특징으로 하는 멀티 스택 메모리 소자.
제 15 항에 있어서, 상기 다른 공통 배선은 게이트라인인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 15 항에 있어서, 상기 다른 공통 배선은 비트라인인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 1 항에 있어서, 수직으로 적층되고 다수의 행을 이루는 데이터라인군을 더 포함하고, 상기 저장 매체군의 저장 매체와 상기 데이터라인군의 데이터라인은 교대로 적층된 것을 특징으로 하는 멀티 스택 메모리 소자.
제 18 항에 있어서, 상기 저장 매체와 상기 트랜지스터는 상기 저장 매체 상에 형성된 워드라인과 도전성 플러그로 연결되거나, 상기 저장 매체 상에 형성된 워드라인, 도전성 플러그 및 도전층으로 연결된 것을 특징으로 하는 멀티 스택 메모리 소자.
제 18 항에 있어서, 상기 트랜지스터들을 연결하는 상기 공통 배선은 게이트라인인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 18 항에 있어서, 상기 트랜지스터들을 연결하는 상기 공통 배선은 비트라인인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 18 항에 있어서, 상기 다수의 행 중에서 적어도 두 개의 행에 포함된 데 이터라인들은 다른 트랜지스터들에 연결되어 있고, 상기 다른 트랜지스터들은 다른 공통 배선으로 연결된 것을 특징으로 하는 멀티 스택 메모리 소자.
제 22 항에 있어서, 상기 다른 공통 배선은 게이트라인인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 22 항에 있어서, 상기 다른 공통 배선은 비트라인인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 1 항에 있어서, 상기 저장 매체는 상부로 갈수록 길어지는 것을 특징으로 하는 멀티 스택 메모리 소자.
제 1 항에 있어서, 상기 저장 매체는 하부로 갈수록 길어지는 것을 특징으로 하는 멀티 스택 메모리 소자.
제 18 항에 있어서, 상기 데이터라인은 상부로 갈수록 길어지는 것을 특징으로 하는 멀티 스택 메모리 소자.
제 18 항에 있어서, 상기 데이터라인은 하부로 갈수록 길어지는 것을 특징으로 하는 멀티 스택 메모리 소자.
제 19 항에 있어서, 상기 워드라인은 상부로 갈수록 길어지는 것을 특징으로 하는 멀티 스택 메모리 소자.
제 19 항에 있어서, 상기 워드라인은 하부로 갈수록 길어지는 것을 특징으로 하는 멀티 스택 메모리 소자.
제 1 항에 있어서, 상기 저장 매체의 폭은 1F이고, 상기 트랜지스터의 소오스영역 및 드레인영역의 크기는 1F×1F인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 1 항에 있어서, 상기 저장 매체의 폭은 1F이고, 상기 트랜지스터의 소오스영역 및 드레인영역의 크기는 1F×3F인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 1 항에 있어서, 상기 저장 매체 중 적어도 일부는 그에 대응하는 트랜지스터와 적어도 한 개의 도전층과 적어도 두 개의 도전성 플러그로 연결된 것을 특징으로 하는 멀티 스택 메모리 소자.
제 33 항에 있어서, 상기 도전층은 직선형인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 33 항에 있어서, 상기 도전층은 절곡형인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 1 항에 있어서, 상기 저장 매체 중 일부는 그에 대응하는 트랜지스터와 단일 도전성 플러그로 연결된 것을 특징으로 하는 멀티 스택 메모리 소자.
제 1 항에 있어서, 상기 저장 매체의 폭은 1F이고, 상기 저장 매체의 간격은 1F인 것을 특징으로 하는 멀티 스택 메모리 소자.
제 1 항에 있어서, 상기 공통 배선은 공통 비트라인이고, 상기 공통 비트라인은 직선형의 제1 부분과 상기 제1 부분에서 수직한 방향으로 연장된 제2 부분을 포함하되, 상기 제2 부분의 개수는 상기 트랜지스터의 개수와 같은 것을 특징으로 하는 멀티 스택 메모리 소자.
제 1 항에 있어서, 상기 공통 배선은 공통 비트라인이고, 상기 공통 비트라인은 구불구불한 형태인 것을 특징으로 하는 멀티 스택 메모리 소자.