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JP2001217398A - 強磁性トンネル接合素子を用いた記憶装置 - Google Patents

強磁性トンネル接合素子を用いた記憶装置

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Publication number
JP2001217398A
JP2001217398A JP2000026690A JP2000026690A JP2001217398A JP 2001217398 A JP2001217398 A JP 2001217398A JP 2000026690 A JP2000026690 A JP 2000026690A JP 2000026690 A JP2000026690 A JP 2000026690A JP 2001217398 A JP2001217398 A JP 2001217398A
Authority
JP
Japan
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memory
memory element
information
storage device
line
Prior art date
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Pending
Application number
JP2000026690A
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English (en)
Inventor
Takaaki Shimazaki
隆章 嶋▲崎▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2000026690A priority Critical patent/JP2001217398A/ja
Publication of JP2001217398A publication Critical patent/JP2001217398A/ja
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
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    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/561—Multilevel memory cell aspects
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Abstract

(57)【要約】 【課題】強磁性トンネル接合素子を用いた記憶装置（磁
気メモリ装置）を高集積化する。また、このうよな記憶
装置で多値メモリの記憶を実現する。 【解決手段】強磁性トンネル接合素子を備えたメモリエ
レメントＭＥ１１，ＭＥ２１は、ビットラインＢＬ１を
挟んで半導体基板１上に積層されている。メモリエレメ
ントＭＥ１１は、コントロールラインＣＬ１およびビッ
トラインＢＬ１に流れる電流により生じる磁界を印加す
ることで、情報の書込を行える。メモリエレメントＭＥ
２１は、ビットラインＢＬ１およびコントロールライン
ＣＬ２に流れる電流により生じる磁界を印加すること
で、情報の書込を行える。メモリエレメントＭＥ１１，
ＭＥ２１を個別のトランジスタＴｒ１１，Ｔｒ２１に接
続すれば、１メモリセル分の面積に２個のセルを配置で
きる。メモリエレメントＭＥ１１，ＭＥ２１を共通のト
ランジスタに接続すれば、多値情報を記憶できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、強磁性トンネル
接合素子を用いた記憶装置に関する。
【０００２】
【従来の技術】強磁性トンネル接合素子（MTJ:Magnetic
Tunnel Junction）は、一対の強磁性体層と、これらの
間に挟まれた数nm厚のトンネル絶縁層（アルミナ層な
ど）を有している。一対の強磁性体層間に電圧を印加す
ると、トンネル絶縁層にはトンネル電流が流れる。この
トンネル電流は、一対の強磁性体層の磁気モーメントが
平行のときに最大となり、一対の強磁性体層の磁気モー
メントが反平行のときに最小となる。より具体的には、
絶縁層を通過するトンネル電流は、両強磁性体層におけ
る伝導電子のアップスピンの状態密度の積と、伝導電子
のダウンスピンの状態密度の積との和に比例する。磁気
モーメントが平行な場合、一対の強誘電体層の伝導電子
の多数スピンが同じ向きになり、かつ、その状態密度
は、少数スピンよりも大きな値をとるから大きなトンネ
ル電流が流れる。これに対して、磁気モーメントが反平
行の場合には、多数スピンが逆向きになるので、多数ス
ピンの状態密度は、一対の強磁性体層の一方において大
きな値をとり、他方において小さな値をとる。ダウンス
ピンについても同様の状況となるので、結局、トンネル
電流は小さな値をとる。強磁性体層／絶縁層／強磁性体
層の人工格子構造で発現する上記の効果は、ＴＭＲ（Tu
nnel MagnetoResistance）効果と呼ばれている。
【０００３】強磁性体層の磁気モーメントは、外部磁界
を与えることによって変化させることができるから、強
磁性トンネル接合素子を利用して、磁気メモリ（とくに
ＭＲＡＭ(Magnetic Random Access Memory)）を実現で
きる。外部磁界を与えなければ、強磁性体層の磁気モー
メントは変化しないので、これを利用して情報の不揮発
記憶機能を実現できる。ＭＲＡＭにおいては、通常のダ
イナミックＲＡＭなどとは異なり、記憶内容を読み出す
ためのビットラインとメモリセルのアドレスを指定する
ためのワードラインのほかに、記憶内容を書き込むため
のコントロールラインが必要である。
【０００４】図９に、ＭＲＡＭのメモリセルに備えられ
るメモリエレメントの構造を示す。メモリエレメントＭ
Ｅは、一対の強磁性体層１１，１２（たとえば、CoFeか
らなる。）間にたとえばアルミナからなるトンネル絶縁
層１３を挟んだ強磁性トンネル接合素子１０と、このト
ンネル接合素子１０のうちの一方の強磁性体層１２に隣
接して設けられた反強磁性体層１４（たとえば、MnFeか
らなる。）と、この反強磁性体層１４に接触して設けら
れた下部電極１５（たはえば、Ti/Pdからなる。）と、
他方の強磁性体層１１に接触して設けられた上部電極１
６（たとえば、Pd/Tiからなる。）とを有している。
【０００５】上下の電極１５，１６間に電圧を印加した
ときにトンネル絶縁層１３を介して流れるトンネル電流
は、一対の強磁性体層１１，１２の磁気モーメントが平
行か反平行かに応じて大小二種類の値をとる。反強磁性
体層１４は外部磁界によらずに磁界の方向を保持する性
質を有しており、そのため、この反強磁性体層１４に隣
接する強磁性体層１２の磁気モーメントの方向は外部磁
界によらずに一方向に保持される。これに対して、もう
一方の強磁性体層１１の磁気モーメントは、外部磁界の
印加によって変化しうる。磁気モーメントの方向が外部
磁界に応じて変化する強磁性体層１１はフリー層と呼ば
れ、磁気モーメントの方向が外部磁界によらずに保持さ
れる強磁性体層１２は、ピン層と呼ばれる。
【０００６】図１０は、図９のメモリエレメントＭＥを
用いた磁気メモリのセル構造を説明するための図解的な
断面図である。メモリセル選択用のＭＯＳトランジスタ
ＴｒのゲートはワードラインＷＬをなしている。このＭ
ＯＳトランジスタＴｒのドレインには、ノード１７など
を介してメモリエレメントＭＥの下部電極１５が接続さ
れている。そして、メモリエレメントＭＥの上部電極１
６は、情報読出のためのビットラインＢＬに接続されて
いる。
【０００７】ビットラインＢＬとワードラインＷＬとは
互いに直交する方向に延びて形成されている。そして、
ワードラインＷＬと平行に、コントロールラインＣＬが
設けられている。このコントロールラインＣＬは、メモ
リエレメントＭＥに必要十分な磁界を印加できる位置に
形成されている。たとえば、メモリエレメントＭＥのピ
ン層１２の磁気モーメントが反強磁性体層１４によっ
て、図１０の右向きに固定されていると仮定する。そし
て、フリー層１１の磁気モーメントを図１０の右向きか
ら左向きに反転させる場合を考える。図１０において、
ビットラインＢＬに右向きの電流を印加し、コントロー
ルラインＣＬには、図１０の紙面の裏側から表側に向か
う方向の電流を印加する。これにより、メモリエレメン
トＭＥのフリー層１１付近には、ビットラインＢＬおよ
びコントロールラインＣＬに流れる電流により、アンペ
ールの法則により規定される磁界が生じる。より具体的
には、フリー層１１の磁気モーメントは、ビットライン
ＢＬからの磁界によって図１０の紙面の裏向きの力を受
け、さらに、コントロールラインＣＬからの磁界によっ
て図１０の左方向の力を受ける。これらの力により、フ
リー層１１の磁気モーメントは、右向きの状態から、紙
面裏向きの状態に起こされ、この状態を経て、左向きに
反転する。
【０００８】磁気異方性によって、フリー層１１の磁気
モーメントは、右向きか左向きかのいずれかに安定して
保持されるので、反転後のフリー層１１の磁気モーメン
トは、外部磁界を取り除いた後も安定している。このよ
うにして、フリー層１１とピン層１２との磁気モーメン
トが反平行になり、トンネル電流が小さい状態（たとえ
ば、「０」の状態と定義される。）を書き込めたことに
なる。フリー層１１の磁気モーメントを右向きにする場
合には、コントロールラインＣＬに印加する電流の向き
を上述の場合の逆向きにすればよい。
【０００９】情報読出時には、ワードラインＷＬに電圧
を印加して、メモリエレメントＭＥに接続されたＭＯＳ
トランジスタＴｒを導通させる。この状態で、ビットラ
インＢＬに電圧を印加するとともに、メモリエレメント
ＭＥに流れるトンネル電流の大小をセンスアンプ（図示
せず）で検知すれば、このメモリエレメントＭＥに書き
込まれている二値データ（「１」または「０」）を読み
出すことができる。つまり、トンネル電流が大きければ
「１」の状態（フリー層１１およびピン層１２の磁気モ
ーメントが平行な状態）を読み出したことになり、トン
ネル電流が小さければ「０」の状態を読み出したことに
なる。
【００１０】このようにして、ビットラインＢＬおよび
コントロールラインＣＬに流れる電流の向きおよび大き
さによって、フリー層１１の磁気モーメントの向きを制
御して、「０」または「１」の二値情報を記憶したり、
これを読み出したりすることができる。図１１は、従来
のＭＲＡＭの電気的構成を説明するための電気回路図で
ある。複数個のメモリセルはマトリクス配列されてい
る。行方向に配列されたメモリセルＣ１１，Ｃ１２，；
Ｃ２１，Ｃ２２のトランジスタＴｒは、ワードラインＷ
Ｌ１，ＷＬ２をそれぞれ共有しており、列方向に配列さ
れたメモリセルＣ１１，Ｃ２１；Ｃ１２，Ｃ２２は、そ
れぞれビットラインＢＬ１，ＢＬ２に共通接続されてい
る。
【００１１】
【発明が解決しようとする課題】上述のようなＭＲＡＭ
の構造では、メモリエレメントＭＥの上下に、互いに直
交するビットラインＢＬおよびコントロールラインＣＬ
を配置する必要がある。そのため、メモリエレメントＭ
ＥとトランジスタＴｒとを接続するノード１７と、コン
トロールラインＣＬとを同じ層の薄膜で形成する必要が
ある。このため、メモリセルの密度が配線のピッチによ
り規定されてしまう。したがって、高集積化のために
は、超微細加工が必要となり、さらなる技術開発やコス
トアップが必至である。したがって、現状では、ＭＲＡ
Ｍの高集積化が困難であるという問題がある。
【００１２】また、フリー層１１とピン層１２とは、平
行または反平行の二状態を取りうるに過ぎないから、フ
ラッシュメモリのような多値メモリを実現できないとい
う問題があった。そこで、この発明の第１の目的は、上
述の技術的課題を解決し、高集積化に有利な構造の強磁
性トンネル接合素子を用いた記憶装置を提供することで
ある。また、この発明の第２の目的は、多値情報の記憶
が可能なメモリセル構造を強磁性トンネル接合素子を用
いて実現した記憶装置を提供することである。
【００１３】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、基板
（１）上に積層されて形成され、強磁性トンネル接合素
子（１０）をそれぞれ有する第１および第２のメモリエ
レメント（ＭＥ１１，ＭＥ２１；ＭＥ１１ａ，ＭＥ１１
ｂ；ＭＥ１，ＭＥ２）と、上記第１および第２のメモリ
エレメントの間に配置され、これらの第１および第２の
メモリエレメントの情報書換えのために共有される第１
の電流印加ライン（ＢＬ１，ＢＬａ）と、上記第１のメ
モリエレメントに対して上記第２のメモリエレメントと
は反対側に配置され、上記第１のメモリエレメントの情
報書換えのために用いられる第２の電流印加ライン（Ｃ
Ｌ１，ＣＬ１ａ，ＣＬａ）と、上記第２のメモリエレメ
ントに対して上記第１のメモリエレメントとは反対側に
配置され、上記第２のメモリエレメントの情報書換えの
ために用いられる第３の電流印加ライン（ＣＬ２，ＣＬ
１ｂ，ＣＬｂ）とを含むことを特徴とする強磁性トンネ
ル接合素子を用いた記憶装置である。ただし、括弧内の
英数字は、後述の実施形態における対応構成要素を参考
のために記したものである。以下、この項において同
じ。
【００１４】上記強磁性トンネル接合素子は、一対の強
磁性体層間にトンネル絶縁体層を挟持した構造のもので
あってもよい。この場合に、メモリエレメントは、強磁
性トンネル接合素子の一方の強磁性体層側に反強磁性体
層を配置し、このようにしてできる強磁性体層／トンネ
ル絶縁体層／強磁性体層／反強磁性体層の積層構造を上
部電極および下部電極で挟んだ構成であってもよい。こ
のような構造の場合、反強磁性体層側の強磁性体層の磁
気モーメントは一方向に保持される。この強磁性体層は
ピン層とよばれる。これに対して、他方の強磁性体層の
磁気モーメントの方向は外部磁界の影響を受けて変化す
る。この強磁性体層はフリー層と呼ばれる。そこで、適
当な外部磁界をメモリエレメントに印加し、フリー層の
磁気モーメントをピン層の磁気モーメントと平行または
反平行な状態として、二値情報を書き込むことができ
る。フリー層の磁気モーメントの方向は、外部磁界を取
り除いた後も保持されるから、不揮発な記憶が達成され
る。そして、上下の電極間に適当な読出電圧を印加し
て、強磁性体層間のトンネル電流の大小を検出すること
により、記憶情報を読み出すことができる。
【００１５】この発明では、基板（たとえば半導体基
板）上に、第１および第２のメモリエレメントが積層配
置され、これらの第１および第２のメモリエレメントの
間に第１の電流印加ラインが配置される。この第１の電
流印加ラインは、第１および第２のメモリエレメントの
記憶情報の書換えのために共通に用いることができる。
一方、第１のメモリエレメントに関連して、第２のメモ
リエレメントの反対側には、第２の電流印加ラインが配
置され、第２のメモリエレメントに関連して、第１のメ
モリエレメントの反対側には、第１の電流印加ラインが
配置される。
【００１６】第１〜第３の電流印加ラインに電流を印加
すると、アンペールの法則に従って、電流の大きさおよ
び電流経路からの距離に応じた磁界が形成される。そこ
で、第１および第２の電流印加ラインに適切な電流を供
給することにより、第１のメモリエレメントに対する情
報の書込を行える。このとき第２の電流印加ラインから
比較的遠い第２のメモリエレメントの記憶情報が書き換
えられることはない。同様に、第１および第３の電流印
加ラインに適切な電流を供給することにより、第２のメ
モリエレメントの記憶情報を、第１のメモリエレメント
の記憶情報に影響を与えることなく書き換えることがで
きる。
【００１７】このようにして、基板上に積層された２つ
のメモリエレメントを含むメモリセルには、２ビットの
情報を記憶することができる。請求項２記載の発明は、
上記第１のメモリエレメントに接続され、この第１のメ
モリエレメントの記憶情報を読み出すための第１の読出
トランジスタ（Ｔｒ１１）と、上記第２のメモリエレメ
ントに接続され、この第２のメモリエレメントの記憶情
報を読み出すための第２の読出トランジスタ（Ｔｒ２
１）とをさらに含むことを特徴とする請求項１記載の記
憶装置である。
【００１８】この構成によれば、第１および第２のメモ
リエレメントの記憶情報が第１および第２の読出トラン
ジスタを介して独立に読み出される。これにより、１つ
分のメモリセルの占有面積内に各１ビットの情報を記憶
することができる２つのメモリセルを実質的に配置する
ことができるから、集積度を向上することができる。む
ろん、３個以上のメモリエレメントを同様にして基板上
に積層することもできるから、３つ以上のメモリセルを
１つ分のメモリセルの配置スペースに実質的に配置する
ことも可能である。このような構成もこの発明の範囲内
のものである。
【００１９】請求項３記載の発明は、上記第１および第
２のメモリエレメントに共通に接続され、これらの第１
および第２のメモリエレメントの記憶情報を共通に読み
出すための読出トランジスタ（Ｔｒ１１，Ｔｒ）をさら
に含むことを特徴とする請求項１記載の記憶装置であ
る。この構成によれば、第１および第２のメモリエレメ
ントの記憶情報は共通の読出トランジスタを介して読み
出されるようになっているので、１つのメモリセルに２
ビットの多値情報を記憶できることになる。すなわち、
第１および第２のメモリエレメントにおいてピン層およ
びフリー層の磁気モーメントがそれぞれ平行または反平
行の状態をとりうるから、合計４つの状態を実現でき
る。そして、第１および第２のメモリエレメントを共通
に読出トランジスタに接続した構成により、上記４つの
状態に応じて異なる４種類のトンネル電流を検出でき
る。
【００２０】ただし、第１および第２メモリエレメント
の構成が同様であれば、第１のメモリエレメントにおけ
る磁気モーメントの状態が平行で、かつ、第２のメモリ
エレメントにおける磁気モーメントの状態が反平行であ
る場合と、第１のメモリエレメントにおける磁気モーメ
ントの状態が反平行で、かつ、第２のメモリエレメント
における磁気モーメントの状態が平行である場合とで
は、検出される電流量が等しい。したがって、この場合
には、実質的に３値の記憶が可能であることになる。
【００２１】第１および第２のメモリエレメントの構成
を異ならせることによって（とくに、強磁性体層／トン
ネル絶縁体層／強磁性体層の構造の強磁性トンネル接合
素子の面積を異ならせることによって）、４値の記憶が
可能になる。請求項３の発明の構成を発展させて、３個
以上のメモリエレメントを基板上に積層してもよい。こ
の場合、３ビット以上の多値メモリが実現されることに
なる。このような構成も、請求項３の発明の範囲内のも
のである。
【００２２】請求項４記載の発明は、上記第１の電流印
加ラインが、上記第１および第２のメモリエレメントの
記憶情報の読出のために共有されることを特徴とする請
求項１ないし３のいずれかに記載の記憶装置である。こ
の構成では、第１の電流印加ラインが、情報の書換えの
みならず、情報の読出時にも、第１および第２のメモリ
エレメント間で共有されるから、記憶装置の回路構成を
簡単にすることができる。
【００２３】このような構成は、たとえば、第１および
第２のメモリエレメントの一方の電極（たとえば、フリ
ー層側の電極）を第１の電流印加ラインに接続するとと
もに、第１および第２のメモリエレメントの他方の電極
（たとえば、ピン層側の電極）を個別のまたは共通の読
出トランジスタに接続することによって実現される。こ
の場合、第２の電流印加ラインは、第１のメモリエレメ
ントの上記他方の電極の近傍に、当該電極とは絶縁され
た状態で配置すればよい。同様に、第３の電流印加ライ
ンは、第２のメモリエレメントの上記他方の電極の近傍
に、当該電極とは絶縁された状態で配置すればよい。
【００２４】なお、第１の電流印加ラインが情報の読出
に兼用されない場合には、第２の電流印加ラインを第１
のメモリエレメントからの情報読出に用い、第３の電流
印加ラインを第２のメモリエレメントからの情報読出に
用いることもできる。この場合には、第１および第２の
メモリエレメントの一方の電極を第２および第３の電流
印加ラインにそれぞれ接続し、第１および第２のメモリ
エレメントの他方電極を個別のまたは共通の読出トラン
ジスタに接続する。そして、第１の電流印加ラインは、
第１および第２のメモリエレメントの間において上記他
方の電極と絶縁された状態で設ければよい。
【００２５】請求項５記載の発明は、複数個のメモリセ
ルを基板上にマトリクス配列して構成された記憶装置で
あって、各メモリセルは、強磁性トンネル接合素子をそ
れぞれ有する第１および第２のメモリエレメントを上記
基板上に積層して構成されており、上記記憶装置は、列
方向に整列した複数のメモリセルに備えられた上記第１
および第２のメモリエレメントの間を通って配置され、
上記第１および第２のメモリエレメントに対する記憶情
報の書換えのために共通に用いられる第１の電流印加ラ
インと、行方向に整列した複数のメモリセルにおいて上
記第１のメモリエレメントに対して上記第２のメモリエ
レメントとは反対側を通って配置され、上記第１のメモ
リエレメントの記憶情報を書き換えるための第２の電流
印加ラインと、行方向に整列した複数のメモリセルにお
いて上記第２のメモリエレメントに対して上記第１のメ
モリエレメントとは反対側を通って配置され、上記第２
のメモリエレメントの記憶情報を書き換えるための第３
の電流印加ラインとを含むことを特徴とする強磁性トン
ネル接合素子を用いた記憶装置である。
【００２６】この発明によれば、メモリセルを、第１お
よび第２のメモリエレメントを基板に垂直な方向に積層
した構造とすることにより、強磁性トンネル接合素子を
用いた集積度の高い記憶装置を実現できる。請求項６記
載の発明は、各メモリセルは、上記第１および第２のメ
モリエレメントにそれぞれ接続され、上記第１および第
２のメモリエレメントの記憶情報を読み出すための第１
および第２の読出トランジスタをさらに備え、行方向に
整列した複数のメモリセルに備えられた上記第１の読出
トランジスタに共通に接続された第１のワードライン
（ＷＬ１）と、行方向に整列した複数のメモリセルに備
えられた上記第２の読出トランジスタに共通に接続され
た第２のワードライン（ＷＬ２）とをさらに含むことを
特徴とする請求項５記載の記憶装置である。
【００２７】この構成により、各メモリセルの第１およ
び第２のメモリエレメントの記憶情報を独立に読み出す
ことができるので、１つのメモリセル分の面積に実質的
に２つのメモリセルを配置することができる。３個以上
のメモリエレメントを基板上に積層すれば、さらに、実
質的な集積度を向上できる。請求項７記載の発明は、上
記第１および第２の読出トランジスタは、上記行方向に
沿ってずらして上記基板上に形成されていることを特徴
とする請求項６記載の記憶装置である。
【００２８】この構成によれば、第１および第２の読出
トランジスタがワードラインに沿ってずれて配列されて
いるので、ワードラインの引き回しが容易になり、記憶
装置の設計が容易になる。請求項８記載の発明は、各メ
モリセルは、上記第１および第２のメモリエレメントに
共通に接続され、これらの第１および第２のメモリエレ
メントの記憶情報を共通に読み出すための読出トランジ
スタをさらに含み、行方向に整列した複数のメモリセル
に備えられた上記読出トランジスタのゲートに共通に接
続されたワードライン（ＷＬ１）をさらに含むことを特
徴とする請求項５記載の記憶装置である。
【００２９】この構成により、第１および第２のメモリ
エレメントを積層した構造により、集積度の高い２ビッ
トの多値メモリを実現できる。３ビット以上の多値メモ
リは、３個以上のメモリエレメントを第１および第２の
メモリエレメントとともに積層することによって実現で
きる。請求項９記載の発明は、上記第１の電流を印加ラ
インが、上記第１および第２のメモリエレメントの記憶
情報の読出のために共有されるビットラインであること
を特徴とする請求項５ないし８のいずれかに記載の記憶
装置である。
【００３０】この構成により、請求項４の発明の場合と
同様な効果を達成できる。請求項１０記載の発明は、上
記第２のメモリエレメント上に、上記第３の電流印加ラ
インを挟んで、さらに第３のメモリエレメント（ＭＥ
３）が積層されており、上記第３のメモリエレメントに
対して上記第２のメモリエレメントとは反対側に、この
第３のメモリエレメントの記憶情報を書き換えるための
第４の電流印加ライン（ＢＬｂ）が設けられていること
を特徴とする請求項１ないし９のいずれかに記載の記憶
装置である。
【００３１】この構成によれば、基板上に３個のメモリ
エレメントが積層されているので、１つのメモリセル分
のスペースで３ビットの情報を記憶することができる。
これにより、強磁性トンネル接合素子を用いた記憶装置
の集積度をさらに高めることができる。第３のメモリエ
レメントに対する情報の書込は、第２のメモリエレメン
トと共有することになる第３の電流印加ラインと、第４
の電流印加ラインとに、適切な書込電流を印加すること
によって達成できる。第４の電流印加ラインは、第１お
よび第２のメモリエレメントから十分に離隔して配置す
ることができるので、この第４の電流印加ラインに印加
された電流により形成される磁界が、第１または第２の
メモリエレメントの記憶内容を書き換えるおそれはな
い。
【００３２】
【発明の実施の形態】以下では、この発明の実施の形態
を添付図面を参照して詳細に説明する。図１は、この発
明の第１の実施形態に係るＭＲＡＭ（磁気メモリ装置）
のメモリセルの構造を説明するための図解的な断面図で
あり、図２は、その平面レイアウトを示す図解的な平面
図である。図１および図２には、ビットラインＢＬを共
有する２個のメモリセルＣ１１，Ｃ２１が示されてい
る。
【００３３】具体的には、半導体基板１上には、メモリ
セルＣ１１のためのＭＯＳトランジスタＴｒ１１および
メモリセルＣ２１のためのＭＯＳトランジスタＴｒ２１
が近接した位置に形成されている。ＭＯＳトランジスタ
Ｔｒ１１，Ｔｒ２１のゲートは、図１の紙面に垂直な方
向に沿って互いに平行に延びたワードラインＷＬ１，Ｗ
Ｌ２をなしている。半導体基板１の上方には、酸化シリ
コンなどからなる層間絶縁膜２を挟んで、第１のコント
ロールラインＣＬ１が、ワードラインＷＬ１，ＷＬ２と
平行に延びて形成されている。この第１のコントロール
ラインＣＬ１の上方に、さらに層間絶縁膜３をはさん
で、メモリセルＣ１１，Ｃ２１のためのメモリエレメン
トＭＥ１１，ＭＥ２１が重ねて形成されている。そし
て、メモリエレメントＭＥ２１の上方にさらに、層間絶
縁膜４を挟んで第２のコントロールラインＣＬ２が、第
１コントロールラインＣＬ１と平行に延びて形成されて
いる。
【００３４】メモリエレメントＭＥ１１，ＭＥ２１は、
上述の図９に示されたメモリエレメントＭＥと同様の構
造を有している。ただし、上側に配置されるメモリエレ
メントＭＥ２１は、図９の場合とは上下反転して形成さ
れている。なお、以下では、必要に応じて図９を参照す
る。メモリエレメントＭＥ１１，ＭＥ２１の各上部電極
１６は、共通にビットラインＢＬ１に接合されている。
ビットラインＢＬ１は、図１の紙面の左右方向、すなわ
ち、ワードラインＷＬ１，ＷＬ２と直交する方向に沿っ
て延びている。
【００３５】一方、メモリエレメントＭＥ１１の下部電
極１５は、接続部５を介してＭＯＳトランジスタＴｒ１
１に接続されている。また、メモリエレメントＭＥ２１
の下部電極１５（図１においては上側に位置することに
なる。）は、接続部６を介して、ＭＯＳトランジスタＴ
ｒ２１に接続されている。接続部５は、コントロールラ
インＣＬ１の形成時に、同じ導電膜を用いて形成された
ノード５１と、このノード５１とメモリエレメントＭＥ
１１の下部電極１５との間を接続するプラグ５２と、ノ
ード５１とトランジスタＴｒ１１のドレインとを接続す
るプラグ５３とを含む。また、接続部６は、コントロー
ルラインＣＬ２の形成時に同じ導電膜を用いて形成され
たノード６１と、ビットラインＢＬ１の形成時に同じ導
電膜を用いて形成されたノード６２と、コントロールラ
インＣＬ１およびノード５１の形成時に同じ導電膜を用
いて形成されたノード６３とを含む。そして、メモリエ
レメントＭＥ２１の下部電極１５とノード６１との間が
プラグ６４で接続されており、ノード６１とノード６２
との間がプラグ６５で接続されており、ノード６２とノ
ード６３との間がプラグ６６で接続されており、ノード
６３とトランジスタＴｒ２１のドレインとの間がプラグ
６７で接続されている。
【００３６】図２に示されているように、ＭＯＳトラン
ジスタＴｒ１１，Ｔｒ２１は、ビットラインＢＬ１の延
在方向に沿って並設されている。ビットラインＢＬ１と
の交差を避けるために、メモリエレメントＭＥ２１の下
部電極１５は、Ｌ字形に形成されている。そして、ＭＯ
ＳトランジスタＴｒ２１と下部電極１５とを接続するた
めの接続部６は、ビットラインＢＬ１を避けた位置にお
いて半導体基板１に対してほぼ垂直に形成されている。
【００３７】平面レイアウトは、必要に応じて変更可能
であるが、ワードラインＷＬ１，ＷＬ２の引き回しの容
易性を考慮すると、図３に示す平面レイアウトの採用が
好ましい。この図３に示すレイアウトでは、メモリエレ
メントＭＥ２１の下部電極１５をＬ字形に形成してビッ
トラインＢＬ１を回避した位置に引き出すとともに、ト
ランジスタＴｒ１１，Ｔｒ２１をコントロールラインＣ
Ｌ１，ＣＬ２の延在方向（すなわち、ワードラインＷＬ
１，ＷＬ２の延在方向）に沿ってずらして形成してあ
る。そして、Ｌ字形の下部電極１５の引き出し部１５ａ
を接続部６を介して、ＭＯＳトランジスタＴｒ２１に接
続している。
【００３８】図４は、この実施形態のＭＲＡＭの電気的
構成を説明するための電気回路図である。半導体基板１
上には、マトリクス状に多数のメモリセルが配置される
のであるが、この図４には、４個のみが示されている。
行方向に整列した複数個のメモリセルＣ１１，Ｃ１２
は、ワードラインＷＬ１およびコントロールラインＣＬ
１を共有している。そして、メモリセルＣ１１，Ｃ１２
のメモリエレメントＭＥ１１，ＭＥ１２の上方には、図
１〜図３に示した構造によって、同じく行方向に整列し
た複数個のメモリセルＣ２１，Ｃ２２のメモリエレメン
トＭＥ２１，ＭＥ２２がそれぞれ積層されている。この
ような構造が、複数行設けられることによって、半導体
基板１上に多数個のメモリセルが配置されている。
【００３９】既に説明したとおり、メモリセルＣ１１，
Ｃ２１は、ビットラインＢＬ１を共有していて、このビ
ットラインＢＬ１に、メモリエレメントＭＥ１１，ＭＥ
２１が接続されている。メモリエレメントＭＥ１１は、
ワードラインＷＬ１からの信号により制御されるＭＯＳ
トランジスタＴｒ１１に接続されており、メモリエレメ
ントＭＥ２１は、ワードラインＷＬ２からの信号によっ
て制御されるＭＯＳトランジスタＴｒ２１接続されてい
る。
【００４０】同様に、メモリセルＣ１２，Ｃ２２は、ビ
ットラインＢＬ２を共有していて、このビットラインＢ
Ｌ２に、メモリエレメントＭＥ１２，ＭＥ２２が、メモ
リエレメントＭＥ１１，ＭＥ２１の場合と同様に共通接
続されている。メモリエレメントＭＥ１２は、ワードラ
インＷＬ１からの信号により制御されるＭＯＳトランジ
スタＴｒ１２に接続されており、メモリエレメントＭＥ
２２は、ワードラインＷＬ２からの信号によって制御さ
れるＭＯＳトランジスタＴｒ２２に接続されている。
【００４１】メモリセルＣ１１に対する書込動作を説明
する。メモリセルＣ１１のメモリエレメントＭＥ１１に
おいて、ピン層１２の磁気モーメントが図１において右
向きであると仮定する。そして、フリー層１１の磁気モ
ーメントが、ピン層１２の磁気モーメントと平行な状態
（すなわち、図１において右向き。「１」状態と定義す
る。）であって、この状態から、フリー層１１の磁気モ
ーメントをピン層１２の磁気モーメントと反平行な状態
（すなわち、図１において左向き。「０」状態と定義す
る。）に反転させる場合を考える。
【００４２】まず、図１において、たとえば１０ｍＡの
電流をビットラインＢＬ１の右向きに印加する。さら
に、コントロールラインＣＬ１には、たとえば、３０ｍ
Ａの電流を、図１の紙面の裏から表に向かう方向に印加
する。このとき、コントロールラインＣＬ２には、電流
は流さない。メモリエレメントＭＥ１１のフリー層１１
付近にはビットラインＢＬ１とコントロールラインＣＬ
１とに流れる電流により、アンペールの法則に従った磁
界が生じる。すなわち、フリー層１１の磁気モーメント
は、ビットラインＢＬ１からの磁界により図１の紙面に
対して裏向きの力を受け、さらにコントロールラインＣ
Ｌからの磁界によって、図１中左向きの力を受ける。こ
れらの力によって、メモリエレメントＭＥ１１のフリー
層１１の磁気モーメントの方向は、右向き→紙面裏向き
→左向きと変化する。
【００４３】磁気異方性によって、フリー層１１の磁気
モーメントは図１の右向きまたは左向きのいずれかに安
定に保持されるから、メモリエレメントＭＥ１１のフリ
ー層１１の磁気モーメントは、反転された後、外部磁界
を取り除いても、左向きに持される。この結果、フリー
層１１とピン層１２との磁気モーメントが反平行にな
り、トンネル電流が小さい状態、つまり「０」の状態を
不揮発に書き込めたことになる。
【００４４】メモリエレメントＭＥ２１のフリー層１１
には、ビットラインＢＬ１からの磁界が図１の紙面表向
きに印加される。しかし、このフリー層１１は、コント
ロールラインＣＬ１から比較的遠くに位置しているの
で、コントロールラインＣＬ１からの磁界は弱い。ま
た、コントロールラインＣＬ１に流れる電流が形成する
磁界は、ピットラインＢＬ１により遮蔽される。そのた
め、メモリエレメントＭＥ２１のフリー層１１の磁気モ
ーメントの方向が反転に至ることはない。すなわち、メ
モリエレメントＭＥ２１のフリー層１１の磁気モーメン
トの方向は、ビットラインＢＬ１に対する電流印加停止
後に元の方向に戻る。したがって、メモリセルＣ２１の
記憶情報は、変化することがない。
【００４５】また、このときビットラインＢＬ２には情
報書込のための電流が印加されないので、メモリセルＣ
１２，Ｃ２２の記憶情報が変化することはない。メモリ
セルＣ１１に書き込むべき情報が「１」である場合に
は、上述の場合のコントロールラインＣＬ１の電流の向
きを逆にすればよい。次に、メモリセルＣ１１の記憶情
報を読み出すための動作を説明する。この場合、ワード
ラインＷＬ１には、ＭＯＳトランジスタＴｒ１１が導通
する電圧が印加される。また、ワードラインＷＬ２は、
ＭＯＳトランジスタＴｒ２１を遮断状態とすることがで
きる電圧に設定される。この状態でビットラインＢＬ１
に電圧を印加し、メモリセルＣ１１のメモリエレメント
ＭＥ１１に流れるトンネル電流の大小をビットラインＢ
Ｌ１に接続されたセンスアンプ（図示せず）によって検
出することにより、メモリセルＣ１１の記憶情報が
「１」か「０」かを識別することができる。すなわち、
トンネル電流量が大きければ「１」の状態が読み出され
たことになり、トンネル電流量が小さければ「０」の状
態が読み出されたことになる。なお、ビットラインＢＬ
２には情報読出のための電圧が印加されないので、メモ
リセルＣ１２，Ｃ２２からの情報の読出が起きることは
ない。
【００４６】情報の消去は、各メモリセルに初期値（た
とえば「０」）を書き込むことによって達成されるか
ら、特別の消去動作は必要ではない。このようにこの実
施形態のＭＲＡＭによれば、ビットラインＢＬ１の上下
に一対のメモリエレメントＭＥ１１，ＭＥ２１を積層し
て配置することにより、一対のメモリエレメントＭＥ１
１，ＭＥ２１によってビットラインＢＬ１を共有するよ
うにしている。これにより、２セル分のメモリエレメン
トＭＥ１１，ＭＥ２１が実質的に１セル分の面積で形成
できる。これにより、小さな面積の半導体基板１上に多
数個のメモリセルを集積することができるから、集積度
の極めて高いＭＲＡＭを実現することができる。
【００４７】図５は、この発明の第２の実施形態にかか
るＭＲＡＭのメモリセル構造を説明するための図解的な
断面図である。また、図６は、図５に示されたメモリセ
ル構造の平面レイアウトを説明するための平面図であ
る。これらの図５および図６において、上述の図１およ
び図２に示された各部に対応する部分には、図１および
図２の場合と同じ参照符号を付して示す。上述の第１の
実施形態の場合とは異なり、この第２の実施形態では、
一つのメモリセルＣ１１に２つのメモリエレメントＭＥ
１１ａ，ＭＥ１１ｂが積層されて設けられている。これ
により、この第２の実施形態にかかるＭＲＡＭにおいて
は、１つのメモリセルに多値情報を記憶できるようにな
っている。メモリエレメントＭＥ１１ａ，１１ｂは、図
９のメモリエレメントＭＥと同様な構造を有している。
【００４８】具体的な構成について説明すると、ビット
ラインＢＬ１を共有するように上下に積層されるメモリ
エレメントＭＥ１１ａ，ＭＥ１１ｂの下部電極１５は、
いずれも同じＭＯＳトランジスタＴｒ１１に接続されて
いる。すなわち、メモリエレメントＭＥ１１ａの下部電
極１５は、接続部５を介してＭＯＳトランジスタＴｒ１
１のドレインに接続されている。同様に、メモリエレメ
ントＭＥ１１ｂの下部電極１５は、別の接続部６を介し
てＭＯＳトランジスタＴｒ１１のドレインに接続されて
いる。
【００４９】図６に示されているように、上方側のメモ
リエレメントＭＥ１１ｂの下部電極１５は、Ｌ字形に形
成されていて、ビットラインＢＬ１を回避した位置に引
き出された引き出し部１５ａを有している。この引き出
し部１５ａが、接続部６を介してＭＯＳトランジスタＴ
ｒ１１のドレインに接続されている。メモリエレメント
ＭＥ１１ａ，ＭＥ１１ｂの各フリー層１１の磁気モーメ
ントの方向は、メモリエレメントＭＥ１１ａの下方に層
間絶縁膜３を介して設けられた第１のコントロールライ
ンＣＬ１ａと、ビットラインＢＬ１と、メモリエレメン
トＭＥ１１ｂの上方に層間絶縁膜４を介して設けられた
第２のコントロールラインＣＬ１ｂとに印加する電流を
個別に制御することによって、各他方のメモリエレメン
トのフリー層１１から独立して制御することができる。
【００５０】すなわち、第２のコントロールラインＣＬ
１ｂに電流を印加していない状態で、ビットラインＢＬ
１および第１のコントロールラインＣＬ１ａに適当な書
込電流を印加すれば、メモリエレメントＭＥ１１ａのフ
リー層１１の磁気モーメントの方向を制御することがで
き、メモリエレメントＭＥ１１ａに「０」または「１」
の情報を書き込むことができる。同様に、第１のコント
ロールラインＣＬ１ａに電流を印加していない状態で、
ビットラインＢＬ１および第２のコントロールラインＣ
Ｌ１ｂに適当な電流を印加すれば、メモリエレメントＭ
Ｅ１１ｂのフリー層１１の磁気モーメントの方向を制御
することができ、メモリエレメントＭＥ１１ｂに対する
情報の書込を行える。
【００５１】したがって、メモリエレメントＭＥ１１
ａ，ＭＥ１１ｂの組には、（０，０），（１，０）
（０，１），（１，１）の４種類の情報を書き込むこと
ができる。ただし、メモリエレメントＭＥ１１ａ，ＭＥ
１１ｂは共通にＭＯＳトランジスタＴｒ１１に接続され
ていて、情報読出時には、各メモリエレメントのトンネ
ル電流の総和が検出できるにすぎない。したがって、結
局、二進表記で「００」「０１」「１１」の３値を記憶
できることになる。
【００５２】メモリエレメントＭＥ１１ａ，ＭＥ１１ｂ
の強磁性トンネル接合素子１０の面積を異ならせれば、
トンネル電流をメモリエレメントＭＥ１１ａとＭＥ１１
ｂとで異ならせることができる。これにより、（０，
０），（１，０）（０，１），（１，１）の４種類の記
憶状態に応じて４種類の電流を検出できるようにしてお
けば、二進表記で「００」「０１」「１０」「１１」の
４値の記憶が可能になる。
【００５３】図７は、この実施形態に係るＭＲＡＭの電
気的構成を説明するための電気回路図である。この図７
には、４つのメモリセルに関する電気的構成が示されて
いるけれども、実際には、半導体基板１上には、さらに
多数のメモリセルがマトリクス状に配列されて形成され
ている。メモリセルＣ１１，Ｃ１２，Ｃ２１，Ｃ２２
は、それぞれ、各一対のメモリエレメントＭＥ１１ａ，
ＭＥ１１ｂ；ＭＥ１２ａ，ＭＥ１２ｂ；ＭＥ２１ａ，Ｍ
Ｅ２１ｂ；ＭＥ２２ａ，ＭＥ２２ｂを有している。これ
らの各一対のメモリエレメントＭＥ１１ａ，ＭＥ１１
ｂ；ＭＥ１２ａ，ＭＥ１２ｂ；ＭＥ２１ａ，ＭＥ２１
ｂ；ＭＥ２２ａ，ＭＥ２２ｂは、それぞれ共通にＭＯＳ
トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２
に接続されている。行方向に整列しているメモリセルＣ
１１，Ｃ１２のトランジスタＴｒ１１，Ｔｒ１２のゲー
トは、共通にワードラインＷＬ１に接続されており、同
様に行方向に整列しているメモリセルＣ２１，Ｃ２２の
ＭＯＳトランジスタＴｒ２１，Ｔｒ２２のゲートは、共
通にワードラインＷＬ２に接続されている。
【００５４】行方向に整列しているメモリセルＣ１１，
Ｃ２１に関連して、第１のコントロールラインＣＬ１ａ
および第２のＣＬ１ｂがワードラインＷＬ１と平行に形
成されている。そして、同じく行方向に整列しているメ
モリセルＣ２１，Ｃ２２に関連して、第１のコントロー
ルラインＣＬ２ａおよび第２のコントロールラインＣＬ
２ｂが、第２のワードラインＷＬ２に平行に形成されて
いる。メモリセルＣ１１に対する情報の書込を行うとき
には、ビットラインＢＬ１および第１および第２のコン
トロールラインＣＬ１ａ，ＣＬ１ｂに対して適当な書込
電流を印加する。このとき、ビットラインＢＬ２および
メモリセルＣ２１，Ｃ２２に対応した第１および第２の
コントロールラインＣＬ２ａ，ＣＬ２ｂに対しては、書
込電流を印加しない。これにより、メモリセルＣ１１に
おいてのみメモリエレメントＭＥ１１ａ，ＭＥ１１ｂの
フリー層１１の磁気モーメントの方向が設定される。
【００５５】メモリセルＣ１１の記憶情報を読み出すと
きには、ワードラインＷＬ１にメモリセルＣ１１，Ｃ１
２のＭＯＳトランジスタＴｒ１１，Ｔｒ１２を導通させ
るための読出電圧が印加される。このとき、他のワード
ラインＷＬ２には、読出電圧は印加されない。そして、
ビットラインＢＬ２に電圧を印加せず、メモリセルＣ１
１に対応したビットラインＢＬ１にのみ適当な読出電流
を印加する。これとともに、センスアンプ（図示せず）
によって、ビットラインＢＬ１に流れる電流量を検出す
る。
【００５６】このときに検出される電流量は、メモリエ
レメントＭＥ１１ａ，ＭＥ１１ｂにおける磁気モーメン
トの状態に応じて３種類（強磁性トンネル接合素子１０
の面積を適切に異ならせてある場合には４種類）の値を
とる。なお、ワードラインＷＬ２には読出電圧が印加さ
れないので、メモリセルＣ２１，Ｃ２２ではトランジス
タＴｒ２１，Ｔｒ２２が遮断状態に保持される。そし
て、メモリセルＣ１２に対応したビットラインＢＬ２に
は読出のための電圧が印加されない。したがって、メモ
リセルＣ１１の記憶情報の読出時に、他のメモリセルか
らの情報が読み出されることはない。
【００５７】情報の消去は、各メモリセルに初期値（た
とえば「０」）を書き込むことによって達成され、特別
の消去動作は必要ではない。図８は、この発明の第３の
実施形態に係るＭＲＡＭの構造を説明するための図解的
な断面図である。この図８には、図９のメモリエレメン
トＭＥと同様な構成の４つのメモリエレメントＭＥ１，
ＭＥ２，ＭＥ３，ＭＥ４を、半導体基板１に対して垂直
な方向に積層した構造が示されている。これらの４つの
メモリエレメントＭＥ１〜ＭＥ４は、半導体基板１上の
ＭＯＳトランジスタＴｒに共通に接続されている。
【００５８】４つのメモリエレメントＭＥ１〜ＭＥ４に
それぞれ「０」または「１」の情報を書き込むことがで
き、結果として、４ビットの情報をメモリセルＣに記憶
することができる。具体的には、メモリエレメントＭＥ
１〜ＭＥ４の記憶値の組は、次の１６種類の状態をとり
うる。 （００００） （０００１） （００１０） （００１１） （０１００） （０１０１） （０１１０） （０１１１） （１０００） （１００１） （１０１０） （１０１１） （１１００） （１１０１） （１１１０） （１１１１） これにより、多値情報を１つのメモリセルＣに記憶する
ことができるようになっている。このようなメモリセル
Ｃを半導体基板１上にマトリクス状に多数配列すること
によって、高度に集積化された多値ＭＲＡＭを実現する
ことができる。
【００５９】ただし、４つのメモリエレメントＭＥ１〜
ＭＥ４が同様な構造を有する場合には、ＭＯＳトランジ
スタＴｒを導通させて読出動作を行ったときに検出され
る電流値は、５種類の値をとる。したがって、１つのメ
モリセルに５値のデータを記憶できることになる。な
お、メモリエレメントＭＥ１〜ＭＥ４の強磁性トンネル
接合素子１０の面積を異ならせれば、４つのメモリエレ
メントＭＥ１〜ＭＥ４の総トンネル電流を、最大で１６
種類に変化させることができる。したがって、最大で１
６値までのデータを１つのメモリセルに記憶させること
ができる。
【００６０】構成の詳細について説明すると、半導体基
板１上には、４つのメモリエレメントＭＥ１〜ＭＥ４に
よって共有される１つのＭＯＳトランジスタＴｒが形成
されている。このＭＯＳトランジスタＴｒのゲートは、
図８の紙面に垂直な方向に延びるワードラインＷＬを形
成している。このワードラインＷＬの上方に第１のコン
トロールラインＣＬａが層間絶縁膜２を介して形成され
ており、さらに、その上方に、層間絶縁膜３を介して第
１のメモリエレメントＭＥ１が形成されている。この第
１のメモリエレメントＭＥ１の上方には、第１のビット
ラインＢＬａを介して第２のメモリエレメントＭＥ２が
積層されている。さらに、第２のメモリエレメントＭＥ
２の上方には、層間絶縁膜４を介して第２のコントロー
ルラインＣＬｂが設けられていて、その上方には、さら
に、層間絶縁膜９を介して第３のメモリエレメントＭＥ
３が積層されている。このメモリエレメントＭＥ３の上
方には、第２のビットラインＢＬｂを介して第４のメモ
リエレメントＭＥ４が積層されている。そして、この第
４のメモリエレメントＭＥ４の上方に層間絶縁膜１０を
介して第３のコントロールラインＣＬｃが設けられてい
る。
【００６１】第１ないし第３のコントロールラインＣＬ
ａ〜ＣＬｃは、ワードラインＷＬに平行に形成されてい
る。一方、第１および第２のビットラインＢＬａ，ＢＬ
ｂは、ワードラインＷＬと交差する方向に沿って形成さ
れている。第１のコントロールラインＣＬａは、メモリ
エレメントＭＥ１の情報書換えのために用いられ、第２
のコントロールラインＣＬｂは、メモリエレメントＭＥ
２，ＭＥ３の記憶情報の書換えのために共通に用いら
れ、第３のコントロールラインＣＬｃは、メモリエレメ
ントＭＥ４の記憶情報の書換えのために用いられる。ま
た、第１のビットラインＢＬａは、メモリエレメントＭ
Ｅ１，ＭＥ２の記憶情報の書換えおよびこれらのメモリ
エレメントからの記憶情報の読出のために共通に用いら
れ、第２のビットラインＢＬｂは、メモリエレメントＭ
Ｅ３，ＭＥ４の記憶情報の書換えおよびこれらのメモリ
エレメントからの記憶情報の読出のために共通に用いら
れる。
【００６２】メモリエレメントＭＥ１〜ＭＥ４の各下部
電極１５は、それぞれ、接続部５，６，７，８を介し
て、トランジスタＴｒのドレインに共通に接続されてい
る。第１〜第３のコントロールラインＣＬａ〜ＣＬｃに
は、独立に電圧を印加できるようになっている。また、
第１および第２のビットラインＢＬａ，ＢＬｂも同様
に、独立して電圧を印加することができるようになって
いる。ただし、第１および第２のビットラインＢＬａ，
ＢＬｂは、当該メモリセルＣからの情報の読出時には、
共通に読出のための電圧が印加されて、これらの第１お
よび第２のビットラインＢＬａ，ＢＬｂに導出された電
流が共通にセンスアンプによって検出されるようになっ
ている。
【００６３】メモリエレメントＭＥ１に対する情報の書
込は、第１のビットラインＢＬａおよび第１のコントロ
ールラインＣＬａにそれぞれ書込用の電流を印加するこ
とによって達成される。このとき、コントロールライン
ＣＬｂに書込電流を印加しなければ、メモリエレメント
ＭＥ２のフリー層１１の磁気モーメントの方向が変化す
ることはない。メモリエレメントＭＥ２に対する情報の
書込は、第１のビットラインＢＬａおよびコントロール
ラインＣＬｂに書込用の電流を印加することによって達
成される。このとき、第１のコントロールラインＣＬａ
に書込用の電流を印加しなければメモリエレメントＭＥ
１に対する情報の書込が起きることはない。また、第２
のビットラインＢＬｂに書込用の電流を印加しなけれ
ば、メモリエレメントＭＥ３に対する情報の書込が起こ
ることはない。
【００６４】メモリエレメントＭＥ３に対する情報の書
込も、同様にして行える。すなわち、第２のコントロー
ルラインＣＬｂおよび第２のビットラインＢＬｂに情報
書込用の電流をそれぞれ印加すれば、メモリエレメント
ＭＥ３のフリー層１１の磁気モーメントの方向を所望の
方向に設定できる。このとき、コントロールラインＣＬ
ｃに書込電流を印加しなければ、メモリエレメントＭＥ
４に対する情報の書込は起こらない。また、第１のビッ
トラインＢＬａに書込用の電流を印加しなければ、メモ
リエレメントＭＥ２に対する情報の書込が起こることも
ない。
【００６５】さらに、メモリエレメントＭＥ４に対する
情報の書込は、第２のビットラインＢＬｂおよび第３の
コントロールラインＣＬｃに対して、それぞれ書込用の
電流を印加することによって達成される。このとき、第
２のコントロールラインＣＬｂに書込用の電流を印加し
なければ、メモリエレメントＭＥ３に対する情報の書込
は起こらない。アンペールの法則によれば、電流経路か
ら十分に離れた位置では強い磁界が形成されず、また、
ビットラインＢＬａ，ＢＬｂにより磁界が遮蔽されるこ
とから、たとえば、メモリエレメントＭＥ１およびＭＥ
４に対する情報の書込が並行して行われてもよい。すな
わち、第１および第３のコントロールラインＣＬａ，Ｃ
Ｌｃ、ならびに第１および第２のビットラインＢＬａ，
ＢＬｂにそれぞれ書込用の電流を印加する。そして、こ
のとき、コントロールラインＣＬｂには書込用の電流を
印加しない。これにより、メモリエレメントＭＥ１，Ｍ
Ｅ４の各フリー層１１における磁気モーメントの方向を
設定することができる。
【００６６】このようにこの実施形態の構成を採用する
と、１メモリセルに５値〜１６値のデータ記憶が可能な
多値ＭＲＡＭを実現できる。同様にして、多数のメモリ
エレメントを半導体基板１に垂直な方向に積層していけ
ば、さらに多くの値数の多値メモリも実現可能である。
そして、この実施形態の構成では、ビットラインおよび
コントロールラインを隣接する一対のメモリエレメント
間で共有するようにしているので、配線数を少なくする
ことができ、比較的簡単な構成で集積度の高いＭＲＡＭ
を実現できるという効果を奏することができる。
【００６７】この発明の実施形態の説明は以上のとおり
であるが、この発明は、上述の実施形態に限定されるも
のではない。たとえば、上述の第１の実施形態において
は、半導体基板１に垂直な方向に積層された一対のメモ
リエレメントＭＥ１１，ＭＥ２１によってビットライン
ＢＬ１が共有されるようになっているが、一対のメモリ
エレメントＭＥ１１，ＭＥ２１の間に、コントロールラ
インを配置して、このコントロールラインをメモリエレ
メントＭＥ１１，ＭＥ２１によって共有するようにして
もよい。この場合には、メモリエレメントＭＥ１１の下
端にビットラインを接続し、メモリエレメントＭＥ２１
の上端に別のビットラインを接続すればよい。
【００６８】また、図１の構成において、コントロール
ラインＣＬ２の上方にさらに別のメモリエレメントを配
置し、この別のメモリエレメントを半導体基板１上に設
けた読出用トランジスタに接続するようにしてもよい。
この場合、この第３層目のメモリエレメントの上方に、
メモリエレメントに接続されるビットラインを設ければ
よい。これにより、コントロールラインＣＬ２をメモリ
エレメントＭＥ２１および上記別のメモリエレメントに
対する情報書込のために共有することができる。そし
て、１つのメモリセルのスペース分に実質的に３つのメ
モリセルを配置することができる。同様にして、４つ以
上のメモリセルを１メモリセル分の面積に配置して、さ
らに高集積化されたＭＲＡＭを実現することができる。
【００６９】また、上述の実施形態では、図９に示され
た構成のメモリエレメントを用いることとしているけれ
ども、メモリエレメントには、別の構成を採用すること
もできる。たとえば、トンネル絶縁層１３にはアルミナ
の代わりにＧｄＯ、Ｔａ2Ｏ5、ＨｆＯ2、ＮｉＯ、Ｍｇ
Ｏを適用してもよく、また、強磁性体層１１，１２に
は、ＣｏＦｅの代わりにＣｏ、ＮｉＦｅ、ＬａＳｒＭｎ
Ｏ3、ＣｒＯ2を適用してもよい。
【００７０】その他、特許請求の範囲に記載された技術
的事項の範囲で種々の設計変更を施すことが可能であ
る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るＭＲＡＭのメ
モリセルの構造を説明するための図解的な断面図であ
る。
【図２】上記ＭＲＡＭのレイアウトを示す図解的な平面
図である。
【図３】上記ＭＲＡＭのレイアウトの別の例を示す図解
的な平面図である。
【図４】上記第１の実施形態のＭＲＡＭの電気的構成を
説明するための電気回路図である。
【図５】この発明の第２の実施形態に係るＭＲＡＭのメ
モリセル構造を説明するための図解的な断面図である。
【図６】図５に示されたメモリセル構造のレイアウトを
説明するための平面図である。
【図７】上記第２の実施形態に係るＭＲＡＭの電気的構
成を説明するための電気回路図である。
【図８】この発明の第３の実施形態に係るＭＲＡＭの構
造を説明するための図解的な断面図である。
【図９】ＭＲＡＭのメモリエレメントの構成を説明する
ための断面図である。
【図１０】従来のＭＲＡＭのメモリセル構造を説明する
ための図解的な断面図である。
【図１１】従来のＭＲＡＭの電気的構成を説明するため
の電気回路図である。
【符号の説明】
１ 半導体基板 ５ 接続部 ６ 接続部 １０ 強磁性トンネル接合素子 １１ フリー層（強磁性体層） １２ ピン層（強磁性体層） １３ トンネル絶縁層 １４ 反強磁性体層 １５ 下部電極 １６ 上部電極 ＢＬ１ ビットライン ＢＬ２ ビットライン ＢＬａ ビットライン ＢＬｂ ビットライン Ｃ１１ メモリセル Ｃ１２ メモリセル Ｃ２１ メモリセル Ｃ２２ メモリセル Ｃ メモリセル ＣＬ１ コントロールライン ＣＬ２ コントロールライン ＣＬ１ａ コントロールライン ＣＬ１ｂ コントロールライン ＣＬ２ａ コントロールライン ＣＬ２ｂ コントロールライン ＣＬａ コントロールライン ＣＬｂ コントロールライン ＣＬｃ コントロールライン ＭＥ１１ メモリエレメント ＭＥ１２ メモリエレメント ＭＥ２１ メモリエレメント ＭＥ２２ メモリエレメント ＭＥ１１ａ メモリエレメント ＭＥ１１ｂ メモリエレメント ＭＥ１〜ＭＥ４ メモリエレメント Ｔｒ１１ トランジスタ Ｔｒ１２ トランジスタ Ｔｒ２１ トランジスタ Ｔｒ２２ トランジスタ Ｔｒ トランジスタ ＷＬ１ ワードライン ＷＬ２ ワードライン ＷＬ ワードライン

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】基板上に積層されて形成され、強磁性トン
    ネル接合素子をそれぞれ有する第１および第２のメモリ
    エレメントと、 上記第１および第２のメモリエレメントの間に配置さ
    れ、これらの第１および第２のメモリエレメントの情報
    書換えのために共有される第１の電流印加ラインと、 上記第１のメモリエレメントに対して上記第２のメモリ
    エレメントとは反対側に配置され、上記第１のメモリエ
    レメントの情報書換えのために用いられる第２の電流印
    加ラインと、 上記第２のメモリエレメントに対して上記第１のメモリ
    エレメントとは反対側に配置され、上記第２のメモリエ
    レメントの情報書換えのために用いられる第３の電流印
    加ラインとを含むことを特徴とする強磁性トンネル接合
    素子を用いた記憶装置。
  2. 【請求項２】上記第１のメモリエレメントに接続され、
    この第１のメモリエレメントの記憶情報を読み出すため
    の第１の読出トランジスタと、 上記第２のメモリエレメントに接続され、この第２のメ
    モリエレメントの記憶情報を読み出すための第２の読出
    トランジスタとをさらに含むことを特徴とする請求項１
    記載の記憶装置。
  3. 【請求項３】上記第１および第２のメモリエレメントに
    共通に接続され、これらの第１および第２のメモリエレ
    メントの記憶情報を共通に読み出すための読出トランジ
    スタをさらに含むことを特徴とする請求項１記載の記憶
    装置。
  4. 【請求項４】上記第１の電流印加ラインが、上記第１お
    よび第２のメモリエレメントの記憶情報の読出のために
    共有されることを特徴とする請求項１ないし３のいずれ
    かに記載の記憶装置。
  5. 【請求項５】複数個のメモリセルを基板上にマトリクス
    配列して構成された記憶装置であって、 各メモリセルは、強磁性トンネル接合素子をそれぞれ有
    する第１および第２のメモリエレメントを上記基板上に
    積層して構成されており、 上記記憶装置は、 列方向に整列した複数のメモリセルに備えられた上記第
    １および第２のメモリエレメントの間を通って配置さ
    れ、上記第１および第２のメモリエレメントに対する記
    憶情報の書換えのために共通に用いられる第１の電流印
    加ラインと、 行方向に整列した複数のメモリセルにおいて上記第１の
    メモリエレメントに対して上記第２のメモリエレメント
    とは反対側を通って配置され、上記第１のメモリエレメ
    ントの記憶情報を書き換えるための第２の電流印加ライ
    ンと、 行方向に整列した複数のメモリセルにおいて上記第２の
    メモリエレメントに対して上記第１のメモリエレメント
    とは反対側を通って配置され、上記第２のメモリエレメ
    ントの記憶情報を書き換えるための第３の電流印加ライ
    ンとを含むことを特徴とする強磁性トンネル接合素子を
    用いた記憶装置。
  6. 【請求項６】各メモリセルは、上記第１および第２のメ
    モリエレメントにそれぞれ接続され、上記第１および第
    ２のメモリエレメントの記憶情報を読み出すための第１
    および第２の読出トランジスタをさらに備え、 行方向に整列した複数のメモリセルに備えられた上記第
    １の読出トランジスタに共通に接続された第１のワード
    ラインと、 行方向に整列した複数のメモリセルに備えられた上記第
    ２の読出トランジスタに共通に接続された第２のワード
    ラインとをさらに含むことを特徴とする請求項５記載の
    記憶装置。
  7. 【請求項７】上記第１および第２の読出トランジスタ
    は、上記行方向に沿ってずらして上記基板上に形成され
    ていることを特徴とする請求項６記載の記憶装置。
  8. 【請求項８】各メモリセルは、上記第１および第２のメ
    モリエレメントに共通に接続され、これらの第１および
    第２のメモリエレメントの記憶情報を共通に読み出すた
    めの読出トランジスタをさらに含み、 行方向に整列した複数のメモリセルに備えられた上記読
    出トランジスタのゲートに共通に接続されたワードライ
    ンをさらに含むことを特徴とする請求項５記載の記憶装
    置。
  9. 【請求項９】上記第１の電流を印加ラインが、上記第１
    および第２のメモリエレメントの記憶情報の読出のため
    に共有されるビットラインであることを特徴とする請求
    項５ないし８のいずれかに記載の記憶装置。
  10. 【請求項１０】上記第２のメモリエレメント上に、上記
    第３の電流印加ラインを挟んで、さらに第３のメモリエ
    レメントが積層されており、 上記第３のメモリエレメントに対して上記第２のメモリ
    エレメントとは反対側に、この第３のメモリエレメント
    の記憶情報を書き換えるための第４の電流印加ラインが
    設けられていることを特徴とする請求項１ないし９のい
    ずれかに記載の記憶装置。
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