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KR100885184B1 - 전기장 및 자기장에 의해 독립적으로 제어될 수 있는 저항특성을 갖는 메모리 장치 및 그 동작 방법 - Google Patents

전기장 및 자기장에 의해 독립적으로 제어될 수 있는 저항특성을 갖는 메모리 장치 및 그 동작 방법 Download PDF

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KR100885184B1
KR100885184B1 KR1020070009475A KR20070009475A KR100885184B1 KR 100885184 B1 KR100885184 B1 KR 100885184B1 KR 1020070009475 A KR1020070009475 A KR 1020070009475A KR 20070009475 A KR20070009475 A KR 20070009475A KR 100885184 B1 KR100885184 B1 KR 100885184B1
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남경태
정준호
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Abstract

전기장 및 자기장에 의해 독립적으로 제어될 수 있는 저항 특성을 갖는 메모리 장치 및 그 동작 방법을 제공한다. 이 메모리 장치는 적어도 하나의 제 1 배선, 제 1 배선을 가로지르는 적어도 하나의 제 2 배선, 및 제 1 및 제 2 배선들 사이의 교차점에 배치되는 적어도 하나의 정보 저장체를 구비한다. 정보 저장체는 제 1 전극 및 제 2 전극, 그리고 이들 사이에 개재된 제 1 절연막을 구비하되, 제 1 절연막은 전기장-의존적 저항 특성 및 자기장-의존적 저항 특성을 함께 갖는다.

Description

전기장 및 자기장에 의해 독립적으로 제어될 수 있는 저항 특성을 갖는 메모리 장치 및 그 동작 방법{Memory Devices Having Resistance Property Capable Of Being Independently Controlled By Electric And Magnetic Fields And Methods Of Operating The Same}
도 1 및 도 2는 본 발명의 일 실시예에 따른 메모리 구조체를 설명하기 위한 공정 단면도 및 사시도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 구조체를 보다 상세하게 설명하기 위한 공정 단면도이다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 메모리 구조체를 설명하기 위한 공정 단면도들이다.
도 6은 본 발명의 변형된 실시예에 따른 메모리 구조체를 설명하기 위한 사시도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 구조체를 포함하는 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 메모리 구조체 및 이를 구동하는 회로를 설명하기 위한 회로도이다.
도 9는 자기장을 이용하여 도 8에 설명된 메모리 구조체에 저장된 정보를 변경하는 방법을 설명하기 위한 도면이다.
도 10은 전기장을 이용하여 도 8에 설명된 메모리 구조체에 저장된 정보를 변경하는 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 다른 실시예에 따른 메모리 구조체 및 이를 구동하는 회로를 설명하기 위한 회로도이다.
도 12는 본 발명의 다른 실시예에 따른 메모리 구조체를 포함하는 반도체 장치를 설명하기 위한 도면이다.
도 13 및 도 14는 본 발명의 다른 실시예에 따른 메모리 구조체들 및 이를 구동하는 회로들을 설명하기 위한 회로도들이다.
도 15는 본 발명에 따른 정보 저장체들로 구성되는 셀 어레이 구조의 일 실시예를 설명하기 위한 사시도이다.
도 16은 본 발명에 따른 정보 저장체의 전기적 특성을 보여주는 그래프이다.
본 발명은 반도체 장치 및 그 동작 방법에 관한 것으로, 보다 구체적으로는 전기장 및 자기장에 의해 독립적으로 제어될 수 있는 저항 특성을 갖는 메모리 장치 및 그 동작 방법에 관한 것이다.
이동 통신 및 컴퓨터 등과 같은 전자 산업의 발전에 따라, 높은 집적도, 빠 른 읽기/쓰기 동작 속도, 비휘발성 및 낮은 동작 전압 등의 특성을 갖는 메모리 장치가 요구되고 있다. 하지만, 현재 사용되는 에스램(static random access memory; SRAM), 디램(Dynamic Random Access Memory; DRAM) 및 플래쉬 메모리(FLASH memory) 등과 같은 메모리 장치는 이러한 특성들을 모두 충족시키지 못하고 있다. 예를 들면, 상기 디램의 단위 셀은 한 개의 커패시터와 이를 제어하기 위한 한 개의 트랜지스터를 구비하기 때문에, 낸드 플래시 메모리에 비해 상대적으로 큰 단위 셀 면적을 갖는다. 또한, 디램은 커패시터에 정보를 저장하기 때문에, 알려진 것처럼, 리프레시 동작이 필요한 휘발성 메모리 장치이다. 상기 에스램은 빠른 동작 속도를 갖지만, 마찬가지로 휘발성 메모리 장치의 하나이며, 특히 단위 셀은 여섯 개의 트랜지스터들로 구성되기 때문에 단위 셀 면적이 매우 큰 단점을 갖는다. 비휘발성 메모리 장치인 상기 플래시 메모리는 매우 높은 집적도를 갖고, 특히 최근 다중 레벨 셀(multi-level cell) 기술을 채택하는 플래시 메모리는 더욱 높은 집적도를 갖는다. 하지만, 플래시 메모리는 동작 속도가 느린 단점을 갖는다.
한편, 자기 랜덤 억세스 메모리(magnetic random access memory; MRAM)는 빠른 읽기/쓰기 동작이 가능하며, 비휘발성을 갖고, 리프레쉬 동작이 불필요하며, 동작 전압이 낮기 때문에, 차세대 비휘발성 메모리 장치로서 주목받고 있다. 하지만, 종래의 MRAM은 하나의 셀에 하나의 이진 정보를 저장할 수 있기 때문에, 상기 다중 레벨 셀 기술을 채택하는 플래시 메모리에 비해 낮은 저장 용량을 갖는다. 이런 점에서, 비록 차세대 메모리 장치들이 많은 기술적 장점들을 가질지라도, 이들의 정보 저장 용량을 증가시킬 수 있는 기술이 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 증가된 정보 저장 용량을 갖는 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 다중 레벨의 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 다중 레벨의 메모리 장치의 동작 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 저항 레벨이 전기장 및 자기장에 의해 독립적으로 변경될 수 있는 메모리 장치를 제공한다. 이 메모리 장치는 적어도 하나의 제 1 배선, 상기 제 1 배선을 가로지르는 적어도 하나의 제 2 배선, 및 상기 제 1 배선과 제 2 배선 사이의 교차점에 배치되는 적어도 하나의 정보 저장체를 구비한다. 상기 정보 저장체는 상기 제 1 배선 및 상기 제 2 배선 사이에 개재된 제 1 전극 및 제 2 전극, 그리고 상기 제 1 전극 및 제 2 전극 사이에 개재된 제 1 절연막을 구비한다. 이때, 상기 제 1 절연막은 상기 제 1 전극 및 제 2 전극에 인가되는 전압들에 의해 제어되는 전기장-의존적 저항 특성 및 상기 제 1 전극 및 제 2 전극의 자기 분극 방향들에 의해 결정되는 자기장-의존적 저항 특성을 함께 갖는다.
본 발명의 일 실시예에 따르면, 상기 메모리 장치는 상기 제 1 배선 및 상기 제 2 배선에 연결되어 상기 제 1 절연막의 전기장 의존적 저항 특성을 제어하는 제 1 회로, 및 상기 제 1 배선 및 상기 제 2 배선에 연결되어 상기 제 1 절연막의 자기장 의존적 저항 특성을 제어하는 제 2 회로를 더 포함할 수 있다. 이때, 상기 제 1 회로는 상기 제 1 절연막의 전기장-의존적 저항 특성을 제어하는데 이용되는 쓰기 전압을 상기 제 1 전극 및 상기 제 2 전극 사이에 생성하도록 구성된다.
한편, 본 발명의 일 실시예에 따르면, 상기 제 2 회로는 상기 제 1 절연막의 자기장-의존적 저항 특성을 제어하는데 이용되는 쓰기 자기장을 상기 제 2 전극에 인가하도록 구성될 수 있다. 이 경우, 상기 제 2 회로는 상기 제 1 전극에 연결되어 상기 제 1 절연막으로 흐르는 전류 경로를 제어하는 선택 트랜지스터 및 상기 제 1 전극의 아래에서 상기 제 2 배선을 가로지르는 디짓 라인을 포함할 수 있으며, 상기 제 2 회로는 상기 제 2 배선 및 상기 디짓 라인을 각각 흐르는 비트 라인 전류 및 디짓 라인 전류를 생성하도록 구성된다.
본 발명의 다른 실시예에 따르면, 상기 제 1 절연막의 자기장-의존적 저항 특성은 상기 제 1 절연막을 포함하는 상기 정보 저장체를 흐르는 스핀-토크 전달 전류(spin torque transfer current)에 의해 제어될 수 있다. 상기 스핀-토크 전달 전류는 상기 제 1 회로 및 상기 제 2 회로 중의 적어도 하나에서 생성될 수 있다.
본 발명에 따르면, 상기 정보 저장체는 전기장에 의해 변화되는 주 저항 레벨들 및 자기장에 의해 상기 주 저항 레벨들로부터 분리되는 부 저항 레벨들을 갖는다.
상기 메모리 장치의 동작 방법은 상기 정보저장체의 주 저항 레벨 또는 부 저항 레벨 중의 적어도 하나를 변경하는 단계를 포함한다. 상기 정보저장체의 주 저항 레벨을 변경하는 단계는 상기 정보 저장체의 양단에 쓰기 전압을 생성하여 상기 제 1 절연막의 전기장-의존적 저항 특성을 변화시키는 단계를 포함하고, 상기 정보저장체의 부 저항 레벨을 변경하는 단계는 상기 제 2 전극의 자기 분극 방향을 변경하여 상기 제 1 절연막의 자기장-의존적 저항 특성을 변화시키는 단계를 포함한다. 상기 주 저항 레벨 및 상기 부 저항 레벨 사이의 차이는 상기 주 저항 레벨들 사이의 차이보다 작은 것이 바람직하다.
본 발명의 일 실시예에 따르면, 상기 제 2 전극의 자기 분극 방향을 변화시키는 단계는 상기 제 2 배선 및 상기 제 1 배선 중의 적어도 하나를 흐르는 전류에 의해 생성되는 자기장을 이용하는 단계를 포함할 수 있다. 본 발명의 다른 실시예에 따르면, 상기 제 2 전극의 자기 분극 방향을 변화시키는 단계는 상기 정보 저장체를 흐르는 스핀-토크 전달 전류를 생성하는 단계를 포함할 수 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 자기터널접합 및 가변저항소자을 함께 갖는 메모리 장치를 제공한다. 이 장치는 적어도 하나의 제 1 배선, 상기 제 1 배선을 가로지르는 적어도 하나의 제 2 배선, 및 상기 제 1 배선과 제 2 배선 사이의 교차점에 배치되는 적어도 하나의 정보 저장체를 구비하되, 상기 정보 저장체는 자기터널접합 및 가변저항소자를 구비한다.
본 발명에 따르면, 상기 자기터널접합 및 가변저항소자는 상기 제 1 전극 및 상기 제 2 전극에 직렬로 연결된다. 예를 들면, 상기 가변저항소자는 상기 자기터널접합과 상기 제 1 배선 사이 또는 상기 자기터널접합과 상기 제 2 배선 사이에 배치될 수 있다.
본 발명에 따르면, 상기 자기터널접합은 상기 제 1 배선 및 상기 제 2 배선 사이에 개재된 제 1 전극 및 제 2 전극, 및 상기 제 1 전극 및 제 2 전극 사이에 개재된 제 1 절연막을 포함하되, 상기 자기터널접합의 저항은 상기 제 1 전극 및 제 2 전극의 자기 분극 방향들에 의해 결정된다. 이때, 상기 자기터널접합은 상기 제 1 전극 및 제 2 전극에 인가되는 전압들에 의해 그 저항이 제어되는 전기장-의존적 저항 특성 및 상기 제 1 전극 및 제 2 전극의 자기 분극 방향들에 의해 그 저항이 결정되는 자기장-의존적 저항 특성과 함께 가질 수도 있다.
본 발명에 따르면, 상기 가변저항소자는 차례로 적층된 제 3 전극, 제 2 절연막 및 제 4 전극을 포함하되, 상기 가변저항소자의 저항은 상기 제 1 전극 및 상기 제 2 전극에 인가되는 전압들에 의해 제어된다. 이때, 상기 제 3 전극은 텅스텐, 티타늄, 루세늄, 그리고 귀금속 물질들 중의 적어도 한가지이고, 상기 제 2 절연막은 NiO, TiO2, ZrO2 및 HfO2를 포함하는 전이 금속 산화막들(transition metal oxides), 페로브스카이트(Perovskite) 물질들 및 바이스테이블 유기/폴리머들(bistable organic/polymers) 중의 한가지이고, 상기 제 4 전극은 텅스텐, 티타늄, 루세늄, 그리고 귀금속 물질들 중의 적어도 한가지일 수 있다.
본 발명의 일 실시예에 따르면, 상기 메모리 장치는 상기 제 1 배선 및 상기 제 2 배선에 연결되어 상기 자기터널접합의 저항을 변경하는데 이용되는 쓰기 자기장을 생성하는 제 1 회로 및 상기 제 1 배선 및 상기 제 2 배선에 연결되어 상기 가변저항소자의 저항을 변경하는데 이용되는 쓰기 전압을 생성하는 제 2 회로를 더 포함할 수 있다. 이 경우, 상기 제 1 회로는 상기 자기터널접합에 연결되어 상기 자기터널접합을 흐르는 전류 경로를 제어하는 선택 트랜지스터 및 상기 자기터널접합 아래에 배치되는 디짓 라인을 포함할 수 있으며, 바람직하게는, 상기 제 2 배선 및 상기 디짓 라인을 각각 흐르는 비트 라인 전류 및 디짓 라인 전류를 생성하도록 구성될 수 있다. 본 발명의 변형된 실시예에 따르면, 상기 자기터널접합의 저항은 상기 정보 저장체를 흐르는 스핀-토크 전달 전류(spin torque transfer current)에 의해 제어될 수도 있다.
상기 메모리 장치의 동작 방법은 상기 정보저장체의 주 저항 레벨 또는 부 저항 레벨 중의 적어도 하나를 변경하는 단계를 포함할 수 있다. 이때, 상기 정보저장체의 주 저항 레벨을 변경하는 단계는 상기 정보 저장체의 양단에 쓰기 전압을 생성하여 상기 가변저항소자의 저항 레벨을 변화시키는 단계를 포함하고, 상기 정보저장체의 부 저항 레벨을 변경하는 단계는 상기 자기터널접합에 쓰기 자기장을 생성하여 상기 자기터널접합의 저항 레벨을 변화시키는 단계를 포함한다. 이때, 상기 주 저항 레벨 및 상기 부 저항 레벨 사이의 차이는 상기 주 저항 레벨들 사이의 차이보다 작은 것이 바람직하다.
본 발명의 일 실시예에 따르면, 상기 자기터널접합의 저항 레벨을 변화시키는 단계는 상기 제 1 배선 및 상기 제 2 배선 중의 적어도 하나를 흐르는 전류에 의해 생성되는 상기 쓰기 자기장을 이용하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 자기터널접합의 저항 레벨을 변화시키는 단계는 상기 자기터널접합을 흐르는 스핀-토크 전달 전류를 생성하는 단계를 포함할 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 메모리 구조체를 설명하기 위 한 공정 단면도 및 사시도이다.
도 1 및 도 2를 참조하면, 메모리 구조체는 하부 배선(10), 상부 배선(20) 및 이들 사이에 개재된 제 1 정보 저장체(100)를 포함한다. 상기 제 1 정보 저장체(100)는 차례로 적층된 제 1 하부 전극(110), 제 1 터널 절연막(120) 및 제 1 상부 전극(130)을 포함한다. 이때, 상기 상부 배선(20)과 상기 하부 배선(10)은 도 2에 도시된 것처럼 서로 교차하도록 형성된다. (한편, 본 명세서에서, "상부" 및 "하부"의 용어는 대상들의 구분을 위해 사용될 뿐, 대상들의 수직적인 위치들이 바뀌는 실시예를 배제하기 위해 사용되지는 않는다. 즉, 본 발명의 변형된 실시예에 따르면, 상기 제 1 정보 저장체(100)는 기판을 기준으로 뒤집어진 구조를 가질 수 있으며, 이 경우 상기 제 1 하부 전극(110)은 상기 기판과 상기 제 1 상부 전극(130) 사이에 배치되는 구조를 가질 수도 있다.)
도 3은 본 발명의 일 실시예에 따른 메모리 구조체를 보다 상세하게 설명하기 위한 공정 단면도이다.
도 3을 참조하면, 상기 제 1 하부 전극(110)은 차례로 적층된 고정막(111) 및 피고정막(112, 114)을 포함한다. 상기 고정막(111)은 반강자성막(anti-ferromagnetic layer)으로 형성되며, PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중에서 선택된 적어도 한가지일 수 있다. 상기 피고정막(112, 114)은 강자성막(ferromagnetic layer)으로 형성되며, CoFeB, CoFe, Fe, Co, Ni, Gd, Dy, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중에서 선택된 적어도 한가지로 이루어질 수 있다. 본 발명에 따르면, 상기 피고정막(112, 114)은 상술한 강자성 물질들 사이에 루세늄막(Ru)(113)이 더 개재되는 3층 구조일 수도 있다.
상기 제 1 터널 절연막(120)은 상기 제 1 하부 전극(110) 및 상기 제 1 상부 전극(130)에 인가되는 전압들에 의해 그 저항값이 제어되는 전기장-의존적 저항 특성(characteristic of E-field dependent resistance) 및 상기 제 1 하부 전극(110) 및 상기 제 1 상부 전극(130)의 자기 분극 방향에 의해 그 저항값이 결정되는 자기장-의존적 저항 특성(characteristic of B-field dependent resistance)을 함께 갖는 물질로 형성된다. 예를 들면, 상기 제 1 터널 절연막(120)은 알루미늄 산화막, 마그네슘 산화막, 티타늄 산화막 및 탄탈륨 산화막 중의 적어도 한가지일 수 있으며, 그 두께는 대략 1 내지 20Å일 수 있다. 상기 제 1 터널 절연막(120)의 이러한 전기장 및 자기장 의존적 저항 특성들에 의해, 상기 메모리 구조체에 저장된 정보는 전기장 또는 자기장을 이용하여 독립적으로 제어될 수 있으며, 이러한 독립적인 제어는 하나의 메모리 셀에 복수개의 정보를 저장하는 것을 가능하게 한다. 상기 동작 방법에 관해서는 아래에서 더 상세하게 설명될 것이다.
상기 제 1 상부 전극(130)은 차례로 적층된 자유막(131) 및 캐핑막(133)을 포함하고, 상기 자유막(131)은 강자성막(ferromagnetic layer)으로 형성되며, 보다 구체적으로는 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중에서 선택된 적 어도 한가지로 이루어질 수 있다. 본 발명의 일 실시예에 따르면, 상기 자유막(131)은 대략 50 내지 90Å의 두께로 형성된 CoFeB막일 수 있다. 이에 더하여, 상기 자유막(131) 및 상기 캐핑막(133) 사이에는 자기저항 개선막(MR enhancing layer)(132)가 더 개재될 수 있다. 상기 자기저항 개선막(132)은 대략 1 내지 대략 80Å의 두께로 형성되며, IrMn, PtMn, FeMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중에서 선택된 적어도 한가지일 수 있다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 메모리 구조체를 설명하기 위한 공정 단면도들이다.
도 4 및 도 5를 참조하면, 이 실시예에 따른 메모리 구조체는 상기 하부 배선(10) 및 상기 상부 배선(20) 사이에 배치되어 상기 제 1 정보 저장체(100)에 직렬로 연결되는 제 2 정보 저장체(200)를 더 포함한다. 이때, 상기 제 2 정보 저장체(200)는 도 4에 도시된 것처럼 상기 제 1 정보 저장체(100)와 상기 상부 배선(20) 사이에 배치되거나, 도 5에 도시된 것처럼 상기 제 1 정보 저장체(100)와 상기 하부 배선(10) 사이에 배치될 수 있다.
상기 제 2 정보 저장체(200)는 상기 하부 배선(10) 및 상기 상부 배선(20)에 인가되는 전압들에 의해 그 전기적 저항이 제어되는 가변 저항 소자일 수 있다. 보다 구체적으로, 상기 제 2 정보 저장체(200)는 차례로 적층된 제 2 하부 전극(210), 제 2 절연막(220) 및 제 2 상부 전극(230)을 포함할 수 있다. 상기 제 2 하부 전극(210) 및 상기 제 2 상부 전극(230)은 텅스텐, 티타늄, 루세늄, 그리고 이리듐을 포함하는 귀금속 물질들 중의 한가지일 수 있다. 상기 제 2 절연막(220)은 NiO, TiO2, ZrO2 및 HfO2를 포함하는 전이 금속 산화막들(transition metal oxides) 중의 한가지일 수 있다. 본 발명의 다른 실시예에 따르면, 상기 제 2 절연막(220)은 페로브스카이트(Perovskite) 물질들, 바이스테이블(bistable)한 전기적 특성을 갖는 유기물들 및 바이스테이블한 전기적 특성을 갖는 폴리머들 중의 한가지일 수도 있다.
도 6은 본 발명의 변형된 실시예에 따른 메모리 구조체를 설명하기 위한 사시도이다.
도 6을 참조하면, 이 실시예에 따른 메모리 구조체의 제 2 하부 전극(210)은 상기 제 1 정보 저장체(100)의 하부로부터 연장되어 상기 하부 배선(10)과 실질적으로 같은 면적을 가질 수 있다. 즉, 상기 제 2 하부 전극(210)은 상기 하부 배선(10)을 형성하기 위한 패터닝 공정을 통해 상기 하부 배선(10)과 동시에 형성될 수 있다. 이에 더하여, 상기 제 2 절연막(220) 역시 상기 하부 배선(10) 및 상기 제 2 하부 전극(210)과 동시에 패터닝되어, 상기 하부 배선(10)과 실질적으로 같은 면적을 가질 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 구조체를 포함하는 반도체 장치를 설명하기 위한 도면이다. 이 실시예는 도 1 내지 도 3을 참조하여 설명된, 제 1 정보 저장체(100)를 구비하는 반도체 장치에 관한 것이다.
도 7을 참조하면, 이 실시예에 따른 반도체 장치는 상기 제 1 정보 저장체(100) 및 상기 제 1 정보 저장체(100)의 자기장 및 전기장 의존적 저항 특성들을 각각 제어하기 위한 제 1 회로(310) 및 제 2 회로(320)을 구비한다.
보다 구체적으로, 도 8을 참조하면, 이 실시예에 따르면, 서로 교차하는 비트 라인(BL) 및 데이터 라인(DL) 사이에는, 도 1 내지 도 3을 참조하여 설명된 제 1 정보 저장체(100)들 중의 하나가 배치된다. 상기 제 1 정보 저장체(100)의 일단(T1)은 상기 비트 라인(BL)에 연결되고, 그 타단(T2)은 소정의 선택 트랜지스터(STR)의 드레인 전극에 연결된다. 상기 선택 트랜지스터(STR)의 게이트 전극은 상기 비트 라인(BL)을 가로지르는 워드라인(WL)에 연결된다.
상기 비트 라인(BL)에는, 제 1 내지 제 3 스위치 트랜지스터들(SW1, SW2, SW3)에 의해 전기적 연결이 제어되는 제 1 내지 제 3 전압 생성 회로(501, 502, 503)가 연결된다. 본 발명에 따르면, 상기 제 1 및 제 3 전압 생성 회로들(501, 503)은 상기 비트 라인(BL)의 일 단에 연결되고, 상기 제 2 전압 생성 회로(502)는 상기 비트 라인(BL)의 타 단에 연결된다. 이에 더하여, 상기 제 1 정보 저장체(100)의 아래에는 상기 비트 라인(BL)을 가로지르는 데이터 라인(DL)이 배치된다. 상기 선택 트랜지스터(STR)의 소오스 전극에는 제 4 스위치 트랜지스터(SW4)에 의해 전기적 연결이 제어되는 제 4 전압 생성 회로들(504)이 배치된다.
도 9는 자기장을 이용하여 도 8에 설명된 메모리 구조체에 저장된 정보를 변경하는 방법을 설명하기 위한 도면이다. 도 3에서 설명된 것처럼, 상기 제 1 정보 저장체(100)는 자기장-의존적 저항 특성을 갖도록 형성된다. 이때, 상기 비트 라인(BL) 및 상기 디짓 라인(DL)을 흐르는 전류의 세기 및 방향을 제어함으로써 상기 제 1 정보 저장체(100) 주변에 생성되는 자기장을 제어할 수 있으며, 이러한 자 기장의 제어는 상기 제 1 정보 저장체(100)의 저항 특성(property of resistance)을 변경하는데 이용될 수 있다.
보다 구체적으로, 도 9를 참조하면, 상기 제 1 및 제 2 스위치 트랜지스터들(SW1, SW2)을 온-상태로 만들고, 상기 제 3 스위치 트랜지스터(SW3)을 오프-상태로 만들면서, 상기 제 1 및 제 2 전압 생성 회로들(501, 502) 사이에 소정의 전압 차이를 생성한다. 이에 따라, 상기 비트 라인(BL)을 흐르는 비트 라인 전류(IBL)가 생성된다. 이와 더불어, 상기 디짓 라인(DL)을 흐르는 디짓 라인 전류(IDL)을 생성한다. 상기 비트 라인 전류(IBL) 및 상기 디짓 라인 전류(IDL)는 서로 수직한 방향을 가지면서 상기 제 1 정보 저장체(100)에 인가되는 비트 라인 자기장(B BL) 및 디짓 라인 자기장(B DL)을 생성한다. 상기 자유막(131)의 자화 방향은 이들 자기장들(B BL, B DL)의 벡터 합에 의해 변경될 수 있다. 읽기 동작에서 상기 제 1 터널 절연막(120)을 흐르는 읽기 전류의 크기(즉, 제 1 터널 절연막(120)의 저항값)는 상기 자유막(131)과 상기 피고정막(114) 사이의 자화 방향들에 의해 결정되므로, 상시 자유막(131)의 이러한 자화 방향의 변경은 상기 제 1 정보 저장체(100)에 저장된 데이터의 변경을 가져온다. 한편, 상술한 전압 조건 및 회로 구조는 본원 발명의 기술적 사상을 설명하기 위해 예시적으로 제시되었으며, 본원 발명의 기술적 사상을 충족시키는 범위 내에서 다양하게 변형될 수 있다.
도 10은 전기장을 이용하여 도 8에 설명된 메모리 구조체에 저장된 정보를 변경하는 방법을 설명하기 위한 도면이다. 도 3에서 설명된 것처럼, 상기 제 1 정보 저장체(100)는 자기장-의존적 저항 특성과 함께 전기장-의존적 저항 특성을 갖도록 형성된다. 따라서, 상기 정보 저장체(100)의 일단(R1) 및 타단(T2) 사이에 소정의 전위 차이를 생성함으로써, 상기 제 1 정보 저장체(100)의 저항 특성(property of resistance)을 변경할 수 있다.
보다 구체적으로, 도 10을 참조하면, 상기 제 1 및 제 2 스위치 트랜지스터들(SW1, SW2)은 오프-상태로 만들고, 상기 제 3 스위치 트랜지스터(SW3)는 온-상태로 만들면서, 상기 제 3 전압 생성 회로(503)에 제 3 전압(V3)을 생성한다. 이에 따라, 상기 비트 라인(BL) 및 상기 제 1 정보 저장체(100)의 일단(T1)에는 상기 제 3 전압(V3)이 인가된다. 이와 더불어, 상기 제 4 스위치 트랜지스터(SW4) 및 상기 선택 트랜지스터(STR)를 온-상태로 만들어, 상기 제 4 전압 생성 회로(504)와 상기 제 1 정보 저장체(100)의 타단(T2)을 연결한다. 이때, 상기 제 4 전압 생성 회로(504)에는 접지 전압(GND)이 인가될 수 있다. 이에 따라, 상기 정보 저장체(100)의 일단(R1) 및 타단(T2) 사이에는 상기 제 1 정보 저장체(100)의 전기장-의존적 저항 특성을 변화시키는 전위 차이(즉, V3-GND)가 생성된다. 본 발명의 일 실시예에 따르면, 상기 제 1 정보 저장체(100)의 일단(R1) 및 타단(T2) 사이에 인가되는 전위 차이는 0.5 내지 1.5V일 수 있다. 즉, 상기 제 3 전압(V3)은 0.5 내지 1.5V일 수 있다.
도 11은 본 발명의 다른 실시예에 따른 메모리 구조체를 포함하는 반도체 장치를 설명하기 위한 회로도이다. 이 실시예에 따르면, 상기 제 1 정보 저장 체(100)에 저장된 정보는 스핀-토크 전달 메커니즘에 의해 변경된다. 논의의 간결함을 위해, 앞서 설명한 실시예와 중복되는 내용에 대한 설명은 생략한다.
이 실시예에 따르면, 상기 제 1 정보 저장체(100)의 제 1 상부 전극(130)은 스핀-토크 전달 메커니즘(spin torque transfer mechanism)에 의한 자화 방향이 스위치될 수 있는 구조로 형성된다. 예를 들면, 상기 제 1 상부 전극(130)은 차례로 적층된 스토리지 자유 패턴, 자유 역전 패턴 및 가이드 자유 패턴을 포함할 수 있다. 이때, 상기 스토리지 자유 패턴 및 상기 가이드 자유 패턴은 각각 Fe, Co, Ni, Gd, Dy, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO, 및 Y3Fe5O12 등에서 선택된 적어도 하나일 수 있다. 또한, 상기 자유 역전 패턴은 상기 스토리지 자유 패턴 및 상기 가이드 자유 패턴의 자화방향들이 서로 반평행하도록 만드는 자화 반전력을 갖는다. 즉, 상기 가이드 자유 패턴 및 상기 스토리지 자유 패턴은 상기 자유 역전 패턴의 이러한 자화 반전력에 의해 서로 반평행한 자화 방향을 갖는다. 상기 자유 역전 패턴 루세늄(Ru), 이리듐(Ir) 및 로듐(Rh) 중의 적어도 한가지일 수 있다.
이 경우, 상기 스핀-토크 전달 메커니즘(spin torque transfer mechanism)에 의해, 상기 자유 역전 패턴의 자화 방향은 변경될 수 있다. 상기 스핀-토크 전달 메커니즘은 상기 제 1 터널 절연막(120)을 흐르는 전자들의 스핀을 이용하여 상기 스토리지 자유 패턴의 자화 방향을 변경하는 방법으로, 상기 전자들의 스핀은 상기 피고정막(114) 및 상기 가이드 자유 패턴의 자화 방향을 이용하여 조절될 수 있다. 한편, 상기 가이드 자유 패턴의 자화 방향은 온도-의존적으로 제어될 수 있기 때문에, 쓰기 및 읽기 동작은 독립적으로 수행될 수 있다. 예를 들면, 상기 가이드 자유 패턴의 온도-의존적 자화 특성을 제어하기 위해, 상기 제 1 상부 전극(130)은 소정의 전기적 가열 수단 및 이에 의해 그 자화 방향의 가변성이 결정되는 가변 피닝 패턴을 더 구비할 수 있다. 삼성전자가 출원한 미국출원번호 11/465,075호에 개시된 스핀-토크 전달 메커니즘 및 이를 위한 MTJ의 구조는 본원 발명의 상기 제 1 정보 저장체(100)를 위해 사용될 수 있다.
한편, 이 실시예에 따르면, 상기 가변 피닝 패턴의 가열 및 상기 스핀-토크 전류의 생성을 위한 구동 회로가 상기 제 1 정보 저장체(100)의 일단(T1) 및 타단(T2)에 연결될 수 있다. 예를 들면, 도 11에 도시된 제 1 내지 제 4 전압 생성 회로들(501~504)은 이러한 구동 회로로서 이용될 수 있다. 즉, 상기 제 1 내지 제 4 전압 생성 회로들(501~504)에서 생성되는 전압 및 상기 스위칭 소자들(SW1~SW4)의 온/오프를 제어함으로써, 상기 가열 수단을 전기적으로 가열하고, 읽기 또는 쓰기 동작을 위해 상기 제 1 정보 저장체(100)를 흐르는 전류의 세기 및 방향을 제어할 수 있다. 하지만, 도 11에 도시된 회로 구조는 본원 발명의 기술적 사상을 설명하기 위해 예시적으로 제시되었으며, 본원 발명의 기술적 사상을 충족시키는 범위 내에서 다양하게 변형될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 메모리 구조체를 포함하는 반도체 장치를 설명하기 위한 도면이다. 이 실시예는 도 4 내지 도 6을 참조하여 설명된, 제 1 및 제 2 정보 저장체들(100, 200)을 구비하는 반도체 장치에 관한 것이다. 상 기 제 2 정보 저장체(200)의 부가를 제외하면, 이 실시예는 앞서 설명한 실시예와 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 내용에 대한 설명은 아래에서 생략한다.
도 12을 참조하면, 이 실시예에 따른 반도체 장치는 상기 제 1 및 제 2 정보 저장체들(100, 200), 상기 제 1 정보 저장체(100)의 자기장 및 전기장 의존적 저항 특성들을 각각 제어하기 위한 제 1 회로(310) 및 제 2 회로(320), 그리고 상기 제 2 정보 저장체(200)의 전기장 의존적 저항 특성을 제어하기 위한 제 3 회로(330)를 구비한다.
상기 제 3 회로(330)는 도 13 및 도 14에 도시된 것처럼, 상기 제 1 내지 제 4 전압 생성 회로들(501~504)로 구성될 수 있다. 또한, 상기 제 1 정보 저장체(100)에 저장된 정보는 앞서 도 8을 참조하여 설명된 것처럼 비트 라인(BL)과 디짓 라인(DL)을 흐르는 전류에 의해 생성되는 자기장을 이용하여 변경될 수 있다. 도 13은 이러한 방식을 채택하는 경우를 위한 회로 구성의 일 예를 도시한다. 상기 제 1 정보 저장체(100)에 저장된 정보는 도 11을 참조하여 설명된 것처럼 스핀-토크 전달 메커니즘을 통해 변경될 수 있다. 도 14는 이러한 스핀-토크 전달 메커니즘을 채택하는 실시예를 위한 회로 구성의 일 예를 도시한다.
도 15는 본 발명에 따른 정보 저장체들로 구성되는 셀 어레이 구조의 일 실시예를 설명하기 위한 사시도이다.
도 15를 참조하면, 이 실시예는 복수개의 배선들이 배치되는 복수개의 배선층들을 갖고, 각 배선층들 사이에는 정보 저장체(150)가 배치된다. 이때, n번째 배 선층의 배선들(이하, 워드라인들(WL))은 n+1번째 배선층의 배선들(이하, 비트라인들(BL))을 가로지르는 방향으로 형성된다. 상기 정보 저장체(150)는 도 1 내지 도 14에서 설명된 제 1 정보 저장체(100) 또는 차례로 적층된 제 1 및 제 2 정보 저장체들(100, 200)일 수 있으며, 도 15에 도시된 것처럼, 상기 워드라인(WL)과 상기 비트라인(BL)이 교차하는 점에 배치된다. 상기 워드라인(WL)과 상기 비트라인(BL)에는 앞선 실시예에서 설명된 제 1 내지 제 3 회로들(310, 320, 330)이 연결되어, 상기 정보 저장체(150)의 전기장/자기장 의존적 저항 특성을 제어한다.
한편, 이처럼 교차점(cross-point)에 정보 저장체들(150)이 배치되는 셀 어레이 구조의 경우, 읽기 동작 또는 쓰기 동작에서 소정의 정보 저장체(150)로의 전기적 경로를 선택적으로 제어하기 어렵다. 이러한 전기적 경로의 선택적 제어를 위해, 본 발명에 따르면, 상기 정보 저장체(150)와 상기 워드라인(WL) 사이 또는 상기 정보 저장체(150)와 상기 비트라인(BL) 사이에는, 상기 정보 저장체(150)를 흐르는 전류의 방향을 제어하는 정류 소자(155)가 더 배치될 수 있다. 본 발명에 따르면, 상기 정류 소자(155)는 금속막-절연막-금속막 커패시터(MIM capacitor) 또는 pn 다이오드(pn diode)일 수 있다.
도 16은 본 발명에 따른 정보 저장체의 전기적 특성을 보여주는 그래프이다.
도 16을 참조하면, 본 발명에 따른 정보 저장체의 저항은 전기장뿐만 아니라 자기장에 의해서도 변화된다. 보다 구체적으로, 그래프의 선들 I 내지 IV는 서로 다른 저항값을 갖는 제 1 내지 제 4 상태들을 보여준다.
먼저, 제 3 상태(III)의 정보 저장체 양단에 소정의 전압 차이를 생성하면(즉, 전기장을 인가하면), 정보 저장체는 제 1 상태(I)의 저항 특성을 갖게 된다. 보다 구체적으로, 선 V에 도시된 것처럼, 소정의 임계 전압 이상을 상기 정보 저장체의 양단에 인가하면, 정보 저장체는 더 낮은 저항값을 갖는 상태(즉, 상기 제 1 상태(I))가 된다. 이 결과로부터, 정보 저장체의 저항 특성이 전기장을 이용하여 변경될 수 있음을 알 수 있다.
또한, 제 1 및 제 3 상태(I, III)의 정보 저장체들에 소정의 자기장을 인가하면, 이들 정보 저장체들은 제 2 상태(II) 또는 제 4 상태(IV)의 저항 특성을 갖게 된다. 이를 위한 자기장은 도 9를 참조하여 설명된 방법을 통해 생성할 수 있다. 예를 들면, 통상적인 자기 메모리의 쓰기 방법을 통해 제 1 및 제 3 상태(I, III)로부터 제 2 및 제 4 상태(II, IV)로의 변경이 가능하다. 즉, 상기 정보 저장체는 주 저항레벨(즉, 상기 제 1 및 제 3 상태(I, III))로부터 분리된 저항값들을 갖게 된다. 한편, 도 16에 도시된 것처럼, 자기장을 이용하여 변경되는 저항의 크기는 전기장을 이용하여 변경되는 저항의 크기에 비해 작으며, 특히 제 1 및 제 3 상태들(I, III) 사이의 저항값 차이보다 작다. 따라서, 본 발명에 따른 정보 저장체는 도 16에 도시된 것처럼 서로 구별될 수 있는 네 가지 저항 레벨들을 가질 수 있으며, 이러한 저항 레벨의 다중적 차이는 하나의 셀에 여러 비트의 정보를 저장하는 것을 가능하게 한다.
한편, 도 16의 그래프는 상기 제 1 정보 저장체(100)를 포함하는 메모리 장치에 관한 것으로, 도 12 내지 도 14를 참조하여 설명된 실시예의 그것처럼, 상기 제 1 및 제 2 정보 저장체들(100, 200)을 함께 구비하는 메모리 장치의 경우, 상기 제 2 정보 저장체(200)의 저항 레벨에 의해 하나의 정보 저장체는 더 많은 수의 구별되는 저항 레벨들을 가질 수 있다.
본 발명에 따르면, 전기장 및 자기장에 의해 독립적으로 제어될 수 있는 구별되는 복수개의 저항 레벨들을 갖는 메모리 장치가 제공된다. 이에 따라, 하나의 정보 저장체에 복수개의 정보를 저장할 수 있으며, 이는 메모리 장치의 정보 저장 용량의 증대를 가능하게 한다.
특히, 본 발명의 일 실시예에 따른 메모리 장치의 단위 셀은 종래의 자기 메모리의 그것과 실질적으로 동일한 구조이기 때문에, 추가적인 공정 단계(즉, 제조 비용)의 증가없이 정보 저장 용량을 증대시킬 수 있다.

Claims (33)

  1. 적어도 하나의 제 1 배선;
    상기 제 1 배선을 가로지르는 적어도 하나의 제 2 배선; 및
    상기 제 1 배선과 제 2 배선 사이의 교차점에 배치되는 적어도 하나의 정보 저장체를 구비하고,
    상기 정보 저장체는
    상기 제 1 배선 및 상기 제 2 배선 사이에 개재된 제 1 전극 및 제 2 전극; 및
    상기 제 1 전극 및 제 2 전극 사이에 개재된 제 1 절연막을 구비하되,
    상기 제 1 절연막은 상기 제 1 전극 및 제 2 전극에 인가되는 전압들에 의해 제어되는 전기장-의존적 저항 특성 및 상기 제 1 전극 및 제 2 전극의 자기 분극 방향들에 의해 결정되는 자기장-의존적 저항 특성을 함께 갖는 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 배선 및 상기 제 2 배선에 연결되어, 상기 제 1 절연막의 전기장 의존적 저항 특성을 제어하는 제 1 회로; 및
    상기 제 1 배선 및 상기 제 2 배선에 연결되어, 상기 제 1 절연막의 자기장 의존적 저항 특성을 제어하는 제 2 회로를 더 포함하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 회로는 상기 제 1 절연막의 전기장-의존적 저항 특성을 제어하는데 이용되는 쓰기 전압을 상기 제 1 전극 및 상기 제 2 전극 사이에 생성하도록 구성되는 것을 특징으로 하는 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 2 회로는 상기 제 1 절연막의 자기장-의존적 저항 특성을 제어하는데 이용되는 쓰기 자기장을 상기 제 2 전극에 인가하도록 구성되는 것을 특징으로 하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 2 회로는 상기 제 1 전극에 연결되어 상기 제 1 절연막으로 흐르는 전류 경로를 제어하는 선택 트랜지스터 및 상기 제 1 전극의 아래에서 상기 제 2 배선을 가로지르는 디짓 라인을 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 2 회로는 상기 제 2 배선 및 상기 디짓 라인을 각각 흐르는 비트 라인 전류 및 디짓 라인 전류를 생성하도록 구성되는 것을 특징으로 하는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 절연막의 자기장-의존적 저항 특성은 상기 제 1 절연막을 포함하는 상기 정보 저장체를 흐르는 스핀-토크 전달 전류(spin torque transfer current)에 의해 제어되는 것을 특징으로 하는 메모리 장치.
  8. 제 2 항에 있어서,
    상기 제 1 절연막의 자기장-의존적 저항 특성은 상기 제 1 절연막을 포함하는 상기 정보 저장체를 흐르는 스핀-토크 전달 전류(spin torque transfer current)에 의해 제어되고,
    상기 제 1 회로 및 상기 제 2 회로 중의 적어도 하나는 상기 스핀-토크 전달 전류를 생성하도록 구성되는 것을 특징으로 하는 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제 1 전극은 고정된 자기 분극 방향을 갖는 적어도 하나의 도전성 박막을 구비하고,
    상기 제 2 전극은 가변적인 자기 분극 방향을 갖는 적어도 하나의 도전성 박막을 구비하는 것을 특징으로 하는 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제 1 절연막은 알루미늄 산화막, 마그네슘 산화막, 티타늄 산화막 및 탄탈륨 산화막 중의 적어도 한가지인 것을 특징으로 하는 메모리 장치.
  11. 제 1 항에 있어서,
    상기 정보 저장체는 상기 제 1 전극, 상기 제 1 절연막 및 상기 제 2 전극이 차례로 적층된 구조 또는 상기 제 2 전극, 상기 제 1 절연막 및 상기 제 1 전극이 차례로 적층된 구조 중의 한가지인 것을 특징으로 하는 메모리 장치.
  12. 제 1 항에 있어서,
    상기 정보 저장체는 전기장에 의해 변화되는 주 저항 레벨들 및 자기장에 의해 상기 주 저항 레벨들로부터 분리되는 부 저항 레벨들을 갖는 것을 특징으로 하는 메모리 장치.
  13. 제 1 항에 있어서,
    상기 제 1 배선 및 상기 제 2 배선은 복수의 층에 교대로 형성되고,
    상기 정보 저장체는 상기 제 1 배선과 제 2 배선이 교차하는 위치에 3차원적으로 배치되는 것을 특징으로 하는 메모리 장치.
  14. 제 1 항의 메모리 장치의 동작 방법에 있어서,
    상기 정보저장체의 주 저항 레벨 또는 부 저항 레벨 중의 적어도 하나를 변 경하는 단계를 포함하되,
    상기 정보저장체의 주 저항 레벨을 변경하는 단계는 상기 정보 저장체의 양단에 쓰기 전압을 생성하여 상기 제 1 절연막의 전기장-의존적 저항 특성을 변화시키는 단계를 포함하고,
    상기 정보저장체의 부 저항 레벨을 변경하는 단계는 상기 제 2 전극의 자기 분극 방향을 변경하여 상기 제 1 절연막의 자기장-의존적 저항 특성을 변화시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  15. 제 14 항에 있어서,
    상기 주 저항 레벨 및 상기 부 저항 레벨 사이의 차이는 상기 주 저항 레벨들 사이의 차이보다 작은 것을 특징으로 하는 메모리 장치의 동작 방법.
  16. 제 14 항에 있어서,
    상기 제 2 전극의 자기 분극 방향을 변화시키는 단계는 상기 제 2 배선 및 상기 제 1 배선 중의 적어도 하나를 흐르는 전류에 의해 생성되는 자기장을 이용하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  17. 제 14 항에 있어서,
    상기 제 2 전극의 자기 분극 방향을 변화시키는 단계는 상기 정보 저장체를 흐르는 스핀-토크 전달 전류를 생성하는 단계를 포함하는 것을 특징으로 하는 메모 리 장치의 동작 방법.
  18. 적어도 하나의 제 1 배선;
    상기 제 1 배선을 가로지르는 적어도 하나의 제 2 배선; 및
    상기 제 1 배선과 제 2 배선 사이의 교차점에 배치되는 적어도 하나의 정보 저장체를 구비하되,
    상기 정보 저장체는 자기터널접합 및 가변저항소자를 구비하는 것을 특징으로 하는 메모리 장치.
  19. 제 18 항에 있어서,
    상기 자기터널접합 및 가변저항소자는 상기 제 1 전극 및 상기 제 2 전극에 직렬로 연결되는 것을 특징으로 하는 메모리 장치.
  20. 제 19 항에 있어서,
    상기 가변저항소자는 상기 자기터널접합과 상기 제 1 배선 사이 또는 상기 자기터널접합과 상기 제 2 배선 사이에 배치되는 것을 특징으로 하는 메모리 장치.
  21. 제 18 항에 있어서,
    상기 자기터널접합은
    상기 제 1 배선 및 상기 제 2 배선 사이에 개재된 제 1 전극 및 제 2 전극; 및
    상기 제 1 전극 및 제 2 전극 사이에 개재된 제 1 절연막을 포함하되,
    상기 자기터널접합의 저항은 상기 제 1 전극 및 제 2 전극의 자기 분극 방향들에 의해 결정되는 것을 특징으로 하는 메모리 장치.
  22. 제 21 항에 있어서,
    상기 자기터널접합은 상기 제 1 전극 및 제 2 전극에 인가되는 전압들에 의해 그 저항이 제어되는 전기장-의존적 저항 특성 및 상기 제 1 전극 및 제 2 전극의 자기 분극 방향들에 의해 그 저항이 결정되는 자기장-의존적 저항 특성과 함께 갖는 것을 특징으로 하는 메모리 장치.
  23. 제 18 항에 있어서,
    상기 가변저항소자는 차례로 적층된 제 3 전극, 제 2 절연막 및 제 4 전극을 포함하되,
    상기 가변저항소자의 저항은 상기 제 1 전극 및 상기 제 2 전극에 인가되는 전압들에 의해 제어되는 것을 특징으로 하는 메모리 장치.
  24. 제 23 항에 있어서,
    상기 제 3 전극은 텅스텐, 티타늄, 루세늄, 그리고 귀금속 물질들 중의 적어도 한가지이고,
    상기 제 2 절연막은 NiO, TiO2, ZrO2 및 HfO2를 포함하는 전이 금속 산화막들(transition metal oxides), 페로브스카이트(Perovskite) 물질들, 바이스테이블(bistable)한 전기적 특성을 갖는 유기물들 및 바이스테이블한 전기적 특성을 갖는 폴리머들 중의 한가지이고,
    상기 제 4 전극은 텅스텐, 티타늄, 루세늄, 그리고 귀금속 물질들 중의 적어도 한가지인 것을 특징으로 하는 메모리 장치.
  25. 제 18 항에 있어서,
    상기 제 1 배선 및 상기 제 2 배선은 복수의 층에 교대로 형성되고,
    상기 정보 저장체는 상기 제 1 배선과 제 2 배선이 교차하는 위치에 3차원적으로 배치되는 것을 특징으로 하는 메모리 장치.
  26. 제 18 항에 있어서,
    상기 제 1 배선 및 상기 제 2 배선에 연결되어, 상기 자기터널접합의 저항을 변경하는데 이용되는 쓰기 자기장을 생성하는 제 1 회로; 및
    상기 제 1 배선 및 상기 제 2 배선에 연결되어, 상기 가변저항소자의 저항을 변경하는데 이용되는 쓰기 전압을 생성하는 제 2 회로를 더 포함하는 메모리 장치.
  27. 제 26 항에 있어서,
    상기 제 1 회로는
    상기 자기터널접합에 연결되어 상기 자기터널접합을 흐르는 전류 경로를 제어하는 선택 트랜지스터; 및
    상기 자기터널접합 아래에 배치되는 디짓 라인을 포함하는 것을 특징으로 하는 메모리 장치.
  28. 제 27 항에 있어서,
    상기 제 1 회로는 상기 제 2 배선 및 상기 디짓 라인을 각각 흐르는 비트 라인 전류 및 디짓 라인 전류를 생성하도록 구성되는 것을 특징으로 하는 메모리 장치.
  29. 제 18 항에 있어서,
    상기 자기터널접합의 저항은 상기 정보 저장체를 흐르는 스핀-토크 전달 전류(spin torque transfer current)에 의해 제어되는 것을 특징으로 하는 메모리 장치.
  30. 제 18 항의 메모리 장치의 동작 방법에 있어서,
    상기 정보저장체의 주 저항 레벨 또는 부 저항 레벨 중의 적어도 하나를 변경하는 단계를 포함하되,
    상기 정보저장체의 주 저항 레벨을 변경하는 단계는 상기 정보 저장체의 양 단에 쓰기 전압을 생성하여 상기 가변저항소자의 저항 레벨을 변화시키는 단계를 포함하고,
    상기 정보저장체의 부 저항 레벨을 변경하는 단계는 상기 자기터널접합에 쓰기 자기장을 생성하여 상기 자기터널접합의 저항 레벨을 변화시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  31. 제 30 항에 있어서,
    상기 주 저항 레벨 및 상기 부 저항 레벨 사이의 차이는 상기 주 저항 레벨들 사이의 차이보다 작은 것을 특징으로 하는 메모리 장치의 동작 방법.
  32. 제 30 항에 있어서,
    상기 자기터널접합의 저항 레벨을 변화시키는 단계는 상기 제 1 배선 및 상기 제 2 배선 중의 적어도 하나를 흐르는 전류에 의해 생성되는 상기 쓰기 자기장을 이용하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  33. 제 30 항에 있어서,
    상기 자기터널접합의 저항 레벨을 변화시키는 단계는 상기 자기터널접합을 흐르는 스핀-토크 전달 전류를 생성하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
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US11/804,327 US7952914B2 (en) 2007-01-30 2007-05-17 Memory devices including multi-bit memory cells having magnetic and resistive memory elements and related methods
TW097103144A TW200845364A (en) 2007-01-30 2008-01-28 Memory devices including multi-bit memory cells having magnetic and resistive memory elements and related methods
DE102008006543A DE102008006543A1 (de) 2007-01-30 2008-01-29 Speicher mit Mehrbit-Speicherzellen mit einem magnetischen und einem widerstandsbehafteten Speicherelement und darauf bezogene Verfahren
JP2008019463A JP2008187183A (ja) 2007-01-30 2008-01-30 磁気及び抵抗メモリ要素等を有するマルチビットのメモリセル等を備えるメモリ装置及びその製造方法
CNA2008100044593A CN101256831A (zh) 2007-01-30 2008-01-30 包括具有磁阻存储器元件的多位存储器单元的存储器装置及相关方法
US13/091,610 US8174875B2 (en) 2007-01-30 2011-04-21 Memory devices including multi-bit memory cells having magnetic and resistive memory elements and related methods

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200137359A (ko) * 2019-05-30 2020-12-09 한국과학기술연구원 전기장 제어 마그네틱램
JP2024088609A (ja) * 2022-12-20 2024-07-02 Ｊｆｅエンジニアリング株式会社 寸法計測方法および寸法計測システムならびに工事段取り方法

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7777215B2 (en) * 2007-07-20 2010-08-17 Macronix International Co., Ltd. Resistive memory structure with buffer layer
JP5326242B2 (ja) * 2007-08-30 2013-10-30 富士通株式会社 磁気トンネル素子、これを利用した半導体装置およびその製造方法
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US20090201714A1 (en) * 2008-02-08 2009-08-13 Heinz Hoenigschmid Resistive memory cell and method for operating same
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US7834385B2 (en) * 2008-08-08 2010-11-16 Seagate Technology Llc Multi-bit STRAM memory cells
US8482970B2 (en) 2008-08-08 2013-07-09 Seagate Technology Llc Multi-bit STRAM memory cells
US7936580B2 (en) * 2008-10-20 2011-05-03 Seagate Technology Llc MRAM diode array and access method
US20100102369A1 (en) * 2008-10-29 2010-04-29 Seagate Technology Llc Ferroelectric memory with magnetoelectric element
US8116115B2 (en) 2008-11-06 2012-02-14 Micron Technology, Inc. Multilevel phase change memory operation
JP5569836B2 (ja) * 2008-12-18 2014-08-13 国立大学法人広島大学 ペロブスカイト型酸化物の相転移誘起方法、電子機能素子材料として用いられるペロブスカイト型酸化物、ペロブスカイト型酸化物を用いた電子機能素子及び電子装置
US8158964B2 (en) 2009-07-13 2012-04-17 Seagate Technology Llc Schottky diode switch and memory units containing the same
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8766227B1 (en) * 2010-11-10 2014-07-01 Contour Semiconductor, Inc. Pinched center resistive change memory cell
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
EP2466586B1 (en) * 2010-12-16 2016-03-02 Crocus Technology Multibit magnetic random access memory cell with improved read margin
FR2969382B1 (fr) * 2010-12-17 2022-11-18 Centre Nat Rech Scient Élément memristif et mémoire électronique basée sur de tels éléments
US8467234B2 (en) 2011-02-08 2013-06-18 Crocus Technology Inc. Magnetic random access memory devices configured for self-referenced read operation
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8576615B2 (en) 2011-06-10 2013-11-05 Crocus Technology Inc. Magnetic random access memory devices including multi-bit cells
US8488372B2 (en) * 2011-06-10 2013-07-16 Crocus Technology Inc. Magnetic random access memory devices including multi-bit cells
US9349445B2 (en) 2011-09-16 2016-05-24 Micron Technology, Inc. Select devices for memory cell applications
US8780607B2 (en) 2011-09-16 2014-07-15 Micron Technology, Inc. Select devices for memory cell applications
US9142767B2 (en) * 2011-09-16 2015-09-22 Micron Technology, Inc. Resistive memory cell including integrated select device and storage element
TWI456700B (zh) * 2012-02-01 2014-10-11 Macronix Int Co Ltd 鄰接溝槽側壁之三維記憶陣列及其製造方法
FR2989211B1 (fr) 2012-04-10 2014-09-26 Commissariat Energie Atomique Dispositif magnetique a ecriture assistee thermiquement
JP2014049497A (ja) 2012-08-29 2014-03-17 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
US8889433B2 (en) * 2013-03-15 2014-11-18 International Business Machines Corporation Spin hall effect assisted spin transfer torque magnetic random access memory
US8995169B1 (en) * 2013-09-12 2015-03-31 Sandisk 3D Llc Method of operating FET low current 3D Re-RAM
US9123414B2 (en) 2013-11-22 2015-09-01 Micron Technology, Inc. Memory systems and memory programming methods
US9336875B2 (en) 2013-12-16 2016-05-10 Micron Technology, Inc. Memory systems and memory programming methods
CN104966717B (zh) * 2014-01-24 2018-04-13 旺宏电子股份有限公司 一种存储器装置及提供该存储器装置的方法
KR20160141890A (ko) 2015-06-01 2016-12-12 에스케이하이닉스 주식회사 전자 장치
CN105514262A (zh) * 2015-10-30 2016-04-20 上海磁宇信息科技有限公司 交叉矩阵列式磁性随机存储器制造工艺
GB2545264B (en) 2015-12-11 2020-01-15 Advanced Risc Mach Ltd A storage array
WO2018004548A1 (en) * 2016-06-28 2018-01-04 Intel Corporation Cross-point magnetic random access memory with piezoelectric selector
JP6271654B1 (ja) * 2016-08-05 2018-01-31 株式会社東芝 不揮発性メモリ
US10340453B2 (en) * 2017-05-31 2019-07-02 Arm Ltd. Forming and operating memory devices that utilize correlated electron material (CEM)
KR102474306B1 (ko) * 2018-02-20 2022-12-06 에스케이하이닉스 주식회사 크로스-포인트 어레이 장치 및 이의 제조 방법
US11264094B2 (en) * 2018-03-05 2022-03-01 Intel Corporation Memory cell including multi-level sensing
WO2020242213A1 (ko) * 2019-05-28 2020-12-03 서울대학교산학협력단 자기 메모리 장치 및 그것의 동작 방법
KR102722150B1 (ko) * 2019-07-23 2024-10-28 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
US12075627B2 (en) 2021-08-26 2024-08-27 International Business Machines Corporation AI accelerator with MRAM, PCM, and recessed PCM bottom electrode
JP2024017480A (ja) * 2022-07-28 2024-02-08 ソニーセミコンダクタソリューションズ株式会社 記憶装置、電子機器及び記憶装置の制御方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246565A (ja) 2001-02-13 2002-08-30 Nec Corp 不揮発性磁気記憶装置およびその製造方法
KR20030055390A (ko) * 2001-12-26 2003-07-04 주식회사 하이닉스반도체 마그네틱 램
KR20040049288A (ko) * 2002-12-05 2004-06-11 샤프 가부시키가이샤 비휘발성 메모리셀 및 비휘발성 반도체 메모리장치
KR20040091743A (ko) * 2002-03-14 2004-10-28 마이크론 테크놀로지, 인크 저항 가변 물질 셀용 방법 및 장치
KR20050116839A (ko) * 2003-03-31 2005-12-13 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 스핀 의존 전달 특성을 갖는 터널 트랜지스터 및 그것을이용한 불휘발성 메모리
KR20060054511A (ko) * 2004-11-16 2006-05-22 삼성전자주식회사 직접 전하 주입형 메모리 소자와 그 제조 및 동작 방법
US20060250837A1 (en) * 2005-05-09 2006-11-09 Sandisk 3D, Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
KR100650115B1 (ko) 2005-07-18 2006-11-27 인하대학교 산학협력단 금속 나선 박막의 비선형적 전도특성을 이용한 나노 전자소자
US7205564B2 (en) 2003-11-11 2007-04-17 Kabushiki Kaisha Toshiba Resistance change memory having organic semiconductor layer

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US742001A (en) 1903-01-28 1903-10-20 Isaiah Rannels Brown Flask-clamp.
US5166758A (en) 1991-01-18 1992-11-24 Energy Conversion Devices, Inc. Electrically erasable phase change memory
US6075264A (en) 1999-01-25 2000-06-13 Samsung Electronics Co., Ltd. Structure of a ferroelectric memory cell and method of fabricating it
US6385082B1 (en) 2000-11-08 2002-05-07 International Business Machines Corp. Thermally-assisted magnetic random access memory (MRAM)
US6507061B1 (en) 2001-08-31 2003-01-14 Intel Corporation Multiple layer phase-change memory
KR20030034500A (ko) 2001-10-23 2003-05-09 주식회사 하이닉스반도체 마그네틱 램
JP3866567B2 (ja) 2001-12-13 2007-01-10 株式会社東芝 半導体記憶装置及びその製造方法
KR100448921B1 (ko) 2002-05-21 2004-09-16 삼성전자주식회사 고속 강유전체 메모리 장치 및 그것의 기입 방법
US6870755B2 (en) 2002-08-02 2005-03-22 Unity Semiconductor Corporation Re-writable memory with non-linear memory element
US6906939B2 (en) 2002-08-02 2005-06-14 Unity Semiconductor Corporation Re-writable memory with multiple memory layers
US6801451B2 (en) 2002-09-03 2004-10-05 Hewlett-Packard Development Company, L.P. Magnetic memory devices having multiple bits per memory cell
US6577529B1 (en) 2002-09-03 2003-06-10 Hewlett-Packard Development Company, L.P. Multi-bit magnetic memory device
KR100615600B1 (ko) 2004-08-09 2006-08-25 삼성전자주식회사 고집적 자기램 소자 및 그 제조방법
KR100543445B1 (ko) 2003-03-04 2006-01-23 삼성전자주식회사 상변화 기억 소자 및 그 형성방법
KR100496887B1 (ko) 2003-03-05 2005-06-23 삼성전자주식회사 강유전체 기억 소자 및 그 제조 방법
KR100560659B1 (ko) 2003-03-21 2006-03-16 삼성전자주식회사 상변화 기억 소자 및 그 제조 방법
JP4141881B2 (ja) * 2003-04-04 2008-08-27 シャープ株式会社 集積回路
US7308067B2 (en) * 2003-08-04 2007-12-11 Intel Corporation Read bias scheme for phase change memories
US7369428B2 (en) 2003-09-29 2008-05-06 Samsung Electronics Co., Ltd. Methods of operating a magnetic random access memory device and related devices and structures
KR100615089B1 (ko) 2004-07-14 2006-08-23 삼성전자주식회사 낮은 구동 전류를 갖는 자기 램
KR100568512B1 (ko) 2003-09-29 2006-04-07 삼성전자주식회사 열발생층을 갖는 자기열 램셀들 및 이를 구동시키는 방법들
US7372722B2 (en) 2003-09-29 2008-05-13 Samsung Electronics Co., Ltd. Methods of operating magnetic random access memory devices including heat-generating structures
KR100835275B1 (ko) 2004-08-12 2008-06-05 삼성전자주식회사 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들
US6958502B2 (en) 2003-10-22 2005-10-25 International Business Machines Corporation Magnetic random access memory cell
KR100564608B1 (ko) 2004-01-29 2006-03-28 삼성전자주식회사 상변화 메모리 소자
US7109539B2 (en) 2004-03-09 2006-09-19 International Business Machines Corporation Multiple-bit magnetic random access memory cell employing adiabatic switching
US7145795B2 (en) * 2004-04-13 2006-12-05 Micron Technology, Inc. Multi-cell resistive memory array architecture with select transistor
KR100660539B1 (ko) 2004-07-29 2006-12-22 삼성전자주식회사 자기 기억 소자 및 그 형성 방법
JP4039444B2 (ja) 2005-07-15 2008-01-30 エプソンイメージングデバイス株式会社 液晶表示装置及び電子機器

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246565A (ja) 2001-02-13 2002-08-30 Nec Corp 不揮発性磁気記憶装置およびその製造方法
KR20030055390A (ko) * 2001-12-26 2003-07-04 주식회사 하이닉스반도체 마그네틱 램
KR20040091743A (ko) * 2002-03-14 2004-10-28 마이크론 테크놀로지, 인크 저항 가변 물질 셀용 방법 및 장치
KR20040049288A (ko) * 2002-12-05 2004-06-11 샤프 가부시키가이샤 비휘발성 메모리셀 및 비휘발성 반도체 메모리장치
KR20050116839A (ko) * 2003-03-31 2005-12-13 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 스핀 의존 전달 특성을 갖는 터널 트랜지스터 및 그것을이용한 불휘발성 메모리
US7205564B2 (en) 2003-11-11 2007-04-17 Kabushiki Kaisha Toshiba Resistance change memory having organic semiconductor layer
KR20060054511A (ko) * 2004-11-16 2006-05-22 삼성전자주식회사 직접 전하 주입형 메모리 소자와 그 제조 및 동작 방법
US20060250837A1 (en) * 2005-05-09 2006-11-09 Sandisk 3D, Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
KR100650115B1 (ko) 2005-07-18 2006-11-27 인하대학교 산학협력단 금속 나선 박막의 비선형적 전도특성을 이용한 나노 전자소자

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200137359A (ko) * 2019-05-30 2020-12-09 한국과학기술연구원 전기장 제어 마그네틱램
JP2024088609A (ja) * 2022-12-20 2024-07-02 Ｊｆｅエンジニアリング株式会社 寸法計測方法および寸法計測システムならびに工事段取り方法

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US7952914B2 (en) 2011-05-31

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