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KR100794154B1 - 반도체 장치의 제작방법 - Google Patents

반도체 장치의 제작방법 Download PDF

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KR100794154B1
KR100794154B1 KR1020027008303A KR20027008303A KR100794154B1 KR 100794154 B1 KR100794154 B1 KR 100794154B1 KR 1020027008303 A KR1020027008303 A KR 1020027008303A KR 20027008303 A KR20027008303 A KR 20027008303A KR 100794154 B1 KR100794154 B1 KR 100794154B1
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 게터링 효율이 양호한 반도체 장치의 제작 방법에 관한 것으로, 상기 방법은 금속을 첨가하여 결정화한 poly-Si막 중에, 인을 첨가하여 가열 처리를 하여 게터링을 하는 경우에, 인을 투입했을 때에 사용되는 poly-Si막상의 섬형상 절연막의 형상에 연구를 실시한다. 그로 인해, 인이 첨가된 영역과 첨가되지 않은 영역의 경계면의 면적을 증대하고, 게터링의 효율을 높인다.
Figure 112002020048325-pct00001
박막 트랜지스터, 액티브 매트릭스형 액정 표시 장치, 글래스 기판, 절연막

Description

반도체 장치의 제작방법{Production method for semiconductor device}
본 발명은 규소를 주성분으로 하는 결정질 반도체 박막을 이용한 반도체 장치의 제작방법에 관한 기술이다. 특히, 절연 기판 상에 규소를 주성분으로 하는 결정질 반도체 박막을 갖는 기판을 이용한 박막 트랜지스터(이하, TFT로 기재한다)의 제작방법에 관한 것이다.
본 명세서에서, 반도체 장치란 반도체를 이용하여 기능하는 장치 전반을 가리키는 것이며, TFT와 같이 단일체 소자 뿐만 아니라, 연산 처리 장치, 기억 처리 장치, 전기 광학 장치 등 그것을 탑재한 전자 디바이스 등도 반도체 장치의 범주에 포함된다.
액티브 매트릭스형 액정 표시 장치는 동일 기판 상에 화소 매트릭스 회로와 디바이스 회로를 설치한 모놀리식형 표시 장치이다. 모놀리식형 표시 장치는 박막 트랜지스터(TFT)를 사용하는 것이 주류이다. 박막 트랜지스터는 글래스 기판, 석영 기판 등의 절연 기판에 비정질 규소막(아몰퍼스 실리콘막)을 형성하여 활성층으로 하고 있다. TFT를 이용하여, 메모리 회로나 클록 발생 회로 등의 논리 회로를 내장한 시스템 온 패널의 개발도 진행되고 있다.
이러한 디바이스 회로나 논리 회로는 고속 동작을 행할 필요가 있으므로, 석 영 기판, 글래스 기판 상에 활성층으로서 비정질 규소막을 성막하여, 소자로서 사용하기는 부적당하다. 그러므로, 현재에서는 다결정질 규소막을 활성층으로 한 TFT가 제조되어 있다.
석영 기판, 글래스 기판 상에 비정질 규소막을 성막한 후, 결정화에 의해 다결정 규소막을 얻는 기술은 몇가지가 존재한다. 그 중에서도, 소자를 형성하였을 때에 우수한 소자의 전기적 특성이 얻어지고, 비정질 규소막의 결정화를 촉진하는 촉매 금속 원소를 첨가하여, 가열 처리에 의해 결정화하는 기술이 공지되어 있다. 이하에, 이 기술을 더욱 자세히 설명한다.
석영 기판, 글래스 기판 등의 절연성의 기판상에, LP CVD 장치나 PE CVD 장치로, 50nm 내지 100nm 정도의 규소를 주성분으로 하는 비정질 구조를 갖는 반도체 박막을 형성한다. 상기 비정질 구조를 갖는 반도체 박막의 표면이나 막 중에, 금속을 첨가하여 가열 처리함으로써, 상기 비정질 구조를 갖는 반도체 박막을 고상 결정화한다. 상기 비정질 구조를 갖는 반도체 박막이 고상 결정화함으로써, 규소를 주성분으로 하는 결정질 반도체 박막이 된다. 상기 금속의 첨가에 의해 고상 결정화가 촉진되는 것은 본 발명자들에 의해 확인되어 있고, 상기 금속은 고상 결정화시에, 촉매로서 작용한다고 말할 수 있다. 상기 금속을 본 명세서에서는 촉매 금속으로 한다.
상기 비정질 구조를 갖는 반도체 박막이, 금속을 촉매로 하여 가열 처리에 의해 결정화하는 현상은 Metal Induced Lateral Crystallization(MILC)로서 다수 보고되어 있다. 대표적인 것으로서, 니켈(Ni), 코발트(Co), 팔라듐(Pd), 백금(Pt), 구리(Cu) 등의 전이 금속 원소가 있다. 촉매 금속의 존재에 의해, 촉매 금속을 첨가하지 않은 경우에 비해 상기 비정질 구조를 갖는 반도체 박막이 고상 결정화에 요하는 온도나 시간의 점에서 유리하게 된다. 실험에 의하면, Ni 원소는 촉매 금속으로서 대단히 우수하다. 이하에서는 촉매 금속으로서 Ni 원소를 사용한 것을 전제로 한다.
상기 비정질 구조를 갖는 반도체 박막의 고상 결정화에 요하는 가열 처리는, 전기로 등에 의해 400℃ 내지 700℃에서 수시간 이상이다.
본 명세서에서는 규소를 주성분으로 하는 비정질 구조를 갖는 반도체 박막이란, 비정질 구조를 갖는 SiGe 박막이며, 또한 Ge의 성분비가 50% 미만의 것 등도 포함한다.
상기 비정질 구조를 갖는 반도체 박막의 결정화를 촉진하는 촉매 금속에는 니켈(Ni), 코발트(Co), 팔라듐(Pd), 백금(Pt), 구리(Cu) 등 전이 금속 원소가 사용된다. 일반적으로 잘 알려져 있는 바와 같이, Ni 등의 금속은 결정질의 규소 중에 존재하면, 깊은 준위를 형성하여 소자의 전기 특성이나 신뢰성에 악영향을 미치게 한다. 따라서, 소자가 형성되어 소자로서 사용되는 영역(소자 활성 영역)으로부터, Ni 원소 등의 금속을 제거할 필요가 있다. 상기 결정질 반도체 박막도, 촉매 금속에 의한 소자 특성에 대한 악영향이 우려된다.
따라서, 소자 활성 영역에서, 전기 특성에 영향을 미치지 않을 정도까지, Ni 원소 등의 금속을 제거할 필요가 있다. 결정질의 규소 중의 소자 활성 영역 중에 서, Ni 원소 등의 금속을 제거하는 것을, 일반적으로 게터링이라고 한다. 이하에, 본 발명자들에 의해 확인되어 있는 게터링 방법을 기술한다.
상기 결정질 반도체 박막상에 절연막을 형성한다. 상기 절연막은 CVD 장치나 스퍼터 장치에 의해 산화규소막 또는 질화규소막 등을 성막한다. 다음에, 상기 절연막을 섬형상으로 형성한다. 반도체 기술에서 일반적인 포토리소그라피와 에칭에 의해, 상기 절연막의 섬형상물은 형성된다.
상기 절연막을 마스크로 하여, 비금속 원소 또는 상기 비금속 원소의 이온을, 상기 결정질 반도체 박막에 첨가하여, 상기 결정질 반도체 박막에 상기 비금속 원소 또는 상기 비금속 원소 이온이 첨가된 영역을 형성한다. 즉, 상기 결정질 반도체 박막상에 상기 절연막의 섬형상물이 존재하는 영역은 상기 비금속 원소 또는 상기 비금속 원소 이온이 첨가되지 않고, 상기의 섬형상물이 존재하지 않는 영역에 첨가된다. 상기 비금속 원소 또는 상기 비금속 원소 이온은 기상으로부터의 열확산이나 이온 주입 장치 등에 의해 첨가한다.
상기 비금속 원소 또는 상기 비금속 원소 이온은 보론(B), 규소(Si), 인(P),비소(As), 헬륨(He), 네온(Ne), 아르곤(Ar), Kr(크립톤), 크세논(Xe)으로부터 선택된 1종 또는 복수종이다.
단결정 규소에서의 전이 금속 원소의 게터링의 기구나 현상은 활발히 연구되고 있고, 상당한 부분이 밝혀져 있다. 다결정 규소에서의 게터링에 관해서는 자세히 알지 못하는 점도 있지만, 단결정 규소의 경우를 참고할 수 있다. 다결정 규소에 있어서도 이온 투입법(이온 주입법)에 의해 도입되는 피해는 유효한 게터링이 된다. 이온 주입으로 원자가 튀어나간 흔적은 국부적으로 비결정화하고, 계속되는 가열 처리에 의해서 비정질부를 재결정화시킬 때에 고밀도의 결정 결함 등이 도입된다. 따라서, 게터링시에 이온 주입에 의해 첨가하는 상기 비금속 원소 또는 상기 비금속 원소 이온에는 이온 투입 가능하고, 게터링하는 금속보다도 확산 계수가 적게 가열 처리에 의해서도 소자 활성 영역까지 거의 확산하지 않거나, 전기적으로 불활성으로 소자 특성에 대하여 영향이 없으면 된다.
상기의 조건에 맞는 원소에는 B, Si, P, As, He, Ne, Ar, Kr, Xe에서 선택된 1종 또는 복수종이 있다. 단지, 이온 종류, 도즈량, 가속 에너지의 차이에 의해, 입계, 미소쌍 결정, 적층 결함, 전위 루프, 전위망 등의 피해가 발생의 양태도 달라지는 것으로 생각된다. 또한, 인(P) 등, 기상으로부터 확산한 경우라도, 결정질 규소 중에 첨가되면 미스피트 전이를 형성하여 게터링원이 된다. 인(P)을 상기 결정질 반도체 박막에 첨가하면, 상기 촉매 금속의 게터링에 유효한 것은 본 발명자들에 의해 확인되어 있다.
다음에, 상기 결정질 반도체 박막에 400℃ 이상 1000℃ 이하의 가열 처리를 하고, 상기 비금속 원소 또는 상기 비금속 원소의 이온이 첨가된 영역에 상기 금속을 게터링한다. 발명자들의 실험에 의해, 특히 인(P)은 현저한 게터링 효과가 있음은 확인되어 있다.
일반적으로, 게터링은 소자 활성 영역 외에 게터링하는 사이트를 형성하고, 가열 처리에 의해 게터링 사이트에 금속을 편석함으로써 달성한다. 상술의 박막의 제작을 포함하는 반도체 소자의 형성 기술에서는 가열 처리는 필수이지만, 열 공급 량= 온도×시간은 작을 수록 바람직하다. 열 공급량을 작게 하면, 경제적으로 유리해져, 시간을 단축할 수 있다. 그 이외에도, 반도체 기판의 휘어짐이나 수측의 경감, 소자 활성 영역 부근의 더이상의 응력 발생 등을 방지할 수 있다. 또한, 게터링 공정 후, 소자 활성 영역 중에 게터링할 수 없게 잔류하는 금속도 적으면 적을 수록바람직하다.
글래스 기판 또는 석영 기판(10101) 상에 규소를 주성분으로 하는 비정질 구조를 갖는 반도체 박막(10102)을 형성한다. 상기 비정질 구조를 갖는 반도체 박막(102)에 금속을 첨가한다. 상기 금속에는 니켈(Ni), 코발트(Co), 팔라듐(Pd),백금(Pt), 구리(Cu) 등을 고려할 수 있지만, 과제를 해결하는 수단의 항에서는 Ni로 하고, 아세트산Ni염 용액(10103)을 도포하기로 한다.
상기 비정질 구조를 갖는 반도체 박막(10102)을, 상기 금속을 촉매로 하여, 400℃ 이상 700℃ 이하의 가열 처리에 의해, 고상 결정화하여 규소를 주성분으로 하는 결정질 반도체 박막을 얻는다(도 1a). Ni는 고상 결정화를 촉진하는 데에 대단히 유효한 금속인 것이, 발명자들의 실험에 의해 확인되어 있다.
상기 결정질 반도체 박막상(10107)에 절연막을 성막한 후, 절연막을 섬형상물(10104)에 미세 가공한다. 상기 절연막의 섬형상물(10104)을 마스크로 하여, 비금속 원소 또는 상기 비금속 원소의 이온을 상기 결정질 반도체 박막에 첨가한다(도 1b). 과제를 해결하기 위한 수단의 항에서는 상기 비금속 원소로서 인(P)을 사용한 것으로 한다.
인(P) 이외에도, B, Si, As, He, Ne, Ar, Kr, Xe 등이 게터링에 유효한 것으 로 고려된다. 이들의 원소는 이온 주입과 그것에 계속되는 가열 처리에 의해 poly-Si 막에 피해를 도입할 수 있는 것, 게터링하는 금속보다도 확산하기 어렵거나, 불활성으로 소자 특성에 영향을 미치지 않는 원소이다.
상기 결정질 반도체 박막에, 비금속 원소 또는 상기 비금속 원소의 이온이 첨가된 영역(10106, 10109)을 형성한다. 상기 결정질 반도체 박막에, 400℃ 이상 1000℃ 이하의 가열 처리를 하고, 상기 비금속 원소 또는 상기 비금속 원소의 이온이 첨가된 영역에 상기 금속을 게터링한다(도 1c). 도 1c 중에서, 10110은 Ni가 이동하는 방향인 것이다.
본 발명의 특징의 하나는 결정질 반도체 박막에 비금속 원소 또는 비금속 원소의 이온을 첨가하여 게터링 사이트를 형성하는 프로세스와, 가열 처리하는 프로세스를 갖고 있고, 상기 가열 처리에 의해 결정질 반도체 박막에 포함되는 금속이 이동하여 게터링 사이트(비금속 원소 또는 비금속 원소의 이온이 첨가된 영역)에 포획되어, 게터링 사이트 이외의 결정질 반도체 박막으로부터 금속을 제거 또는 저감하는 것이다.
본 발명의 주된 구성은 상기 결정질 반도체 박막(10206)의 표면(10203)과 평행인 면에 대한 상기 섬형상의 절연막 형상(10301, 10201)이, 정점의 수 n(n>20)개를 갖는 다각형이며, 또한 상기 정점 중 내각이 180도 이상인 정점의 수 m(m>8)개를 갖는 다각형인 것이다.
이상에 의해, 상기 비금속 원소 또는 상기 비금속 원소의 이온이 첨가된 영역(10106, 10109)과 첨가되지 않은 영역과의 경계면(10108)의 면적을 증대시켜, 게 터링의 효율 및 효과 중, 적어도 하나를 개선한다.
일반적으로, 게터링의 진행은 금속의 소자 활성 영역 중에서의 개방 스텝, 확산 스텝, 게터링 사이트에 있어서의 포획 스텝으로 이루어진다. 상기 경계면의 면적을 크게 하고, 상기 금속의 확산 현상을 촉진하는 등에 의해, 게터링의 효율 또는 효과를 올리는 것을 겨냥하고 있다.
도 1은 본 발명의 반도체 박막의 결정화와 게터링의 모식도를 도시하는 도.
도 2는 본 발명의 게터링시에 형성하는 반도체 박막과 산화규소막의 섬형상물의 모식도를 도시하는 도.
도 3은 본 발명의 게터링시에 형성하는 반도체 박막과 산화규소막의 섬형상물의 모식도를 도시하는 도.
도 4는 화소 TFT, 구동 회로의 TFT의 제작 공정의 단면도를 도시하는 도.
도 5는 화소 TFT, 구동 회로의 TFT의 제작 공정의 단면도를 도시하는 도.
도 6은 화소 TFT, 구동 회로의 TFT의 제작 공정의 단면도를 도시하는 도.
도 7은 화소 TFT, 구동 회로의 TFT의 제작 공정의 단면도를 도시하는 도.
도 8은 구동 회로의 TFT와 화소 TFT의 구조의 상면도를 도시하는 도.
도 9는 구동 회로의 TFT와 화소 TFT의 구조의 단면도를 도시하는 도.
도 10은 화소 TFT 구동 회로의 TFT의 제작 공정의 단면도를 도시하는 도.
도 11은 화소 TFT, 구동 회로의 TFT의 제작 공정의 단면도를 도시하는 도.
도 12는 액티브 매트릭스형 액정 표시 장치의 제작 공정의 단면도를 도시하 는 도.
도 13은 액티브 매트릭스형 액정 표시 장치의 구성의 단면도를 도시하는 도.
도 14는 액정 표시 장치의 입력 단자, 배선, 회로 배치, 스페이서, 실제의 배치를 설명하는 상면도를 도시하는 도.
도 15는 액정 표시 장치의 구성을 설명하는 사시도를 도시하는 도.
도 16은 화소부의 화소의 상면도를 도시하는 도.
도 17은 EL 표시 장치의 구조의 상면도 및 단면도를 도시하는 도.
도 18은 EL 표시 장치의 화소부의 단면도를 도시하는 도.
도 19는 EL 표시 장치의 화소부의 상면도와 회로도를 도시하는 도.
도 20은 EL 표시 장치의 화소부의 회로도의 예를 도시하는 도.
도 21은 반도체 장치의 일례를 도시하는 도.
도 22는 반도체 장치의 일례를 도시하는 도.
도 23은 프로젝터의 일례를 도시하는 도.
도 24는 게터링 후의 FPM 처리에 의해 관찰되는 에칭 피트 밀도를 도시하는 그래프를 도시하는 도.
도 25는 게터링 후의 FPM 처리에 의해 관찰되는 에칭 피트를 도시하는 간략도를 도시하는 도.
석영 기판(10101)에, LPCVD 장치에 의해, 50nm 정도의 비정질의 규소막(a-Si 막)(10102)을 성막한다.
아세트산Ni염 용액(10103)을 스핀 코팅법에 의해 적하한다. 아세트산Ni염 용액의 Ni 농도는 중량 환산으로 10ppm 정도이다. 아세트산Ni염 용액을 적하하기 전에, 산소 분위기 중에서 UV 광을 조사하는 등으로, 초박막의 산화규소막(SiO2막)을 형성하여, a-Si 막 표면에서 아세트산Ni염 용액을 젖기 쉽게 할 필요가 있다.
Ni 등의 금속의 첨가 방법은 액상으로부터 첨가하는 이외에, 이온 임플란트 장치에 의한 방법이나, a-Si막 상에 금속의 증착막을 성막하는 방법 등이 있다.
석영 기판(a-Si 막을 갖는다)을, 질소 분위기 중에서 600℃에서 수시간 이상의 가열 처리를 행한다. Ni 원소를 첨가함으로써, Ni를 첨가하지 않은 경우와 비교하여, 상당히 짧은 시간으로 a-Si막 전체가 고상 결정화하는 것이 확인되고 있다. 고상 결정화함으로써 다결정질의 규소막(poly-Si)이 된다. Ni는 a-Si막 중에 초기핵이 발생할 때에도, a-Si막 전체가 결정화할 때에도 관계가 있음은 발명자들에 의해 확인되어 있다.
촉매 금속을 a-Si 막에 첨가하면 결정화가 촉진되는 현상은 Metal Induced Lateral Crystallization(MILC)로서 다수 보고되어 있고, 니켈(Ni), 코발트(Co), 팔라듐(Pd), 백금(Pt), 구리(Cu) 등과 같은 전이 금속 원소가 있다. 발명자들의 실험에 의해 Ni 원소는 촉매 금속으로서 대단히 우수한 것이 판명되고 있다.
일반적으로 잘 알려져 있는 바와 같이, Ni 등의 금속은 결정질의 규소 중에 존재하면, 깊은 준위를 형성하여 소자의 전기 특성이나 신뢰성에 악영향을 미친다. 따라서, 소자가 형성되어 소자로서 사용되는 영역(소자 활성 영역)에서, Ni 등의 금속을 제거할 필요가 있다. 촉매 금속에 의해 결정화한 poly-Si 막도, 촉매 금속 에 의한 소자 특성에의 악영향이 우려된다.
따라서, 소자 활성 영역에서, 전기 특성에 영향을 미치지 않을 정도까지, Ni 원소 등의 금속을 제거할 필요가 있다. 결정질의 규소 중의 소자 활성 영역 중에서, Ni 원소 등의 금속을 제거하는 것을, 일반적으로 게터링이라고 말한다.
상기의 poly-Si막 상에, 150nm 정도의 산화규소막을 성막한다. 산화규소막은 LTO(low temparature oxide)막이다. 성막하는 절연막은 산화규소막 이외에 질화규소막 등을 고려할 수 있고, 그 성막 방법도 PCVD 장치, LPCVD 장치, 스퍼터 장치 등이 있다.
성막한 poly-Si 막이 섬형상(10104)이 되도록, 포토리소그라피와 에칭에 의해 미세 가공한다.
poly-Si 막의 표면(10203)과 평행인 면(10202)에서 상기 섬형상물을 절취했을 때에 생기는 단면형상(10208)을 고려할 수 있다. 본 발명의 주된 구성은 그 단면형상이, 정점의 수 n(n>20)개를 갖는 다각형이며, 또한, 그 정점 중 내각이 180도 이상인 정점의 수 m(m>8)개를 갖는 다각형으로 하는 것이다. 본 실시예 1에서는 쾨헬 곡선을 참고로, 섬형상물의 단면형상을 도 2의 (b)와 같이 하였다. 쾨헬 곡선이란, 프랙털 기하로 유명한 도형이다.
산화규소막의 섬형상물을 마스크로 하여, 플라즈마 도핑 장치에 의해, 인(P)을 poly-Si 막에 첨가한다(도 1b). 이온 주입량 1E15atoms/㎠, 가속 전압 1OkV의 조건이다. 산화규소막의 두께를 고려하여, 산화규소막의 섬형상물(10104)을 P 이온이 관통하지 않는 가속 전압, 이온 주입량으로 해야 한다. 인(P) 이외에도, B, Si, He, As, Ne, Ar, Kr, Xe 등이 게터링에 유효하다고 생각된다. 이들의 원소는 이온 주입과 그것에 계속되는 가열 처리에 의해 poly-Si 막에 피해를 도입할 수 있는 것, 게터링하는 금속보다도 확산하기 어렵거나, 불활성이고 소자 특성에 영향을 미치지 않는 원소이다.
프라즈마 도핑 장치는 LSI 제조에 사용되는 이온 임플란트 장치와 달리, 이온을 투입할 때에 질량 분리하는 기구가 없다. 그러므로, 이온 임플란트 장치와 비교하여, 투입량이나 투입 깊이를 콘트롤하는 정밀도가 떨어지는 면도 있다. 단지, 대면적을 효율이 양호하게 이온 주입할 수 있기 때문에, TFT 제조로서는 많이 이용되고 있다.
인(P)의 이온 주입 후에, 질소 분위기 중에서 600℃, 5hr 정도의 가열 처리를 행하여(도 1c), poly-Si막 중의 인(P)이 첨가된 영역(10106, 10109)에, 결정화시에 촉매 금속으로 한 Ni를 게터링한다. 인(P)을 첨가함으로써, 현저한 게터링의 효과 있는 것은 발명자들에 의해 이미 확인되어 있다. 게터링 시의 가열 처리는 400℃ 이상 1000℃ 이하로 한다.
산화규소막의 섬형상물의 형을 앞에서와 같은 복잡한 다각형(10208)으로 한 이유는 poly-Si막 중의 인(P)의 첨가 영역과 비첨가 영역이 접하는 면(10108)의 면적을 증대하기 위해서이다. 첨가 영역과 비첨가 영역이 접하는 면적을 크게 하고, 상기 금속의 확산 현상을 촉진하는 등에 의해, 게터링의 효율 또는 그 효과를 올리는 것을 겨냥하고 있다.
게터링에 의해, 소자 활성 영역의 피게터링 금속의 농도를 소자 특성에 영향 을 미치지 않을 정도에까지 경감한다.
a-Si 막의 고상 결정화와 게터링이 종료한 후는 통상의 TFT 어레이 기판의 제작을 행하고, 액정 디바이스나 유기 EL 디바이스까지 제작한다.
[실시예 1]
본 실시예에서는 표시 장치를 제작하기 위한 공정을 도시하고, 화소부의 화소 TFT 및 유지 용량과, 표시 영역의 주변에 설치되는 구동 회로의 TFT를 동시에 제작하는 방법에 관해서 도 4 내지 도 6을 참조하여 공정에 따라서 상세하게 설명한다.
도 4a에서, 기판(101)에는 코닝사의 #7059 글래스나 # 1737 글래스 등에 대표되는 바륨붕규산 글래스나 알루미노붕규산 글래스 등의 글래스 기판 이외에, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르설폰(PES) 등 광학적 이방성을 갖지 않은 플라스틱 기판을 사용할 수 있다. 글래스 기판을 사용하는 경우에는 글래스 왜곡점보다도 10 내지 20℃ 정도 낮은 온도로 미리 열 처리해 두면 된다. 그리고, 기판(101)의 TFT를 형성하는 표면에 기판(101)으로부터의 불순물 확산을 방지하기 위해서, 산화실리콘막, 질화실리콘막 또는 산화질화실리콘막 등과 같은 절연막으로 이루어지는 하지막(102)을 형성한다. 예를 들면, 플라즈마 CVD법으로 SiH4, NH3, N2O로 제작되는 산화질화실리콘막(102a)을 10 내지 200nm(바람직하게는 50 내지 l0Onm), 마찬가지로 SiH4, N2O로 제작되는 산화질화수소화실리콘막(102b)을 50 내지 200nm(바람직하게는 100 내지 15Onm)의 두께로 적층 형성한다.
산화질화실리콘막은 평행 평판형의 플라즈마 CVD 법을 사용하여 형성한다. 산화질화실리콘막(102a)은 SiH4를 10SCCM, NH3을 100SCCM, N2O를 20SCCM으로서 반응실에 도입하고, 기판 온도325℃, 반응 압력 40Pa, 방전 전력 밀도 O.41W/㎠, 방전주파수 60MHz로 한다. 한편, 산화질화수소화실리콘막(102b)은 SiH4를 5SCCM, N2O를 120SCCM, H2를 125SCCM으로 하여 반응실에 도입하고, 기판 온도 400℃, 반응 압력 20Pa, 방전 전력 밀도 0.41W/㎠, 방전 주파수 60MHz로 한다. 이들의 막은 기판 온도를 변화시켜, 반응 가스의 전환만으로 연속하여 형성할 수도 있다 .
상기 조건으로 제작되는 산화질화실리콘막(102a)은 밀도가 9.28×1022/㎤이고, 불화수소암모늄(NH4HF2)을 7.13%와 불화아모늄(NH4F)을 15.4% 함유하는 혼합 용액(스테라케미퍼사 제조, 상품명 LAL500)의 20℃에서의 에칭 속도가 약 63nm/min로 느리고, 치밀하고 단단한 막이다. 이러한 막을 하지막에 사용하면, 이 위에 형성하는 반도체막에 글래스 기판으로부터의 알칼리 금속 원소가 확산하는 것을 방지하는 데 유효하다.
다음에, 25 내지 80nm(바람직하게는 30 내지 60nm)의 두께로 비정질 구조를 갖는 반도체막(103a)을, 플라즈마 CVD 법이나 스퍼터법 등의 공지 방법으로 형성한다. 예를 들면, 플라즈마 CVD법으로 비정질 실리콘막을 55nm의 두께로 형성한다. 비정질 구조를 갖는 반도체막에는 비정질 반도체막이나 미결정 반도체막이 있어, 비정질 실리콘 게르마늄막 등의 비정질 구조를 갖는 화합물 반도체막을 적용하여도 된다. 또한, 하지막(102)과 비정질 반도체막(103a)은 양자를 연속 형성하는 것도 가능하다. 예를 들면, 상술과 같이 산화질화실리콘막(102a)과 산화질화수소화실리콘막(102b)을 플라즈마 CVD법으로 연속하여 성막 후, 반응 가스를 SiH4, N2O, H2 로부터 SiH4와 H2 혹은 SiH4만으로 전환되면, 일단 대기 분위기에 노출되지 않고 연속 형성할 수 있다. 그 결과, 산화질화수소화실리콘막(102b) 표면의 오염을 방지하는 것이 가능하게 되어, 제작하는 TFT의 특성 불균일이나 임계치 전압의 변동을 저감시킬 수 있다.
본 명세서의 실시예 1과 마찬가지로, 금속촉매를 사용한 결정화와 그 금속의 게터링을 행한다. 게터링시에 사용한 산화규소막의 섬형상물은 웨트 에칭에 의해 제거한다.
그리고, 도 4c에 도시하는 바와 같이 결정질 반도체막(103b) 상에 포토마스크(1)(PM1)를 사용하여, 포토리소그라피의 기술을 사용하여 레지스트 패턴을 형성하고, 드라이 에칭에 의해서 결정질 반도체막을 섬형상으로 분할하여, 섬형상 반도체막(104 내지 108)을 형성한다. 드라이 에칭에는 CF4과 O2의 혼합 가스를 사용한다. 그 후, 플라즈마 CVD법 또는 스퍼터법에 의해 50 내지 100nm의 두께의 산화실리콘막에 의한 마스터층(194)을 형성한다.
이 상태에서 섬형상 반도체막에 대하여, TFT의 임계치 전압(Vth)을 제어할 목적으로 p 형을 부여하는 불순물 원소를 1×1016 내지 5×1017atoms/㎤ 정도의 농도 로 섬형상 반도체막의 전면에 첨가하여도 된다. 반도체에 대하여 p 형을 부여하는 불순물 원소에는 붕소(B), 알루미늄(Al), 갈륨(Ga) 등 주기율표 제 13 족의 원소가 알려져 있다. 그 방법으로서, 이온 주입법이나 이온 도핑법을 사용할 수 있지만, 대면적 기판을 처리하기 위해서는 이온 도핑법이 적합하다. 이온 도핑법에서는 디볼란(B2H6)을 소스 가스로서 사용하여 붕소(B)를 첨가한다. 이러한 불순물 원소의 주입은 반드시 필요하지 않고 생략하여도 지장이 없지만, 특히 n 채널형 TFT의 임계치 전압을 소정의 범위내에 수용하기 위해서 적합하게 사용하는 수법이다.
구동 회로의 n 채널형 TFT의 LDD 영역을 형성하기 위해서, n형을 부여하는 불순물 원소를 섬형상 반도체막(105, 107)에 선택적으로 첨가한다. 미리 레지스트 마스크(195a 내지 195e)를 형성한다. n형을 부여하는 불순물 원소로서는 인(P)이나 비소(As)를 사용하면 되고, 여기서는 인(P)을 첨가하기 위해 포스핀(PH3)을 사용한 이온 도핑법을 적용한다. 형성된 불순물 영역은 저농도 n형 불순물 영역(196, 197)으로서, 상기 인(P) 농도는 2×1016 내지 5×1O19atoms/㎤의 범위에서 하면 된다. 본 명세서 중에서는 여기서 형성된 불순물 영역(196, 197)에 포함되는 n형을 부여하는 불순물 원소의 농도를 (n-)으로 나타낸다. 또한, 불순물 영역(198)은 화소 매트릭스 회로의 유지 용량을 형성하기 위한 반도체막이고, 상기 영역에도 동일 농도로 인(P)을 첨가한다(도 4d).
그 후, 첨가한 불순물 원소를 활성화시키는 처리를 행한다. 활성화의 처리는 실시예 7에서 설명한 레이저광을 사용한 열 처리에 의해 행한다. 열처리 조건 의 일례는 레이저 펄스 발진 주파수 1kHz로 하고, 레이저 에너지 밀도를 100 내지 300mJ/㎠(대표적으로는 150 내지 250mJ/㎠)로 한다. 그리고 선형 빔을 기판 전면에 걸쳐 조사하고, 이 때의 선형 빔의 겹치는 율(오버랩율)을 80 내지 99%(바람직하게는 95 내지 99%)로 하여 행한다.
게이트 절연막(109)은 플라즈마 CVD 법 또는 스퍼터법을 사용하여, 두께를 40 내지 150nm로 실리콘을 포함하는 절연막으로 형성한다. 예를 들면, 120nm의 두께로 산화질화실리콘막으로 형성하면 된다. 또한, SiH4과 N2O에 O2를 첨가시켜 제작된 산화질화실리콘막은 막 중의 고정 전하 밀도가 저감되어 있기 때문에 이 용도에 대하여 바람직한 재료가 된다. 물론, 게이트 절연막은 이러한 산화질화실리콘막에 한정되는 것이 아니고, 다른 실리콘을 포함하는 절연막을 단층 또는 적층 구조로 하여 사용하여도 된다(도 4e).
그리고, 도 4e에 도시하는 바와 같이, 게이트 절연막(109)상에 게이트 전극을 형성하기 위한 내열성 도전층을 형성한다. 내열성 도전층은 단층으로 형성하여도 되지만, 필요에 따라서 2층 혹은 3층과 같은 복수층으로 이루어지는 적층 구조로 하여도 된다. 이러한 내열성 도전성 재료를 사용하여, 예를 들면, 도전성의 질화물 금속막으로 이루어지는 도전층(A)(110)과 금속막으로 이루어지는 도전층(B) (111)을 적층한 구조로 하면 된다. 도전층(B)(111)은 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금이 상기 원소를 조합한 합금막(대표적으로는 Mo-W 합금막, Mo-Ta 합금막)으로 형성하면 되고, 도전층(A)(110)은 질화탄탈(TaN), 질화텅스텐(WN), 질화티타늄(TiN) 막, 질화몰리브덴(MoN) 등으로 형성한다. 또한, 도전층(A)(110)은 텅스텐실리사이드, 티탄실리사이드, 몰리브덴실리사이드를 적용하여도 된다. 도전층(B)(111)은 저저항화를 꾀하기 위해서 함유하는 불순물 농도를 저감시키는 것이 바람직하고, 특히 산소 농도에 관해서는 30ppm 이하로 하면 된다. 예를 들면, 텅스텐(W)은 산소 농도를 30ppm 이하로 함으로써 20μΩcm 이하의 비저항치를 실현할 수 있다.
도전층(A)(110)은 10 내지 50nm(바람직하게는 20 내지 30nm)로 하고, 도전층(B)(111)은 200 내지 400nm(바람직하게는 250 내지 350nm)로 하면 된다. W를 게이트 전극으로 하는 경우에는 W를 타겟으로 한 스퍼터법이고, 아르곤(Ar) 가스와 질소(N2) 가스를 도입하여 도전층(A)(111)을 질화텅스텐(WN)으로 50nm의 두께로 형성하고, 도전층(B)(110)을 W로 250nm의 두께로 형성한다. 그 밖의 방법으로서, W 막은 6불화텅스텐(WF6)을 사용하여 열 CVD 법으로 형성할 수도 있다 . 어느 쪽이든 게이트 전극으로서 사용하기 위해서는 저저항화를 꾀할 필요가 있고, W 막의 저항율은 20μΩcm 이하로 하는 것이 바람직하다. W 막은 결정립을 크게 함으로써 저저항율화를 꾀할 수 있지만, W 중에 산소 등의 불순물 원소가 많은 경우에는 결정화가 저해되어 고저항화한다. 이로써, 스퍼터법에 의한 경우, 순도 99.9999%의 W 타겟을 사용하고, 또한 성막시에 기상 중에서의 불순물의 혼입이 없도록 충분히 배려하여 W 막을 형성함으로써, 저항율 9 내지 20μΩcm를 실현할 수 있다.
한편, 도전층(A)(110)에 TaN 막을, 도전층(B)(111)에 Ta 막을 사용하는 경우 에는 마찬가지로 스퍼터법으로 형성하는 것이 가능하다. TaN 막은 Ta를 타겟으로하여 스퍼터 가스에 Ar과 질소와의 혼합 가스를 사용하여 형성하고, Ta 막은 스퍼터 가스에 Ar을 사용한다. 또한, 이들의 스퍼터 가스 중에 적정량의 Xe나 Kr을 첨가해 두면, 형성하는 막의 내부 응력을 완화하여 막의 박리를 방지할 수 있다. α 상의 Ta 막의 저항율은 20μΩcm 정도이고 게이트 전극에 사용할 수 있지만, β 상의 Ta 막의 저항율은 180μΩcm 정도이고 게이트 전극으로 하기 위해서는 적합하지 않다. TaN 막은 α 상에 가까운 결정 구조를 가지기 때문에, 이 위에 Ta 막을 형성하면 α 상의 Ta 막이 용이하게 얻어진다. 또한, 도시하지 않았지만, 도전층(A)(110) 아래에 2 내지 20nm 정도의 두께로 인(P)을 도핑한 실리콘막을 형성하는 것은 유효하다. 이로써, 그 위에 형성되는 도전막의 밀착성 향상과 산화 방지를 꾀하면서 동시에, 도전층(A)(110) 또는 도전층(B)(111)이 미량으로 함유하는 알칼리 금속 원소가 게이트 절연막(109)에 확산하는 것을 방지할 수 있다. 어느 쪽이든, 도전층(B)(111)은 저항율을 10 내지 50μΩcm의 범위에서 하는 것이 바람직하다.
다음에, 포토마스크(2)(PM2)를 사용하여, 포토리소그라피의 기술을 사용하여 레지스트 마스크(112 내지 117)를 형성하고, 도전층(A)(110)과 도전층(B)(111)을 일괄로 에칭하여 게이트 전극(118 내지 122)과 용량 배선(123)을 형성한다. 게이트 전극(118 내지 122)과 용량 배선(123)은 도전층(A)으로 이루어지는 118a 내지 122a와, 도전층(B)으로 이루어지는 118b 내지 122b가 일체로 형성된다(도 5a).
도전층(A) 및 도전층(B)을 에칭하는 방법은 실시자가 적절히 선택하면 되지 만, 상술과 같이 W를 주성분으로 하는 재료로 형성되어 있는 경우에는 고속이며 또한 정밀도 양호하게 에칭을 실시하기 위해서 고밀도 플라즈마를 사용한 드라이 에칭법을 적용하는 것이 바람직하다. 고밀도 플라즈마를 얻는 수법의 하나로서, 유도 결합 플라즈마(Inductively Coupled Plasma: ICP)에칭 장치를 사용하면 된다. ICP 에칭 장치를 사용한 W의 에칭법은 에칭 가스에 CF4와 Cl2의 2종의 가스를 반응실에 도입하고, 압력 O.5 내지 1.5Pa(바람직하게는 1Pa)로 하고, 유도 결합부에 200 내지 1000W의 고주파(13.56MHz) 전력을 인가한다. 이 때, 기판이 놓여진 스테이지에는 20W의 고주파 전력이 인가되어, 자기 바이어스로 음 전위에 대전함으로써, 양 이온이 가속되어 이방성의 에칭을 행할 수 있다. ICP 에칭 장치를 사용함으로써, W 등의 단단한 금속막도 2 내지 5nm/초의 에칭 속도를 얻을 수 있다. 또한, 잔사를 남기지 않고 에칭하기 위해서는 10 내지 20% 정도의 비율로 에칭 시간을 늘려 오버 에칭를 행하면 된다. 그러나, 이 때에 하지와의 에칭의 선택비에 주의할 필요가 있다. 예를 들면, W 막에 대한 산화질화실리콘막(게이트 절연막(109))의 선택비는 2.5 내지 3이기 때문에, 이러한 오버 에칭 처리에 의해, 산화질화실리콘막이 노출한 면은 20 내지 50nm 정도 에칭되어 실질적으로 얇게 된다.
그리고, 화소 TFT의 n 채널형 TFT에 LDD 영역을 형성하기 위해서, n형을 부여하는 불순물 원소 첨가의 공정(n--도프 공정)을 행한다. 게이트 전극(118 내지 122)을 마스크로 하여 자기정합적으로 n형을 부여하는 불순물 원소를 이온 도핑법으로 첨가하였다. n형을 부여하는 불순물 원소로서 첨가하는 인(P)의 농도는 1×1O16 내지 5×1O19atoms/㎤의 농도 범위에서 첨가한다. 이렇게하여, 도 5b에 도시하는 바와 같이 섬형상 반도체막에 저농도 n형 불순물 영역(124 내지 129)을 형성한다.
다음에, n 채널형 TFT에 대하여, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 n형 불순물 영역의 형성을 행한다(n+ 도프 공정). 우선, 포토마스크(3)(PM3)를 사용하여, 레지스트의 마스크(130 내지 134)를 형성하고, n형을 부여하는 불순물 원소를 첨가하여 고농도 n형 불순물 영역(135 내지 140)을 형성한다. n형을 부여하는 불순물 원소에는 인(P)을 사용하고, 그 농도가 1×1O20 내지 1×1O21atoms/㎤의 농도 범위가 되도록 포스핀(PH3)을 사용한 이온 도핑법으로 행한다(도 5c).
그리고, p 채널형 TFT를 형성하는 섬형상 반도체막(104, 106)에 소스 영역 및 드레인 영역으로 하는 고농도 p형 불순물 영역(144, 145)을 형성한다. 여기서는 게이트 전극(118, 120)을 마스크로 하여 p 형을 부여하는 불순물 원소를 첨가하고, 자기정합적으로 고농도 p형 불순물 영역을 형성한다. 이 때 n 채널형 TFT를 형성하는 섬형상 반도체막(105, 107, 108)은 포토마스크(4)(PM4)를 사용하여 레지스트 마스크(141 내지 143)를 형성하여 전면을 피복한다. 고농도 p형 불순물 영역(144, 145)은 디볼란(B2H6)을 사용한 이온 도핑법으로 형성한다. 상기 영역의 보론(B) 농도는 3×1020 내지 3×1021atoms/㎤가 되도록 한다(도 5d).
상기 고농도 p형 불순물 영역(144, 145)에는 전공정에서 인(P)이 첨가되어 있고, 고농도 p형 불순물 영역(144a, 145a)에는 1×1020 내지 1×1O21atoms/㎤의 농도로, 고농도 p형 불순물 영역(144b, 145b)에는 1×1016 내지 5×1019atoms/㎤의 농도로 함유하고 있지만, 이 공정에서 첨가하는 보론(B)의 농도를 1.5 내지 3배로 함으로써, p 채널형 TFT의 소스 영역 및 드레인 영역으로서 기능하는 데에 있어서 전혀 문제는 생기지 않는다.
그 후, 도 6a에 도시하는 바와 같이, 게이트 전극 및 게이트 절연막상에서 보호 절연막(146)을 형성한다. 보호 절연막은 산화실리콘막, 산화질화실리콘막, 질화실리콘막, 또는 이들을 조합한 적층막으로 형성하면 된다. 어느 쪽이든 보호 절연막(146)은 무기 절연물 재료로 형성한다. 보호 절연막(146)의 두께는 100 내지 200nm로 한다. 여기서, 산화실리콘막을 사용하는 경우에는 플라즈마 CVD법으로, TEOS(Tetraethyl 0rthosilicate)와 O2를 혼합하여, 반응 압력 40Pa, 기판 온도 300 내지 40O℃로 하고, 고주파(13.56 MHz) 전력 밀도 O.5 내지 0.8W/㎠로 방전시켜 형성한다. 산화질화실리콘막을 사용하는 경우에는 플라즈마 CVD 법으로 SiH4, N2O, NH3으로 제작되는 산화질화실리콘막, 또는 SiH4, N2O로 제작되는 산화질화실리콘막으로 형성하면 된다. 이 경우의 제작 조건은 반응 압력 20 내지 200Pa, 기판 온도 300 내지 400℃로 하고, 고주파(6OMHz) 전력 밀도 O.1 내지 1.OW/㎠로 형성할 수 있다. 또한, SiH4, N2O, H2로 제작되는 산화질화수소화실리콘막을 적용하여도 된 다. 질화실리콘막도 마찬가지로 플라즈마 CVD 법으로 SiH4, NH3로 제작하는 것이 가능하다.
그 후, 각각의 농도로 첨가된 n형 또는 p 형을 부여하는 불순물 원소를 활성화하는 공정을 행한다. 이 공정은 퍼네스 어닐 회로를 사용하는 열어닐법으로 행할 수 있지만, 레이저광을 사용한 열 처리 방법으로 활성화시켜도 된다. 이 경우의 열 처리 조건은 상술의 것과 같은 것으로 한다. 한편, 열어닐법으로 행하는 경우에는 산소 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하의 질소 분위기 중에서 400 내지 700℃, 대표적으로는 500 내지 600℃에서 행하는 것으로, 본 실시예에서는 550℃에서 4시간의 열 처리를 행하였다. 또한, 기판(101)에 내열 온도가 낮은 플라스틱 기판을 사용하는 경우에는 본 발명의 레이저광을 사용한 열 처리방법을 적용하는 것이 바람직하다(도 6b).
열 처리를 행한 후, 또한, 3 내지 100%의 수소를 함유하는 분위기 중에서, 300 내지 450℃에서 1 내지 12시간의 열 처리를 행하여, 섬형상 반도체막을 수소화하는 공정을 행하였다. 이 공정은 열적으로 여기된 수소에 의해 섬형상 반도체막에 있는 1016 내지 1018/㎤의 댕글링본드(danglingbond)를 종단하는 공정이다. 수소화의 다른 수단으로서, 플라즈마수소화(플라즈마에 의해 여기된 수소를 사용한다)를 행하여도 된다.
본 발명의 레이저광을 사용한 열 처리방법과 플라즈마 수소화 처리를 조합하는 경우에는 도 3에서 도시하는 구성의 장치로 행할 수 있다. 구체적으로는 처리 실(818)에서 레이저광을 사용한 열 처리를 행하고, 그 후 반송 수단(820)에 의해 기판을 처리실(816)로 이동하여 플라즈마 수소화의 처리를 행한다. 처리실(816)에는 수소 가스 또는 암모니아 가스 등을 도입하도록 하면 플라즈마 수소화를 용이하게 행할 수 있다. 이와 같이, 기판을 장치내에 유지하여, 대기에 바래는 노출하는 일 없이 연속 처리함으로써 기판 표면의 오염을 방지할 수 있으며, 또한, 스루 풋을 향상시킬 수 있다.
그리고, 유기 절연물 재료로 이루어지는 층간 절연막(147)을 1.0 내지 2.Oμm의 평균막을 가지고 형성한다. 유기 수지 재료로서는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, BCB(벤조사이클로부텐) 등을 사용할 수 있다. 예를 들면, 기판에 도포 후, 열 중합하는 형태의 폴리이미드를 사용하는 경우에는 클린 오븐으로 300℃에서 소성하여 형성한다. 또한, 아크릴을 사용하는 경우에는 2액성인 것을 사용하여, 주재료와 경화제를 혼합한 후, 스피너를 사용하여 기판 전면에 도포한 후, 보온기로 80℃에서 60초의 예비 가열을 행하고, 또한 클린 오븐으로 250℃에서 60분 소성하여 형성할 수 있다.
이와 같이, 층간 절연막을 유기 절연물 재료로 형성함으로써, 표면을 양호하게 평탄화시킬 수 있다. 또한, 유기 수지 재료는 일반적으로 유전율이 낮기 때문에, 기생 용량을 저감할 수 있다. 그러나, 흡습성이 있어 보호막으로서는 적합하지 않기 때문에, 본 실시예와 같이, 보호 절연막(146)으로서 형성한 산화실리콘막, 산화질화실리콘막, 질화실리콘막 등과 조합하여 사용할 필요가 있다.
그 후, 포토마스크(5)(PM5)를 사용하여, 소정 패턴의 레지스트 마스크를 형 성하여, 각각의 섬형상 반도체막에 형성된 소스 영역 또는 드레인 영역에 달하는 콘택트 홀을 형성한다. 콘택트 홀의 형성은 드라이 에칭법에 의해 행한다. 이 경우, 에칭 가스에 CF4, O2, He의 혼합 가스를 사용하여 유기 수지 재료로 이루어지는 층간 절연막을 먼저 에칭하고, 그 후, 계속해서 에칭 가스를 CF4, O2로서 보호 절연막(146)을 에칭한다. 또한, 섬형상 반도체막과의 선택비를 높이기 위해서, 에칭 가스를 CHF3을 대신하여 게이트 절연막을 에칭함으로써, 양호하게 콘택트 홀을 형성할 수 있다.
그리고, 도전성의 금속막을 스퍼터법이나 진공 증착법으로 형성하여, 포토마스크(6)(PM6)에 의해 레지스트 마스크 패턴을 형성하고, 에칭에 의해서 소스 배선(148 내지 152)과 드레인 배선(153 내지 157)을 형성한다. 여기서, 드레인 배선(157)은 화소 전극으로서 기능하는 것이다. 도시하지 않았지만, 본 실시예에서는 상기 전극을, Ti막을 50 내지 150nm의 두께로 형성하여, 섬형상 반도체막의 소스 또는 드레인 영역을 형성하는 반도체막과 콘택트를 형성하고, 그 Ti막 위에 겹쳐서 알루미늄(Al)을 300 내지 400nm의 두께로 형성하여 배선으로 한다.
이 상태에서 수소화 처리를 행하면 TFT의 특성 향상에 대하여 바람직한 결과가 얻어진다. 예를 들면, 3 내지 100%의 수소를 함유하는 분위기 중에서, 300 내지 450℃에서 1 내지 12시간의 열 처리를 행하면 되고, 혹은 플라즈마 수소화법을 사용하여도 같은 효과가 얻어진다. 또한, 이러한 열 처리에 의해 보호 절연막(146)이나, 하지막(102)에 존재하는 수소를 섬형상 반도체막(104 내지 108) 에 확산시켜 수소화를 할 수도 있다. 어느 쪽이든, 섬형상 반도체막(104 내지 108) 중의 결함 밀도를 1016/㎤ 이하로 하는 것이 바람직하고, 그를 위해 수소를 O.O1 내지 O.1atomic % 정도 부여하면 된다(도 6c).
이렇게 해서 7장의 포토마스크에 의해, 동일의 기판상에, 구동 회로의 TFT와 화소부의 화소 TFT를 갖는 기판을 완성시킬 수 있다. 구동 회로에는 제 1 p 채널형 TFT(200), 제 1 n 채널형 TFT(201), 제 2 p 채널형 TFT(202), 제 2 n 채널형 TFT(203), 화소부에는 화소 TFT(204), 유지 용량(205)이 형성되어 있다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라고 일컫는다.
구동 회로의 제 1 p 채널형 TFT(200)에는 섬형상 반도체막(104)에 채널 형성영역(206), 고농도 p형 불순물 영역으로 이루어지는 소스 영역(207a, 207b), 드레인 영역(208a, 208b)을 갖는 싱글 드레인의 구조를 갖고 있다. 제 1 n 채널형 TFT(201)에는 섬형상 반도체막(105)에 채널 형성 영역(209), 게이트 전극(119)과 겹치는 LDD 영역(210), 소스 영역(212), 드레인 영역(211)을 갖고 있다. 상기 LDD 영역에서, 게이트 전극(119)과 겹치는 LDD 영역을 Lov로 하면 그 채널 길이 방향의 길이는 0.5 내지 3.0μm, 바람직하게는 1.0 내지 2.0μm로 하였다. n 채널형 TFT에서의 LDD 영역의 길이를 이와 같이 함으로써, 드레인 영역 근방에 발생하는 고전계를 완화하여, 핫 캐리어의 발생을 방지하여, TFT의 열화를 방지할 수 있다. 구동 회로의 제 2 p 채널형 TFT(202)는 마찬가지로, 섬형상 반도체막(106)에 채널형성 영역(213), 고농도 p형 불순물 영역으로 이루어지는 소스 영역(214a, 214b), 드레인 영역(215a, 215b)을 갖는 싱글 드레인의 구조를 갖고 있다. 제 2 n 채널형 TFT(203)에는 섬형상 반도체막(107)에 채널 형성 영역(216), 게이트 전극(121)과 일부가 겹치는 LDD 영역(217, 218), 소스 영역(220), 드레인 영역(219)이 형성되어 있다. 상기 TFT의 게이트 전극과 겹치는 Lov의 길이도 0.5 내지 3.0μm, 바람직하게는 1.0 내지 2.0μm로 하였다. 또한, 게이트 전극과 겹치지 않는 LDD 영역을 Loff로 하고, 상기 채널 길이 방향의 길이는 0.5 내지 4.0μm, 바람직하게는 1.0 내지 2.0μm로 하였다. 화소 TFT(204)에는 섬형상 반도체막(108)에 채널 형성 영역(221, 222), LDD 영역(223 내지 225), 소스 또는 드레인 영역(226 내지 228)을 갖고 있다. LDD 영역(Loff )의 채널 길이 방향의 길이는 0.5 내지 4.0μm, 바람직하게는 1.5 내지 2.5μm이다. 또한, 용량 배선(123)과, 게이트 절연막과 같은 재료로 이루어지는 절연막과, 화소 TFT(204)의 드레인 영역(228)에 접속하는 반도체막(229)로부터 유지 용량(205)이 형성되어 있다. 도 6c에서는 화소 TFT(204)를 더블 게이트 구조로 하였지만, 싱글 게이트 구조로도 가능하고, 복수의 게이트 전극을 설치한 멀티게이트 구조로 하여도 지장이 없다.
도 16은 화소부의 거의 1화소분을 도시하는 상면도이다. 도면 중에 도시하는 A-A′단면이 도 6c에 도시하는 화소부의 단면도에 대응하고 있다. 화소 TFT(204)의 게이트 전극(122)은 도시되지 않은 게이트 절연막을 개재하여 그아래의 섬형상 반도체막(108)과 교차하고 있다. 또한, 게이트 전극(122)은 Al이나 Cu 등의 재료를 사용하여 형성되는 저저항 도전성 재료로 이루어지는 게이트 배선(900)과 섬형상 반도체막(108)의 외측에서 콘택트 홀을 개재하지 않고 접촉하고 있다. 도시는 하지 않았지만, 섬형상 반도체막(108)에는 소스 영역, 드레인 영역, LDD 영 역이 형성되어 있다. 또한, 256은 소스 배선(152)과 소스 영역(226)과의 콘택트부, 257은 드레인 배선(157)과 드레인 영역(228)과의 콘택트부이다. 유지 용량(205)은 화소 TFT(204)의 드레인 영역(228)으로부터 연장하는 반도체막(229)과 게이트 절연막을 개재하여 용량 배선(123)이 겹치는 영역으로 형성되어 있다. 이러한 구성에서 반도체막(229)에는 가전자 제어를 목적으로 한 불순물 원소는 첨가되어 있지 않다.
이상과 같은 구성은 화소 TFT 및 구동 회로가 요구하는 방법에 따라서 각 회로를 구성하는 TFT의 구조를 최적화하여, 반도체 장치의 동작 성능과 신뢰성을 향상시키는 것을 가능하게 하고 있다. 또한 게이트 전극을, 내열성을 갖는 도전성 재료로 형성함으로써 LDD 영역이나 소스 영역 및 드레인 영역의 활성화를 용이하게 하고 있다. 이러한 TFT를 설치한 액티브 매트릭스 기판을 제작하기 위해서, 본 발명의 레이저 광을 사용한 열 처리방법 및 레이저 장치를 적용하면 특성이 양호한 TFT를 제작하는 것이 가능하며, 또한, 생산성의 향상을 달성할 수 있다. 이러한 액티브 매트릭스 기판을 사용하여 액정 표시 장치나 EL 표시 장치를 제작할 수 있다.
[실시예 2]
실시예 1에서는 TFT의 게이트 전극의 재료에 W나 Ta 등의 내열성 도전성 재료를 사용하는 예를 예시하였다. 이러한 재료를 사용하는 이유는 게이트 전극 형성 후에 가전자 제어를 목적으로 하여 반도체막에 첨가한 불순물 원소를 주로하여, 400 내지 700℃의 열 어닐에 의해서 활성화시키는 것, 일렉트로마이그레이션의 방 지, 내부식성의 향상 등 복수의 요인에 기인하고 있다. 그러나, 이러한 내열성 도전성 재료는 면적 저항으로 10Ω 정도 있어, 화면 사이즈가 4인치 클라스이거나 그 이상의 액정 표시 장치나 EL 표시 장치에는 적합하지 않다. 게이트 전극에 접속하는 게이트 배선을 같은 재료로 형성하면, 기판면 상에서의 배선 길이가 필연적으로 커져, 배선 저항의 영향에 의한 지연 시간을 무시할 수 없게 되기 때문이다.
예를 들면, 화소 밀도가 VGA인 경우, 480개의 게이트 배선과 640개의 소스 배선이 형성되고, XGA인 경우에는 768개의 게이트 배선과 1024개의 소스 배선이 형성된다. 표시 영역의 화면 사이즈는 13인치 클라스인 경우 대각선의 길이는 340 mm가 되고, 18인치 클라스인 경우에는 460mm가 된다. 본 실시예에서는 이러한 액정 표시 장치를 실현하는 수단으로서, 게이트 배선을 Al이나 구리(Cu) 등의 저저항 도전성 재료로 형성하는 방법에 관해서 도 7을 참조하여 설명한다.
우선, 실시예 1과 마찬가지로 하여 도 4a 내지 도 5d에 도시하는 공정을 행한다. 그리고, 가전자 제어를 목적으로 하여 각각의 섬형상 반도체막에 첨가된 불순물 원소를 활성화하는 처리를 행한다. 상기 활성화의 처리는 레이저광을 사용한 열 처리 방법을 사용하는 것이 가장 바람직하다. 또한, 3 내지 100%의 수소를 함유하는 분위기 중에서, 300 내지 450℃에서 1 내지 12시간의 열 처리를 행하여, 섬형상 반도체막을 수소화하는 처리를 행한다. 상기 공정은 열적으로 여기된 수소에 의해 반도체막의 댕글링본드를 종단하는 공정이다. 수소화의 다른 수단으로서, 플라즈마수소화(플라즈마에 의해 여기된 수소를 사용한다)를 행하여도 된다(도 7a).
활성화 및 수소화의 처리가 종료하면, 게이트 배선을 저저항 도전성 재료로 형성한다. 상기 저저항 도전성층은 Al이나 Cu를 주성분으로 하는 도전층(D)으로 형성한다. 예를 들면, Ti를 0.1 내지 2중량% 함유하는 Al막을 도전층(D)으로서 전면에 형성한다(도시하지 않음). 도전층(D)(145)은 200 내지 400nm(바람직하게는 250 내지 350nm)로 하면 된다. 그리고, 포토마스크를 사용하여 소정의 레지스트 패턴을 형성하고, 에칭 처리하여, 게이트 배선(163, 164)과 용량 배선(165)을 형성한다. 에칭 처리는 인산계의 에칭 용액에 의한 웨트 에칭으로 도전층(D)을 제거함으로써, 하지와의 선택 가공성을 유지하여 게이트 배선을 형성할 수 있다. 그리고 보호 절연막(146)을 형성한다(도 7b).
그 후, 실시예 1과 마찬가지로 하여 유기 절연물 재료로 이루어지는 층간 절연막(147), 소스 배선(148 내지 151, 167), 드레인 배선(153 내지 156, 168)을 형성하여 액티브 매트릭스 기판을 완성시킬 수 있다. 도 8a, 도 8b는 이 상태의 상면도를 도시하고, 도 8a의 B-B′단면 및 도 8b의 C-C′단면은 도 7c의 A-A′및 C-C′에 대응하고 있다. 도 8a, 도 8b에서는 게이트 절연막, 보호 절연막, 층간 절연막을 생략하고 도시하고 있지만, 섬형상 반도체막(104, 105, 108)의 도시되지 않은 소스 및 드레인 영역에 소스 배선(148, 149, 167)과 드레인 배선(153, 154, 168)이 콘택트 홀을 개재하여 접속하고 있다. 또한, 도 8a의 D-D′단면 및 도 8b의 E-E′단면을 도 9a와 도 9b에 각각 도시한다. 게이트 배선(163)은 게이트 전극(118, 119)과, 또한 게이트 배선(164)은 게이트 전극(122)과 섬형상 반도체막(104, 105, 108)의 외측에서 겹치도록 형성되어, 도전층(C)과 도전층(D)이 접촉하여 전기적으로 도통하고 있다. 이와 같이 게이트 배선 저저항 도전성 재료로 형성함으로써, 배선 저항을 충분히 저감할 수 있다. 따라서, 화소부(화면 사이즈)가 4인치 클라스 이상의 액정 표시 장치나 EL 표시 장치에 적용할 수 있다.
[실시예 3]
실시예 1에서 제작한 액티브 매트릭스 기판은 그대로 반사형의 액정 표시 장치에 적용할 수 있다. 한편, 투과형의 액정 표시 장치로 하는 경우에는 화소부의 각 화소에 설치하는 화소 전극을 투명 전극으로 형성하면 된다. 본 실시예에서는 투과형의 액정 표시 장치에 대응하는 액티브 매트릭스 기판의 제작방법에 관해서 도 10을 참조하여 설명한다.
액티브 매트릭스 기판은 실시예 1과 마찬가지로 제작한다. 도 11a에서는 소스 배선과 드레인 배선은 도전성의 금속막을 스퍼터법이나 진공 증착법으로 형성한다. 이것은 Ti막을 50 내지 150nm의 두께로 형성하여, 섬형상 반도체막의 소스 또는 드레인 영역을 형성하는 반도체막과 콘택트를 형성하고, 그 Ti막 위에 겹쳐서 알루미늄(Al)을 300 내지 400nm의 두께로 형성하며, 또한 Ti 막 또는 질화 티타늄(TiN)막을 100 내지 200nm의 두께로 형성하여 3층 구조로 하였다. 그 후, 투명 도전막을 전면에 형성하여, 포토마스크를 사용한 패터닝 처리 및 에칭 처리에 의해 화소 전극(171)을 형성한다. 화소 전극(171)은 층간 절연막(147)상에 형성되고, 화소 TFT(204)의 드레인 배선(169)과 겹치는 부분을 설치하여, 접속 구조를 형성하고 있다.
도 11b에서는 최초에 층간 절연막(147)상에 투명 도전막을 형성하고, 패터닝 처리 및 에칭 처리를 하여 화소 전극(171)을 형성한 후, 드레인 배선(169)을 화소 전극(171)과 겹치는 부분을 설치하여 형성한 예이다. 드레인 배선(169)은 Ti막을 50 내지 150nm의 두께로 형성하여, 섬형상 반도체막의 소스 또는 드레인 영역을 형성하는 반도체막과 콘택트를 형성하고, 그 Ti막 상에 겹쳐서 알루미늄(Al)을 300 내지 400nm의 두께로 형성하여 설치한다. 상기 구성으로 하면, 화소 전극(171)은 드레인 배선(169)을 형성하는 Ti 막만으로 접촉하게 된다. 그 결과, 투명 도전막 재료와 Al이 반응하는 것을 방지할 수 있다.
투명 도전막의 재료는 산화인듐(In2O3)이나 산화인듐산화주석 합금(In2O 3-SnO2; ITO) 등을 스퍼터법이나 진공 증착법 등을 이용하여 형성하여 사용할 수 있다. 이러한 재료의 에칭 처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔사가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위해서 산화인듐산화아연합금(In2O3-ZnO)을 사용하여도 된다. 산화인듐산화아연 합금은 표면 평활성이 우수하고, ITO에 대하여 열 안정성에도 우수하기 때문에, 드레인 배선(169)의 단면에서 접촉하는 Al과의 부식 반응을 방지할 수 있다. 마찬가지로, 산화아연(ZnO)도 적합한 재료이며, 또한 가시광의 투과율이나 도전율을 높이기 위해서 갈륨(Ga)을 첨가한 산화아연(ZnO:Ga) 등을 사용할 수 있다.
이렇게하여, 투과형의 액정 표시 장치에 대응한 액티브 매트릭스 기판을 완성시킬 수 있다. 본 실시예에서는 실시예 1과 마찬가지의 공정으로 하여 설명하였지만, 이러한 구성은 실시예 2에서 예시하는 액티브 매트릭스 기판에 적용할 수 있다.
[실시예 4]
본 실시예에서는 실시예 1에서 제작한 액티브 매트릭스 기판으로부터, 액티브 매트릭스형 액정 표시 장치를 제작하는 공정을 설명한다. 우선, 도 12a에 도시하는 바와 같이, 도 6c의 상태의 액티브 매트릭스 기판에 기둥형상 스페이서로 이루어지는 스페이서를 형성한다. 스페이서는 수μm의 입자를 살포하여 설치하는 방법으로도 가능하지만, 여기서는 기판 전면에 수지층을 형성한 후 이들을 패터닝하여 형성하는 방법을 채용한다. 이러한 스페이서의 재료에 제한은 없지만, 예를 들면, JSR사 제조의 NN700을 사용하여, 스피너로 도포한 후, 노광과 현상 처리에 의해서 소정 패턴으로 형성한다. 또한 클린 오븐 등으로 150 내지 200℃에서 가열하여 경화시킨다. 이와 같이하여 제작되는 스페이서는 노광과 현상 처리의 조건에 따라서 형상을 다르게 할 수 있지만, 바람직하게는 기둥형상 스페이서(173)의 형상은 기둥형상으로 정상부가 평탄한 형상이 되도록 하면, 대향측의 기판을 맞추었을 때에 액정 표시 패널로서의 기계적인 강도를 확보할 수 있다. 형상은 원추형상, 각뿔 형상 등 특별한 제한은 없지만, 예를 들면 원추형상으로 하였을 때에 구체적으로 그 높이를 1.2 내지 5μm로 하고, 평균 반경을 5 내지 7μm, 평균 반경과 밑바닥부의 반경과의 비를 1 대 1.5 정도로 한다. 이 때 단면에서 본 테이퍼각은 ±15° 이하로 하면 된다.
기둥형상 스페이서의 배치는 임의적으로 결정하면 되지만, 바람직하게는 도 12a에서 도시하는 바와 같이, 화소부에서는 드레인 배선(161)(화소 전극)의 콘택트부(235)와 겹쳐서 그 부분을 덮도록 기둥형상 스페이서(168)를 형성하면 된다. 콘 택트부(235)는 평탄성이 손상되어 이 부분에서는 액정이 잘 배향하지 않게 되기 때문에, 이와 같이 하여 콘택트부(235)에 스페이서용의 수지를 충전하는 형태로 기둥형상 스페이서(168)를 형성함으로써 디스크리에이션 등을 방지할 수 있다.
그 후, 배향막(174)을 형성한다. 통상 액정 표시 소자의 배향막에는 폴리이미드수지를 사용한다. 배향막을 형성한 후, 러빙 처리를 실시하여 액정 분자가 있는 일정한 프리틸트각을 가지고 배향하도록 하였다. 화소부에 설치한 기둥형상 스페이서(173)의 단부로부터 러빙 방향에 대하여 러빙되지 않은 영역이 2μm 이하가 되도록 하였다. 또한, 러빙 처리에서는 정전기의 발생이 종종 문제가 되지만, 구동 회로의 TFT 상에도 스페이서(172)를 형성하면, 스페이서로서의 원래의 역할과, 정전기로부터 TFT를 보호하는 효과를 얻을 수 있다.
대향측의 대향 기판(175)에는 차광막(176), 투명 도전막(177) 및 배향막(178)을 형성한다. 차광막(176)은 Ti, Cr, Al 등을 150 내지 300nm의 두께로 형성한다. 그리고, 화소부와 구동 회로가 형성된 액티브 매트릭스 기판과 대향 기판을 실제(179)로 접합한다. 실제(179)에는 필러(180)가 혼입되어 있어, 상기 필러(180)와 스페이서(172, 173)에 의해서 균일한 간격을 가지고 2장의 기판이 접합된다. 그 후, 양기판 사이에 액정 재료(606)를 주입하여, 밀봉제(도시하지 않음)로 완전히 밀봉한다. 액정 재료에는 공지의 액정 재료를 사용하면 된다. 이렇게하여 도 12b에 도시하는 액티브 매트릭스형의 액정 표시 장치가 완성된다.
도 12에서는 스페이서(172)를 구동 회로의 TFT 상의 전면에 형성하는 예를 예시하였지만, 도 13에 도시하는 바와 같이 상기 스페이서를 복수개로 분할하여 스 페이서(172a 내지 172e)로서 형성하여도 된다. 구동 회로가 형성되어 있는 부분에 설치하는 스페이서는 이와 같이 적어도 구동 회로의 소스 배선 및 드레인 배선을 덮도록 형성하면 된다. 이러한 구성으로 함으로써, 구동 회로의 각 TFT는 보호 절연막(146)과 층간 절연막(147)과 스페이서(172) 또는 스페이서(172a 내지 172e)에 의해서 완전히 덮여져 보호되게 된다.
도 14는 스페이서와 실제를 형성한 액티브 매트릭스 기판의 상면도를 도시하고, 화소부 및 구동 회로부와 스페이서 및 실제의 위치 관계를 도시하는 상면도이다. 화소부(188)의 주변에 구동 회로로서 주사 신호측 구동 회로(185)와 화상 신호측 구동 회로(186)가 설치되어 있다. 또한, 기타 CPU나 메모리 등의 신호 처리회로(187)도 부가되어 있어도 된다. 그리고, 이들의 구동 회로는 접속 배선(183)에 의해서 외부 입출력 단자(182)와 접속되어 있다. 화소부(188)에서는 주사 신호측 구동 회로(185)로부터 연장하는 게이트 배선군(189)과 화상 신호 구동측 회로(186)로부터 연장하는 소스 배선군(190)이 매트릭스형상으로 교차하여 화소를 형성하고, 각 화소에는 각각 화소 TFT(204)와 유지 용량(205)이 설치되어 있다.
화소부에 있어서 설치되는 기둥형상 스페이서(173)는 모든 화소에 대하여 설치하여도 되지만, 매트릭스 형상으로 배열한 화소의 수개로부터 수십개 걸러서 설치하여도 된다. 즉, 화소부를 구성하는 화소의 모든 수에 대한 스페이서 수의 비율은 20 내지 100%로 하면 된다. 또한, 구동 회로부에 설치하는 스페이서(172, 172', 172")는 그의 전면을 덮도록 설치하여도 되고, 도 13에서 도시한 바와 같이 각 TFT의 소스 및 드레인 배선의 위치에 맞추어 복수개로 분할하여 설치하여도 된 다. 실제(179)는 기판(101) 상의 화소부(188) 및 주사 신호측 구동 회로(185), 화상 신호측 구동 회로(186), 그 밖의 신호 처리 회로(187)의 외측으로서, 외부 입출력 단자(182)보다도 내측에 형성한다.
이러한 액티브 매트릭스형 액정 표시 장치의 구성을 도 15의 사시도를 참조하여 설명한다. 도 15에서 액티브 매트릭스 기판은 글래스 기판(101)상에 형성된, 화소부(188)와, 주사 신호측 구동 회로(185)와, 화상 신호측 구동 회로(186)와 그 밖의 신호 처리 회로(187)로 구성된다. 화소부(188)에는 화소 TFT(204)와 유지 용량(205)이 설치되고, 화소부의 주변에 설치되는 구동 회로는 CMOS 회로를 기본으로 하여 구성되어 있다. 주사 신호측 구동 회로(185)와, 화상 신호측 구동 회로(186)는 각각 게이트 배선(122)과 소스 배선(152)으로 화소 TFT(204)에 접속하고 있다. 또한, 플렉시블 프린트 배선판(Flexible Printed Circuit:FPC)(191)이 외부 입력 단자(182)에 접속하고 있어 화상 신호 등을 입력하는 데 사용한다. 그리고 접속 배선(183)으로 각각의 구동 회로에 접속하고 있다. 또한, 대향 기판(175)에는 도시하지 않지만, 차광막이나 투명 전극이 설치되어 있다.
이러한 구성의 액정 표시 장치는 실시예 1 내지 3에서 예시하는 액티브 매트릭스 기판을 사용하여 형성할 수 있다. 실시예 1 및 실시예 2에서 예시하는 액티브 매트릭스 기판을 사용하면 반사형의 액정 표시 장치를 얻을 수 있고, 실시예 3에서 예시하는 액티브 매트릭스 기판을 사용하면 투과형의 액정 표시 장치를 얻을 수 있다.
[실시예 5]
본 실시예에서는 실시예 1의 액티브 매트릭스 기판을 사용하여 전계 발광(EL: Electroluminescence) 재료를 사용한 자발광형의 표시 패널(이하, EL 표시 장치로 기재한다)를 제작하는 예에 관해서 설명한다. 또한, 휘도에는 형광과 인광에 의한 발광이 포함되지만, 본 명세서에서 말하는 전계 발광에는 그 어느 한쪽이거나, 또는 그 양자에 의한 발광을 포함하고 있다. 도 17a는 본 발명을 사용한 EL 표시 패널의 상면도이다. 도 17a에서, 10은 기판, 11은 화소부, 12는 소스측 구동 회로, 13은 게이트측 구동 회로이고, 각각의 구동 회로는 배선(14 내지 16)을 거쳐서 FPC(17)에 이르고, 외부기기에 접속된다.
도 17b는 도 17a의 A-A′단면을 도시하는 도이고, 이 때 적어도 화소부 위, 바람직하게는 구동 회로 및 화소부 위에 대향판(80)을 설치한다. 대향판(80)은 실재(19)로 TFT와 EL 재료를 사용한 발광층이 형성되어 있는 액티브 매트릭스 기판과 접합되어 있다. 실제(19)에는 필러(도시하지 않음)가 혼입되어 있고, 상기 필러에 의해 거의 균일한 간격을 가지고 2장의 기판이 접합되어 있다. 또한, 실재(19)의 외측과 FPC(17)의 상면 및 주변은 밀봉제(81)로 밀봉하는 구조로 한다. 밀봉제(81)는 실리콘 수지, 에폭시 수지, 페놀 수지, 부틸고무 등의 재료를 사용한다.
이와 같이, 실제(19)에 의해 액티브 매트릭스 기판(10)과 대향 기판(80)이 접합되면, 그 사이에는 공간이 형성된다. 그 공간에는 충전제(83)가 충전된다. 상기 충전제(83)는 대향판(80)을 접착하는 효과도 더불어 가진다. 충전제(83)는 PVC(폴리비닐클로라이드), 에폭시 수지, 실리콘 수지, PVB(폴리비닐부틸랄) 또는 EVA(에틸렌비닐아세테이트) 등을 사용할 수 있다. 또한, 발광층은 수분을 비롯하여 습기에 약해서 열화하기 쉽기 때문에, 상기 충전제(83)의 내부에 산화바륨 등의 건조제를 혼입시키면 흡습 효과를 유지할 수 있으므로 바람직하다. 또한, 발광층상에 질화실리콘막이나 산화질화실리콘막 등으로 형성하는 패시베이션막(82)을 형성하여, 충전제(83)에 함유되는 알칼리 원소 등에 의한 부식을 방지하는 구조로 하고 있다.
대향판(80)에는 유리판, 알루미늄판, 스테인레스판, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드)필름, 마일러 필름(듀퐁사의 상품명), 폴리에스테르 필름, 아크릴 필름 또는 아크릴판 등을 사용할 수 있다. 또한, 수십 μm의 알루미늄 호일을 PVF 필름이나 마일러 필름으로 삽입한 구조의 시트를 사용하여, 내습성을 높일 수 있다. 이렇게하여, EL 소자는 밀폐된 상태가 되고 외기로부터 차단되어 있다.
또한, 도 17b에서 기판(10), 하지막(21) 위에 구동 회로용 TFT(단지, 여기서는 n 채널형 TFT과 p 채널형 TFT를 조합한 CMOS 회로를 도시하고 있다)(22) 및 화소부용 TFT(23)(단지, 여기서는 EL 소자에의 전류를 제어하는 TFT만 도시하고 있다)가 형성되어 있다. 이들의 TFT 중 특히 n 채널형 TFT에는 핫 캐리어 효과에 의한 온 전류의 저하나, Vth 시프트나 바이어스 스트레스에 의한 특성 저하를 방지하기 위해서, 본 실시예에서 도시하는 구성의 LDD 영역이 설치되어 있다.
예를 들면, 구동 회로용 TFT(22)로 하고, 도 6c에 도시하는 p 채널형 TFT(200, 202)과 n 채널형 TFT(201, 203)을 사용하면 된다. 또한, 화소부용 TFT(23)에는 도 6b에 도시하는 화소 TFT(204) 또는 그것과 같은 구조를 갖는 p 채널형 TFT를 사용하면 된다.
도 6c 또는 도 7c의 상태의 액티브 매트릭스 기판으로부터 EL 표시 장치를 제작하기 위해서는 소스 배선, 드레인 배선 상에 수지재료로 이루어지는 층간 절연막(평탄화막)(26)을 형성하고, 그 위에 화소부용 TFT(23)의 드레인과 전기적으로 접속하는 투명 도전막으로 이루어지는 화소 전극(27)을 형성한다. 투명 도전막에는 산화인듐과 산화주석과의 화합물(IT0라고 일컫는다) 또는 산화인듐과 산화아연과의 화합물을 사용할 수 있다. 그리고, 화소 전극(27)을 형성하면, 절연막(28)을 형성하여, 화소 전극(27)상에 개구부를 형성한다.
다음에, 발광층(29)을 형성한다. 발광층(29)은 공지의 EL 재료(정공 주입층, 정공 수송층, 발광층, 전자 수송층 또는 전자 주입층)을 자유롭게 조합하여 적층 구조 또는 단층 구조로 하면 된다. 어떠한 구조로 할 것인가는 공지의 기술을 사용하면 된다. 또한, EL 재료에는 저분자계 재료와 고분자계(폴리머계) 재료가 있다. 저분자계 재료를 사용하는 경우는 증착법을 사용하지만, 고분자계 재료를 사용하는 경우에는 스핀 코팅법, 인쇄법 또는 잉크 제트법 등의 간이한 방법을 사용하는 것이 가능하다.
발광층은 샤도우 마스크를 사용하여 증착법, 또는 잉크 제트법, 디스펜서법등으로 형성한다. 어느 쪽이든, 화소마다 파장이 다른 발광이 가능한 발광층(적색발광층, 녹색 발광층 및 청색 발광층)을 형성함으로써, 컬러 표시가 가능해진다. 그 외에도, 색 변환층(CCM)과 컬러 필터를 조합한 방식, 백색 발광층과 컬러 필터 를 조합한 방식이 있지만 어느쪽의 방법을 사용하여도 된다. 물론, 단색 발광의 EL 표시 장치로 할 수도 있다.
발광층(29)을 형성하면, 그 위에 음극(30)을 형성한다. 음극(30)과 발광층(29)의 계면에 존재하는 수분이나 산소는 적극적으로 배제하는 것이 바람직하다. 따라서, 진공중에서 발광층(29)과 음극(30)을 연속하여 형성하거나, 발광층(29)을 불활성 분위기로 형성하여, 대기 해방하지 않고 진공중에서 음극(30)을 형성하는 연구가 필요하다. 본 실시예에서는 멀티챔버 방식(클러스터 툴 방식)의 성막 장치를 사용함으로써 상술과 같은 성막을 가능하게 한다.
또한, 본 실시예에서는 음극(30)으로서, LiF(불화리튬)막과 Al(알루미늄)막의 적층 구조를 사용한다. 구체적으로는 발광층(29)상에 증착법으로 1nm 두께의 LiF(불화리튬)막을 형성하고, 그 위에 300nm 두께의 알루미늄막을 형성한다. 물론, 공지의 음극 재료인 MgAg 전극을 사용하여도 된다. 그리고 음극(30)은 31로 도시되는 영역에서 배선(16)에 접속된다. 배선(16)은 음극(30)에 소정의 전압을 인가하기 위한 전원 공급선이고, 이방성 도전성 페이스트 재료(32)를 개재하여 FPC(17)에 접속된다. FPC(17)상에는 또한 수지층(80)이 형성되어, 이 부분의 접착강도를 높이고 있다.
31로 도시된 영역에서 음극(30)과 배선(16)을 전기적으로 접속하기 위해서, 층간 절연막(26) 및 절연막(28)에 콘택트 홀을 형성할 필요가 있다. 이들은 층간 절연막(26)의 에칭시(화소 전극용 콘택트 홀의 형성시)나 절연막(28)의 에칭시(발광층 형성전의 개구부의 형성시)에 형성하면 된다. 또한, 절연막(28)을 에칭할 때 에, 층간 절연막(26)까지 일괄로 에칭하여도 된다. 이 경우, 층간 절연막(26)과 절연막(28)이 동일 수지 재료이면, 콘택트 홀의 형상을 양호한 것으로 할 수 있다.
또한, 배선(16)은 시릴(19)과 기판(10) 사이를 간극(단지 밀봉제(81)로 폐쇄되어 있다)을 통해 FPC(17)에 전기적으로 접속된다. 또한, 여기서는 배선(16)에 관해서 설명하였지만, 다른 배선(14, 15)도 동일하게 하여 실링재(18)의 아래를 통해 FPC(17)에 전기적으로 접속된다.
여기서 화소부의 더욱 상세한 단면 구조를 도 18에, 상면 구조를 도 19a에, 회로도를 도 19b에 도시한다. 도 18a에서, 기판(2401)상에 설치된 스위칭용 TFT(2402)는 실시예 1의 도 6c의 화소 TFT(204)와 동일 구조로 형성된다. 더블게트 구조로 하는 것으로 실질적으로 2개의 TFT가 직렬된 구조가 되어, 오프 전류치를 저감할 수 있다고 하는 이점이 있다. 또한, 본 실시예에서는 더블게이트 구조로 하고 있지만 트리플 게이트 구조나 그 이상의 게이트 개수를 가지는 멀티게이트구조로도 가능하다.
또한, 전류 제어용 TFT(2403)는 도 6c에서 도시하는 n 채널형 TFT(201)를 사용하여 형성한다. 이 때, 스위칭용 TFT(2402)의 드레인선(35)은 배선(36)에 의해서 전류 제어용 TFT의 게이트 전극(37)에 전기적으로 접속되어 있다. 또한, 38로 도시되는 배선은 스위칭용 TFT(2402)의 게이트 전극(39a, 39b)을 전기적으로 접속하는 게이트선이다.
이 때, 전류 제어용 TFT(2403)가 본 발명의 구조인 것은 대단히 중요한 의미를 가진다. 전류 제어용 TFT는 EL 소자를 흐르는 전류량을 제어하기 위한 소자이 기 때문에, 많은 전류가 흘러, 열에 의한 열화나 핫 캐리어에 의한 열화의 위험성이 높은 소자이기도 하다. 그러므로, 전류 제어용 TFT에 게이트 전극과 일부가 겹치는 LDD 영역을 설치함으로써 TFT의 열화를 방지하고, 동작의 안정성을 높일 수 있다.
또한, 본 실시예에서는 전류 제어용 TFT(2403)를 싱글 게이트 구조로 도시하고 있지만, 복수의 TFT를 직렬로 연결한 멀티게이트 구조로 하여도 된다. 또한, 복수의 TFT를 직렬로 연결하여 실질적으로 채널 형성 영역을 복수로 분할하여, 열의 방사를 높은 효율로 행할 수 있도록 한 구조로 하여도 된다. 이러한 구조는 열에 의한 열화 대책으로서 유효하다.
또한, 도 19a에 도시하는 바와 같이, 전류 제어용 TFT(2403)의 게이트 전극(37)이 되는 배선은 2404로 나타내는 영역에서, 전류 제어용 TFT(2403)의 드레인선(40)과 절연막을 개재하여 겹친다. 이 때, 2404로 나타내는 영역에서는 콘덴서가 형성된다. 상기 콘덴서(2404)는 전류 제어용 TFT(2403)의 게이트에 인가되는 전압을 유지하기 위한 콘덴서로서 기능한다. 또한, 드레인 선(40)은 전류 공급선(전원선)(2501)에 접속되어, 항상 일정한 전압이 인가되고 있다.
스위칭용 TFT(2402) 및 전류 제어용 TFT(2403) 위에는 제 1 패시베이션막(41)이 설치되고, 그 위에 수지 절연막으로 이루어지는 평탄화막(42)이 형성된다. 평탄화막(42)을 사용하여 TFT에 의한 단차를 평탄화하는 것은 대단히 중요하다. 후에 형성되는 발광층은 대단히 얇기 때문에, 단차가 존재함으로써 발광 불량을 일으키는 경우가 있다. 따라서, 발광층을 가능한 한 평탄면에 형성할 수 있 도록 화소 전극을 형성하기 전에 평탄화하는 것이 바람직하다.
또한, 43은 반사성이 높은 도전막으로 이루어지는 화소 전극(EL 소자의 음극)이고, 전류 제어용 TFT(2403)의 드레인에 전기적으로 접속된다. 화소 전극(43)으로서는 알루미늄 합금막, 구리 합금막 또는 은 합금막 등 저저항인 도전막 또는 그들의 적층막을 사용하는 것이 바람직하다. 물론, 다른 도전막과의 적층 구조로 하여도 된다. 또한, 절연막(바람직하게는 수지)로 형성된 뱅크(44a, 44b)에 의해 형성된 홈(화소에 상당한다) 속에 발광층(44)이 형성된다. 또한, 여기서는 1화소밖에 도시하지 않고 있지만, R(적), G(녹), B(청)의 각 색에 대응한 발광층을 만들어 나누어도 된다. 발광층으로 하는 유기 EL 재료로서는 π공역 폴리머계 재료를 사용한다. 대표적인 폴리머계 재료로서는 폴리파라페닐렌비닐렌(PPV)계, 폴리비닐카바졸(PVK)계, 폴리플루오렌계 등을 들 수 있다. 또한, PPV계 유기 EL 재료로서는 여러가지 형태의 것이 있지만, 예를 들면 「H. Shenk, H. Becker, O. Gelsen, E. Kluge, W. Kreuder, and H.Spreitzer, “Polymers for Light Emitting Diodes, Euro Display, Proceedings, 1999, p.33-37」나 특개평10-92576호 공보에 기재된 바와 같은 재료를 사용하면 된다.
구체적인 발광층으로서는 적색으로 발광하는 발광층에는 시아노폴리페닐렌비닐렌, 녹색으로 발광하는 발광층에는 폴리페닐렌비닐렌, 청색으로 발광하는 발광층에는 폴리페닐렌비닐렌 혹은 폴리알킬페닐렌을 사용하면 된다. 두께는 30 내지 150nm(바람직하게는 40 내지 100nm)로 하면 된다. 단지, 이상의 예는 발광층으로서 사용할 수 있는 유기 EL 재료의 일례이고, 이것에 한정할 필요는 전혀 없다. 발광층, 전하 수송층 또는 전하 주입층을 자유롭게 조합하여 발광층(발광 및 그로 인한 캐리어의 이동을 행하게 하기 위한 층)을 형성하면 된다. 예를 들면, 본 실시예에서는 폴리머계 재료를 발광층으로서 사용하는 예를 예시하였지만, 저분자계유기 EL 재료를 사용하여도 된다. 또한, 전하 수송층이나 전하 주입층으로서 탄화규소 등의 무기 재료를 사용하는 것도 가능하다. 이들의 유기 EL 재료나 무기 재료는 공지의 재료를 사용할 수 있다.
본 실시예에서는 발광층(45) 위에 PEDOT(폴리티오펜) 또는 PANi(폴리어닐링)으로 이루어지는 정공 주입층(46)을 설치한 적층 구조의 발광층으로 하고 있다. 그리고, 정공 주입층(46) 위에는 투명 도전막으로 이루어지는 양극(47)이 설치된다. 본 실시예의 경우, 발광층(45)에서 생성된 광은 상면측을 향하여(TFT의 상측을 향하여)방사되기 때문에, 양극은 투광성이 아니면 안된다. 투명 도전막으로서는 산화인듐과 산화주석과의 화합물이나 산화인듐과 산화아연과의 화합물을 사용할 수 있지만, 내열성이 낮은 발광층이나 정공 주입층을 형성한 후에 형성하기 때문에, 가능한 한 저온에서 성막되는 것이 바람직하다.
양극(47)까지 형성된 시점에서 자발광 소자(2405)가 완성한다. 또한, 여기서 말하는 EL 소자(2405)는 화소 전극(음극)(43), 발광층(45), 정공 주입층(46) 및 양극(47)으로 형성된 콘덴서를 가리킨다. 도 19a에 도시하는 바와 같이 화소 전극(43)은 화소의 면적에 거의 일치하기 때문에, 화소 전체가 EL 소자로서 기능한다. 따라서, 발광의 이용 효율이 대단히 높고, 밝은 화상 표시가 가능해진다.
그런데, 본 실시예에서는 양극(47) 위에 또한 제 2 패시베이션막(48)을 설치 하고 있다. 제 2 패시베이션막(48)으로서는 질화규소막 또는 질화산화규소막이 바람직하다. 상기 목적은 외부와 EL 소자를 차단하는 것이고, 유기 EL 재료의 산화에 의한 열화를 방지하는 의미와, 유기 EL 재료로부터의 탈가스를 억제하는 의미의 양쪽을 동시에 가진다. 이로써 EL 표시 장치의 신뢰성이 높여진다.
이상과 같이 본원 발명의 EL 표시 패널은 도 19와 같은 구조의 화소로 이루어지는 화소부를 갖고, 오프 전류치가 충분히 낮은 스위칭용 TFT와, 핫 캐리어 주입에 강한 전류 제어용 TFT를 갖는다. 따라서, 높은 신뢰성을 갖고, 또한, 양호한 화상 표시가 가능한 EL 표시 패널이 얻어진다.
도 18b는 발광층의 구조를 반전시킨 예를 도시한다. 전류 제어용 TFT(2601)는 도 6b의 p 채널형 TFT(200)를 사용하여 형성된다. 제작 프로세스는 실시예 1을 참조하면 된다. 본 실시예에서는 화소 전극(양극)(50)으로서 투명 도전막을 사용한다. 구체적으로는 산화인듐과 산화아연과의 화합물로 이루어지는 도전막을 사용한다. 물론, 산화인듐과 산화주석과의 화합물로 이루어지는 도전막을 사용하여도 된다.
그리고, 절연막으로 이루어지는 뱅크(51a, 51b)가 형성된 후, 용액 도포에 의해 폴리비닐카바졸로 이루어지는 발광층(52)이 형성된다. 그 위에는 칼륨아세틸아세트네이트(acacK로 표기)로 이루어지는 전자 주입층(53), 알루미늄 합금으로 이루어지는 음극(54)이 형성된다. 이 경우, 음극(54)이 패시베이션막으로서도 기능한다. 이렇게 해서 EL 소자(2602)가 형성된다. 본 실시예의 경우, 발광층(53)에서 발생한 광은 화살표로 도시되는 바와 같이 TFT가 형성된 기판쪽을 향하여 방사 된다. 본 실시예와 같은 구조로 하는 경우, 전류 제어용 TFT(2601)은 p 채널형 TFT로 형성하는 것이 바람직하다.
또한, 본 실시예의 구성은 실시예 1 내지 2의 TFT의 구성을 자유롭게 조합하여 실시하는 것이 가능하다. 또한, 실시예 8의 전자기기의 표시부로서 본 실시예의 EL 표시 패널을 사용하는 것은 유효하다.
[실시예 6]
본 실시예에서는 도 19b에 도시하는 회로도와는 다른 구조의 화소로 한 경우의 예에 관해서 도 20에 도시한다. 또한, 본 실시예에 있어서, 2701은 스위칭용 TFT(2702)의 소스 배선, 2703은 스위칭용 TFT(2702)의 게이트 배선, 2704는 전류 제어용 TFT, 2705는 콘덴서, 2706, 2708은 전류 공급선, 2707은 EL 소자로 한다.
도 20a는 두개의 화소간에서 전류 공급선(2706)을 공통으로 한 경우의 예이다. 즉, 두개의 화소가 전류 공급선(2706)을 중심으로 선대칭이 되도록 형성되어 있는 점에 특징이 있다. 이 경우, 전원 공급선의 개수를 저감할 수 있기 때문에, 화소부를 더욱 고세밀화할 수 있다.
또한, 도 20b는 전류 공급선(2708)을 게이트 배선(2703)과 평행하게 설치한 경우의 예이다. 또한, 도 20b에서는 전류 공급선(2708)과 게이트 배선(2703)이 겹치지 않도록 설치한 구조로 되어 있지만, 양자가 다른 층에 형성되는 배선이면, 절연막을 개재하여 겹치도록 설치할 수도 있다. 이 경우, 전원 공급선(2708)과 게이트 배선(2703)에서 전유 면적을 공유시킬 수 있기 때문에, 화소부를 더욱 고세밀화할 수 있다.
또한, 도 20c는 도 20b의 구조와 마찬가지로 전류 공급선(2708)을 게이트 배선(2703)과 평행하게 설치하며, 또한, 두개의 화소를 전류 공급선(2708)을 중심으로 선대칭이 되도록 형성하는 점에 특징이 있다. 또한, 전류 공급선(2708)을 게이트 배선(2703) 중 어느 한쪽과 겹치도록 설치하는 것도 유효하다. 이 경우, 전원 공급선의 개수를 저감할 수 있기 때문에, 화소부를 더욱 고세밀화할 수 있다. 도 20a, 도 20b에서는 전류 제어용 TFT(2403)의 게이트에 인가하는 전압을 유지하기 위해서 콘덴서(2404)를 설치하는 구조로 하고 있지만, 콘덴서(2404)를 생략하는 것도 가능하다.
전류 제어용 TFT(2403)로서 도 18a에 도시하는 바와 같은 본원 발명의 n 채널형 TFT를 사용하고 있기 때문에, 게이트 절연막을 개재하여 게이트 전극과 겹치도록 설치된 LDD 영역을 갖고 있다. 상기 겹쳐진 영역에는 일반적으로 게이트 용량이라고 일컬어지는 기생 용량이 형성되지만, 본 실시예에서는 상기 기생 용량을 콘덴서(2404) 대신으로 하여 적극적으로 사용하는 점에 특징이 있다. 상기 기생 용량의 캐패시턴스는 상기 게이트 전극과 LDD 영역이 겹쳐진 면적으로 변화하기 때문에, 그 겹쳐진 영역에 포함되는 LDD 영역의 길이에 따라서 결정된다. 또한, 도 20a, 도 20b, 도 20c의 구조에서도 마찬가지로 콘덴서(2705)를 생략하는 것은 가능하다.
또한, 본 실시예의 구성은 실시예 1 내지 2의 TFT의 구성을 자유롭게 조합하여 실시하는 것이 가능하다. 또한, 실시예 8의 전자기기의 표시부로서 본 실시예의 EL 표시 패널을 사용하는 것은 유효하다.
[실시예 7]
본 실시예에서는 본 발명의 TFT 회로에 의한 액티브 매트릭스형 액정 표시 장치를 조합한 반도체 장치에 관해서 도 21, 도 22, 도 23에서 설명한다.
이러한 반도체 장치에는 휴대 정보 단말(전자 수첩, 모빌컴퓨터, 휴대전화등), 비디오카메라, 스틸카메라, 퍼스널컴퓨터, 텔레비젼 등을 들 수 있다. 그들의 일례를 도 21과 도 22에 도시한다.
도 21a는 휴대전화이고, 본체(9001), 음성 출력부(9002), 음성 입력부(9003), 표시 장치(9004), 조작 스위치(9005), 안테나(9006)로 구성되어 있다. 본원 발명은 음성 출력부(9002), 음성 입력부(9003) 및 액티브 매트릭스 기판을 구비한 표시 장치(9004)에 적용할 수 있다.
도 21b는 비디오 카메라이고, 본체(9101), 표시 장치(9102), 음성 입력부(9103), 조작 스위치(9104), 배터리(9105), 수상부(9106)로 이루어져 있다. 본원 발명은 액티브 매트릭스 기판을 구비한 표시 장치(9102), 수상부(9106)에 적용할 수 있다.
도 21c은 모빌 컴퓨터 혹은 휴대형 정보 단말이고, 본체(9201), 카메라부(9202), 수상부(9203), 조작 스위치(9204), 표시 장치(9205)로 구성되어 있다. 본원 발명은 수상부(9203) 및 액티브 매트릭스 기판을 구비한 표시 장치(9205)에 적용할 수 있다.
도 21d는 헤드마운트 디스플레이이고, 본체(9301), 표시 장치(9302), 암부(9303)로 구성된다. 본원 발명은 표시 장치(9302)에 적용할 수 있다. 또한, 표시되어 있지 않지만, 그 밖의 구동 회로에 사용할 수도 있다.
도 21e는 텔레비젼이고, 본체(9401), 스피커(9402), 표시 장치(9403), 수신장치(9404), 증폭 장치(9405) 등으로 구성된다. 실시예 5에서 도시하는 액정 표시 장치나, 실시예 6 또는 7에서 도시하는 EL 표시 장치는 표시 장치(9403)에 적용할 수 있다.
도 21f는 휴대 서적이고, 본체(9501), 표시 장치(9502, 9503), 기억 매체(9504), 조작 스위치(9505), 안테나(9506)로 구성되어 있고, 미니디스크(MD)나 DVD에 기억된 데이터나, 안테나로 수신한 데이터를 표시하는 것이다. 표시 장치(9502, 9503)는 직시형의 표시 장치이고, 본 발명은 여기에 적용할 수 있다.
도 22a는 퍼스널 컴퓨터이고, 본체(9601), 화상 입력부(9602), 표시 장치(9603), 키보드(9604)로 구성된다.
도 22b는 프로그램을 기록한 기록매체(이하, 기록매체라고 한다)를 사용하는 플레이어이고, 본체(9701), 표시 장치(9702), 스피커부(9703), 기록 매체(9704), 조작 스위치(9705)로 구성된다. 또한, 상기 장치는 기록매체로서 DVD(Digtial Versatile Disc), CD 등을 사용하여, 음악 감상이나 영화 감상이나 게임이나 인터넷을 할 수 있다.
도 22c는 디지털 카메라이고, 본체(9801), 표시 장치(9802), 접안부(9803), 조작 스위치(9804), 수상부(도시하지 않음)로 구성된다.
도 23a는 프론트형 프로젝터이고, 표시 장치(3601), 스크린(3602)으로 구성된다. 본 발명은 표시 장치나 그 밖의 구동 회로에 적용할 수 있다.
도 23b는 리어형 프로젝터이고, 본체(3701), 투사 장치(3702), 미러(3703), 스크린(3704)으로 구성된다. 본 발명은 표시 장치나 그 밖의 구동 회로에 적용할 수 있다.
또한, 도 23c는 도 23a 및 도 23b 중에서의 투사 장치(3601, 3702)의 구조의 일례를 도시하는 도이다. 투사장치(3601, 3702)는 광원 광학계(3801), 미러(3802, 3804 내지 3806), 다이크로익미러(3803), 프리즘(3807), 액정 표시 장치(3808), 위상차판(3809), 투사 광학계(3810)로 구성된다. 투사 광학계(3810)는 투사 렌즈를 포함하는 광학계로 구성된다. 본 실시예는 3판식의 예를 도시하였지만, 특별히 한정되지 않고, 예를 들면 단판식이어도 된다. 또한, 도 23c 중에서 화살표로 도시하는 광로에 실시자가 적절히, 광학 렌즈나, 편광 기능을 갖는 필름이나, 위상차를 조절하기 위한 필름, IR 필름 등의 광학계를 설치하여도 된다.
또한, 도 23d는 도 23c 중에서의 광원 광학계(3801)의 구조의 일례를 도시하는 도이다. 본 실시예에서는 광원 광학계(3801)는 반사경(3811), 광원(3812), 렌즈 어레이(3813, 3814), 편광 변환 소자(3815), 집광 렌즈(3816)로 구성된다. 또한, 도 23d에 도시하는 광원 광학계는 일례이고 특별히 한정되지 않는다. 예를 들면, 광원 광학계에 실시자가 적절히, 광학 렌즈나, 편광 기능을 갖는 필름이나, 위상차를 조절하는 필름, IR 필름 등의 광학계를 설치하여도 된다.
또한, 본 발명은 그 외에도, 이미지 센서나 EL형 표시 소자에 적용하는 것도 가능하다. 이와 같이, 본원 발명의 적용 범위는 대단히 넓고, 모든 분야의 전자기기에 적용하는 것이 가능하다.
[실시예 8]
본 발명의 유효성을 확인하기 위해서, 비금속 원소(B, Si, P, As, He, Ne, Ar, Kr, Xe에서 선택된 1종 또는 복수종)중, 아르곤(Ar)을 사용하여, 이하의 실험을 하였다.
반도체막은 50nm의 비정질 실리콘막에 10ppm의 아세트산니켈 함유 수용액을 도포한 후, 500℃에서 1시간의 탈수소 처리와, 550℃에서 4시간의 가열 처리에 의해 결정화시킨 결정질 반도체막을 사용하였다. 상기 결정화 반도체막을 패터닝한 후, 90nm의 산화규소막을 형성하였다. 그리고, 게터링 사이트에 인을 이온 도핑법으로 주입한 시료, 인을 주입한 후에 아르곤을 주입한 시료, 아르곤만을 주입한 시료를 각각 제작하여, 이들을 비교 평가하였다. 이 때, 인의 주입 조건은 수소로 희석된 5%의 PH3을 사용하고, 가속 전압 8OkeV, 도즈량 1.5×1Ol5/㎠으로 하였다. 주입에 요하는 시간은 약 8분이고, 결정질 반도체막에는 평균 농도로 2×1O20/㎤의 인을 주입할 수 있다. 한편, 아르곤은 9OkeV의 가속 전압으로, 2×1015 또는 4×1O15/㎠의 도즈량으로 주입하였다. 아르곤은 99.9999% 이상의 것을 사용하여, 주입에 요하는 시간은 1 내지 2분으로 양호하였다.
게터링은 질소 분위기 중, 550℃에서 4시간의 가열 처리로써 행하였다. 게터링 후, 산화규소막을 제거한 후, FPM으로 처리하였다. 게터링의 효과는 결정질 반도체막의 피게터링 영역에서의 에칭 피트의 수에 의해 확인하였다. 즉, 첨가한 니켈의 대부분은 니켈실리사이드로서 결정질 반도체막에 잔존하지만, 이것은 FPM(불소산, 과산화수소수, 순수한 물의 혼합액)에 의해 에칭되는 것이 알려져 있다. 따라서, 피게터링 영역을 FPM으로 처리하여 에칭 피트의 유무를 확인함으로써, 게터링의 효과를 확인할 수 있다. 이 경우, 에칭 피트의 수가 적을 수록, 게터링의 효과가 높은 것을 의미한다. 도 25에 에칭 피트가 형성된 시료의 간략도를 도시한다. 또한, 도 25 중, 도핑 영역(10401)은 아르곤 또는 인이 첨가된 영역을 나타내고 있다. 게터링된 영역(피게터링 영역)(10402)에 존재하는 에칭 피트(10403)의 수를 광학 현미경으로 보면서 카운트하여 에칭 피트 밀도를 얻었다.
도 24에 그 결과를 도시한다. 도 24에서, P로 나타낸 시료는 인만을 첨가한 시료이고, 상기 시료의 인의 주입 조건은 수소로 희석된 5%의 PH3를 사용하고, 가속 전압 80keV, 도즈량 1.5×1015/㎠로 하였다. 또한, 도 24에 있어서, P+Ar(1min)로 나타내는 시료는 인과 아르곤을 첨가한 시료이고, 상기 시료의 인의 주입 조건은 수소로 희석된 5%의 PH3를 사용하고, 가속 전압 8OkeV, 도즈량 1.5×1O15/㎠로 하여, 아르곤의 주입 조건은 9OkeV의 가속 전압으로, 2×1O15/㎠의 도즈량으로 하여, 아르곤의 주입에 요하는 시간을 1분으로 하였다. 또한, 도 24에 있어서, P+Ar(2 min)로 나타내는 시료는 인과 아르곤을 첨가한 시료이고, 상기 시료의 인의 주입 조건은 수소로 희석된 5%의 PH3을 사용하여, 가속 전압 80keV, 도즈량 1.5×1O15/㎠ 로 하여, 아르곤의 주입 조건은 9OkeV의 가속 전압으로, 4×1O15/㎠의 도즈량으로 하여, 아르곤의 주입에 요하는 시간을 2분으로 한 것이다. 또한, 도 24에 있어서, Ar로 나타내는 시료는 아르곤만을 첨가한 시료이고, 상기 시료의 아르곤의 주입 조건은 9OkeV의 가속 전압으로, 2×1015/㎠의 도즈량으로 하였다.
도 24의 실험 결과에서, 인만을 첨가한 시료가 3.5×10-3개/μm2의 에칭 피트 밀도인 데 반해, 아르곤을 첨가하여 게터링한 시료는 에칭 피트의 수는 5×1O-4개/μm2 이하이고, 그 수가 극단적으로 감소하고 있음을 알 수 있다. 이 결과는 아르곤을 주입함으로써 게터링의 효과가 극단적으로 높여지는 것을 의미하며, 본 발명의 비금속 원소(B, Si, P, As, He, Ne, Ar, Kr, Xe에서 선택된 1종 또는 복수종)을 사용한 게터링이 상당히 유효한 것을 나타내고 있다.
본 발명에 의해, 규소를 주성분으로 하는 결정질 반도체 박막에 포함되는 금속을 게터링할 때의, 게터링의 효율 및 효과 중 적어도 한개를 개선한다.
본 명세서에서, 게터링의 효율을 개선하는 것은 소자 활성 영역에 포함되는 금속의 량을 경감하기 위한 열 공급량(= 온도×시간)을 적게 하는 것으로 한다.
또한, 본 명세서서, 게터링의 효과를 개선하는 것은 열 공급량이 동일할지라도, 소자 활성 영역의 피게터링 금속의 잔류량을 보다 적게 하는 것으로 한다.

Claims (28)

  1. 반도체 장치 제작 방법에 있어서,
    규소를 주성분으로 포함하는 비정질 구조를 갖는 반도체 박막을 형성하는 단계;
    상기 비정질 구조를 갖는 반도체 박막에 금속을 첨가하는 단계;,
    제 1 가열 처리에 의해 상기 비정질 구조를 갖는 상기 반도체 박막을 규소를 주성분으로 포함하는 결정질 반도체 박막으로 재형성하는 단계;,
    상기 결정질 반도체 박막상에 섬형상의 절연막을 형성하는 단계;
    상기 결정질 반도체 박막에 비금속 원소 또는 비금속 원소의 이온이 첨가된 영역을 형성하도록 상기 섬형상의 절연막을 마스크로 하여, 상기 비금속 원소 또는 상기 비금속 원소의 이온을 상기 결정질 반도체 박막에 첨가하는 단계;
    상기 비금속 원소 또는 상기 비금속 원소의 이온이 첨가된 영역에 상기 금속을 게터링(getter)하도록 상기 결정질 반도체 박막에 제 2 가열 처리를 하는 단계를 포함하며,
    상기 결정질 반도체 박막의 표면과 평행인 표면에 대한 상기 섬형상의 절연막의 형상이 정점의 수 n(n>20)개를 갖는 다각형이며, 또한 상기 정점 중 내각이 180도 이상인 정점의 수 m(m>8)개를 갖는 다각형인, 반도체 장치 제작 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 반도체 장치 제작 방법에 있어서,
    비정질 규소를 포함하는 반도체막을 형성하는 단계;
    상기 반도체막의 결정화를 촉진시키기 위해 상기 반도체막에 금속을 제공하는 단계;
    결정질 반도체막을 형성하도록, 제 1 가열 처리에 의해 상기 금속이 제공된 반도체막을 결정화하는 단계로서, 상기 결정질 반도체막은 박막 트랜지스터의 채널영역이 되는 적어도 하나의 영역을 포함하는, 상기 결정화하는 단계;
    상기 하나의 영역에 인접한 게터링 영역을 형성하는 단계로서, 상기 게터링 영역은 규소 및 아르곤를 포함하는, 상기 형성하는 단계;
    상기 영역에 포함된 상기 금속이 상기 게터링 영역에 의해 게터링되도록 제 2 가열 처리에 의해 상기 결정질 반도체막 및 상기 게터링 영역을 가열하는 단계를 포함하는, 반도체 장치 제작 방법.
  12. 발광 장치 제작 방법에 있어서,
    비정질 규소를 포함하는 반도체막을 형성하는 단계;
    상기 반도체막의 결정화를 촉진시키기 위해 상기 반도체막에 금속을 제공하는 단계;
    결정질 반도체막을 형성하도록, 제 1 가열 처리에 의해 상기 금속이 제공된 반도체막을 결정화하는 단계로서, 상기 결정질 반도체막은 박막 트랜지스터의 채널 영역이 되는 적어도 하나의 영역을 포함하는, 상기 결정화하는 단계;
    상기 하나의 영역에 인접한 게터링 영역을 형성하는 단계로서, 상기 게터링 영역은 규소 및 아르곤을 포함하는, 상기 형성하는 단계;
    상기 영역에 포함된 상기 금속이 상기 게터링 영역에 의해 게터링되도록 제 2 가열 처리에 의해 상기 결정질 반도체막 및 상기 게터링 영역을 가열하는 단계를 포함하는, 발광 장치 제작 방법.
  13. 발광 장치 제작 방법에 있어서,
    비정질 규소를 포함하는 반도체막을 형성하는 단계;
    상기 반도체막의 결정화를 촉진시키기 위해 상기 반도체막에 금속을 제공하는 단계;
    결정질 빈도체막을 형성하도록, 제 1 가열 처리에 의해 상기 금속이 제공된 반도체막을 결정화하는 단계로서, 상기 결정질 반도체막은 박막 트랜지스터의 채널 영역이 되는 적어도 하나의 영역을 포함하는, 상기 결정화 단계;
    상기 하나의 영역에 인접한 게터링 영역을 형성하는 단계로서, 상기 게터링 영역은 규소 및 비금속 원소 또는 상기 비금속 원소의 이온을 포함하는, 상기 형성 단계;
    상기 영역에 포함된 상기 금속이 상기 게터링 영역에 의해 게터링되도록 제 2 가열 처리에 의해 상기 결정질 반도체막 및 상기 게터링 영역을 가열하는 단계를 포함하는, 발광 장치 제작 방법.
  14. 제 1 항 또는 제 11 항에 있어서,
    상기 금속은 니켈(Ni), 코발트(Co), 팔라듐(Pd), 백금(Pt), 구리(Cu)로 구성된 그룹으로부터 선택되는, 반도체 장치 제작 방법.
  15. 제 1 항에 있어서,
    상기 비금속 원소 또는 상기 비금속 원소의 이온들은 보론(B), 규소(Si), 인(P), 비소(As), 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe)으로 구성된 그룹으로부터 선택된 1종 또는 복수종의 원소인, 반도체 장치 제작 방법.
  16. 제 1 항 또는 제 11 항에 있어서,
    상기 제 2 가열 처리는 400°C이상 1,000°C이하의 온도에서 수행되는, 반도체 장치 제작 방법.
  17. 제 12 항 또는 제 13 항에 있어서,
    상기 금속은 니켈(Ni), 코발트(Co), 팔라듐(Pd), 백금(Pt), 구리(Cu)로 구성된 그룹으로부터 선택되는, 발광 장치 제작 방법.
  18. 제 1 항 또는 제 11 항에 있어서,
    상기 제 1 가열 처리는 400℃ 이상 700℃이하의 온도에서 수행되는, 반도체 장치 제작 방법.
  19. 제 13 항에 있어서,
    상기 비금속 원소 또는 상기 비금속 원소의 이온들은 보론(B), 규소(Si), 인(P), 비소(As), 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe)으로 구성된 그룹으로부터 선택된 1종 또는 복수종의 원소인, 발광 장치 제작 방법.
  20. 제 12 항 또는 제 13 항에 있어서,
    상기 제 2 가열 처리는 400°C이상 1,000°C이하의 온도에서 수행되는, 발광 장치 제작 방법.
  21. 제 12 항 또는 제 13 항에 있어서,
    상기 제 1 가열 처리는 400℃ 이상 700℃이하의 온도에서 수행되는, 발광 장치 제작 방법.
  22. 반도체 장치 제작 방법에 있어서,
    비정질 규소를 포함하는 반도체 막을 형성하는 단계;
    비정질 규소를 포함하는 상기 반도체 막에 금속을 첨가하는 단계;
    제 1 가열 처리에 의해 상기 비정질 규소를 포함하는 상기 반도체 막을 결정화하는 단계;
    상기 결정화된 반도체 막상에 마스크를 형성하는 단계;
    상기 마스크에 따라 상기 결정화된 반도체막의 영역을 게터링하기 위한 재료(material)를 첨가하는 단계; 및
    상기 게터링하기 위한 재료가 첨가된 상기 영역에 상기 금속을 게터링하도록 상기 결정화된 반도체막에 제 2 가열 처리하는 단계를 포함하며,
    상기 결정화된 반도체막의 표면에 평행한 표면에 대한 상기 마스크의 외주(periphery)는 복수의 오목한 부분을 포함하는, 반도체 장치 제작 방법.
  23. 반도체 장치 제작 방법에 있어서,
    비정질 규소를 포함하는 반도체 막을 형성하는 단계;
    비정질 규소를 포함하는 상기 반도체 막에 금속을 첨가하는 단계;
    제 1 가열 처리에 의해 상기 비정질 규소를 포함하는 상기 반도체 막을 결정화하는 단계;
    상기 결정화된 반도체 막상에 마스크를 형성하는 단계로서, 상기 마스크는 상기 결정화된 만도체 막의 제 1 영역을 덮는, 상기 형성하는 단계;
    상기 마스크에 따라 상기 결정화된 반도체 막의 제 2 영역을 게터링하기 위한 재료를 첨가하는 단계; 및
    상기 게터링을 위한 재료가 첨가된 상기 제 2 영역에 상기 금속을 게터링하도록 상기 결정화된 반도체막에 제 2 가열 처리하는 단계를 포함하며,
    상기 결정화된 반도체막의 표면에 평행한 표면에 대한 상기 마스크의 외주는 상기 제 1 영역과 상기 제 2 영역간의 접촉 영역이 증가되도록 불규칙한 모양을 갖는, 반도체 장치 제작 방법.
  24. 제 22 항에 있어서,
    상기 금속은 상기 금속의 화합물을 함유하는 용액을 사용하여 첨가되는, 반도체 장치 제작 방법.
  25. 제 22 항 또는 제 23 항에 있어서,
    상기 마스크는 절연막인, 반도체 장치 제작 방법.
  26. 제 22 항 또는 제 23 항에 있어서,
    상기 금속은 니켈, 코발트, 팔라듐, 백금, 구리로 구성된 그룹으로부터 선택되는, 반도체 장치 제작 방법.
  27. 제 22 항 또는 제 23 항에 있어서,
    상기 제 1 가열 처리는 400℃ 이상 700℃ 이하의 온도에서 수행되는, 반도체 장치 제작 방법.
  28. 제 22 항 또는 제 23 항에 있어서,
    상기 게터링을 위한 재료는 보론, 규소, 인, 비소, 헬륨, 네온, 아르곤, 크립톤, 크세논으로 구성된 그룹으로부터 선택된 1종 또는 복수종의 원소인, 반도체 장치 제작 방법.
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