JP2001274405A - 半導体装置およびその作製方法 - Google Patents

Abstract

(57)【要約】 【課題】半導体装置の製造プロセス中に混入する重金属
等の不純物元素はシリコンのキャリアのライフタイムを
低下させ、またゲート酸化膜の絶縁破壊や、信頼性の不
良を引き起こす。従ってこれらの重金属等の不純物元素
を取り除く方法、すなわちゲッタリング技術が重要であ
る。一方でゲッタリングにはスループットの点から、処
理時間の短縮が求められる。ゲッタリングの効率を上
げ、熱処理時間を短縮することを課題とする。 【解決手段】チャネル形成領域に近接する半導体領域の
結晶粒界をゲッタリングサイトに利用し、同時にイオン
注入を用いたゲッタリングとの併用を行う。この方法に
より複数種の重金属等の不純物元素をゲッタリングさ
れ、TFTのチャネル形成領域407とPN接合における空乏層
領域は効率的にゲッタリングされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁表面を有する
基板上にアクティブマトリクス型電界効果薄膜トランジ
スタ（以下、薄膜トランジスタをＴＦＴという）で構成
された回路を有する半導体装置、およびその作製方法に
関する。本明細書のおける半導体装置とは、半導体特性
を利用することで機能する装置全般を指す。特に本発明
は、同一基板上に画像表示領域と画像表示を行うための
駆動回路を設ける、液晶表示装置に代表される電気光学
装置およびこの電気光学装置を搭載する電子機器に好適
に利用できる。上記半導体装置は、上記電気光学装置お
よび上記電気光学装置を搭載する電子機器をその範疇に
含んでいる。

【０００２】

【従来の技術】多結晶シリコン（ポリシリコン）、微結
晶シリコン、単結晶シリコンに代表される結晶質シリコ
ンの半導体層を有するＴＦＴ（以下、結晶質シリコンＴ
ＦＴと記す）は、アモルファスシリコンの半導体層を有
するＴＦＴ（以下、アモルファスシリコンＴＦＴと記
す）よりも電界効果移動度が高く、高速動作が可能であ
る。そのため、高速動作が必要な画像領域の駆動回路の
作製にアモルファスシリコンＴＦＴを用いるのは不適当
だったが、結晶質シリコンＴＦＴを用いると、画像表示
領域と同一基板上に作製することが可能になった。

【０００３】しかしながら、半導体装置の製造プロセス
中に混入する重金属等の不純物元素の問題は十分に解決
されてはいない。特に重金属元素がシリコン中に固溶す
ると、バンドギャップ中に深い準位を形成し、シリコン
のキャリアのライフタイムを低下させる。また熱処理時
にシリサイドとして析出し、ゲート酸化膜の絶縁破壊
や、信頼性の不良を引き起こし、デバイスの歩留まりを
低下させる。

【０００４】従って特性が良く、信頼性の高いデバイス
を得るためには重金属等の不純物元素を取り除く方法、
すなわちゲッタリング技術が重要である。ゲッタリング
技術の一つに、特開平１０−３０３４３０号公報に記載
の技術がある。同公報開示の技術は、結晶化を促進させ
る金属を導入することで、結晶成長を行い、Pに代表さ
れる元素をドープした領域に結晶化を促進させる金属を
移動させ、ゲッタリングを行うものである。この技術
は、非晶質膜の結晶化にあたっては、結晶化を促進させ
る金属の作用で結晶化温度を引き下げ、また結晶化に要
する時間を低減させ、かつ結晶化終了後は、半導体装置
の電気特性が下がらないように、あるいは信頼性が低下
しないように、結晶化を促進させる金属を結晶質膜中か
ら除去または悪影響を及ぼさない程度まで低減させるも
のである。この技術を用いることで低温の加熱処理で結
晶化を促進させる金属をゲッタリングさせることがで
き、半導体装置作製にあたり低温プロセスの特徴を生か
すことができる。

【０００５】

【発明が解決しようとする課題】前記ゲッタリングは完
全に行う必要がある。基板面内でゲッタリングの不完全
な部分が残っていると、各トランジスタは電気的特性の
ばらつきを生じ、このトランジスタでアクティブマトリ
クス型表示装置を構成し、表示させた場合、表示むらの
原因となりうる。前記ゲッタリングを完全に行うために
は、ゲッタリング時の熱処理時間を長くすればよいが、
スループットの点から、熱処理時間はできるだけ短い方
が好ましい。本発明はゲッタリングの効率をあげ、短時
間で完全にゲッタリングを行うことを課題とする。

【０００６】

【課題を解決するための手段】本願発明者らは上記課題
を解決するために、ゲッタリングを律速する機構に着目
した。図1は絶縁基板上に形成された結晶質シリコン半
導体層のFPM（希フッ酸過水）処理後のSEM写真である。
この結晶質シリコン半導体層は、特開平７−１３０６５
２号公報に記載された技術に従って、金属元素Niを用い
て形成し、更にレーザーアニール処理を行ったものであ
る。従ってこの半導体層中にはNiシリサイドが存在して
いる。FPM処理においては結晶粒界等のダングリングボ
ンドや、金属やシリサイドが選択的にエッチングされる
ため、エッチングによる穴を観察することによって、金
属やシリサイドの偏析している領域を知ることができ
る。図1には、FPM処理によるエッチング穴が多数みられ
るが、この穴は結晶粒と結晶粒との境界、すなわち結晶
粒界に最も多く見られる。すなわちNi等の重金属等の不
純物元素は結晶質シリコン半導体層中において、結晶欠
陥、特に結晶粒界に偏析しやすく、この偏析がゲッタリ
ングを律束している。従って半導体層中の結晶粒界を無
くすことができれば、ゲッタリングを効率よく、短時間
に行うことができる。しかしながら結晶粒界を完全に無
くすことは容易ではない。そこで本発明者らは発想を逆
転させて、この結晶粒界を積極的にゲッタリングに利用
する方法を考えた。

【０００７】すなわち本願発明者らは多数の結晶粒界を
もつ領域をゲッタリングサイトに使用する方法を考え
た。シリコンウエハのゲッタリングにおいては、裏面に
結晶質シリコン膜を堆積し、ゲッタリングサイトとして
利用するPBS（Polysilicon Back Seal）法が知られる
が、本方法においては、半導体層中の素子形成領域近傍
にゲッタリングサイトを形成しゲッタリング効果を高め
る。素子形成領域に近接してゲッタリングサイトを形成
するためゲッタリング能力は増大し、ゲッタリングに要
する時間も短縮できる。

【０００８】また通常、重金属等の不純物元素は半導体
層中に複数種存在するが、重金属等の不純物元素とゲッ
タリング方法には相性があることが知られている。たと
えばPを用いたゲッタリングではNiに対する効果が大き
く、Bを用いたゲッタリングではFeに対する効果が大き
い。すなわち複数種の重金属等の不純物元素を取り除く
には、複数のゲッタリング方法を組み合わせるのが効果
的である。本明細書では、特願平１１−３７２２１４号
に記載されたＰ等の金属元素の濃度に勾配を持たせてゲ
ッタリングを行い、接合近傍の重金属等の不純物元素を
除去する技術と、結晶粒界をゲッタリングサイトに用い
る方法を組み合わせ、ゲッタリング効果を高める。

【０００９】本技術の本質は、ゲッタリングサイトにお
ける結晶粒界の密度を、ゲッタリングを行いたい領域に
おける結晶粒界の密度より高くすることである。結晶粒
界の密度は単位面積当たりの結晶粒界の長さで定義す
る。結晶粒界の長さはセコエッチ後のSEM写真やAFM等で
実測できる量である。ゲッタリングサイトの結晶粒界の
密度を高くすることにより、ゲッタリングサイトに近接
した領域の結晶粒界の密度を小さくする場合と同様の効
果が得られる。ゲッタリングサイトの結晶粒界密度の方
を高くすることにより、重金属等の不純物元素をゲッタ
リングサイトの結晶粒界に偏析させることができる。

【００１０】結晶粒界は曲線形状であることが多い為、
その長さを求めることは困難である。従って本明細書中
では、結晶粒界の密度に対応した容易に測定できるパラ
メータを利用する。これは結晶粒界の交点の数に着目す
るもので、結晶粒界の交点の密度が大きい結晶は、結晶
粒界の密度も大きいことを利用する。図2は各結晶粒を
一辺の長さがaの正方形として、モデル化した図を示し
ている。各結晶粒界の交点は、三重点（図2(a)）である
ことが多いが、図2(b)に示す様に四重点が形成されるこ
ともある。５本以上の結晶粒界が一点で交差する頻度は
非常に小さいので、五重点以降は考えない。ここで三重
点の集合を表す図2(c)と四重点の集合を表す図2(d)にお
ける線c上の交点の数に着目すると、図2(c)の結晶粒界
の交点の密度は、図2(d)における結晶粒界の交点の密度
と比較して、２倍である。従って、結晶粒界の密度（単
位面積当たりの線の長さ）が、図2(c)、図2(d)において
同じになることを考慮し、四重点では交点の数を２倍に
カウントする。これにより、結晶粒界の密度と結晶粒界
の交点の密度を対応させることができ、結晶粒界の交点
の密度でゲッタリング能力を規定することができる。

【００１１】また視覚的にわかりやすくゲッタリング能
力を規定する方法として、結晶粒の平均面積を用いるこ
ともできる。（図3）すなわち各結晶粒を円で近似し
（面積が等しくなる円の直径を求める）、この円の直径
を各結晶粒の粒径とする。注目している領域の各結晶粒
の粒径を平均した値を結晶粒径と定義する。平均粒径が
小さいほど、結晶粒界の密度が高くなるため、重金属等
の不純物元素を偏析しやすくなり、ゲッタリングサイト
として利用できる。

【００１２】本発明の構成を、図4を用いて説明する。
基板403は、ガラス基板や石英基板である。基板403上に
はチャネル形成領域407と、前記チャネル形成領域407の
外側に第１の不純物領域401,411と、更にその外側に第
２の不純物領域402,412が形成されている。前記第１の
不純物領域401,411には一導電型の不純物元素を第１の
濃度で導入し、前記第２の不純物領域402,412には前記
導電型と同型の不純物元素を第２の濃度で導入する。前
記チャネル形成領域407は結晶化を促進する金属（Ni
等）を用いて結晶化を行ったものでもよい。チャネル形
成領域407の上には、絶縁膜404が形成され、さらに前記
絶縁膜404を介して、前記チャネル形成領域407と対向し
てゲート電極405が形成されている。前記第１の不純物
領域401,411と前記第２の不純物領域402,412を合わせた
領域が、ソース／ドレイン領域の全体、もしくは一部分
となる。前記絶縁膜404はソース／ドレイン領域の上に
も形成されていてもよい。またLDD領域やオフセット領
域が形成されている場合には、前記チャネル形成領域と
不純物領域との間に、LDD領域やオフセット領域を挟む
ようにして、前記第１の不純物領域401,411と前記第２
の不純物領域402,412が形成されるものとする。

【００１３】本願発明は前記第１の不純物領域401,411
における第１の濃度よりも、前記第２の不純物領域402,
412における第２の濃度の方が大きいことを特徴とす
る。また、かつ前記第２の不純物領域402,412における
結晶粒界の交点の密度が、チャネル形成領域407におけ
る結晶粒界の交点の密度よりも大きいか、または前記第
２の不純物領域402,412における結晶粒径が、前記チャ
ネル形成領域407における粒径よりも小さいことを特徴
とする。本願発明は、具体的には前記第１の濃度が、1
×10¹⁹/cm³〜5×10²¹/cm³であり、前記第２の濃度は、
前記第1の濃度の1.２倍から1000倍であることを特徴と
する。本願発明の構成は図4に示すようなチャネル形成
領域の両側で構成されるものでもよいし、片側のみで構
成されるものであってもよい。すなわち、たとえばドレ
イン領域の接合近傍の不純物をゲッタリングしたいとき
には、ドレイン側にのみ、前記第１の不純物領域と前記
第２の不純物領域を形成してもよい。

【００１４】前記構成は第１の不純物領域と第２の不純
物領域に、それぞれ第１の濃度と第２の濃度で同型の導
電性を与える不純物元素を導入する場合を説明するもの
である。次に第１の不純物領域と第２の不純物領域にそ
れぞれ第１の濃度と第２の濃度で反対の導電性を与える
不純物元素を導入する場合の、本発明の構成を、図4を
使って説明する。その構成は、前記第１の不純物領域40
1,411には一導電型の不純物元素を第１の濃度で導入
し、前記第２の不純物領域402,412には、前記第１の不
純物領域に導入した不純物元素と同型の導電型を与える
不純物元素を、前記第１の濃度で導入し、かつ前記一導
電型と反対の導電型の不純物元素を第２の濃度で導入す
るものである。この構成は、前記第２の濃度よりも、前
記第１の濃度の方が大きいことを特徴とする。また、か
つ前記第２の不純物領域402,412における結晶粒界の交
点の密度が、チャネル形成領域407における結晶粒界の
交点の密度よりも大きいか、または前記第２の不純物領
域402,412における結晶粒径が、前記チャネル形成領域4
07における粒径よりも小さいことを特徴とする。本願発
明は具体的には、前記第2の濃度が、1×10¹⁹/cm³〜1×1
0²²/cm³であることを特徴とする。例としては、P型のTF
TにおいてはNiをゲッタリングする効果の大きいPを前記
第２の不純物領域に導入すれば、Niを接合領域近傍から
効果的にゲッタリングできる。別の例としては、N型のT
FTにおいて、Feをゲッタリングする効果の大きいBを前
記第２の不純物領域に導入すれば、Feを接合領域近傍か
ら効果的にゲッタリングできる。

【００１５】第２の不純物領域の一導電型を付与する不
純物を注入する領域と、ゲッタリングサイトを形成する
領域は完全に一致させる必要はない。すなわち第１の不
純物領域を挟んでチャネル形成領域の外側に形成されて
いればよい。

【００１６】本明細書では、濃度に関して以下に定義す
る。一般的に不純物の熱拡散やイオン打ち込みによって
不純物を導入した場合、半導体層中の不純物濃度は半導
体層中の深さによって濃度が異なり、不均一な濃度分布
をもつ。従って、ここでいう濃度とは半導体層中の深さ
方向の濃度分布を平均した値を意味する。

【００１７】また本明細書において、重金属等の不純物
元素とは、アルカリ金属元素や非金属元素も含んでい
る。すなわちデバイスの特性を低下させる元素を示す。

【００１８】以上の方法を用いることで重金属等の不純
物元素（3d遷移金属、Fe、Co、Ru、Rh、Pd、Os、Ir、P
t、Cu、Au等）を、トランジスタのチャネル形成領域か
ら効果的に除去もしくは減少させることができる。また
特願平１１−３７２２１４号に記載された技術と併用し
たことにより、チャネル形成領域とソース、ドレイン領
域との境界近傍のPN接合部から、重金属等の不純物元素
を除去もしくは減少させることができる。すなわち、第
１の不純物領域におけるPに代表される元素の濃度に対
して、第２の不純物領域におけるPに代表される元素の
濃度を高くすることで、重金属等の不純物元素を第２の
不純物領域へ移動させ、接合領域の重金属等の不純物を
ゲッタリングできる。

【００１９】また本発明は結晶質シリコン薄膜の形成に
おいて、結晶化を促進する金属（主に３ｄ遷移金属）を
用いた場合に特に有効である。結晶化を促進する金属を
用いて結晶化を行う方法は、特開平１０−３０３４３０
号公報に記載されている。

【００２０】

【発明の実施の形態】本願発明は、半導体薄膜デバイス
の素子形成技術に対して実施することが可能である。本
発明を実施するには、半導体層中にゲッタリングサイト
となる領域、すなわち結晶粒界の交点の密度が大きい
か、結晶粒径の小さい領域を形成する必要がある。半導
体層中に選択的にゲッタリングサイトとなる領域を作り
分ける方法としては、レーザーを用いる方法、熱処理を
用いる方法、物理的なダメージを加える方法などがあ
る。レーザーを用いる方法は実施の形態１で説明を行
い、その他の方法は実施例で説明を行う。

【００２１】[実施の形態1]本発明の実施形態を、図5〜
図10を用いて説明する。ここでは画素部とその周辺に設
けられる駆動回路のＴＦＴを同時に作製する場合を例
に、本発明を用いて、重金属等の不純物元素をゲッタリ
ングする方法を行程順に説明する。本実施形態では特願
平１１−３７２２１４号に記載された、Ｐ濃度に勾配を
持たせてゲッタリングを行い、接合近傍の重金属等の不
純物元素を除去する技術と、本明細書中で記載した、結
晶粒界に重金属等の不純物元素をゲッタリングする技術
とを併用する方法の説明を行う。但し、説明を簡単にす
るために、駆動回路ではシフトレジスタ回路、バッファ
回路などの基本回路であるＣＭＯＳ回路と、サンプリン
グ回路を形成するｎチャネル型ＴＦＴとを図示すること
にする。

【００２２】図5（Ａ）において、基板１０１にはコー
ニング社の＃７０５９ガラスや＃１７３７ガラスなどに
代表されるバリウムホウケイ酸ガラスやアルミノホウケ
イ酸ガラスなどのガラス基板や石英基板などを用いる。
ガラス基板を用いる場合には、ガラス歪み点よりも１０
〜２０℃程度低い温度であらかじめ熱処理しておいても
良い。基板１０１のＴＦＴを形成する表面に、基板１０
１からの不純物拡散を防ぐために、酸化シリコン膜、窒
化シリコン膜または酸化窒化シリコン膜などの絶縁膜か
ら成る下地膜１０２を形成する。例えば、プラズマＣＶ
Ｄ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化
シリコン膜１０２ａを１０〜２００nm（好ましくは５０
〜１００nm）、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸
化窒化水素化シリコン膜１０２ｂを５０〜２００nm（好
ましくは１００〜１５０nm）の厚さに積層形成する。こ
こでは下地膜１０２を２層構造として示したが、前記絶
縁膜の単層膜または２層以上積層させて形成しても良
い。

【００２３】次に、２５〜８０nm（好ましくは３０〜６
０nm）の厚さで非晶質構造を有する半導体層１０３ａ
を、プラズマＣＶＤ法やスパッタ法などの方法で形成す
る。非晶質構造を有する半導体膜には、非晶質半導体層
や微結晶半導体膜があり、非晶質シリコンゲルマニウム
膜などの非晶質構造を有する化合物半導体膜を適用して
も良い。プラズマＣＶＤ法で非晶質シリコン膜を形成す
る場合には、下地膜１０２と非晶質半導体層１０３ａと
は両者を連続形成することも可能である。例えば、酸化
窒化シリコン膜１０２ａと酸化窒化水素化シリコン膜１
０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガス
をＳｉＨ₄、Ｎ₂Ｏ、Ｈ₂からＳｉＨ₄とＨ₂或いはＳｉＨ₄
のみに切り替えれば、一旦大気雰囲気に晒すことなく連
続形成できる。その結果、酸化窒化水素化シリコン膜１
０２ｂの表面の汚染を防ぐことが可能となり、作製する
ＴＦＴの特性バラツキやしきい値電圧の変動を低減させ
ることができる。

【００２４】次に、結晶化の工程を行い非晶質半導体層
１０３ａから結晶質半導体層１０３ｂを作製する。ここ
で結晶化の方法を、図6を用いて説明する。基板6003は
図5(A)の基板101に対応し、下地膜6008は図5の下地膜10
2に対応している。図5の非晶質半導体層103aが図6の半
導体層に対応している。この非晶質シリコン半導体薄膜
には、以下に示す方法によって、３種類の領域が形成さ
れる。まず酸化シリコン膜によるマスク層100（図5）を
用いて、チャネル形成領域6007（図6）に選択的に結晶
化を促進する金属を導入し、その外側の結晶成長領域60
01,6011（図6）に向けて結晶成長させる。このとき、島
状半導体形成領域6004（図6）に非晶質領域6002,6012
（図6）が残るように、結晶成長させる距離を適切に制
御する。この結晶成長距離は、結晶化を促進する金属の
導入量、結晶化に際する熱処理温度、熱処理時間を変化
させることで制御可能である。従って結晶質シリコン膜
1０３ｂは結晶質の領域と非晶質の領域から構成される
ことになる。次に酸化シリコン膜によるマスク層100を
除去した後、レーザー結晶化法を用いて結晶質シリコン
膜1０３ｂを再度、結晶化させる。レーザーパワーを最
適に選ぶことにより、異なる粒径をもつ領域を形成する
ことができる。

【００２５】図7は結晶化を促進する金属としてNiを用
いて、上述の方法で絶縁基板上に形成された非晶質膜に
横方向の結晶成長を行い、その後XeClエキシマレーザー
（波長308nm、パルス幅30ns）を用いて、レーザー結晶
化を行ったサンプル表面のSEM写真である。図7(a)はチ
ャネル形成領域6007（図6）を、図7(b)は結晶成長領域6
001,6011（図6）を、図7(c)は非晶質領域6002,6012（図
6）のSEM写真であり、非晶質領域部6002,6012の結晶粒
径が最も小さく、結晶粒界の密度が最も高いことを示し
ている。従って非晶質領域部6002,6012（図6）にNiが最
も偏析しやすく、チャネル形成領域6007（図6）のNi
は、その後の活性化等の熱処理によって減少する。

【００２６】そして、結晶質半導体層１０３ｂ上に第１
のフォトマスク（ＰＭ１）を用い、フォトリソグラフィ
ーの技術を用いてレジストパターンを形成し、ドライエ
ッチングによって結晶質半導体層を島状に分割し、図5
（Ｃ）に示すように島状半導体層１０４〜１０８を形成
する。結晶質シリコン膜のドライエッチングにはＣＦ ₄
とＯ₂の混合ガスを用いる。

【００２７】このような島状半導体層に対し、ＴＦＴの
しきい値電圧（Ｖth）を制御する目的でｐ型を付与する
不純物元素を１×１０¹⁶〜５×１０¹⁷atoms/cm³程度の
濃度で島状半導体層の全面に添加しても良い。半導体に
対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、
アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表
第１３族の元素が知られている。その方法として、イオ
ン注入法やイオンドープ法（或いはイオンシャワードー
ピング法）を用いることができるが、大面積基板を処理
するにはイオンドープ法が適している。イオンドープ法
ではジボラン（Ｂ₂Ｈ₆）をソースガスとして用いホウ素
（Ｂ）を添加する。このような不純物元素の注入は必ず
しも必要でなく省略しても差し支えないが、特にｎチャ
ネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるた
めに好適に用いる手法である。

【００２８】ゲート絶縁膜１０９はプラズマＣＶＤ法ま
たはスパッタ法を用い、膜厚を４０〜１５０nmとしてシ
リコンを含む絶縁膜で形成する。本実施例では、１２０
nmの厚さで酸化窒化シリコン膜から形成する。また、Ｓ
ｉＨ₄とＮ₂ＯにＯ₂を添加させて作製された酸化窒化シ
リコン膜は、膜中の固定電荷密度が低減されているので
この用途に対して好ましい材料となる。また、ＳｉＨ₄
とＮ₂ＯとＨ₂とから作製する酸化窒化シリコン膜はゲー
ト絶縁膜との界面欠陥密度を低減できるので好ましい。
勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に
限定されるものでなく、他のシリコンを含む絶縁膜を単
層または積層構造として用いても良い。例えば、酸化シ
リコン膜を用いる場合には、プラズマＣＶＤ法で、ＴＥ
ＯＳ（Tetraethyl Orthosilicate）とＯ₂とを混合し、
反応圧力４０Pa、基板温度３００〜４００℃とし、高周
波（１３．５６MHz）電力密度０．５〜０．８W/cm²で放
電させて形成することができる。このようにして作製さ
れた酸化シリコン膜は、その後４００〜５００℃の熱ア
ニールによりゲート絶縁膜として良好な特性を得ること
ができる。

【００２９】そして、図5（Ｄ）に示すように、第１の
形状のゲート絶縁膜１０９上にゲート電極を形成するた
めの耐熱性導電層１１１を２００〜４００nm（好ましく
は２５０〜３５０nm）の厚さで形成する。耐熱性導電層
は単層で形成しても良いし、必要に応じて二層あるいは
三層といった複数の層から成る積層構造としても良い。
本明細書でいう耐熱性導電層は、エッチングで選択比の
とれる導電性材料であり、導電性窒化物、導電性酸化
物、導電性炭化物などである。これらの耐熱性導電層は
スパッタ法やＣＶＤ法で形成されるものであり、低抵抗
化を図るために含有する不純物濃度を低減させることが
好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とす
ると良い。本実施例ではＷ膜を３００nmの厚さで形成す
る。Ｗ膜はＷをターゲットとしてスパッタ法で形成して
も良いし、６フッ化タングステン（ＷＦ₆）を用いて熱
ＣＶＤ法で形成することもできる。いずれにしてもゲー
ト電極として使用するためには低抵抗化を図る必要があ
り、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ま
しい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図
ることができるが、Ｗ中に酸素などの不純物元素が多い
場合には結晶化が阻害され高抵抗化する。このことよ
り、スパッタ法による場合、純度９９．９９９９％のＷ
ターゲットを用い、さらに成膜時に気相中からの不純物
の混入がないように十分配慮してＷ膜を形成することに
より、抵抗率９〜２０μΩｃｍを実現することができ
る。

【００３０】一方、耐熱性導電層１１１にＴａ膜を用い
る場合には、同様にスパッタ法で形成することが可能で
ある。Ｔａ膜はスパッタガスにＡｒを用いる。また、ス
パッタ時のガス中に適量のＸｅやＫｒを加えておくと、
形成する膜の内部応力を緩和して膜の剥離を防止するこ
とができる。α相のＴａ膜の抵抗率は２０μΩcm程度で
ありゲート電極に使用することができるが、β相のＴａ
膜の抵抗率は１８０μΩcm程度でありゲート電極とする
には不向きであった。ＴａＮ膜はα相に近い結晶構造を
持つので、Ｔａ膜の下地にＴａＮ膜を形成すればα相の
Ｔａ膜が容易に得られる。また、図示しないが、耐熱性
導電層１１１の下に２〜２０nm程度の厚さでリン（Ｐ）
をドープしたシリコン膜を形成しておくことは有効であ
る。これにより、その上に形成される導電膜の密着性向
上と酸化防止を図ると同時に、耐熱性導電層１１１が微
量に含有するアルカリ金属元素が第１の形状のゲート絶
縁膜１０９に拡散するのを防ぐことができる。いずれに
しても、耐熱性導電層１１１は抵抗率を１０〜５０μΩ
cmの範囲ですることが好ましい。

【００３１】次に図8（A）に示すように、第２のフォト
マスク（ＰＭ２）を用い、フォトリソグラフィーの技術
を使用してレジストによるマスク１１２〜１１７を形成
する。そして、第１のエッチング処理を行う。本実施例
ではＩＣＰエッチング装置を用い、エッチング用ガスに
Ｃｌ₂とＣＦ₄を用い、１Paの圧力で３．２W/cm²のＲＦ
（13.56MHz）電力を投入してプラズマを形成して行う。
基板側（試料ステージ）にも２２４mW/cm²のＲＦ（13.5
6MHz）電力を投入し、これにより実質的に負の自己バイ
アス電圧が印加される。この条件でＷ膜のエッチング速
度は約１００nm/minである。第１のエッチング処理はこ
のエッチング速度を基にＷ膜がちょうどエッチングされ
る時間を推定し、それよりもエッチング時間を２０％増
加させた時間をエッチング時間とした。

【００３２】第１のエッチング処理により第１のテーパ
ー形状を有する導電層１１８〜１２３が形成される。テ
ーパー部の角度は１５〜３０°が形成される。残渣を残
すことなくエッチングするためには、１０〜２０％程度
の割合でエッチング時間を増加させるオーバーエッチン
グを施すものとする。Ｗ膜に対する酸化窒化シリコン膜
（第１の形状のゲート絶縁膜１０９）の選択比は２〜４
（代表的には３）であるので、オーバーエッチング処理
により、酸化窒化シリコン膜が露出した面は２０〜５０
nm程度エッチングされ第１のテーパー形状を有する導電
層の端部近傍にテーパー形状が形成された第２の形状の
ゲート絶縁膜170aが形成される。

【００３３】そして、第１のドーピング処理を行い一導
電型の不純物元素を島状半導体層に添加する。ここで
は、ｎ型を付与する不純物元素添加の工程を行う。第１
の形状の導電層を形成したマスク１１２〜１１７をその
まま残し、第１のテーパー形状を有する導電層１１８〜
１２３をマスクとして自己整合的にｎ型を付与する不純
物元素をイオンドープ法で添加する。ｎ型を付与する不
純物元素をゲート電極の端部におけるテーパー部とゲー
ト絶縁膜とを通して、その下に位置する半導体層に達す
るように添加するためにドーズ量を１×１０¹³〜５×１
０¹⁴atoms/cm²とし、加速電圧を８０〜１６０ｋｅＶと
して行う。ｎ型を付与する不純物元素として１５族に属
する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を
用いるが、ここではリン（Ｐ）を用いた。このようなイ
オンドープ法により第３の不純物領域１２４〜１２８に
は１×１０²⁰〜１×１０²¹atomic/cm³の濃度範囲でｎ型
を付与する不純物元素が添加され、テーパー部の下方に
形成される第4の不純物領域（Ａ）には同領域内で必ず
しも均一ではないが１×１０¹⁷〜１×１０²⁰atomic/cm³
の濃度範囲でｎ型を付与する不純物元素が添加される。

【００３４】この工程において、第4の不純物領域
（Ａ）において、少なくとも第１の形状の導電層１１８
〜１２３と重なった部分に含まれるｎ型を付与する不純
物元素の濃度変化は、テーパー部の膜厚変化を反映す
る。即ち、第4の不純物領域（Ａ）１２９〜１３２へ添
加されるリン（Ｐ）の濃度は、第１の形状の導電層に重
なる領域において、該導電層の端部から内側に向かって
徐々に濃度が低くなる。これはテーパー部の膜厚の差に
よって、半導体層に達するリン（Ｐ）の濃度が変化する
ためである。

【００３５】次に、図8（Ｂ）に示すように第２のエッ
チング処理を行う。エッチング処理も同様にＩＣＰエッ
チング装置により行い、エッチングガスにＣＦ₄とＣｌ₂
の混合ガスを用い、ＲＦ電力３．２W/cm²(13.56MHz)、
バイアス電力４５mW/cm²(13.56MHz)、圧力１．０Ｐａで
エッチングを行う。この条件で形成される第２の形状を
有する導電層１４０〜１４５が形成される。その端部に
はテーパー部が形成され、該端部から内側にむかって徐
々に厚さが増加するテーパー形状となる。第１のエッチ
ング処理と比較して基板側に印加するバイアス電力を低
くした分等方性エッチングの割合が多くなり、テーパー
部の角度は３０〜６０°となる。また、第２の形状のゲ
ート絶縁膜170aの表面が４０nm程度エッチングされ、新
たに第３の形状のゲート絶縁膜１７０bが形成される。

【００３６】そして、第１のドーピング処理よりもドー
ズ量を下げ高加速電圧の条件でｎ型を付与する不純物元
素をドーピングする。例えば、加速電圧を７０〜１２０
ｋｅＶとし、１×１０¹³/cm²のドーズ量で行い、第２の
形状を有する導電層１４０〜１４５と重なる領域の不純
物濃度を１×１０¹⁶〜１×１０¹⁸atoms/cm³となるよう
にする。このようにして、第4の不純物領域（Ｂ）１４
６〜１５０を形成する。

【００３７】そして、ｐチャネル型ＴＦＴを形成する島
状半導体層１０４、１０６に一導電型とは逆の導電型の
不純物領域１５６、１５７を形成する。この場合も第２
の形状の導電層１４０、１４２をマスクとしてｐ型を付
与する不純物元素を添加し、自己整合的に不純物領域を
形成する。このとき、ｎチャネル型ＴＦＴを形成する島
状半導体層１０５、１０７、１０８は、第３のフォトマ
スク（ＰＭ３）を用いてレジストのマスク１５１〜１５
３を形成し全面を被覆しておく。ここで形成される不純
物領域１５６、１５７はジボラン（Ｂ₂Ｈ₆）を用いたイ
オンドープ法で形成する。不純物領域１５６、１５７の
ｐ型を付与する不純物元素の濃度は、２×１０²⁰〜２×
１０²¹atoms/cm³となるようにする。

【００３８】しかしながら、この不純物領域１５６、１
５７は詳細にはｎ型を付与する不純物元素を含有する３
つの領域に分けて見ることができる。第３の不純物領域
１５６ａ、１５７ａは１×１０²⁰〜１×１０²¹atoms/cm
³の濃度でｎ型を付与する不純物元素を含み、第４の不
純物領域（Ａ）１５６ｂ、１５７ｂは１×１０¹⁷〜１×
１０²⁰atoms／cm³⁶の濃度でｎ型を付与する不純物元素
を含み、第４の不純物領域（Ｂ）１５６ｃ、１５７ｃは
１×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度でｎ型を付与
する不純物元素を含んでいる。しかし、これらの不純物
領域１５６ｂ、１５６ｃ、１５７ｂ、１５７ｃのｐ型を
付与する不純物元素の濃度を１×１０¹⁹atoms／cm³以上
となるようにし、第３の不純物領域１５６ａ、１５７ａ
においては、ｐ型を付与する不純物元素の濃度を１．５
から３倍となるようにすることにより、第３の不純物領
域でｐチャネル型ＴＦＴのソース領域およびドレイン領
域として機能するために何ら問題はな生じない。また、
第４の不純物領域（Ｂ）１５６ｃ、１５７ｃは一部が第
２のテーパー形状を有する導電層１４０または１４２と
一部が重なって形成される。

【００３９】その後、図9（Ａ）に示すように、ゲート
電極およびゲート絶縁膜上から第１の層間絶縁膜１５８
を形成する。第１の層間絶縁膜は酸化シリコン膜、酸化
窒化シリコン膜、窒化シリコン膜、またはこれらを組み
合わせた積層膜で形成すれば良い。いずれにしても第１
の層間絶縁膜１５８は無機絶縁物材料から形成する。第
１の層間絶縁膜１５８の膜厚は１００〜２００nmとす
る。ここで、酸化シリコン膜を用いる場合には、プラズ
マＣＶＤ法でＴＥＯＳとＯ₂とを混合し、反応圧力４０P
a、基板温度３００〜４００℃とし、高周波（１３．５
６MHz）電力密度０．５〜０．８W/cm²で放電させて形成
することができる。また、酸化窒化シリコン膜を用いる
場合には、プラズマＣＶＤ法でＳｉＨ₄、Ｎ₂Ｏ、ＮＨ₃
から作製される酸化窒化シリコン膜、またはＳｉＨ₄、
Ｎ₂Ｏから作製される酸化窒化シリコン膜で形成すれば
良い。この場合の作製条件は反応圧力２０〜２００Pa、
基板温度３００〜４００℃とし、高周波（６０MHz）電
力密度０．１〜１．０W/cm²で形成することができる。
また、ＳｉＨ₄、Ｎ₂Ｏ、Ｈ₂から作製される酸化窒化水
素化シリコン膜を適用しても良い。窒化シリコン膜も同
様にプラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃から作製するこ
とが可能である。

【００４０】このように、第２の層間絶縁膜を有機絶縁
物材料で形成することにより、表面を良好に平坦化させ
ることができる。また、有機樹脂材料は一般に誘電率が
低いので、寄生容量を低減するできる。しかし、吸湿性
があり保護膜としては適さないので、本実施例のよう
に、第１の層間絶縁膜１５８として形成した酸化シリコ
ン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み
合わせて用いると良い。

【００４１】その後、第４のフォトマスク（ＰＭ４）を
用い、所定のパターンのレジストマスクを形成し、それ
ぞれの島状半導体層に形成されソース領域またはドレイ
ン領域とする不純物領域に達するコンタクトホールを形
成する。コンタクトホールはドライエッチング法で形成
する。この場合、エッチングガスにＣＦ₄、Ｏ₂、Ｈｅの
混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜
１５９をまずエッチングし、その後、続いてエッチング
ガスをＣＦ₄、Ｏ₂として第１の層間絶縁膜１５８をエッ
チングする。さらに、島状半導体層との選択比を高める
ために、エッチングガスをＣＨＦ₃に切り替えて第３の
形状のゲート絶縁膜１７０bをエッチングすることによ
りコンタクトホールを形成することができる。

【００４２】次に、コンタクトホール形成によって暴露
されたソース領域またはドレイン領域の一部分にPを添
加する。Pの添加はフォスフィン（ＰＨ₃）を用いたイオ
ンドーピング法で行い、この領域のP濃度を１×10²⁰〜
１×10²¹／cm³とする。Pのイオンドーピングは結晶化を
促進する金属を、接合近傍から削減もしくは低減させる
ために行う。ゲッタリングを効率よく行う為には、コン
タクトホールの位置は接合部に近いほどよく、コンタク
トホールの面積も大きい方がよい。

【００４３】そして、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化する工程を行
う。この工程はファーネスアニール炉を用いる熱アニー
ル法で行う。熱アニール法では酸素濃度が１ｐｐｍ以
下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４０
０〜７００℃、代表的には５００〜６００℃で行う。こ
の熱処理によって、チャネル形成領域に存在していた結
晶化を促進する金属や、その他の重金属等の不純物元素
はソース領域またはドレイン領域に移動する。この移動
は２種類のゲッタリングサイトが存在するために従来よ
りも効率がよい。すなわち、結晶粒径が小さく、結晶粒
界の密度の高い領域（非晶質領域6002,6012（図6）をレ
ーザー結晶化した部分）やPをドープした領域に重金属
等の不純物元素をゲッタリングさせる。またコンタクト
ホールを通してPドープを行った領域と前記結晶粒界の
密度の高い領域がTFTの接合領域と離れている為、結晶
化を促進する金属やその他の重金属等の不純物元素を接
合領域から効果的に取り除くことも可能となる。

【００４４】活性化の工程に続いて、雰囲気ガスを変化
させ、３〜１００％の水素を含む雰囲気中で、３００〜
４５０℃で１〜１２時間の熱処理を行い、島状半導体層
を水素化する工程を行う。この工程は熱的に励起された
水素により島状半導体層にある１０¹⁶〜１０¹⁸/cm³のダ
ングリングボンドを終端する工程である。水素化の他の
手段として、プラズマ水素化（プラズマにより励起され
た水素を用いる）を行っても良い。いずれにしても、島
状半導体層１０４〜１０８中の欠陥密度を１０ ¹⁶/cm³以
下とすることが望ましく、そのために水素を０．０１〜
０．１atomic％程度付与すれば良い。

【００４５】そして、導電性の金属膜をスパッタ法や真
空蒸着法で形成し、第５のフォトマスク（ＰＭ５）によ
りレジストマスクパターンを形成し、エッチングによっ
てソース線１６０〜１６４とドレイン線１６５〜１６８
を形成する。画素電極１６９はドレイン線と一緒に形成
される。画素電極１７１は隣の画素に帰属する画素電極
を表している。図示していないが、本実施例ではこの配
線を、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半
導体層のソースまたはドレイン領域を形成する不純物領
域とコンタクトを形成し、そのＴｉ膜上に重ねてアルミ
ニウム（Ａｌ）を３００〜４００nmの厚さで形成（図9
（Ｃ）において１６０ａ〜１６９ａで示す）し、さらに
その上に透明導電膜を８０〜１２０nmの厚さで形成（図
9（Ｃ）において１６０ｂ〜１６９ｂで示す）した。透
明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ₂Ｏ₃―
ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さ
らに可視光の透過率や導電率を高めるためにガリウム
（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好
適に用いることができる。

【００４６】こうして５枚のフォトマスクにより、同一
の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴと
を有した基板を完成させることができる。駆動回路には
第１のｐチャネル型ＴＦＴ２００、第１のｎチャネル型
ＴＦＴ２０、第２のｐチャネル型ＴＦＴ２０２、第２の
ｎチャネル型ＴＦＴ２０３、画素部には画素ＴＦＴ２０
４、保持容量２０５が形成されている。本明細書では便
宜上このような基板をアクティブマトリクス基板と呼
ぶ。

【００４７】駆動回路の第１のｐチャネル型ＴＦＴ２０
０には、第２のテーパー形状を有する導電層がゲート電
極２２０としての機能を有し、島状半導体層１０４にチ
ャネル形成領域２０６、ソース領域またはドレイン領域
として機能する第３の不純物領域２０７ａ、ゲート電極
２２０と重ならないＬＤＤ領域を形成する第４の不純物
領域（Ａ）２０７ｂ、一部がゲート電極２２０と重なる
ＬＤＤ領域を形成する第４の不純物領域（Ｂ）２０７ｃ
を有する構造となっている。

【００４８】第１のｎチャネル型ＴＦＴ２０１には、第
２のテーパー形状を有する導電層がゲート電極２２１と
しての機能を有し、島状半導体層１０５にチャネル形成
領域２０８、ソース領域またはドレイン領域として機能
する第３の不純物領域２０９ａ、ゲート電極２２１と重
ならないＬＤＤ領域を形成する第4の不純物領域（Ａ）
（Ａ）２０９ｂ、一部がゲート電極２２１と重なるＬＤ
Ｄ領域を形成する第4の不純物領域（Ｂ）２０９ｃを有
する構造となっている。チャネル長２〜７μｍに対し
て、第4の不純物領域（Ｂ）２０９ｃがゲート電極２２
１と重なる部分の長さは０．１〜０．３μｍとする。こ
のＬovの長さはゲート電極２２１の厚さとテーパー部の
角度から制御する。ｎチャネル型ＴＦＴにおいてこのよ
うなＬＤＤ領域を形成することにより、ドレイン領域近
傍に発生する高電界を緩和して、ホットキャリアの発生
を防ぎ、ＴＦＴの劣化を防止することができる。

【００４９】駆動回路の第２のｐチャネル型ＴＦＴ２０
２は同様に、第２のテーパー形状を有する導電層がゲー
ト電極２２２としての機能を有し、島状半導体層１０６
にチャネル形成領域２１０、ソース領域またはドレイン
領域として機能する第３の不純物領域２１１ａ、ゲート
電極２２２と重ならないＬＤＤ領域を形成する第４の不
純物領域（Ａ）２１１ｂ、一部がゲート電極２２２と重
なるＬＤＤ領域を形成する第４の不純物領域（Ｂ）２１
１ｃを有する構造となっている。

【００５０】駆動回路の第２のｎチャネル型ＴＦＴ２０
３には、第２のテーパー形状を有する導電層がゲート電
極２２３としての機能を有し、島状半導体層１０７にチ
ャネル形成領域２１２、ソース領域またはドレイン領域
として機能する第３の不純物領域２１３ａ、ゲート電極
２２３と重ならないＬＤＤ領域を形成する第4の不純物
領域（Ａ）２１３ｂ、一部がゲート電極２２３と重なる
ＬＤＤ領域を形成する第4の不純物領域（Ｂ）２１３ｃ
を有する構造となっている。第２のｎチャネル型ＴＦＴ
２０１と同様に第4の不純物領域（Ｂ）２１３ｃがゲー
ト電極２２３と重なる部分の長さは０．１〜０．３μｍ
とする。

【００５１】駆動回路はシフトレジスタ回路、バッファ
回路などのロジック回路やアナログスイッチで形成され
るサンプリング回路などで形成される。図9（Ｂ）では
これらを形成するＴＦＴを一対のソース・ドレイン間に
一つのゲート電極を設けたシングルゲートの構造で示し
たが、複数のゲート電極を一対のソース・ドレイン間に
設けたマルチゲート構造としても差し支えない。

【００５２】画素ＴＦＴ２０４には、第２のテーパー形
状を有する導電層がゲート電極２２４としての機能を有
し、島状半導体層１０８にチャネル形成領域２１４ａ、
２１４ｂ、ソース領域またはドレイン領域として機能す
る第３の不純物領域２１５ａ、２１７、ゲート電極２２
４と重ならないＬＤＤ領域を形成する第4の不純物領域
（Ａ）２１５ｂ、一部がゲート電極２２４と重なるＬＤ
Ｄ領域を形成する第4の不純物領域（Ｂ）２１５ｃを有
する構造となっている。第4の不純物領域（Ｂ）２１３
ｃがゲート電極２２４と重なる部分の長さは０．１〜
０．３μｍとする。また、第３の不純物領域２１７から
延在し、第4の不純物領域（Ａ）２１９ｂ、第4の不純物
領域（Ｂ）２１９ｃ、導電型を決定する不純物元素が添
加されていない領域２１８を有する半導体層と、第３の
形状を有するゲート絶縁膜と同層で形成される絶縁層
と、第２のテーパー形状を有する導電層から形成される
容量配線２２５から保持容量が形成されている。

【００５３】図10は画素部のほぼ一画素分を示す上面図
である。図中に示すＡ−Ａ'断面が図9（Ｂ）に示す画素
部の断面図に対応している。画素ＴＦＴ２０４は、ゲー
ト電極２２４は図示されていないゲート絶縁膜を介して
その下の島状半導体層１０８と交差し、さらに複数の島
状半導体層に跨って延在してゲート配線を兼ねている。
図示はしていないが、島状半導体層には、図9（Ｂ）で
説明したソース領域、ドレイン領域、ＬＤＤ領域が形成
されている。また、２３０はソース配線１６４とソース
領域２１５ａとのコンタクト部、２３１は画素電極１６
９とドレイン領域２２７とのコンタクト部である。保持
容量２０５は、画素ＴＦＴ２０４のドレイン領域２２７
から延在する半導体層とゲート絶縁膜を介して容量配線
２２５が重なる領域で形成されている。この構成におい
て半導体層２１８には、価電子制御を目的とした不純物
元素は添加されていない。

【００５４】以上の様な構成は、画素ＴＦＴおよび駆動
回路が要求する仕様に応じて各回路を構成するＴＦＴの
構造を最適化し、半導体装置の動作性能と信頼性を向上
させることを可能としている。さらにゲート電極を耐熱
性を有する導電性材料で形成することによりＬＤＤ領域
やソース領域およびドレイン領域の活性化を容易として
いる。さらに、ゲート電極にゲート絶縁膜を介して重な
るＬＤＤ領域を形成する際に、導電型を制御する目的で
添加した不純物元素に濃度勾配を持たせてＬＤＤ領域を
形成することで、特にドレイン領域近傍における電界緩
和効果が高まることが期待できる。

【００５５】アクティブマトリクス型の液晶表示装置の
場合、第１のｐチャネル型ＴＦＴ２００と第１のｎチャ
ネル型ＴＦＴ２０１は高速動作を重視するシフトレジス
タ回路、バッファ回路、レベルシフタ回路などを形成す
るのに用いる。図9（Ｂ）ではこれらの回路をロジック
回路部として表している。第１のｎチャネル型ＴＦＴ２
０１の第4の不純物領域（Ｂ）２０９ｃはホットキャリ
ア対策を重視した構造となっている。さらに、耐圧を高
め動作を安定化させるために、図10（Ａ）で示すように
このロジック回路部のＴＦＴを第１のｐチャネル型ＴＦ
Ｔ２８０と第１のｎチャネル型ＴＦＴ２８１で形成して
も良い。このＴＦＴは、一対のソース・ドレイン間に２
つのゲート電極を設けたダブルゲート構造であり、この
ようなＴＦＴは本実施例の工程を用いて同様に作製でき
る。第１のｐチャネル型ＴＦＴ２８０には、島状半導体
層にチャネル形成領域２３６ａ、２３６ｂ、ソースまた
はドレイン領域として機能する第３の不純物領域２３８
ａ、２３９ａ、２４０ａ、ＬＤＤ領域となる第４の不純
物領域（Ａ）２３８ｂ、２３９ｂ、２４０ｂ及びゲート
電極２３７と一部が重なりＬＤＤ領域となる第４の不純
物領域（Ｂ）２３８ｃ、２３９ｃ、２４０ｃを有した構
造となっている。第１のｎチャネル型ＴＦＴ２８１に
は、島状半導体層にチャネル形成領域２４１ａ、２４１
ｂ、ソースまたはドレイン領域として機能する第３の不
純物領域２４３ａ、２４４ａ、２４５ａとＬＤＤ領域と
なる第4の不純物領域（Ａ）２４３ｂ、２４４ｂ、２４
５ｂ及びゲート電極２４２と一部が重なりＬＤＤ領域と
なる第4の不純物領域（Ｂ）２４３ｃ、２４４ｃ、２４
５ｃを有している。チャネル長は３〜７μｍとして、ゲ
ート電極と重なるＬＤＤ領域をＬovとしてそのチャネル
長方向の長さは０．１〜０．３μｍとする。

【００５６】また、アナログスイッチで構成するサンプ
リング回路には、同様な構成とした第２のｐチャネル型
ＴＦＴ２０２と第２のｎチャネル型ＴＦＴ２０３を適用
することができる。サンプリング回路はホットキャリア
対策と低オフ電流動作が重視されるので、図10（Ｂ）で
示すようにこの回路のＴＦＴを第２のｐチャネル型ＴＦ
Ｔ２８２と第２のｎチャネル型ＴＦＴ２８３で形成して
も良い。この第２のｐチャネル型ＴＦＴ２８２は、一対
のソース・ドレイン間に３つのゲート電極を設けたトリ
プルゲート構造であり、このよなＴＦＴは本実施例の工
程を用いて同様に作製できる。第２のｐチャネル型ＴＦ
Ｔ２８２には、島状半導体層にチャネル形成領域２４６
ａ、２３４ｂ、２４６ｃソースまたはドレイン領域とし
て機能する第３の不純物領域２４９ａ、２５０ａ、２５
１ａ、２５２ａ、ＬＤＤ領域となる第４の不純物領域
（Ａ）２４９ｂ、２５０ｂ、２５１ｂ、２５２ｂ及びゲ
ート電極２４７と一部が重なりＬＤＤ領域となる第４の
不純物領域（Ｂ）２４９ｃ、２５０ｃ、２５１ｃ、２５
２ｃを有した構造となっている。第２のｎチャネル型Ｔ
ＦＴ２８３には、島状半導体層にチャネル形成領域２５
３ａ、２５３ｂ、ソースまたはドレイン領域として機能
する第３の不純物領域２５５ａ、２５６ａ、２５７ａと
ＬＤＤ領域となる第4の不純物領域（Ａ）２５５ｂ、２
５６ｂ、２５７ｂ及びゲート電極２５４と一部が重なり
ＬＤＤ領域となる第4の不純物領域（Ｂ）２５５ｃ、２
５６ｃ、２５７ｃを有している。チャネル長は３〜７μ
ｍとして、ゲート電極と重なるＬＤＤ領域をＬovとして
そのチャネル長方向の長さは０．１〜０．３μｍとす
る。

【００５７】このように、ＴＦＴのゲート電極の構成を
シングルゲート構造とするか、複数のゲート電極をソー
ス領域とドレイン領域との間に設けたマルチゲート構造
とするかは、回路の特性に応じて実施者が適宣選択すれ
ば良い。そして、本実施例で完成したアクティブマトリ
クス基板を用いることで反射型の液晶表示装置を作製す
ることができる。

【００５８】以下、実施例１〜3までは、半導体膜中に
ゲッタリングサイトとなる領域、すなわち結晶粒径が小
さい、若しくは結晶粒界の交点の密度が大きい領域を形
成する方法のみの説明を行う。これらの方法を用いて実
施の形態１で示したように、アクティブマトリクス基板
を作ることができる。実施の形態１ではコンタクト領域
に高濃度のPをドープして、接合領域における重金属等
の不純物元素を効果的に除去する方法を用いたが、特願
平１１−３７２２１４号に示されている他の方法と併用
してもよい。

【００５９】

【実施例】[実施例1]実施例1では結晶核の発生密度を制
御することで、ゲッタリングサイトを形成する方法の説
明を行う（図11）。基板1103はガラスまたは石英基板で
ある。基板1103のＴＦＴが形成される表面には、珪素
（シリコン）を含む絶縁膜からなる下地1108が形成され
ている。さらに下地膜1108の上に２０〜１００ｎｍの厚
さの、非晶質半導体薄膜や結晶質半導体薄膜が公知の成
膜法で形成されている。

【００６０】この半導体膜のチャネル形成領域1107の上
に酸化シリコン膜によるマスク層1130を形成する。この
マスクはチャネル形成領域から後にソース、ドレイン領
域となる領域へはみ出している方が好ましい。次に結晶
化を促進する金属Niを、スピンコータ等を用いて基板全
面に添加し、400〜700℃で熱処理を行う。このときNiの
拡散係数が酸化膜中では小さい為に、酸化シリコン膜に
よるマスク層1130下の半導体薄膜におけるNiの濃度は小
さい。膜中のNiの濃度が小さいほど核発生密度は減少す
るため、酸化シリコン膜によるマスク層1130下の結晶質
半導体における結晶粒径は大きくなり、結晶粒界の公差
する交点も減少する。従って半導体領域1101,1111がゲ
ッタリングサイトとなる。

【００６１】[実施例2]実施例2では多孔質膜をゲッタリ
ングサイトとして利用するものである。基板1203はガラ
スまたは石英基板である。基板1203のＴＦＴが形成され
る表面には、珪素（シリコン）を含む絶縁膜からなる下
地1208が形成されている。さらに下地膜1208の上に２０
〜１００ｎｍの厚さの、非晶質半導体薄膜が公知の成膜
法で形成されている。

【００６２】多孔質膜はHF溶液中での陽極化成法によっ
て形成でき、p型基板に対しては光照射なしでも、十分
な成長速度が得られる。従って図12において、半導体領
域1201,1211をP型にするため、p型を付与する不純物元
素を、半導体領域1201,1211にドープする。このとき基
板内のp型を付与した半導体領域はすべてつながるよう
にして、陽極化成法を行う。陽極化成法により、半導体
領域1201,1211は多孔質膜となる。多孔質膜は結晶欠陥
も多く、ゲッタリング能力が高い。また表面積が大きい
為、不純物原子の拡散が促進される。一般的に不純物原
子の表面における拡散係数や粒界中の拡散係数は、バル
ク中の拡散係数よりも数桁大きい。従って、ゲッタリン
グサイトとして利用できる。

【００６３】[実施例3]一般的に結晶粒径は結晶核の核
発生の頻度できまる。この頻度を決定するパラメータの
一つが温度である。すなわち温度（過冷度）によって、
エムブリオから固体結晶へと成長する臨界半径が異なっ
てくる。（図13）図13は「凝固工学；中江秀雄著、アグ
ネ発行、pp.58」に記載された「図5.1」である。従って
レーザーやランプアニールを用いた結晶化において、ゲ
ッタリングサイトを形成したい領域を、核発生数が大き
くなる温度にすればよい。これを実現するには、たとえ
ば適当な酸化膜マスクを介して、アニールを行う。

【００６４】[実施例4]本実施例では実施の形態や実施
例１〜3で作製したアクティブマトリクス基板から、ア
クティブマトリクス型液晶表示装置を作製する工程を説
明する。まず、図１４（Ａ）に示すように、図9（Ｂ）
の状態のアクティブマトリクス基板に柱状スペーサから
成るスペーサを形成する。スペーサは数μｍの粒子を散
布して設ける方法でも良いが、ここでは基板全面に樹脂
膜を形成した後これをパターニングして形成する方法を
採用した。このようなスペーサの材料に限定はないが、
例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗
布した後、露光と現像処理によって所定のパターンに形
成する。さらにクリーンオーブンなどで１５０〜２００
℃で加熱して硬化させる。このようにして作製されるス
ペーサは露光と現像処理の条件によって形状を異ならせ
ることができるが、好ましくは、スペーサの形状は柱状
で頂部が平坦な形状となるようにすると、対向側の基板
を合わせたときに液晶表示パネルとしての機械的な強度
を確保することができる。形状は円錐状、角錐状など特
別の限定はないが、例えば円錐状としたときに具体的に
は、高さを１．２〜５μｍとし、平均半径を５〜７μ
ｍ、平均半径と底部の半径との比を１対１．５とする。
このとき側面のテーパー角は±１５°以下とする。

【００６５】スペーサの配置は任意に決定すれば良い
が、好ましくは、図１４（Ａ）で示すように、画素部に
おいては画素電極１６９のコンタクト部２３１と重ねて
その部分を覆うように柱状スペーサ４０６を形成すると
良い。コンタクト部２３１は平坦性が損なわれこの部分
では液晶がうまく配向しなくなるので、このようにして
コンタクト部２３１にスペーサ用の樹脂を充填する形で
柱状スペーサ４０６を形成することでディスクリネーシ
ョンなどを防止することができる。また、駆動回路のＴ
ＦＴ上にもスペーサ４０５ａ〜４０５ｅを形成してお
く。このスペーサは駆動回路部の全面に渡って形成して
も良いし、図１４で示すようにソース線およびドレイン
線を覆うようにして設けても良い。

【００６６】その後、配向膜４０７を形成する。通常液
晶表示素子の配向膜にはポリイミド樹脂を用いる。配向
膜を形成した後、ラビング処理を施して液晶分子がある
一定のプレチルト角を持って配向するようにした。画素
部に設けた柱状スペーサ４０６の端部からラビング方向
に対してラビングされない領域が２μｍ以下となるよう
にした。また、ラビング処理では静電気の発生がしばし
ば問題となるが、駆動回路のＴＦＴ上に形成したスペー
サ４０５ａ〜４０５ｅにより静電気からＴＦＴを保護す
る効果を得ることができる。また図では説明しないが、
配向膜４０７を先に形成してから、スペーサ４０６、４
０５ａ〜４０５ｅを形成した構成としても良い。

【００６７】対向側の対向基板４０１には、遮光膜４０
２、透明導電膜４０３および配向膜４０４を形成する。
遮光膜４０２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜
３００nmの厚さで形成する。そして、画素部と駆動回路
が形成されたアクティブマトリクス基板と対向基板とを
シール剤４０８で貼り合わせる。シール剤４０８にはフ
ィラー（図示せず）が混入されていて、このフィラーと
スペーサ４０６、４０５ａ〜４０５ｅによって均一な間
隔を持って２枚の基板が貼り合わせられる。その後、両
基板の間に液晶材料４０９を注入する。液晶材料には公
知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他
に、電場に対して透過率が連続的に変化する電気光学応
答性を示す、無しきい値反強誘電性混合液晶を用いるこ
ともできる。この無しきい値反強誘電性混合液晶には、
Ｖ字型の電気光学応答特性を示すものもある。このよう
にして図１４（Ｂ）に示すアクティブマトリクス型液晶
表示装置が完成する。

【００６８】図１５はこのようなアクティブマトリクス
基板の上面図を示し、画素部および駆動回路部とスペー
サおよびシール剤の位置関係を示す上面図である。実施
の形態で述べたガラス基板１０１上に画素部６０４の周
辺に駆動回路として走査信号駆動回路６０５と画像信号
駆動回路６０６が設けられている。さらに、その他ＣＰ
Ｕやメモリなどの信号処理回路６０７も付加されていて
も良い。そして、これらの駆動回路は接続配線６０３に
よって外部入出力端子６０２と接続されている。画素部
６０４では走査信号駆動回路６０５から延在するゲート
配線群６０８と画像信号駆動回路６０６から延在するソ
ース配線群６０９がマトリクス状に交差して画素を形成
し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容量２
０５が設けられている。

【００６９】図１４において画素部において設けた柱状
スペーサ４０６は、すべての画素に対して設けても良い
が、図１５で示すようにマトリクス状に配列した画素の
数個から数十個おきに設けても良い。即ち、画素部を構
成する画素の全数に対するスペーサの数の割合は２０〜
１００％とすることが可能である。また、駆動回路部に
設けるスペーサ４０５ａ〜４０５ｅはその全面を覆うよ
うに設けても良いし各ＴＦＴのソースおよびドレイン配
線の位置にあわせて設けても良い。図１５では駆動回路
部に設けるスペーサの配置を６１０〜６１２で示す。そ
して、図１５示すシール剤６１3は、基板１０１上の画
素部６０４および走査信号駆動回路６０５、画像信号駆
動回路６０６、その他の信号処理回路６０７の外側であ
って、外部入出力端子６０２よりも内側に形成する。

【００７０】このようなアクティブマトリクス型液晶表
示装置の構成を図１６の斜視図を用いて説明する。図１
６においてアクティブマトリクス基板は、ガラス基板１
０１上に形成された、画素部６０４と、走査信号駆動回
路６０５と、画像信号駆動回路６０６とその他の信号処
理回路６０７とで構成される。画素部６０４には画素Ｔ
ＦＴ２０４と保持容量２０５が設けられ、画素部の周辺
に設けられる駆動回路はＣＭＯＳ回路を基本として構成
されている。走査信号駆動回路６０５と画像信号駆動回
路６０６からは、それぞれゲート線（ゲート電極と連続
して形成されている場合は図9（Ｂ）の２２４に相当す
る）とソース線１６４が画素部６０４に延在し、画素Ｔ
ＦＴ２０４に接続している。また、フレキシブルプリン
ト配線板（Flexible Printed Circuit：ＦＰＣ）６１３
が外部入力端子６０２に接続していて画像信号などを入
力するのに用いる。ＦＰＣ６１３は補強樹脂６１４によ
って強固に接着されている。そして接続配線６０３でそ
れぞれの駆動回路に接続している。また、対向基板４０
１には図示していない、遮光膜や透明電極が設けられて
いる。

【００７１】[実施例5]図１７は実施の形態や実施例１
〜３で示したアクティブマトリクス基板の回路構成の一
例であり、直視型の表示装置の回路構成を示す図であ
る。このアクティブマトリクス基板は、画像信号駆動回
路６０６、走査信号駆動回路（Ａ）（Ｂ）６０５、画素
部６０４を有している。尚、本明細書中において記した
駆動回路とは、画像信号駆動回路６０６、走査信号駆動
回路６０５を含めた総称である。

【００７２】画像信号駆動回路６０６は、シフトレジス
タ回路５０１ａ、レベルシフタ回路５０２ａ、バッファ
回路５０３ａ、サンプリング回路５０４を備えている。
また、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフト
レジスタ回路５０１ｂ、レベルシフタ回路５０２ｂ、バ
ッファ回路５０３ｂを備えている。

【００７３】シフトレジスタ回路５０１ａ、５０１ｂは
駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、こ
の回路を形成するＣＭＯＳ回路のＴＦＴは、図9（Ｂ）
の第１のｐチャネル型ＴＦＴ２００と第１のｎチャネル
型ＴＦＴ２０１で形成する。或いは、図９（Ａ）で示す
第１のｐチャネル型ＴＦＴ２８０と第１のｎチャネル型
ＴＦＴ２８１で形成しても良い。また、レベルシフタ回
路５０２ａ、５０２ｂやバッファ回路５０３ａ、５０３
ｂは駆動電圧が１４〜１６Ｖと高くなるのでマルチゲー
トのＴＦＴ構造とすることが望ましい。マルチゲート構
造でＴＦＴを形成すると耐圧が高まり、回路の信頼性を
向上させる上で有効である。

【００７４】サンプリング回路５０４はアナログスイッ
チから成り、駆動電圧が１４〜１６Ｖであるが、極性が
交互に反転して駆動される上、オフ電流値を低減させる
必要があるため、図9（Ｂ）で示す第２のｐチャネル型
ＴＦＴ２０２と第２のｎチャネル型ＴＦＴ２０３で形成
することが望ましい。

【００７５】また、画素部は駆動電圧が１４〜１６Ｖで
あり、低消費電力化の観点からサンプリング回路よりも
さらにオフ電流値を低減することが要求され、図9
（Ｂ）で示す画素ＴＦＴ２０４のようにマルチゲート構
造を基本とする。

【００７６】尚、本実施例の構成は、実施の形態に示し
た工程に従ってＴＦＴを作製することによって容易に実
現することができる。本実施例では、画素部と駆動回路
の構成のみを示しているが、実施の形態の工程に従え
ば、その他にも信号分割回路、分周波回路、Ｄ／Ａコン
バータ、γ補正回路、オペアンプ回路、さらにメモリ回
路や演算処理回路などの信号処理回路、あるいは論理回
路を同一基板上に形成することが可能である。このよう
に、本発明は同一基板上に画素部とその駆動回路とを含
む半導体装置、例えば信号制御回路および画素部を具備
した液晶表示装置を実現することができる。

【００７７】[実施例6]本実施例では、実施例3まのアク
ティブマトリクス基板を用いてエレクトロルミネッセン
ス（ＥＬ：Electro Luminescence）材料を用いた自発光
型の表示パネル（以下、ＥＬ表示装置と記す）を作製す
る例について説明する。図１８（Ａ）は本発明を用いた
ＥＬ表示パネルの上面図である。図１８（Ａ）におい
て、１０は基板、１１は画素部、１２はソース側駆動回
路、１３はゲート側駆動回路であり、それぞれの駆動回
路は配線１４〜１６を経てＦＰＣ１７に至り、外部機器
へと接続される。

【００７８】図１８（Ｂ）は図１８（Ａ）のＡ−Ａ'断
面を表す図であり、このとき少なくとも画素部上、好ま
しくは駆動回路及び画素部上に対向板８０を設ける。対
向板８０はシール材１９でＴＦＴとＥＬ層が形成されて
いるアクティブマトリクス基板と貼り合わされている。
シール剤１９にはフィラー（図示せず）が混入されてい
て、このフィラーによりほぼ均一な間隔を持って２枚の
基板が貼り合わせられている。さらに、シール材１９の
外側とＦＰＣ１７の上面及び周辺は封止剤８１で密封す
る構造とする。封止剤８１はシリコーン樹脂、エポキシ
樹脂、フェノール樹脂、ブチルゴムなどの材料を用い
る。

【００７９】このように、シール剤１９によりアクティ
ブマトリクス基板１０と対向基板８０とが貼り合わされ
ると、その間には空間が形成される。その空間には充填
剤８３が充填される。この充填剤８３は対向板８０を接
着する効果も合わせ持つ。充填剤８３はＰＶＣ（ポリビ
ニルクロライド）、エポキシ樹脂、シリコーン樹脂、Ｐ
ＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビ
ニルアセテート）などを用いることができる。また、Ｅ
Ｌ層は水分をはじめ湿気に弱く劣化しやすいので、この
充填剤８３の内部に酸化バリウムなどの乾燥剤を混入さ
せておくと吸湿効果を保持できるので望ましい。また、
ＥＬ層上に窒化シリコン膜や酸化窒化シリコン膜などで
形成するパッシベーション膜８２を形成し、充填剤８３
に含まれるアルカリ元素などによる腐蝕を防ぐ構造とし
ていある。

【００８０】対向板８０にはガラス板、アルミニウム
板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Pl
astics）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム（デュポン社の商品名）、ポリエ
ステルフィルム、アクリルフィルムまたはアクリル板な
どを用いることができる。また、数十μｍのアルミニウ
ム箔をＰＶＦフィルムやマイラーフィルムで挟んだ構造
のシートを用い、耐湿性を高めることもできる。このよ
うにして、ＥＬ素子は密閉された状態となり外気から遮
断されている。

【００８１】また、図１８（Ｂ）において基板１０、下
地膜２１の上に駆動回路用ＴＦＴ（但し、ここではｎチ
ャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣ
ＭＯＳ回路を図示している。）２２及び画素部用ＴＦＴ
２３（但し、ここではＥＬ素子への電流を制御するＴＦ
Ｔだけ図示している。）が形成されている。これらのＴ
ＦＴの内特にｎチャネル型ＴＦＴにははホットキャリア
効果によるオン電流の低下や、Ｖthシフトやバイアスス
トレスによる特性低下を防ぐため、本実施形態で示す構
成のＬＤＤ領域が設けられている。

【００８２】例えば、駆動回路用ＴＦＴ２２とし、図9
（ｂ）に示すｐチャネル型ＴＦＴ２００、２０２とｎチ
ャネル型ＴＦＴ２０１、２０３を用いれば良い。また、
画素部用ＴＦＴ２３には図9（Ｂ）に示す画素ＴＦＴ２
０４またはそれと同様な構造を有するｐチャネル型ＴＦ
Ｔを用いれば良い。

【００８３】図9（Ｂ）または図６（Ｂ）の状態のアク
ティブマトリクス基板からＥＬ表示装置を作製するに
は、ソース線、ドレイン線上に樹脂材料でなる層間絶縁
膜（平坦化膜）２６を形成し、その上に画素部用ＴＦＴ
２３のドレインと電気的に接続する透明導電膜でなる画
素電極２７を形成する。透明導電膜としては、酸化イン
ジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）また
は酸化インジウムと酸化亜鉛との化合物を用いることが
できる。そして、画素電極２７を形成したら、絶縁膜２
８を形成し、画素電極２７上に開口部を形成する。

【００８４】次に、ＥＬ層２９を形成する。ＥＬ層２９
は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、
電子輸送層または電子注入層）を自由に組み合わせて積
層構造または単層構造とすれば良い。どのような構造と
するかは公知の技術を用いれば良い。また、ＥＬ材料に
は低分子系材料と高分子系（ポリマー系）材料がある。
低分子系材料を用いる場合は蒸着法を用いるが、高分子
系材料を用いる場合には、スピンコート法、印刷法また
はインクジェット法等の簡易な方法を用いることが可能
である。

【００８５】ＥＬ層はシャドーマスクを用いて蒸着法、
またはインクジェット法、ディスペンサー法などで形成
する。いずれにしても、画素毎に波長の異なる発光が可
能な発光層（赤色発光層、緑色発光層及び青色発光層）
を形成することで、カラー表示が可能となる。その他に
も、色変換層（ＣＣＭ）とカラーフィルターを組み合わ
せた方式、白色発光層とカラーフィルターを組み合わせ
た方式があるがいずれの方法を用いても良い。勿論、単
色発光のＥＬ表示装置とすることもできる。

【００８６】ＥＬ層２９を形成したら、その上に陰極３
０を形成する。陰極３０とＥＬ層２９の界面に存在する
水分や酸素は極力排除しておくことが望ましい。従っ
て、真空中でＥＬ層２９と陰極３０を連続して形成する
か、ＥＬ層２９を不活性雰囲気で形成し、大気解放しな
いで真空中で陰極３０を形成するといった工夫が必要で
ある。本実施例ではマルチチャンバー方式（クラスター
ツール方式）の成膜装置を用いることで上述のような成
膜を可能とする。

【００８７】なお、本実施例では陰極３０として、Ｌｉ
Ｆ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積
層構造を用いる。具体的にはＥＬ層２９上に蒸着法で１
nm厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に
３００nm厚のアルミニウム膜を形成する。勿論、公知の
陰極材料であるＭｇＡｇ電極を用いても良い。そして陰
極３０は３１で示される領域において配線１６に接続さ
れる。配線１６は陰極３０に所定の電圧を与えるための
電源供給線であり、異方性導電性ペースト材料３２を介
してＦＰＣ１７に接続される。ＦＰＣ１７上にはさらに
樹脂層８０が形成され、この部分の接着強度を高めてい
る。

【００８８】３１に示された領域において陰極３０と配
線１６とを電気的に接続するために、層間絶縁膜２６及
び絶縁膜２８にコンタクトホールを形成する必要があ
る。これらは層間絶縁膜２６のエッチング時（画素電極
用コンタクトホールの形成時）や絶縁膜２８のエッチン
グ時（ＥＬ層形成前の開口部の形成時）に形成しておけ
ば良い。また、絶縁膜２８をエッチングする際に、層間
絶縁膜２６まで一括でエッチングしても良い。この場
合、層間絶縁膜２６と絶縁膜２８が同じ樹脂材料であれ
ば、コンタクトホールの形状を良好なものとすることが
できる。

【００８９】また、配線１６はシーリル１９と基板１０
との間を隙間（但し封止剤８１で塞がれている。）を通
ってＦＰＣ１７に電気的に接続される。なお、ここでは
配線１６について説明したが、他の配線１４、１５も同
様にしてシーリング材１８の下を通ってＦＰＣ１７に電
気的に接続される。

【００９０】ここで画素部のさらに詳細な断面構造を図
１９に、上面構造を図２０（Ａ）に、回路図を図２０
（Ｂ）に示す。図１９（Ａ）において、基板２４０１上
に設けられたスイッチング用ＴＦＴ２４０２は実施例１
の図9（Ｂ）の画素ＴＦＴ２０４と同じ構造で形成され
る。ダブルゲート構造とすることで実質的に二つのＴＦ
Ｔが直列された構造となり、オフ電流値を低減すること
ができるという利点がある。なお、本実施例ではダブル
ゲート構造としているがトリプルゲート構造やそれ以上
のゲート本数を持つマルチゲート構造でも良い。

【００９１】また、電流制御用ＴＦＴ２４０３は図9
（Ｂ）で示すｎチャネル型ＴＦＴ２０１を用いて形成す
る。このとき、スイッチング用ＴＦＴ２４０２のドレイ
ン線３５は配線３６によって電流制御用ＴＦＴのゲート
電極３７に電気的に接続されている。また、３８で示さ
れる配線は、スイッチング用ＴＦＴ２４０２のゲート電
極３９a、３９bを電気的に接続するゲート線である。

【００９２】このとき、電流制御用ＴＦＴ２４０３が本
発明の構造であることは非常に重要な意味を持つ。電流
制御用ＴＦＴはＥＬ素子を流れる電流量を制御するため
の素子であるため、多くの電流が流れ、熱による劣化や
ホットキャリアによる劣化の危険性が高い素子でもあ
る。そのため、電流制御用ＴＦＴにゲート電極と一部が
重なるＬＤＤ領域を設けることでＴＦＴの劣化を防ぎ、
動作の安定性を高めることができる。

【００９３】また、本実施例では電流制御用ＴＦＴ２４
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。

【００９４】また、図２０（Ａ）に示すように、電流制
御用ＴＦＴ２４０３のゲート電極３７となる配線は２４
０４で示される領域で、電流制御用ＴＦＴ２４０３のド
レイン線４０と絶縁膜を介して重なる。このとき、２４
０４で示される領域ではコンデンサが形成される。この
コンデンサ２４０４は電流制御用ＴＦＴ２４０３のゲー
トにかかる電圧を保持するためのコンデンサとして機能
する。なお、ドレイン線４０は電流供給線（電源線）２
５０１に接続され、常に一定の電圧が加えられている。

【００９５】スイッチング用ＴＦＴ２４０２及び電流制
御用ＴＦＴ２４０３の上には第１パッシベーション膜４
１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２
が形成される。平坦化膜４２を用いてＴＦＴによる段差
を平坦化することは非常に重要である。後に形成される
ＥＬ層は非常に薄いため、段差が存在することによって
発光不良を起こす場合がある。従って、ＥＬ層をできる
だけ平坦面に形成しうるように画素電極を形成する前に
平坦化しておくことが望ましい。

【００９６】また、４３は反射性の高い導電膜でなる画
素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ２
４０３のドレインに電気的に接続される。画素電極４３
としてはアルミニウム合金膜、銅合金膜または銀合金膜
など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良
い。また、絶縁膜（好ましくは樹脂）で形成されたバン
ク４４a、４４bにより形成された溝（画素に相当する）
の中に発光層４5が形成される。なお、ここでは一画素
しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）
の各色に対応した発光層を作り分けても良い。発光層と
する有機ＥＬ材料としてはπ共役ポリマー系材料を用い
る。代表的なポリマー系材料としては、ポリパラフェニ
レンビニレン（ＰＰＶ）系、ポリビニルカルバゾール
（ＰＶＫ）系、ポリフルオレン系などが挙げられる。

【００９７】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
for Light Emitting Diodes”,Euro Display,Proceedin
gs,1999,p.33-37」や特開平１０−９２５７６号公報に
記載されたような材料を用いれば良い。

【００９８】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０nm
（好ましくは４０〜１００nm）とすれば良い。但し、以
上の例は発光層として用いることのできる有機ＥＬ材料
の一例であって、これに限定する必要はまったくない。
発光層、電荷輸送層または電荷注入層を自由に組み合わ
せてＥＬ層（発光及びそのためのキャリアの移動を行わ
せるための層）を形成すれば良い。例えば、本実施例で
はポリマー系材料を発光層として用いる例を示したが、
低分子系有機ＥＬ材料を用いても良い。また、電荷輸送
層や電荷注入層として炭化珪素等の無機材料を用いるこ
とも可能である。これらの有機ＥＬ材料や無機材料は公
知の材料を用いることができる。

【００９９】本実施例では発光層４５の上にＰＥＤＯＴ
（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）で
なる正孔注入層４６を設けた積層構造のＥＬ層としてい
る。そして、正孔注入層４６の上には透明導電膜でなる
陽極４７が設けられる。本実施例の場合、発光層４５で
生成された光は上面側に向かって（ＴＦＴの上方に向か
って）放射されるため、陽極は透光性でなければならな
い。透明導電膜としては酸化インジウムと酸化スズとの
化合物や酸化インジウムと酸化亜鉛との化合物を用いる
ことができるが、耐熱性の低い発光層や正孔注入層を形
成した後で形成するため、可能な限り低温で成膜できる
ものが好ましい。

【０１００】陽極４７まで形成された時点でＥＬ素子２
４０５が完成する。なお、ここでいうＥＬ素子２４０５
は、画素電極（陰極）４３、発光層４５、正孔注入層４
６及び陽極４７で形成されたコンデンサを指す。図２１
（Ａ）に示すように画素電極４３は画素の面積にほぼ一
致するため、画素全体がＥＬ素子として機能する。従っ
て、発光の利用効率が非常に高く、明るい画像表示が可
能となる。

【０１０１】ところで、本実施例では、陽極４７の上に
さらに第２パッシベーション膜４８を設けている。第２
パッシベーション膜４８としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部とＥＬ素子と
を遮断することであり、有機ＥＬ材料の酸化による劣化
を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味
との両方を併せ持つ。これによりＥＬ表示装置の信頼性
が高められる。

【０１０２】以上のように本願発明のＥＬ表示パネルは
図２０のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用ＴＦＴと、ホットキ
ャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。

【０１０３】図１９（Ｂ）はＥＬ層の構造を反転させた
例を示す。電流制御用ＴＦＴ２６０１は図9（Ｂ）のｐ
チャネル型ＴＦＴ２００を用いて形成される。作製プロ
セスは実施例１を参照すれば良い。本実施例では、画素
電極（陽極）５０として透明導電膜を用いる。具体的に
は酸化インジウムと酸化亜鉛との化合物でなる導電膜を
用いる。勿論、酸化インジウムと酸化スズとの化合物で
なる導電膜を用いても良い。

【０１０４】そして、絶縁膜でなるバンク５１a、５１b
が形成された後、溶液塗布によりポリビニルカルバゾー
ルでなる発光層５２が形成される。その上にはカリウム
アセチルアセトネート（ａｃａｃＫと表記される）でな
る電子注入層５３、アルミニウム合金でなる陰極５４が
形成される。この場合、陰極５４がパッシベーション膜
としても機能する。こうしてＥＬ素子２６０２が形成さ
れる。本実施例の場合、発光層５３で発生した光は、矢
印で示されるようにＴＦＴが形成された基板の方に向か
って放射される。本実施例のような構造とする場合、電
流制御用ＴＦＴ２６０１はｐチャネル型ＴＦＴで形成す
ることが好ましい。

【０１０５】尚、本実施例の構成は、実施の形態、実施
例１〜3のＴＦＴの構成を自由に組み合わせて実施する
ことが可能である。また、実施例8の電子機器の表示部
として本実施例のＥＬ表示パネルを用いることは有効で
ある。

【０１０６】[実施例7]本実施例では、図２０（Ｂ）に
示した回路図とは異なる構造の画素とした場合の例につ
いて図２１に示す。なお、本実施例において、２７０１
はスイッチング用ＴＦＴ２７０２のソース配線、２７０
３はスイッチング用ＴＦＴ２７０２のゲート配線、２７
０４は電流制御用ＴＦＴ、２７０５はコンデンサ、２７
０６、２７０８は電流供給線、２７０７はＥＬ素子とす
る。

【０１０７】図２１（Ａ）は、二つの画素間で電流供給
線２７０６を共通とした場合の例である。即ち、二つの
画素が電流供給線２７０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。

【０１０８】また、図２１（Ｂ）は、電流供給線２７０
８をゲート配線２７０３と平行に設けた場合の例であ
る。なお、図２１（Ｂ）では電流供給線２７０８とゲー
ト配線２７０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線２７０８とゲート配線２７０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。

【０１０９】また、図２１（Ｃ）は、図２１（Ｂ）の構
造と同様に電流供給線２７０８をゲート配線２７０３と
平行に設け、さらに、二つの画素を電流供給線２７０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線２７０８をゲート配線２７０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。図２１
（Ａ）、図２１（Ｂ）では電流制御用ＴＦＴ２４０３の
ゲートにかかる電圧を保持するためにコンデンサ２４０
４を設ける構造としているが、コンデンサ２４０４を省
略することも可能である。

【０１１０】電流制御用ＴＦＴ２４０３として図１９
（Ａ）に示すような本願発明のｎチャネル型ＴＦＴを用
いているため、ゲート絶縁膜を介してゲート電極（と重
なるように設けられたＬＤＤ領域を有している。この重
なり合った領域には一般的にゲート容量と呼ばれる寄生
容量が形成されるが、本実施例ではこの寄生容量をコン
デンサ２４０４の代わりとして積極的に用いる点に特徴
がある。この寄生容量のキャパシタンスは上記ゲート電
極とＬＤＤ領域とが重なり合った面積で変化するため、
その重なり合った領域に含まれるＬＤＤ領域の長さによ
って決まる。また、図２１（Ａ）、（Ｂ）、（Ｃ）の構
造においても同様にコンデンサ２７０５を省略すること
は可能である。

【０１１１】尚、本実施例の構成は、実施の形態、実施
例１〜3のＴＦＴの構成を自由に組み合わせて実施する
ことが可能である。また、実施例8の電子機器の表示部
として本実施例のＥＬ表示パネルを用いることは有効で
ある。

【０１１２】[実施例8]本願発明を実施して形成された
ＣＭＯＳ回路や画素部は様々な電気光学装置（アクティ
ブマトリクス型液晶ディスプレイ、アクティブマトリク
ス型ＥＬディスプレイ、アクティブマトリクス型ＥＣデ
ィスプレイ）に用いることができる。即ち、それら電気
光学装置を表示部に組み込んだ電子機器全てに本願発明
を実施できる。

【０１１３】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、カーステレオ、
パーソナルコンピュータ、携帯情報端末（モバイルコン
ピュータ、携帯電話または電子書籍等）などが挙げられ
る。それらの一例を図２２、図２３及び図２４に示す。

【０１１４】図２２（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を画像入力
部２００２、表示部２００３やその他の信号駆動回路に
適用することができる。

【０１１５】図２２（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２やその他の信号駆
動回路に適用することができる。

【０１１６】図２２（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５やその
他の信号駆動回路に適用できる。

【０１１７】図２２（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２やその他の信号駆
動回路に適用することができる。

【０１１８】図２２（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２やその
他の信号駆動回路に適用することができる。

【０１１９】図２２（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本願
発明を表示部２５０２やその他の信号駆動回路に適用す
ることができる。

【０１２０】図２３（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶表
示装置２８０８やその他の信号駆動回路に適用すること
ができる。

【０１２１】図２３（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶表示装置２８０８やその他
の信号駆動回路に適用することができる。

【０１２２】なお、図２３（Ｃ）は、図２３（Ａ）及び
図２３（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図２３（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０１２３】また、図２３（Ｄ）は、図２３（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図２３（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【０１２４】ただし、図２３に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及びＥＬ表示装置での適用
例は図示していない。

【０１２５】図２４（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０６
等を含む。本願発明を音声出力部２９０２、音声入力部
２９０３、表示部２９０４やその他の信号駆動回路に適
用することができる。

【０１２６】図２４（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３やその他
の信号回路に適用することができる。

【０１２７】図２４（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。

【０１２８】本実施例の電子機器は実施の形態、実施例
1〜3のどのような組み合わせからなる構成を用いても実
現することができる。本発明はその他にも、イメージセ
ンサやＥＬ型表示素子に適用することも可能である。こ
のように、本願発明の適用範囲はきわめて広く、あらゆ
る分野の電子機器に適用することが可能である。

【０１２９】

【発明の効果】本願発明を用いることで、複数種の重金
属等の不純物元素をゲッタリングでき、またTFTのチャ
ネル形成領域および、PN接合における空乏層領域も効率
的にゲッタリングできる。トランジスタのチャネル形成
領域とソースおよびドレイン領域の境界近傍における不
純物を除去もしくは低減でき、半導体装置（ここでは具
体的に電気光学装置）の動作性能や信頼性を大幅に向上
させることができる。

【図面の簡単な説明】

【図１】 結晶粒界へのNiの偏析を示すSEM写真。

【図２】 結晶粒界の交点を示す模式図。

【図３】 結晶粒径を示す図。

【図４】 発明の構成を示す図。

【図５】 画素部、駆動回路の作製工程を示す断面図。

【図６】 ゲッタリングサイトの形成方法を示す図。

【図７】 結晶粒界を示すSEM写真。

【図８】 画素部、駆動回路の作製工程を示す断面図。

【図９】 画素部、駆動回路の作製工程を示す断面図。

【図１０】 画素部、駆動回路の作製工程を示す断面
図。

【図１１】 ゲッタリングサイトの形成方法を示す図。

【図１２】 ゲッタリングサイトの形成方法を示す図。

【図１３】 自由エネルギーと臨界核半径との関係を示
す図。

【図１４】 アクティブマトリクス型液晶表示装置の作
製工程を示す断面図。

【図１５】 液晶表示装置の入出力端子、配線、回路配
置、スペーサ、シール剤の配置を説明する上面図。

【図１６】 液晶表示装置の構造を示す斜視図。

【図１７】 アクティブマトリクス型表示装置の回路構
成を説明するブロック図。

【図１８】 ＥＬ表示装置の構造を示す上面図及び断面
図。

【図１９】 ＥＬ表示装置の画素部の断面図。

【図２０】 ＥＬ表示装置の画素部の上面図と回路図。

【図２１】 ＥＬ表示装置の画素部の回路図の例。

【図２２】 半導体装置の一例を示す図。

【図２３】 投影型液晶表示装置の構成を示す図。

【図２４】 半導体装置の一例を示す図。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/322 Ｈ０１Ｌ 29/78 ６２７Ｚ Ｇ０２Ｆ 1/136 ５００ Ｈ０１Ｌ 29/78 ６１６Ｓ ６１８Ｚ ６２７Ｇ Ｆターム(参考） 2H092 GA59 HA28 JA25 JA33 JA39 JA43 JA44 JB33 JB51 JB58 KA12 KA18 KB04 KB25 MA05 MA08 MA13 MA27 MA29 MA30 MA37 MA41 PA02 PA03 PA06 PA08 PA09 5F110 AA14 AA30 BB02 BB04 CC02 DD02 DD03 DD13 DD14 DD15 DD17 DD25 EE01 EE04 EE11 EE14 EE15 EE23 EE28 EE44 EE45 FF02 FF04 FF09 FF12 FF28 FF30 FF36 GG02 GG13 GG25 GG28 GG32 GG34 GG43 GG45 GG51 HJ01 HJ04 HJ07 HJ12 HJ23 HL03 HL04 HL07 HL11 HL23 HM07 HM15 NN03 NN04 NN22 NN23 NN24 NN27 NN35 NN46 NN47 NN72 NN78 PP03 PP04 PP34 QQ04 QQ11 QQ25 QQ28

Claims (15)

【特許請求の範囲】
1. 【請求項1】半導体層にチャネル形成領域と、前記チャ
   ネル形成領域の外側に、第１の不純物領域と、前記第１
   の不純物領域の外側に第２の不純物領域とを有し、 前記第１の不純物領域は一導電型を付与する不純物元素
   を前記第１の濃度で含み、 前記第２の不純物領域は前記一導電型と同型を付与する
   不純物元素を前記第２の濃度で含み、 前記第2の濃度は前記第1の濃度よりも高いことを特徴と
   し、 前記第２の不純物領域の表面における結晶粒径が、前記
   チャネル形成領域の表面における結晶粒径よりも小さい
   ことを特徴とする半導体装置。
2. 【請求項2】半導体層にチャネル形成領域と、前記チャ
   ネル形成領域の外側に第１の不純物領域と、 前記第１の不純物領域の外側に第２の不純物領域とを有
   し、 前記第１の不純物領域は一導電型を付与する不純物元素
   を前記第１の濃度で含み、 前記第２の不純物領域は、前記一導電型を付与する不純
   物元素を前記第１の濃度で含み、かつ、前記一導電型と
   は反対の導電型を付与する不純物元素を第２の濃度で含
   み、 前記第１の濃度は前記第２の濃度よりも高いことを特徴
   とし、 前記第２の不純物領域の表面における結晶粒径が、前記
   チャネル形成領域の表面における結晶粒径よりも小さい
   ことを特徴とする半導体装置。
3. 【請求項3】半導体層にチャネル形成領域と、前記チャ
   ネル形成領域の外側に第１の不純物領域と、前記第１の
   不純物領域の外側に第２の不純物領域とを有し、 前記第１の不純物領域は一導電型を付与する不純物元素
   を第１の濃度で含み、 前記第２の不純物領域は前記一導電型と同型を付与する
   不純物元素を第２の濃度で含み、 前記第2の濃度は前記第1の濃度よりも高いことを特徴と
   し、 前記第２の不純物領域における結晶粒界の交点の密度
   が、前記チャネル形成領域における結晶粒界の交点の密
   度よりも大きいことを特徴とする半導体装置。
4. 【請求項4】半導体層にチャネル形成領域と、前記チャ
   ネル形成領域の外側に第１の不純物領域と、前記第１の
   不純物領域の外側に第２の不純物領域とを有し、 前記第１の不純物領域は一導電型を付与する不純物元素
   を第１の濃度で含み、 前記第２の不純物領域は、前記一導電型を付与する不純
   物元素を前記第１の濃度で含み、かつ、前記一導電型と
   は反対の導電型を付与する不純物元素を第２の濃度で含
   み、 前記第１の濃度は前記第２の濃度よりも高いことを特徴
   とし、 前記第２の不純物領域における結晶粒界の交点の密度
   が、前記チャネル形成領域における結晶粒界の交点の密
   度よりも大きいことを特徴とする半導体装置。
5. 【請求項5】前記チャネル形成領域におけるNi濃度が、
   前記第２の不純物領域におけるNi濃度の１／５以下であ
   ることを特徴とする請求項1乃至4のいずれか一に記載の
   半導体装置。
6. 【請求項6】前記チャネル形成領域と前記第１の不純物
   領域との間にLDD領域が形成された、請求項1乃至4のい
   ずれか一に記載の半導体装置。
7. 【請求項7】前記チャネル形成領域と前記第１の不純物
   領域との間にオフセット領域が形成された、請求項1乃
   至4のいずれか一に記載の半導体装置。
8. 【請求項8】前記第１の濃度が、1×10¹⁹/cm³〜5×10²¹/
   cm³であり、前記第２の濃度は、前記第1の濃度の1.２倍
   から1000倍であることを特徴とする請求項1乃至4のいず
   れか一に記載の半導体装置。
9. 【請求項9】前記チャネル形成領域は結晶化を促進する
   金属を用いて形成されていることを特徴とする請求項1
   乃至４のいずれか一に記載の半導体装置。
10. 【請求項10】前記チャネル形成領域が結晶化を促進する
    金属としてNiを用いて形成されていることを特徴とする
    請求項9に記載の半導体装置。
11. 【請求項11】前記一導電型を付与する不純物元素は、P
    であることを特徴とする請求項1乃至4のいずれか一に記
    載の半導体装置。
12. 【請求項１2】請求項1乃至11のいずれか一項に於いて、
    前記半導体装置は、液晶表示装置、EL表示装置、または
    イメージセンサであることを特徴とする半導体装置。
13. 【請求項１3】 請求項1乃至11のいずれか一項に於い
    て、前記半導体装置は、携帯電話、ビデオカメラ、デジ
    タルカメラ、プロジェクター、ゴーグル型ディスプレ
    イ、パーソナルコンピュータ、DVDプレイヤー、電子辞
    書、または携帯型情報端末から選ばれた1つであること
    を特徴とする半導体装置。
14. 【請求項14】チャネル形成領域を含む半導体層を形成す
    る工程と、一導電型を付与する不純物元素を第１の濃度
    で導入して、前記半導体層のうちチャネル形成領域の外
    側に第１の不純物領域を形成する工程と、前記一導電型
    と同型を付与する不純物元素を前記第1の濃度よりも高
    い第２の濃度で導入して、前記第１の不純物領域の外側
    に第２の不純物領域を形成する工程と、前記第２の半導
    体領域の表面における結晶粒径を、前記チャネル形成領
    域の表面における結晶粒径よりも小さくする工程と、を
    有することを特徴とする半導体装置の作製方法。
15. 【請求項15】チャネル形成領域を含む半導体層を形成す
    る工程と、一導電型を付与する不純物元素を第１の濃度
    で導入して、前記半導体層のうちチャネル形成領域の外
    側に第１の不純物領域を形成する工程と、前記一導電型
    を付与する不純物元素を前記第１の濃度で導入し、か
    つ、前記一導電型とは反対の導電型を付与する不純物元
    素を前記第１の濃度よりも高い第２の濃度で導入して、
    前記第１の不純物領域の外側に第２の不純物領域を形成
    する工程と、 前記第２の半導体領域の表面における結晶粒径を、前記
    チャネル形成領域の表面における結晶粒径よりも小さく
    する工程と、を有することを特徴とする半導体装置の作
    製方法。