[go: up one dir, main page]

KR100675273B1 - 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로 - Google Patents

반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로 Download PDF

Info

Publication number
KR100675273B1
KR100675273B1 KR1020010026998A KR20010026998A KR100675273B1 KR 100675273 B1 KR100675273 B1 KR 100675273B1 KR 1020010026998 A KR1020010026998 A KR 1020010026998A KR 20010026998 A KR20010026998 A KR 20010026998A KR 100675273 B1 KR100675273 B1 KR 100675273B1
Authority
KR
South Korea
Prior art keywords
node
voltage
control signal
level
power supply
Prior art date
Application number
KR1020010026998A
Other languages
English (en)
Other versions
KR20020088109A (ko
Inventor
임규남
강상석
장성진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020010026998A priority Critical patent/KR100675273B1/ko
Priority to US10/147,553 priority patent/US6788132B2/en
Publication of KR20020088109A publication Critical patent/KR20020088109A/ko
Priority to US10/893,824 priority patent/US20040246045A1/en
Application granted granted Critical
Publication of KR100675273B1 publication Critical patent/KR100675273B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/462—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 장치의 전압 레벨 및 지연 시간 조절회로를 공개한다. 그 회로는 패키지 레벨에서 모드 설정 명령 및 데이터에 응답하여 제1, 제2, 및 제3제어신호들의 상태를 설정하기 위한 모드 설정회로, 패키지 레벨에서 제1제어신호에 응답하여 프로그램되고 제2제어신호에 응답하여 프로그램된 출력신호를 발생하기 위한 프로그램 회로, 프로그램된 출력신호와 제3제어신호를 조합함에 의해서 제4제어신호를 발생하기 위한 조합회로, 및 제4제어신호에 응답하여 전압 레벨 또는 지연 시간을 조절하기 위한 스위칭 회로로 구성되어 있다. 따라서, 패키지 레벨에서 스펙상의 전압 파라메타들 및 시간 파라메타들을 조절하는 것이 가능하므로 불량으로 될 제품을 정상 제품으로 구제할 수 있으므로 수율이 향상된다.

Description

반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로{Circuit of controlling voltage level and delay time of a semiconductor memory device}
도1은 본 발명의 반도체 메모리 장치의 내부 전원전압을 감소할 수 있는 내부 전원전압 발생회로의 실시예의 블록도이다.
도2는 도1에 나타낸 제어신호 발생회로의 실시예의 회로도이다.
도3은 본 발명의 반도체 메모리 장치의 내부 전원전압을 감소할 수 있는 내부 전원전압 발생회로의 다른 실시예의 블록도이다.
도4는 본 발명의 반도체 메모리 장치의 내부 전원전압을 감소할 수 있는 내부 전원전압 발생회로의 또 다른 실시예의 블록도이다.
도5는 본 발명의 반도체 메모리 장치의 내부 전원전압을 증가할 수 있는 내부 전원전압 발생회로의 실시예의 블록도이다.
도6은 본 발명의 반도체 메모리 장치의 내부 전원전압을 증가할 수 있는 내부 전원전압 발생회로의 다른 실시예의 블록도이다.
도7은 본 발명의 반도체 메모리 장치의 내부 전원전압을 증가할 수 있는 내부 전원전압 발생회로의 또 다른 실시예의 블록도이다.
도8은 본 발명의 반도체 메모리 장치의 내부 전원전압을 증가 및 감소할 수 있는 내부 전원전압 발생회로의 실시예의 블록도이다.
도9는 본 발명의 반도체 메모리 장치의 내부 전원전압을 증가 및 감소할 수 있는 내부 전원전압 발생회로의 다른 실시예의 블록도이다.
도10은 본 발명의 반도체 메모리 장치의 내부 전원전압 레벨을 증가 및 감소하기 위한 내부 전원전압 발생회로의 또 다른 실시예의 블록도이다.
도11는 본 발명의 반도체 메모리 장치의 비트 라인 프리차지 전압 발생회로의 블록도이다.
도12는 본 발명의 반도체 메모리 장치의 기판전압 레벨 검출회로의 실시예의 블록도이다.
도13은 본 발명의 반도체 메모리 장치의 고전압 레벨 검출회로의 실시예의 블록도이다.
도14는 본 발명의 반도체 메모리 장치의 신호 지연 시간 조절회로의 실시예의 블록도이다.
도15는 본 발명의 반도체 메모리 장치의 신호 지연 시간 조절회로의 다른 실시예의 블록도이다.
도16은 본 발명의 반도체 메모리 장치의 신호 지연 시간 조절회로의 또 다른 실시예의 블록도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 패키지 레벨에서 반도체 메모리 장치 내부의 전압 레벨 및 지연 시간을 조절할 수 있는 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로에 관한 것이다.
종래의 반도체 메모리 장치는 패키지 레벨에서 스펙상의 파라메타들을 측정하여 스펙상의 파라메타들을 만족하게 되면 정상 제품으로, 만족하지 못하게 되면 불량 제품으로 처리하게 된다. 이때, 측정되는 스펙상의 파라메타들로는 내부 전원전압, 고전압, 기판 전압 등의 전압 레벨과 클럭신호로부터 유효 데이터가 출력될 때까지의 시간(tSAC), 출력 데이터 홀드 타임(tOH) 등의 시간 파라메타들을 측정하게 된다.
그런데, 만일 패키지 레벨에서 상술한 바와 같은 스펙상의 파라메타들이 만족되지 못할 때 이들 파라메타들을 교정할 수 있다면 불량으로 처리될 제품을 구제하는 것이 가능하다.
그러나, 종래의 반도체 메모리 장치는 패키지 레벨에서 스펙을 만족하지 못하는 경우에 이들 제품을 불량으로 처리하게 됨으로써 반도체 메모리 장치의 수율이 낮아지게 된다는 문제점이 있었다.
본 발명의 목적은 패키지 레벨에서 전압 파라메타들을 조절하는 것이 가능하여 불량으로 될 제품을 정상 제품으로 구제할 수 있는 반도체 메모리 장치의 전압 레벨 조절회로를 제공하는데 있다.
본 발명의 다른 목적은 패키지 레벨에서 시간 파라메타들을 조절하는 것이 가능하여 불량으로 될 제품을 정상 제품으로 구제할 수 있는 반도체 메모리 장치의 지연 시간 조절회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 전압 레벨 조절회로의 제1형태는 패키지 레벨에서 외부로부터 인가되는 모드 설정 명령 및 데이터에 응답하여 제1, 제2제어신호들의 상태를 설정하기 위한 모드 설정수단, 상기 패키지 레벨에서 상기 제1제어신호에 응답하여 프로그램되고, 상기 제2제어신호에 응답하여 프로그램된 출력신호를 발생하기 위한 프로그램 수단, 내부 전압을 발생하기 위한 내부 전압 발생 수단, 상기 내부 전압을 발생하기 위한 내부 전압 발생단자와 전원사이에 직렬 연결된 소정 개수의 저항들을 구비하여 상기 내부 전압을 분배하는 전압 분배 수단, 상기 소정 개수의 저항들중 하나의 저항의 양단에 연결되고 상기 프로그램된 출력신호에 응답하여 온/오프되는 스위칭 수단을 구비하여, 상기 스위칭 수단의 온/오프에 따라 상기 내부 전압의 레벨이 조절되는 것을 특징으로 합니다.
삭제
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 전압 레벨 조절회로의 제2형태는 패키지 레벨에서 외부로부터 인가되는 모드 설정 명령 및 데이터에 응답하여 제1, 제2, 및 제3제어신호들의 상태를 설정하기 위한 모드 설정수단, 상기 패키지 레벨에서 상기 제1제어신호에 응답하여 프로그램되고, 상기 제2제어신호에 응답하여 프로그램된 출력신호를 발생하기 위한 프로그램 수단, 상기 프로그램된 출력신호와 상기 제3제어신호를 조합함에 의해서 제4제어신호를 발생하기 위한 조합수단, 내부 전압을 발생하기 위한 내부 전압 발생 수단, 상기 내부 전압을 발생하기 위한 내부 전압 발생단자와 전원사이에 직렬 연결된 소정 개수의 저항들을 구비하여 상기 내부 전압을 분배하는 전압 분배 수단, 상기 소정 개수의 저항들중 하나의 저항의 양단에 연결되고 상기 제4제어신호에 응답하여 온/오프되는 스위칭 수단을 구비하여, 상기 스위칭 수단의 온/오프에 따라 상기 내부 전압의 레벨이 조절되는 것을 특징으로 한다.
삭제
삭제
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 지연 시간 조절회로의 제1형태는 패키지 레벨에서 외부로부터 인가되는 모드 설정 명령 및 데이터에 응답하여 제1, 제2제어신호들의 상태를 설정하기 위한 모드 설정수단, 상기 패키지 레벨에서 상기 제1제어신호에 응답하여 프로그램되고, 상기 제2제어신호에 응답하여 프로그램된 출력신호를 발생하기 위한 프로그램 수단, 입력 신호를 지연하여 지연된 신호를 발생하기 위한 제1지연 수단, 및 상기 지연 수단의 출력단에 연결되고 상기 프로그램된 출력신호에 응답하여 온/오프되어 상기 지연된 신호를 추가적으로 지연하는 스위칭 수단 및 제2지연 수단을 구비하는 것을 특징으로 한다.
삭제
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 지연 시간 조절회로의 제2형태는 패키지 레벨에서 외부로부터 인가되는 모드 설정 명령 및 데이터에 응답하여 제1, 제2, 및 제3제어신호들의 상태를 설정하기 위한 모드 설정수단, 패키지 레벨에서 상기 제1제어신호에 응답하여 프로그램되고 상기 제2제어신호에 응답하여 프로그램된 출력신호를 발생하기 위한 프로그램 수단, 상기 프로그램된 출력신호와 상기 제3제어신호를 조합함에 의해서 제4제어신호를 발생하기 위한 조합수단, 입력 신호를 지연하여 지연된 신호를 발생하기 위한 제1지연 수단, 및 상기 지연 수단의 출력단에 연결되고 상기 제4제어신호에 응답하여 온/오프되어 상기 지연된 신호를 추가적으로 지연하는 스위칭 수단 및 제2지연 수단을 구비하는 것을 특징으로 한다.
삭제
삭제
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 전압 레벨 및 지연 시간 조절회로를 설명하면 다음과 같다.
도1은 본 발명의 반도체 메모리 장치의 내부 전원전압 레벨을 감소할 수 있는 내부 전원전압 발생회로의 실시예의 블록도로서, 모드 설정 수단(10), 제어신호 발생회로(22)와 스위칭 회로(24)로 구성된 전압 레벨 조절수단(20), 및 증폭기(OP1)와 저항들(R1, R2, R3)로 구성된 내부 전원전압 발생기(30)로 구성되어 있다. 스위칭 회로(24)는 NMOS트랜지스터(N1)로 구성되어 있다. 내부 전원전압 발생기(30)는 일반적인 종래의 내부 전원전압 발생회로의 구성을 나타낸다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
모드 설정 수단(10)은 모드 설정을 위한 명령 신호(COM), 즉, "로우"레벨의 반전 칩 선택신호, 반전 로우 어드레스 스트로우브 신호, 반전 컬럼 어드레스 스트로우브 신호, 및 반전 라이트 인에이블 신호가 인가되고 어드레스 입력 핀(미도시)을 통하여 데이터(Ai)가 인가되면 제어신호들(MRS1, MRS2)이 설정된다. 제어신호 발생회로(22)는 패키지 레벨에서 제어신호들(MRS1, MRS2)에 응답하여 제어신호(OUT1)의 상태를 설정한다. NMOS트랜지스터(N1)는 "하이"레벨의 제어신호(OUT1)에 응답하여 온된다. 증폭기(OP1)는 기준전압(VREF)과 노드(A)의 전압을 비교하여 노드(A)의 전압이 기준전압(VREF)의 레벨보다 높은 경우에는 내부 전원전압(IVC)의 레벨을 낮추고, 노드(A)의 전압이 기준전압(VREF)의 레벨보다 낮은 경우에는 내부 전원전압(IVC)의 레벨을 높인다. 저항들(R1, R2, R3)은 내부 전원전압(IVC)을 분배한다.
도1에 나타낸 내부 전원전압 발생회로는 "로우"레벨의 제어신호(OUT1)에 응답하여 내부 전원전압(IVC)의 레벨이 전압((R1+R2+R3)VREF/R3)이 되고, "하이"레벨의 제어신호(OUT1)에 응답하여 내부 전원전압(IVC)의 레벨이 전압((R1+R3)VREF/R3)으로 감소된다.
즉, "로우"레벨의 제어신호(OUT1)가 인가되는 경우의 내부 전원전압(IVC)의 레벨이 스펙상의 내부 전원전압(IVC) 레벨보다 높은 경우에 제어신호(OUT1)를 "하이"레벨로 설정함에 의해서 내부 전원전압(IVC)의 레벨을 감소하는 것이 가능하다.
도2는 도1에 나타낸 제어신호 발생회로의 실시예의 회로도로서, NMOS트랜지스터들(N2 ~ N6), PMOS트랜지스터들(P1, P2), 및 퓨즈들(F1, F2)로 구성되어 있다.
도2에서, 퓨즈(F1)의 저항값이 퓨즈(F2)의 저항값보다 작게 설계되어 있다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
"로우"레벨의 제어신호(MRS2)가 인가되면 퓨즈(F1)가 컷팅되지 않는다. 이 상태에서 "하이"레벨의 제어신호(MRS1)가 인가되면 NMOS트랜지스터들(N2, N5)이 온된다. 그러면, 노드(B)의 전압이 노드(C)의 전압보다 약간 높게 된다. 이 상태에서, 제어신호(MRS1)가 "하이"레벨에서 "로우"레벨로 천이되면 NMOS트랜지스터들(N2, N5)이 오프되고, NMOS트랜지스터(N4)가 NMOS트랜지스터(N3)보다 더 많이 온되어 노드(B)의 전압 레벨은 높아지고, 노드(C)의 전압 레벨은 낮 아지게 된다. 따라서, "로우"레벨의 출력신호(OUT1)가 발생된다.
"하이"레벨의 제어신호(MRS2)가 인가되면 퓨즈(F1)가 컷팅된다. 그러면, 퓨즈(F1)의 저항값이 퓨즈(F2)의 저항값보다 높아지게 된다. 이 상태에서 "하이"레벨의 제어신호(MRS1)가 인가되면 NMOS트랜지스터들(N2, N5)이 온된다. 그러면, 노드(B)의 전압이 노드(C)의 전압보다 약간 낮아지게 된다. 제어신호(MRS1)가 "하이"레벨에서 "로우"레벨로 천이되면 NMOS트랜지스터들(N2, N5)이 오프되고, NMOS트랜지스터(N3)가 NMOS트랜지스터(N4)보다 더 많이 온되어 노드(C)의 전압 레벨은 높아지게 되고, 노드(B)의 전압 레벨은 낮아지게 된다. 따라서, "하이"레벨의 출력신호(OUT1)가 발생된다.
즉, 도2에 나타낸 제어신호 발생회로를 사용하여 제어신호(OUT1)의 레벨을 고정하는 것이 가능하다.
도3은 본 발명의 반도체 메모리 장치의 내부 전원전압을 감소할 수 있는 내부 전원전압 발생회로의 다른 실시예의 블록도로서, 모드 설정 수단(10), 전압 레벨 조절수단(20), 및 증폭기(OP1)와 저항들(R1, R2, R3)로 구성된 내부 전원전압 발생기(30)로 구성되어 있다. 전압 레벨 조절수단(20)은 NMOS트랜지스터(N1)로 구성되어 있다.
도3에서, 도1에 나타낸 내부 전원전압 발생회로의 구성과 동일한 구성을 가진 블록들은 동일 부호로 나타내었다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
모드 설정 수단(10)는 모드 설정을 위한 명령 신호(COM)가 인가되고 어드레 스 입력 핀(미도시)을 통하여 데이터(Ai)가 인가되면 제어신호(MRS3)가 설정된다. NMOS트랜지스터(N1)는 "하이"레벨의 제어신호(MRS3)가 인가되면 온된다. 도3에 나타낸 내부 전원전압 발생회로는 도1에 나타낸 내부 전원전압 발생회로와 동일한 동작을 수행한다.
도3에 나타낸 내부 전원전압 발생회로 또한 도1에 나타낸 내부 전원전압 발생회로와 마찬가지로, "로우"레벨의 제어신호(MRS3)가 발생되는 경우의 내부 전원전압(IVC)이 스펙상의 내부 전원전압(IVC) 레벨보다 높은 경우에 "하이"레벨의 제어신호(MRS3)를 발생함에 의해서 내부 전원전압(IVC)의 레벨을 감소한다.
단지, 도1에 나타낸 내부 전원전압 발생회로는 제어신호(OUT1)의 상태가 고정되게 되지만, 도3에 나타낸 내부 전원전압 발생회로는 제어신호(MRS3)의 상태가 고정되는 것이 아니라 필요시에 동작시마다 설정해주어야 한다.
도4는 본 발명의 반도체 메모리 장치의 내부 전원전압을 감소할 수 있는 내부 전원전압 발생회로의 또 다른 실시예의 블록도로서, 모드 설정 수단(10), 제어신호 발생회로(22), 스위칭 회로(24), 및 논리합 회로(26)로 구성된 전압 레벨 조절수단(20), 및 증폭기(OP1)와 저항들(R1, R2, R3)로 구성된 내부 전원전압 발생기(30)로 구성되어 있다. 스위칭 회로(24)는 NMOS트랜지스터(N1)로 구성되어 있다.
도4에서, 도1 및 도2에 나타낸 블록들과 동일한 구성을 가지는 블록들은 동일 부호로 나타내었다.
도4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
모드 설정 수단(10)은 모드 설정을 위한 명령 신호(COM)가 인가되고 어드레스 입력 핀(미도시)을 통하여 데이터(Ai)가 인가되면 제어신호들(MRS1, MRS2, MRS3)이 설정된다. 제어신호 발생회로(22)는 패키지 레벨에서 제어신호들(MRS1, MRS2)에 응답하여 출력신호(OUT1)의 상태를 설정한다. 논리합 회로(26)는 출력신호(OUT)와 제어신호(MRS3)를 논리합하여 제어신호(CON1)를 발생한다. NMOS트랜지스터(N1)는 "하이"레벨의 제어신호(CON1)에 응답하여 온된다. 내부 전원전압 발생기(30)의 동작은 도1에 나타낸 내부 전원전압 발생기의 동작과 동일하다.
도4에 나타낸 내부 전원전압 발생회로는 제어신호들(MRS1, MRS2)에 의해서 출력신호(OUT1)의 상태를 고정하거나, 동작시마다 제어신호(MRS3)의 상태를 설정함에 의해서 내부 전원전압(IVC)의 레벨이 설계된 레벨보다 높은 경우에 내부 전원전압(IVC)의 레벨을 낮출 수 있다.
상술한 실시예의 내부 전원전압 발생회로는 내부 전원전압(IVC)의 레벨이 설계된 레벨보다 높은 경우에 내부 전원전압(IVC)의 레벨을 감소할 수 있다.
도5는 본 발명의 반도체 메모리 장치의 내부 전원전압을 증가할 수 있는 내부 전원전압 발생회로의 실시예의 블록도로서, 모드 설정 수단(40), 제어 신호 발생회로(52), 및 스위칭 회로(54)로 구성된 전압 레벨 조절수단(50), 및 증폭기(OP1)와 저항들(R1, R2, R3)로 구성된 내부 전원전압 발생기(60)로 구성되어 있다. 스위칭 회로(54)는 NMOS트랜지스터(N6)로 구성되어 있다.
도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
모드 설정 수단(40)은 모드 설정을 위한 명령 신호(COM)가 인가되고 어드레 스 입력 핀(미도시)을 통하여 데이터(Ai)가 인가되면 제어신호들(MRS4, MRS5)이 설정된다. 제어신호 발생회로(52)는 패키지 레벨에서 제어신호들(MRS4, MRS5)에 응답하여 제어신호(OUT2)의 상태를 설정한다. NMOS트랜지스터(N6)는 "하이"레벨의 제어신호(OUT2)에 응답하여 온된다. 증폭기(OP1)는 기준전압(VREF)과 노드(D)의 전압을 비교하여 노드(D)의 전압이 기준전압(VREF)의 레벨보다 높은 경우에는 내부 전원전압(IVC)의 레벨을 낮추고, 노드(D)의 전압이 기준전압(VREF)의 레벨보다 낮은 경우에는 내부 전원전압(IVC)의 레벨을 높인다. 저항들(R1, R2, R3)은 내부 전원전압(IVC)을 분배한다.
도5에 나타낸 내부 전원전압 레벨 조절회로는 "로우"레벨의 제어신호(OUT2)에 응답하여 내부 전원전압(IVC)의 레벨이 전압((R1+R2+R3)VREF/(R2+R3))이 되고, "하이"레벨의 제어신호(OUT2)에 응답하여 내부 전원전압(IVC)의 레벨이 전압((R1+R3)VREF/R3)으로 증가된다. 즉, "로우"레벨의 제어신호(OUT2)가 발생되는 경우의 내부 전원전압(IVC)이 스펙상의 내부 전원전압(IVC) 레벨보다 낮은 경우에 "하이"레벨의 제어신호(OUT2)를 발생함에 의해서 내부 전원전압(IVC)의 레벨을 증가하는 것이 가능하다.
도5에 나타낸 제어신호 발생회로는 도2에 나타낸 실시예의 제어신호 발생회로로 구성된다.
도6은 본 발명의 반도체 메모리 장치의 내부 전원전압을 증가할 수 있는 내부 전원전압 발생회로의 다른 실시예의 블록도로서, 모드 설정 수단(40), 전압 레벨 조절수단(50), 및 증폭기(OP1)와 저항들(R1, R2, R3)로 구성된 내부 전원전압 발생기(60)로 구성되어 있다. 전압 레벨 조절수단(50)은 NMOS트랜지스터(N6)로 구성되어 있다.
도6에서, 도5에 나타낸 내부 전원전압 발생회로의 구성과 동일한 구성을 가진 블록들은 동일 부호로 나타내었다.
도6에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
모드 설정 수단(40)는 모드 설정을 위한 명령 신호(COM)가 인가되고 어드레스 입력 핀(미도시)을 통하여 데이터(Ai)가 인가되면 제어신호(MRS6)가 설정된다. NMOS트랜지스터(N6)는 "하이"레벨의 제어신호(MRS6)가 인가되면 온된다. 도6에 나타낸 내부 전원전압 발생회로는 도5에 나타낸 내부 전원전압 발생회로와 동일한 동작을 수행한다.
도6에 나타낸 내부 전원전압 발생회로 또한 도5에 나타낸 내부 전원전압 발생회로와 마찬가지로, "로우"레벨의 제어신호(MRS6)가 발생되는 경우의 내부 전원전압(IVC)이 스펙상의 내부 전원전압(IVC) 레벨보다 높은 경우에 "하이"레벨의 제어신호(MRS6)를 설정함에 의해서 내부 전원전압(IVC) 레벨을 감소하는 것이 가능하다.
단지, 도5에 나타낸 내부 전원전압 발생회로는 제어신호(OUT2)의 상태가 고정되게 되지만, 도6에 나타낸 내부 전원전압 발생회로는 제어신호(MRS6)의 상태가 고정되는 것이 아니라 필요시에 동작시마다 설정해주어야 한다.
도7은 본 발명의 반도체 메모리 장치의 내부 전원전압을 증가할 수 있는 내부 전원전압 발생회로의 또 다른 실시예의 블록도로서, 모드 설정 수단(40), 제어 신호 발생회로(52), 스위칭 회로(54), 및 논리합 회로(56)로 구성된 전압 레벨 조절수단(50), 및 증폭기(OP1)와 저항들(R1, R2, R3)로 구성된 내부 전원전압 발생기(60)로 구성되어 있다. 스위칭 회로(54)는 NMOS트랜지스터(N6)로 구성되어 있다.
도7에서, 도5 및 도6에 나타낸 블록들과 동일한 구성을 가지는 블록들은 동일 부호로 나타내었다.
도7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
모드 설정 수단(40)은 모드 설정을 위한 명령 신호(COM)가 인가되고 어드레스 입력 핀(미도시)을 통하여 데이터(Ai)가 인가되면 제어신호들(MRS4, MRS5, MRS6)이 설정된다. 제어신호 발생회로(50)는 패키지 레벨에서 제어신호들(MRS4, MRS5)에 응답하여 출력신호(OUT2)의 상태를 설정한다. 논리합 회로(56)는 출력신호(OUT2)와 제어신호(MRS6)를 논리합하여 제어신호(CON2)를 발생한다. NMOS트랜지스터(N6)는 "하이"레벨의 제어신호(CON2)에 응답하여 온된다. 내부 전원전압 발생기(60)의 동작은 도4에 나타낸 내부 전원전압 발생기의 동작과 동일하다.
도7에 나타낸 내부 전원전압 발생회로는 제어신호들(MRS4, MRS5)에 의해서 출력신호(OUT2)의 상태를 고정하거나, 동작시마다 제어신호(MRS6)의 상태를 설정함에 의해서 내부 전원전압(IVC)의 레벨이 설계된 레벨보다 높은 경우에 감소하는 것이 가능하다.
상술한 도5 내지 도7에 나타낸 내부 전원전압 발생회로는 내부 전원전압(IVC)의 레벨이 스펙상의 내부 전원전압(IVC) 레벨보다 낮은 경우에 내부 전원전압(IVC)의 레벨을 증가시키기 위한 것이다.
도8은 본 발명의 반도체 메모리 장치의 내부 전원전압을 증가 및 감소할 수 있는 내부 전원전압 발생회로의 실시예의 블록도로서, 모드 설정 수단(70), 제어신호 발생회로(82-1)와 스위칭 회로(84-1)로 구성된 제1전압 레벨 조절수단(80-1)과 제어신호 발생회로(82-2)와 스위칭 회로(84-2)로 구성된 제2전압 레벨 조절수단(80-2)으로 구성된 전압 레벨 조절수단(80), 및 증폭기(OP2)와 저항들(R4, R5, R6, R7)로 구성된 내부 전원전압 발생기(90)로 구성되어 있다. 스위칭 회로(84-1)는 NMOS트랜지스터(N1)로 구성되고, 스위칭 회로(84-2)는 NMOS트랜지스터(N6)로 구성되어 있다.
도8에 나타낸 실시예의 내부 전원전압 발생회로의 제1전압 레벨 조절수단(80-1)은 내부 전원전압(IVC)의 레벨이 스펙상의 내부 전원전압(IVC) 레벨보다 높은 경우에 내부 전원전압(IVC)의 레벨을 감소하기 위한 구성이고, 제2전압 레벨 조절수단(80-2)은 내부 전원전압(IVC)의 레벨이 스펙상의 레벨보다 낮은 경우에 내부 전원전압(IVC)의 레벨을 높이기 위한 구성이다.
도8에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
모드 설정 수단(70)은 모드 설정을 위한 명령 신호(COM)가 인가되고 어드레스 입력 핀(미도시)을 통하여 데이터(Ai)가 인가되면 제어신호들(MRS1, MRS2, MRS4, MRS5)이 설정된다. 제어신호 발생회로(80-1)는 패키지 레벨에서 제어신호들(MRS1, MRS2)에 응답하여 제어신호(OUT1)의 상태를 설정하고, 제어신호 발생회로(80-2)는 제어신호들(MRS4, MRS5)에 응답하여 제어신호(OUT2)의 상태를 설 정한다. NMOS트랜지스터(N1)는 "하이"레벨의 제어신호(OUT1)에 응답하여 온되고, NMOS트랜지스터(N6)는 "하이"레벨의 제어신호(OUT2)에 응답하여 온된다. 증폭기(OP1)는 기준전압(VREF)과 노드(E)의 전압을 비교하여 노드(E)의 전압이 기준전압(VREF)의 레벨보다 높은 경우에는 내부 전원전압(IVC)의 레벨을 낮추고, 노드(E)의 전압이 기준전압(VREF)의 레벨보다 낮은 경우에는 내부 전원전압(IVC)의 레벨을 높인다. 저항들(R1, R2, R3, R4)은 내부 전원전압(IVC)을 분배한다.
도8에 나타낸 내부 전원전압 발생회로는 "로우"레벨의 제어신호들(OUT1, OUT2)에 응답하여 내부 전원전압(IVC)의 레벨이 전압((R4+R7)VREF/R7)으로 된다. 그런데, 이때 발생되는 내부 전원전압(IVC)의 레벨이 스펙상의 내부 전원전압(IVC) 레벨보다 높은 경우에 제어신호들(OUT1, OUT2) 각각을 "하이"레벨과 "로우"레벨로 설정함에 의해서 내부 전원전압(IVC)의 레벨을 전압((R4+R5+R7)VREF/R7)으로 감소하는 것이 가능하다. 반면에, 내부 전원전압(IVC)의 레벨이 스펙상의 내부 전원전압(IVC) 레벨보다 낮은 경우에 제어신호들(OUT1, OUT2) 각각을 "로우"레벨과 "하이"레벨로 설정함에 의해서 내부 전원전압(IVC)의 레벨을 전압((R4+R6+R7)VREF/(R6+R7))으로 증가하는 것이 가능하다.
즉, 도8에 나타낸 내부 전원전압 발생회로는 제어신호들(OUT1, OUT2)의 상태를 설정함에 의해서 내부 전원전압(IVC)의 레벨이 스펙상의 레벨보다 높은 경우에는 낮추고, 낮은 경우에는 높이는 것이 가능하다.
도8에 나타낸 제어신호 발생회로들(82-1, 82-2)의 구성은 도2에 나타낸 실시예의 회로와 같이 구성하면 된다.
도9는 본 발명의 반도체 메모리 장치의 내부 전원전압을 증가 및 감소할 수 있는 내부 전원전압 발생회로의 다른 실시예의 블록도로서, 모드 설정 수단(70), 제1전압 레벨 조절수단(80-1)과 제2전압 레벨 조절수단(80-2)으로 구성된 전압 레벨 조절수단(80), 및 증폭기(OP2)와 저항들(R4, R5, R6, R6)로 구성된 내부 전원전압 발생기(90)로 구성되어 있다.
도9에서, 도8에 나타낸 블록들과 동일한 기능을 수행하는 블록들은 동일 부호로 나타내었다.
도9에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
모드 설정 수단(70)은 모드 설정을 위한 명령 신호(COM)가 인가되고 어드레스 입력 핀(미도시)을 통하여 데이터(Ai)가 인가되면 제어신호들(MRS3, MRS6)이 설정된다. NMOS트랜지스터(N1)는 "하이"레벨의 제어신호(MRS3)가 인가되면 온되고, NMOS트랜지스터(N6)는 "하이"레벨의 제어신호(MRS6)가 인가되면 온된다. 도3에 나타낸 내부 전원전압 발생회로는 도1에 나타낸 내부 전원전압 발생회로와 동일한 동작을 수행한다.
도9에 나타낸 내부 전원전압 발생회로 또한 도8에 나타낸 내부 전원전압 발생회로와 마찬가지로, "로우"레벨의 제어신호들(MRS3, MRS6)이 발생되면 NMOS트랜지스터들(N1, N6)이 온되어 내부 전원전압(IVC) 레벨을 발생한다. 그런데, 이때 발생되는 내부 전원전압(IVC)의 레벨이 스펙상의 내부 전원전압(IVC) 레벨보다 높은 경우에는 제어신호들(MRS3, MRS6) 각각을 "하이"레벨과 "로우"레벨로 설정함에 의해서 내부 전원전압(IVC) 레벨을 감소한다. 반면에, 내부 전원전압(IVC)의 레벨이 스펙상의 내부 전원전압(IVC) 레벨보다 낮은 경우에는 제어신호들(MRS3, MRS6) 각각을 "로우"레벨과 "하이"레벨로 설정함에 의해서 내부 전원전압(IVC)의 레벨을 증가한다.
도8에 나타낸 내부 전원전압 발생회로는 제어신호들(OUT1, OUT2)의 상태가 한번 설정되면 고정되게 되지만, 도9에 나타낸 내부 전원전압 발생회로는 제어신호들(MRS3, MRS6)의 상태가 고정되는 것이 아니라 필요시에 동작시마다 설정해주어야 한다.
도10은 본 발명의 반도체 메모리 장치의 내부 전원전압 레벨을 증가 및 감소하기 위한 내부 전원전압 발생회로의 또 다른 실시예의 블록도로서, 모드 설정 수단(70), 제어신호 발생회로(82-1), 논리합 회로(84-1), 및 스위칭 회로(86-1)로 구성된 제1전압 레벨 조절수단(80-1)과 제어신호 발생회로(82-2), 논리합 회로(84-2), 및 스위칭 회로(86-2)로 구성된 제2전압 레벨 조절수단(80-2)으로 구성된 전압 레벨 조절수단(80), 및 증폭기(OP2)와 저항들(R4, R5, R6, R7)로 구성된 내부 전원전압 발생기(90)로 구성되어 있다. 스위칭 회로(86-1)는 NMOS트랜지스터(N1)로 구성되고, 스위칭 회로(86-2)는 NMOS트랜지스터(N6)로 구성되어 있다.
도10에서, 도8에 나타낸 블록들은 동일한 기능을 하는 블록들을 동일 부호로 나타내었다.
도10에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
모드 설정 수단(70)은 모드 설정을 위한 명령 신호(COM)가 인가되고 어드레스 입력 핀(미도시)을 통하여 데이터(Ai)가 인가되면 제어신호들(MRS1, MRS2, MRS3, MRS4, MRS5, MRS6)이 설정된다. 제어신호 발생회로(82-1)는 제어신호들(MRS1, MRS2)에 응답하여 출력신호(OUT1)의 레벨을 설정하고, 제어신호 발생회로(82-2)는 제어신호들(MRS4, MRS5)에 응답하여 출력신호(OUT2)의 레벨을 설정한다. 논리합 회로(84-1)는 출력신호(OUT1)와 제어신호(MRS3)를 논리합하여 제어신호(CON1)를 발생하고, 논리합 회로(84-2)는 출력신호(OUT2)와 제어신호(MRS6)를 논리합하여 제어신호(CON2)를 발생한다. NMOS트랜지스터(N1)는 제어신호(CON1)에 응답하여 온되고, NMOS트랜지스터(N6)는 제어신호(CON2)에 응답하여 온된다. 내부 전원전압 발생기(90)는 도8에 나타낸 내부 전원전압 발생기(90)와 동일한 동작을 수행한다. 제어신호 발생회로들(82-1, 82-2)의 구성은 도2에 나타낸 제어신호 발생회로와 동일하게 구성하면 된다.
도10에 나타낸 내부 전원전압 발생회로의 동작을 설명하면 다음과 같다.
내부 전원전압 발생기(90)는 "로우"레벨의 제어신호들(CON1, CON2)에 응답하여 NMOS트랜지스터들(N1, N6)이 오프되어 내부 전원전압(IVC)을 발생한다. 그런데, 이때, 발생되는 내부 전원전압(IVC)의 레벨이 스펙상의 내부 전원전압(IVC) 레벨보다 높은 경우에는 제어신호들(CON1, CON2) 각각을 "하이"레벨과 "로우"레벨로 설정한다. 그러면, NMOS트랜지스터(N1)가 온되고 NMOS트랜지스터(N6)가 오프됨으로써 내부 전원전압(IVC)의 레벨이 감소된다. 반면에, 발생되는 내부 전원전압(IVC)의 레벨이 스펙상의 내부 전원전압(IVC) 레벨보다 낮은 경우에는 제어신호들(CON1, CON2) 각각을 "로우"레벨과 "하이"레벨로 설정한다. 그러면, NMOS트랜지스터(N1)가 오프되고 NMOS트랜지스터(N6)가 온됨으로써 내부 전원전압(IVC)의 레벨이 증가된 다.
도10에 나타낸 내부 전원전압 발생회로는 제어신호 발생회로들(82-1, 82-2)에 의해서 출력신호들(OUT1, OUT2)의 상태를 고정함에 의해서 제어신호들(CON1, CON2)의 상태를 고정함으로써 내부 전원전압(IVC)의 레벨을 증가 또는 감소하거나, 모드 설정 수단(70)에 의해서 제어신호들(MRS3, MRS6)의 상태를 동작시마다 설정함에 의해서 제어신호들(CON1, CON2)의 상태를 설정함으로써 내부 전원전압(IVC)의 레벨을 증가 또는 감소하는 것이 가능하다.
도11는 본 발명의 반도체 메모리 장치의 비트 라인 프리차지 전압 발생회로의 블록도로서, 모드 설정 수단(70), 제1 및 제2전압 레벨 조절수단들(80-1, 80-2), 및 NMOS트랜지스터들(N7, N8), PMOS트랜지스터들(P3, P4), 및 저항들(R8, R9, R10, R11)로 구성된 비트 라인 프리차지 전압 발생기(100)로 구성되어 있다. 비트 라인 프리차지 전압 발생기(100)는 종래의 일반적인 비트 라인 프리차지 전압 발생회로를 나타낸다.
도11에서, 모드 설정 수단(70), 제1 및 제2전압 레벨 조절수단들(80-1, 80-2)의 구성은 도10에 나타낸 모드 설정 수단, 및 제1 및 제2전압 레벨 조절수단의 구성과 동일하므로 동일 부호로 나타내었다.
도11의 구성에서, NMOS트랜지스터(N1)의 드레인과 소스는 저항(R9)의 양단에 연결되어 구성되고, NMOS트랜지스터(N6)의 드레인과 소스는 저항(R10)의 양단에 연결되어 구성되어 있다.
도11에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
도10에 나타낸 블록들과 동일한 블록들의 동작은 상술한 도10의 설명을 참고로 하기 바란다.
"로우"레벨의 제어신호들(CON1, CON2)이 발생되면 NMOS트랜지스터들(N1, N6)이 온되어 비트 라인 프리차지 전압 발생기(100)는 비트 라인 프리차지 전압(VBL)을 발생한다. 이때 발생되는 비트 라인 프리차지 전압(VBL)이 스펙상의 비트 라인 프리차지 전압(VBL)보다 높은 경우에는 제어신호들(CON1, CON2) 각각을 "로우"레벨과 "하이"레벨로 설정한다. 그러면, NMOS트랜지스터(N1)가 오프되고 NMOS트랜지스터(N6)가 온됨으로써 NMOS트랜지스터(N8)의 게이트로 인가되는 전압이 낮아지게 된다. 따라서, 비트 라인 프리차지 전압(VBL)이 낮아지게 된다. 반면에, 이때 발생되는 비트 라인 프리차지 전압(VBL)이 스펙상의 비트 라인 프리차지 전압(VBL)보다 낮은 경우에는 제어신호들(CON1, CON2) 각각을 "하이"레벨과 "로우"레벨로 설정한다. 그러면, NMOS트랜지스터(N1)가 온되고 NMOS트랜지스터(N6)가 오프됨으로써 PMOS트랜지스터(P4)의 게이트로 인가되는 전압이 높아지게 된다. 따라서, 비트 라인 프리차지 전압(VBL)이 높아지게 된다.
즉, "로우"레벨의 제어신호들(CON1, CON2)이 발생되면 비트 라인 프리차지 전압(VBL)은 전압((R10+R11)IVC/(R8+R9+R10+R11))이 되고, "로우"레벨의 제어신호(CON1)와 "하이"레벨의 제어신호(CON2)가 발생되면 비트 라인 프리차지 전압(VBL)이 전압((R11)IVC/(R8+R9+R11))으로 낮아지게 된다. 그리고, "하이"레벨의 제어신호(CON1)와 "로우"레벨의 제어신호(CON2)가 발생되면 비트 라인 프리차지 전압(VBL)이 전압((R10+R11)IVC/(R8+R10+R11))으로 높아지게 된다.
도11에 나타낸 비트 라인 프리차지 전압 발생회로는 제1전압 레벨 조절수단(80-1)에 의해서 비트 라인 프리차지 전압(VBL)의 레벨을 낮추고, 제2전압 레벨 조절수단(80-2)에 의해서 비트 라인 프리차지 전압(VBL)의 레벨을 높이는 회로 구성을 나타내고 있다.
그러나, 제1전압 레벨 조절수단(80-1)과 제2전압 레벨 조절수단(80-2)중의 하나의 수단만을 구비하도록 구성할 수도 있다. 만일 제1전압 레벨 조절수단(80-1)만을 구비하도록 구성하게 되면 비트 라인 프리차지 전압(VBL)의 레벨을 낮추는 것이 가능하며, 제2전압 레벨 조절수단(80-2)만을 구비하도록 구성하게 되면 비트 라인 프리차지 전압(VBL)의 레벨을 높이는 것이 가능하다.
또한, 제1 및 제2전압 레벨 조절수단들(80-1, 80-2)이 제어신호 발생회로들(82-1, 82-2)과 NMOS트랜지스터들(N1, N6)만을 구비하도록 구성하거나, NMOS트랜지스터들(N1, N6)만을 구비하도록 구성할 수도 있다.
만일 제어신호 발생회로들(82-1, 82-2)을 구비하도록 구성하는 경우에는 제어신호들(CON1, CON2)의 상태가 고정되게 되며, NMOS트랜지스터들(N1, N6)만을 구비하도록 구성하는 경우에는 제어신호들(CON1, CON2)의 상태를 동작시마다 설정해주어야 한다.
도12는 본 발명의 반도체 메모리 장치의 기판전압 레벨 검출회로의 실시예의 블록도로서, 도11에 나타낸 모드 설정 수단(70), 및 제1 및 제2전압 레벨 조절수단들(80-1, 80-2), 및 PMOS트랜지스터들(P5, P6), 저항들(R12, R13, R14), 및 인버터(I1)로 구성된 기판 전압 레벨 검출기(110)로 구성되어 있다. 기판 전압 레 벨 검출기(110)는 종래의 일반적인 기판 전압 레벨 검출회로의 구성을 나타낸다.
도12에서, 모드 설정 수단(70), 제1 및 제2전압 레벨 조절수단들(80-1, 80-2)의 구성은 도10에 나타낸 모드 설정 수단, 및 제1 및 제2전압 레벨 조절수단의 구성과 동일하므로 동일 부호로 나타내었다.
도12의 구성에서, NMOS트랜지스터(N1)의 드레인과 소스는 저항(R12)의 양단에 연결되어 구성되고, NMOS트랜지스터(N6)의 드레인과 소스는 저항(R13)의 양단에 연결되어 구성되어 있다.
도12에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
도10에 나타낸 블록들과 동일한 블록들의 동작은 상술한 도10의 설명을 참고로 하기 바란다.
"로우"레벨의 제어신호들(CON1, CON2)이 발생되면 NMOS트랜지스터들(N1, N6)이 오프되어 기판 전압 레벨 검출기(110)는 기판 전압(VBB)의 레벨이 원하는 레벨보다 높아지게 되면 기판 전압 레벨 검출신호(VBBD)를 발생한다. 만일 발생되는 기판 전압(VBB)이 스펙상의 기판 전압(VBB)보다 낮은 경우에는 제어신호들(CON1, CON2) 각각을 "하이"레벨과 "로우"레벨로 설정한다. 그러면, NMOS트랜지스터(N1)가 온되고 NMOS트랜지스터(N6)가 오프됨으로써 기판 전압(VBB)의 레벨이 높아지게 된다. 반면에, 만일 발생되는 기판 전압(VBB)이 스펙상의 기판 전압(VBB)보다 높은 경우에는 제어신호들(CON1, CON2) 각각을 "로우"레벨과 "하이"레벨로 설정한다. 그러면, NMOS트랜지스터(N1)가 오프되고 NMOS트랜지스터(N6)가 온됨으로써 기판 전압(VBB)의 레벨이 낮아지게 된다.
도12에 나타낸 기판 전압 발생회로는 도11에 나타낸 비트 라인 프리차지 전압 발생회로와 마찬가지로 제1전압 레벨 조절수단(80-1)에 의해서 기판 전압(VBB)의 레벨을 높히고, 제2전압 레벨 조절수단(80-2)에 의해서 기판 전압(VBB)의 레벨을 낮추는 회로 구성을 나타내고 있다.
그러나, 제1전압 레벨 조절수단(80-1)과 제2전압 레벨 조절수단(80-2)중의 하나의 수단만을 구비하도록 구성할 수도 있다. 만일 제1전압 레벨 조절수단(80-1)만을 구비하도록 구성하게 되면 기판 전압(VBB)의 레벨을 높히는 것이 가능하며, 제2전압 레벨 조절수단(80-2)만을 구비하도록 구성하게 되면 기판 전압(VBB)의 레벨을 낮추는 것이 가능하다.
또한, 도11에 나타낸 비트 라인 프리차지 전압 발생회로와 마찬가지로 제1 및 제2전압 레벨 조절수단들(80-1, 80-2)이 제어신호 발생회로들(82-1, 82-2)과 NMOS트랜지스터들(N1, N6)만을 구비하도록 구성하거나, NMOS트랜지스터들(N1, N6)만을 구비하도록 구성할 수도 있다.
그리고, 만일 제어신호 발생회로들(82-1, 82-2)을 구비하도록 구성하는 경우에는 제어신호들(CON1, CON2)의 상태가 고정되게 되며, NMOS트랜지스터들(N1, N6)만을 구비하도록 구성하는 경우에는 제어신호들(CON1, CON2)의 상태를 동작시마다 설정해주어야 한다.
도13은 본 발명의 반도체 메모리 장치의 고전압 레벨 검출회로의 실시예의 블록도로서, 도11에 나타낸 모드 설정 수단(70), 및 제1 및 제2전압 레벨 조절수단들(80-1, 80-2), 및 PMOS트랜지스터(P7), NMOS트랜지스터(N9), 저항들(R15, R16, R17), 및 인버터(I2)로 구성된 고전압 레벨 검출기(12)로 구성되어 있다. 고전압 레벨 검출기(12)는 종래의 일반적인 고전압 레벨 검출회로의 구성을 나타낸다.
도13에서, 모드 설정 수단(70), 제1 및 제2전압 레벨 조절수단들(80-1, 80-2)의 구성은 도10에 나타낸 모드 설정 수단, 및 제1 및 제2전압 레벨 조절수단의 구성과 동일하므로 동일 부호로 나타내었다.
도13의 구성에서, NMOS트랜지스터(N1)의 드레인과 소스는 저항(R15)의 양단에 연결되어 구성되고, NMOS트랜지스터(N6)의 드레인과 소스는 저항(R16)의 양단에 연결되어 구성되어 있다.
도13에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
도10에 나타낸 블록들과 동일한 블록들의 동작은 상술한 도10의 설명을 참고로 하기 바란다.
"로우"레벨의 제어신호들(CON1, CON2)이 발생되면 NMOS트랜지스터들(N1, N6)이 오프되어 고전압 레벨 검출기(120)는 고전압(VPP)의 레벨이 원하는 레벨보다 낮아지게 되면 고전압 레벨 검출신호(VPPD)를 발생한다. 만일 발생되는 고전압(VPP)이 스펙상의 고전압(VPP)보다 낮은 경우에는 제어신호들(CON1, CON2) 각각을 "로우"레벨과 "하이"레벨로 설정한다. 그러면, NMOS트랜지스터(N1)가 오프되고 NMOS트랜지스터(N6)가 온됨으로써 고전압(VPP)의 레벨이 높아지게 된다. 반면에, 만일 발생되는 기판 전압(VPP)이 스펙상의 기판 전압(VPP)보다 높은 경우에는 제어신호들(CON1, CON2) 각각을 "하이"레벨과 "로우"레벨로 설정한다. 그러면, NMOS트랜지스터(N1)가 온되고 NMOS트랜지스터(N6)가 오프됨으로써 고전압(VPP)의 레벨이 낮아지게 된다.
도13에 나타낸 고전압 발생회로는 도11에 나타낸 비트 라인 프리차지 전압 발생회로와 마찬가지로 제1전압 레벨 조절수단(80-1)에 의해서 기판 전압(VBB)의 레벨을 낮추고, 제2전압 레벨 조절수단(80-2)에 의해서 기판 전압(VBB)의 레벨을 높히는 회로 구성을 나타내고 있다.
그러나, 제1전압 레벨 조절수단(80-1)과 제2전압 레벨 조절수단(80-2)중의 하나의 수단만을 구비하도록 구성할 수도 있다.
또한, 도11에 나타낸 비트 라인 프리차지 전압 발생회로와 마찬가지로 제1 및 제2전압 레벨 조절수단들(80-1, 80-2)이 제어신호 발생회로들(82-1, 82-2)과 NMOS트랜지스터들(N1, N6)만을 구비하도록 구성하거나, NMOS트랜지스터들(N1, N6)만을 구비하도록 구성할 수도 있다.
그리고, 만일 제어신호 발생회로들(82-1, 82-2)을 구비하도록 구성하는 경우에는 제어신호들(CON1, CON2)의 상태가 고정되게 되며, NMOS트랜지스터들(N1, N6)만을 구비하도록 구성하는 경우에는 제어신호들(CON1, CON2)의 상태를 동작시마다 설정해주어야 한다.
도1 내지 도13에 나타낸 실시예의 블록도들은 반도체 메모리 장치 내부의 전압 레벨을 조절하기 위한 구성을 나타내는 것이다.
도14는 본 발명의 반도체 메모리 장치의 신호 지연 시간 조절회로의 실시예의 블록도로서, 모드 설정 수단(130), 제어신호 발생회로(142)와 논리합 회로(144)로 구성된 제어신호 발생수단(140), 지연회로(150), 인버터(I3), 및 CMOS전송 게이 트들(C1, C2)로 구성된 지연 시간 조절수단(160)으로 구성되어 있다.
도14에 나타낸 블록들 각각의 동작을 설명하면 다음과 같다.
모드 설정 수단(130), 제어신호 발생회로(142), 및 논리합 회로(144)의 동작은 상술한 모드 설정 수단, 제어신호 발생회로, 및 논리합 회로의 동작과 동일하므로 상술한 설명을 참고로 하면 쉽게 이해될 것이다.
제어신호 발생수단(140)에 의해서 "로우"레벨의 제어신호(CON3)가 발생되면 인버터(I3)는 "하이"레벨의 신호를 발생한다. 그러면, CMOS전송 게이트(C1)가 온되어 지연회로(150)의 출력신호를 출력신호(SOUT1)로 발생한다. 그런데, 이때 발생되는 출력신호(SOUT1)의 타이밍이 스펙상의 지연 시간보다 지연되어 발생되면 출력신호(SOUT1)의 지연 시간을 줄여야 한다.
반면에, 제어신호 발생회로(142)에 의해서 출력신호(OUT3)가 "하이"레벨로 고정되거나, 모드 설정 수단(130)에 의해서 "하이"레벨의 제어신호(MRS9)가 발생되면 제어신호 발생수단(140)은 "하이"레벨의 제어신호(CON3)를 발생하고, 인버터(I3)는 "로우"레벨의 제어신호(CON3)를 반전한다. 그러면, CMOS전송 게이트(C2)가 온되어 입력신호(SIN1)를 출력신호(SOUT1)로 발생한다.
도14에 나타낸 실시예의 신호 지연 시간 조절회로는 "로우"레벨의 제어신호(CON3)가 발생되면 입력신호(SIN1)를 지연회로(150)에 의해서 지연하여 출력신호(SOUT1)로 발생하고, "하이"레벨의 신호(CON3)가 발생되면 입력신호(SIN1)를 출력신호(SOUT1)로 출력한다.
도15는 본 발명의 반도체 메모리 장치의 신호 지연 시간 조절회로의 다른 실 시예의 블록도로서, 도14에 나타낸 인버터(I3)와 지연 시간 조절수단(160)대신에 에 NMOS트랜지스터(N10)와 캐패시터(CA1)로 구성된 지연 시간 조절수단(162)으로 구성되어 있다.
도15에 나타낸 블록들 각각의 동작을 설명하면 다음과 같다.
모드 설정 수단(130), 제어신호 발생회로(142), 및 논리합 회로(144)의 동작은 상술한 모드 설정 수단, 제어신호 발생회로(142), 및 논리합 회로(144)의 동작과 동일하므로 상술한 설명을 참고로 하면 쉽게 이해될 것이다.
"로우"레벨의 제어신호(CON3)가 발생되면 NMOS트랜지스터(N10)가 오프되어 지연회로(150)의 출력신호를 출력신호(SOUT2)로 발생한다. 이때 발생되는 출력신호(SOUT2)의 지연 시간이 스펙상의 시간보다 빠르게 출력되는 경우에는 출력신호(SOUT2)의 지연 시간을 더 늘려야 한다.
제어신호(CON3)가 "하이"레벨로 설정되면 NMOS트랜지스터(N10)가 온되어 지연회로(150)의 출력신호가 캐패시터(CA1)에 의해서 지연되어 출력신호(SOUT2)로 발생된다. 즉, 지연회로(150)의 출력신호가 더 지연되어 출력신호(SOUT2)로 발생된다.
도16은 본 발명의 반도체 메모리 장치의 신호 지연 시간 조절회로의 또 다른 실시예의 블록도로서, 지연회로(150)를 링 형태로 구성한 링 오실레이터(200), 모드 설정 수단(130), 제어신호 발생수단(140), 및 NMOS트랜지스터(N11)와 캐패시터(CA2)로 구성된 지연 시간 조절수단(164)으로 구성되어 있다.
도16에 나타낸 회로의 동작은 도15에 나타낸 회로의 동작 설명을 참고로 하 면 쉽게 이해될 것이다.
"로우"레벨의 제어신호(CON3)가 발생되면 원래의 링 오실레이터(200)로서의 동작을 수행한다. 이때, 발생되는 링 오실레이터(200)의 출력신호(SOUT3)가 스펙상의 지연 시간보다 빠른 경우에는 링 오실레이터(200)의 출력신호(SOUT3)를 조절해주어야 한다.
제어신호 발생회로(140)는 "하이"레벨의 제어신호(CON3)를 설정함에 의해서 NMOS트랜지스터(N11)를 온한다. 그러면, 지연회로(150)의 출력신호를 캐패시터(CA2)에 의해서 지연함에 의해서 출력신호(SOUT3)를 발생한다. 즉, 출력신호(SOUT3)의 지연 시간을 증가함에 의해서 스펙상의 지연 시간으로 조절할 수 있다.
상술한 실시예의 지연 시간 조절회로는 지연 시간을 늘리거나 줄일 수 있는 구성을 나타내었으나, 지연 시간을 늘리고 줄이는 것이 가능하도록 구성할 수 있다.
본 발명의 반도체 메모리 장치의 지연 시간 조절회로의 적용예를 설명하면 다음과 같다.
종래의 반도체 메모리 장치는 100MHz에서 200MHz까지의 제품이 존재하고, 각 제품별로 스펙이 다르다. 대부분의 고속 제품은 모든 스펙이 저속 제품보다 타이트하나, 가끔은 저속 제품이라도 특정 스펙은 고속 제품과 같거나 타이트하다. 그래서, 패키지 레벨에서 고속 제품에 불량이 발생한 경우에 고속 제품으로 저속 제품을 만들게 된다. 예를 들어 설명하면, 클럭 사이클 타임이 6ns이고, 캐스 레이턴시 가 2.5이고, 입력 홀드 타임이 0.7ns인 고급 제품과, 클럭 사이클 타임이 7.5ns이고, 캐스 레이턴시가 2이고, 입력 홀드 타임이 0.9ns인 저급 제품이 있는데, 고급 제품의 경우에 클럭 사이클 타임이 6ns, 캐스 레이턴시가 2.5를 만족하지 못하게 되면 클럭 사이클 타임이 7.5ns, 캐스 레이턴시가 2.5인 저급 제품으로 될 수 밖에 없다. 그런데, 저급 제품의 입력 홀드 타임은 고급 제품의 입력 홀드 타임보다 0.2ns크므로, 저급 제품의 입력 홀드 타임을 0.2ns 앞서게 하면 저급 제품으로 갈 제품을 고급 제품으로 구제하는 것이 가능하다. 즉, 도14에 나타낸 신호 지연 시간 조절회로를 사용하여 저급 제품으로 될 제품으로 고급 제품으로 구제하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로는 패키지 레벨에서 전압 파라메타들 및 시간 파라메타들을 조절하여 불량으로 될 제품을 정상 제품으로 구제할 수 있으므로 수율이 향상된다.

Claims (18)

  1. 패키지 레벨에서 외부로부터 인가되는 모드 설정 명령 및 데이터에 응답하여 제1, 제2제어신호들의 상태를 설정하기 위한 모드 설정수단;
    상기 패키지 레벨에서 상기 제1제어신호에 응답하여 프로그램되고, 상기 제2제어신호에 응답하여 프로그램된 출력신호를 발생하기 위한 프로그램 수단;
    내부 전압을 발생하기 위한 내부 전압 발생 수단;
    상기 내부 전압을 발생하기 위한 내부 전압 발생단자와 전원사이에 직렬 연결된 소정 개수의 저항들을 구비하여 상기 내부 전압을 분배하는 전압 분배 수단;
    상기 소정 개수의 저항들중 하나의 저항의 양단에 연결되고 상기 프로그램된 출력신호에 응답하여 온/오프되는 스위칭 수단을 구비하여,
    상기 스위칭 수단의 온/오프에 따라 상기 내부 전압의 레벨이 조절되는 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 조절회로.
  2. 제1항에 있어서, 상기 프로그램 수단은
    전원전압에 연결된 일측을 가진 제1퓨즈;
    상기 제1퓨즈의 타측에 연결된 드레인과 상기 제1제어신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제1NMOS트랜지스터;
    상기 제1퓨즈의 타측에 연결된 소스와 상기 제1노드에 연결된 게이트와 제2노드에 연결된 드레인을 가진 제1PMOS트랜지스터;
    상기 제2노드에 연결된 드레인과 상기 제2제어신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제2NMOS트랜지스터;
    상기 제2노드에 연결된 드레인과 상기 제1노드에 연결된 게이트와 접지전압에 연결된 소스를 가진 제3NMOS트랜지스터;
    상기 전원전압에 연결된 일측을 가진 제2퓨즈;
    상기 제2퓨즈의 타측에 연결된 소스와 상기 제2노드에 연결된 게이트와 상기 제1노드에 연결된 드레인을 가진 제2PMOS트랜지스터;
    상기 제1노드에 연결된 드레인과 상기 제2노드에 연결된 게이트와 접지전압에 연결된 소스를 가진 제4NMOS트랜지스터; 및
    상기 제1노드에 연결된 드레인과 상기 제2제어신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제5NMOS트랜지스터를 구비하여,
    상기 제1노드를 통하여 상기 프로그램된 출력신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 조절회로.
  3. 삭제
  4. 패키지 레벨에서 외부로부터 인가되는 모드 설정 명령 및 데이터에 응답하여 제1, 제2, 및 제3제어신호들의 상태를 설정하기 위한 모드 설정수단;
    상기 패키지 레벨에서 상기 제1제어신호에 응답하여 프로그램되고, 상기 제2제어신호에 응답하여 프로그램된 출력신호를 발생하기 위한 프로그램 수단;
    상기 프로그램된 출력신호와 상기 제3제어신호를 조합함에 의해서 제4제어신호를 발생하기 위한 조합수단;
    내부 전압을 발생하기 위한 내부 전압 발생 수단;
    상기 내부 전압을 발생하기 위한 내부 전압 발생단자와 전원사이에 직렬 연결된 소정 개수의 저항들을 구비하여 상기 내부 전압을 분배하는 전압 분배 수단;
    상기 소정 개수의 저항들중 하나의 저항의 양단에 연결되고 상기 제4제어신호에 응답하여 온/오프되는 스위칭 수단을 구비하여,
    상기 스위칭 수단의 온/오프에 따라 상기 내부 전압의 레벨이 조절되는 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 조절회로.
  5. 제4항에 있어서, 상기 프로그램 수단은
    전원전압에 연결된 일측을 가진 제1퓨즈;
    상기 제1퓨즈의 타측에 연결된 드레인과 상기 제1제어신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제1NMOS트랜지스터;
    상기 제1퓨즈의 타측에 연결된 소스와 상기 제1노드에 연결된 게이트와 제2노드에 연결된 드레인을 가진 제1PMOS트랜지스터;
    상기 제2노드에 연결된 드레인과 상기 제2제어신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제2NMOS트랜지스터;
    상기 제2노드에 연결된 드레인과 상기 제1노드에 연결된 게이트와 접지전압에 연결된 소스를 가진 제3NMOS트랜지스터;
    상기 전원전압에 연결된 일측을 가진 제2퓨즈;
    상기 제2퓨즈의 타측에 연결된 소스와 상기 제2노드에 연결된 게이트와 상기 제1노드에 연결된 드레인을 가진 제2PMOS트랜지스터;
    상기 제1노드에 연결된 드레인과 상기 제2노드에 연결된 게이트와 접지전압에 연결된 소스를 가진 제4NMOS트랜지스터; 및
    상기 제1노드에 연결된 드레인과 상기 제2제어신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제5NMOS트랜지스터를 구비하여,
    상기 제1노드를 통하여 상기 프로그램된 출력신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 조절회로.
  6. 삭제
  7. 삭제
  8. 패키지 레벨에서 외부로부터 인가되는 모드 설정 명령 및 데이터에 응답하여 제1, 제2제어신호들의 상태를 설정하기 위한 모드 설정수단;
    상기 패키지 레벨에서 상기 제1제어신호에 응답하여 프로그램되고, 상기 제2제어신호에 응답하여 프로그램된 출력신호를 발생하기 위한 프로그램 수단;
    입력 신호를 지연하여 지연된 신호를 발생하기 위한 제1지연 수단; 및
    상기 지연 수단의 출력단에 연결되고 상기 프로그램된 출력신호에 응답하여 온/오프되어 상기 지연된 신호를 추가적으로 지연하는 스위칭 수단 및 제2지연 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 지연 시간 조절회로.
  9. 제8항에 있어서, 상기 프로그램 수단은
    전원전압에 연결된 일측을 가진 제1퓨즈;
    상기 제1퓨즈의 타측에 연결된 드레인과 상기 제1제어신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제1NMOS트랜지스터;
    상기 제1퓨즈의 타측에 연결된 소스와 상기 제1노드에 연결된 게이트와 제2노드에 연결된 드레인을 가진 제1PMOS트랜지스터;
    상기 제2노드에 연결된 드레인과 상기 제2제어신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제2NMOS트랜지스터;
    상기 제2노드에 연결된 드레인과 상기 제1노드에 연결된 게이트와 접지전압에 연결된 소스를 가진 제3NMOS트랜지스터;
    상기 전원전압에 연결된 일측을 가진 제2퓨즈;
    상기 제2퓨즈의 타측에 연결된 소스와 상기 제2노드에 연결된 게이트와 상기 제1노드에 연결된 드레인을 가진 제2PMOS트랜지스터;
    상기 제1노드에 연결된 드레인과 상기 제2노드에 연결된 게이트와 접지전압에 연결된 소스를 가진 제4NMOS트랜지스터; 및
    상기 제1노드에 연결된 드레인과 상기 제2제어신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제5NMOS트랜지스터를 구비하여,
    상기 제1노드를 통하여 상기 프로그램된 출력신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 지연 시간 조절회로.
  10. 삭제
  11. 패키지 레벨에서 외부로부터 인가되는 모드 설정 명령 및 데이터에 응답하여 제1, 제2, 및 제3제어신호들의 상태를 설정하기 위한 모드 설정수단;
    패키지 레벨에서 상기 제1제어신호에 응답하여 프로그램되고 상기 제2제어신호에 응답하여 프로그램된 출력신호를 발생하기 위한 프로그램 수단;
    상기 프로그램된 출력신호와 상기 제3제어신호를 조합함에 의해서 제4제어신호를 발생하기 위한 조합수단;
    입력 신호를 지연하여 지연된 신호를 발생하기 위한 제1지연 수단; 및
    상기 지연 수단의 출력단에 연결되고 상기 제4제어신호에 응답하여 온/오프되어 상기 지연된 신호를 추가적으로 지연하는 스위칭 수단 및 제2지연 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 지연 시간 조절회로.
  12. 제11항에 있어서, 상기 프로그램 수단은
    전원전압에 연결된 일측을 가진 제1퓨즈;
    상기 제1퓨즈의 타측에 연결된 드레인과 상기 제1제어신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제1NMOS트랜지스터;
    상기 제1퓨즈의 타측에 연결된 소스와 상기 제1노드에 연결된 게이트와 제2노드에 연결된 드레인을 가진 제1PMOS트랜지스터;
    상기 제2노드에 연결된 드레인과 상기 제2제어신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제2NMOS트랜지스터;
    상기 제2노드에 연결된 드레인과 상기 제1노드에 연결된 게이트와 접지전압에 연결된 소스를 가진 제3NMOS트랜지스터;
    상기 전원전압에 연결된 일측을 가진 제2퓨즈;
    상기 제2퓨즈의 타측에 연결된 소스와 상기 제2노드에 연결된 게이트와 상기 제1노드에 연결된 드레인을 가진 제2PMOS트랜지스터;
    상기 제1노드에 연결된 드레인과 상기 제2노드에 연결된 게이트와 접지전압에 연결된 소스를 가진 제4NMOS트랜지스터; 및
    상기 제1노드에 연결된 드레인과 상기 제2제어신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제5NMOS트랜지스터를 구비하여,
    상기 제1노드를 통하여 상기 프로그램된 출력신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 지연 시간 조절회로.
  13. 삭제
  14. 삭제
  15. 제1항에 있어서, 상기 전원은
    접지전압인 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 조절회로.
  16. 제1항에 있어서, 상기 전원은
    전원전압인 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 조절회로.
  17. 제4항에 있어서, 상기 전원은
    접지전압인 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 조절회로.
  18. 제4항에 있어서, 상기 전원은
    전원전압인 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 조절회로.
KR1020010026998A 2001-05-17 2001-05-17 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로 KR100675273B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020010026998A KR100675273B1 (ko) 2001-05-17 2001-05-17 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로
US10/147,553 US6788132B2 (en) 2001-05-17 2002-05-17 Voltage and time control circuits
US10/893,824 US20040246045A1 (en) 2001-05-17 2004-07-19 Voltage and time control circuits and methods of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010026998A KR100675273B1 (ko) 2001-05-17 2001-05-17 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로

Publications (2)

Publication Number Publication Date
KR20020088109A KR20020088109A (ko) 2002-11-27
KR100675273B1 true KR100675273B1 (ko) 2007-01-26

Family

ID=19709589

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010026998A KR100675273B1 (ko) 2001-05-17 2001-05-17 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로

Country Status (2)

Country Link
US (2) US6788132B2 (ko)
KR (1) KR100675273B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100675273B1 (ko) * 2001-05-17 2007-01-26 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로
DE10356420A1 (de) * 2002-12-02 2004-06-24 Samsung Electronics Co., Ltd., Suwon Spannungsgeneratorschaltung
US6909642B2 (en) * 2003-03-14 2005-06-21 Infineon Technologies North American Corp. Self trimming voltage generator
KR100598017B1 (ko) 2004-09-20 2006-07-06 삼성전자주식회사 기준 전압 변화에 따른 출력 특성 보정이 가능한 입력버퍼 및 출력 특성 보정이 가능한 입력 버퍼링 방법
KR100605596B1 (ko) * 2004-09-22 2006-07-28 주식회사 하이닉스반도체 반도체 기억 소자의 내부 전원 전압 트리밍 회로 및 방법
US7154794B2 (en) * 2004-10-08 2006-12-26 Lexmark International, Inc. Memory regulator system with test mode
US7719340B2 (en) * 2004-12-20 2010-05-18 Hynix Semiconductor Inc. Internal voltage trimming circuit for use in a semiconductor memory device and method thereof
KR100740107B1 (ko) * 2005-09-08 2007-07-16 삼성에스디아이 주식회사 제어신호 생성회로 및 이를 이용한 배터리 관리 시스템
JP5623688B2 (ja) * 2007-10-29 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置、および欠陥セルテスト方法
KR101094401B1 (ko) * 2010-03-31 2011-12-15 주식회사 하이닉스반도체 반도체 집적회로의 내부전압 발생기
KR101263663B1 (ko) 2011-02-09 2013-05-22 에스케이하이닉스 주식회사 반도체 장치
US11012083B1 (en) * 2020-12-17 2021-05-18 IQ-Analog Corp. Voltage-to-time-to-digital converter (VTDC) with coarse analog-to-digital converter (ADC)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5689460A (en) * 1994-08-04 1997-11-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with a voltage down converter stably generating an internal down-converted voltage
KR20000010118A (ko) * 1998-07-30 2000-02-15 김영환 반도체 장치의 타이밍 지연 조절장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5105102A (en) * 1990-02-28 1992-04-14 Nec Corporation Output buffer circuit
US5283762A (en) * 1990-05-09 1994-02-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device containing voltage converting circuit and operating method thereof
JP2785548B2 (ja) * 1991-10-25 1998-08-13 日本電気株式会社 半導体メモリ
JP2851767B2 (ja) * 1992-10-15 1999-01-27 三菱電機株式会社 電圧供給回路および内部降圧回路
JP2500422B2 (ja) * 1993-02-10 1996-05-29 日本電気株式会社 半導体ｉｃチップ内蔵用の降圧回路
KR0159074B1 (ko) * 1995-12-23 1999-02-18 김광호 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로
KR100224669B1 (ko) * 1996-12-10 1999-10-15 윤종용 내부 전원 전압 발생기 회로
JP3979690B2 (ja) * 1996-12-27 2007-09-19 富士通株式会社 半導体記憶装置システム及び半導体記憶装置
KR100244456B1 (ko) * 1997-03-22 2000-02-01 김영환 데이터 출력 버퍼를 위한 클럭 조절 장치
JP3676904B2 (ja) * 1997-04-11 2005-07-27 株式会社ルネサステクノロジ 半導体集積回路
KR100258859B1 (ko) * 1997-04-30 2000-06-15 김영환 메모리의 데이터 출력 버퍼
US6269451B1 (en) * 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
JPH11306757A (ja) * 1998-04-27 1999-11-05 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2000019200A (ja) * 1998-07-01 2000-01-21 Mitsubishi Electric Corp 電位検出回路
JP3789241B2 (ja) * 1998-12-01 2006-06-21 Ｎｅｃエレクトロニクス株式会社 バイアス回路及び半導体記憶装置
US6477079B2 (en) * 1999-05-18 2002-11-05 Kabushiki Kaisha Toshiba Voltage generator for semiconductor device
US6373754B1 (en) * 2000-07-17 2002-04-16 Samsung Electronics Co., Ltd. Semiconductor memory device having stable internal supply voltage driver
US6522185B2 (en) * 2001-02-28 2003-02-18 Agilent Technologies, Inc. Variable delay CMOS circuit with PVT control
KR100675273B1 (ko) * 2001-05-17 2007-01-26 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5689460A (en) * 1994-08-04 1997-11-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with a voltage down converter stably generating an internal down-converted voltage
KR20000010118A (ko) * 1998-07-30 2000-02-15 김영환 반도체 장치의 타이밍 지연 조절장치

Also Published As

Publication number Publication date
US20040246045A1 (en) 2004-12-09
KR20020088109A (ko) 2002-11-27
US20020171472A1 (en) 2002-11-21
US6788132B2 (en) 2004-09-07

Similar Documents

Publication Publication Date Title
US7274605B2 (en) Per-bit set-up and hold time adjustment for double-data rate synchronous DRAM
US5568445A (en) Synchronous semiconductor memory device with a write latency control function
US7196950B2 (en) Non-volatile semiconductor storage device performing ROM read operation upon power-on
KR100675273B1 (ko) 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로
US5379261A (en) Method and circuit for improved timing and noise margin in a DRAM
US6577551B2 (en) Semiconductor integrated circuit having a built-in data storage circuit for nonvolatile storage of control data
KR960013858B1 (ko) 데이타 출력버퍼 제어회로
JP4263818B2 (ja) 半導体集積回路
US5812475A (en) Programmable refresh circuits and methods for integrated circuit memory devices
EP0718740B1 (en) Dynamically controlled voltage reference circuit
US5036227A (en) Row address strobe signal input buffer for preventing latch-up
US7139345B2 (en) Method and circuit for adjusting the timing of output data based on the current and future states of the output data
US6318707B1 (en) Semiconductor integrated circuit device
KR100545705B1 (ko) 능동적 지연회로를 갖는 반도체 소자 및 그를 위한 방법
US6023181A (en) High speed unitransition input buffer
KR20020042186A (ko) 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법
US6944086B2 (en) Semiconductor memory device
US5550776A (en) Semiconductor memory device capable of driving word lines at high speed
US11145354B2 (en) Apparatuses and methods to perform duty cycle adjustment with back-bias voltage
US7642833B1 (en) Delay inversely proportional to temperature timer circuit
US6344763B1 (en) Semiconductor integrated circuit device that can suppress generation of signal skew between data input/output terminals
JPH0658995A (ja) 半導体装置
KR100372636B1 (ko) 반도체 메모리의 입력 캐패시턴스 제어 회로
KR100587068B1 (ko) 메모리 장치의 동작 주파수의 변화에 따른 ｔＤＰＬ 제어방법과 ｔＤＰＬ 측정 방법
KR100218325B1 (ko) 공통 부스터 회로를 사용한 데이타 출력버퍼

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20010517

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20050519

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20010517

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060526

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20061129

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070122

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070123

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20100114

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110103

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20111229

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20130102

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20140103

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20141231

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20160104

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20170102

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20191226

Start annual number: 14

End annual number: 14

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20211102