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KR100258859B1 - 메모리의 데이터 출력 버퍼 - Google Patents

메모리의 데이터 출력 버퍼 Download PDF

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KR100258859B1
KR100258859B1 KR1019970016590A KR19970016590A KR100258859B1 KR 100258859 B1 KR100258859 B1 KR 100258859B1 KR 1019970016590 A KR1019970016590 A KR 1019970016590A KR 19970016590 A KR19970016590 A KR 19970016590A KR 100258859 B1 KR100258859 B1 KR 100258859B1
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Abstract

본 발명은 디램(DRAM)간의 외부 출력 데이터를 감지하여 그 데이터의 상태에 따라 디램의 출력 인에이블 시간을 결정함으로써, 디램간의 오버랩 전류(over lap current)를 제거하고 전력의 소모를 감소시킬 수 있을 뿐만아니라 하이 스피드의 디램에 적용이 가능하도록 한 메모리의 데이터 출력버퍼에 관한 것이다.
이를 위해 본 발명은 외부출력 데이터를 감지하는 감지부와, 그 감지부의 출력과 칩 내부에서 외부로 출력하고자 하는 데이터를 비교하여, 그 데이터를 출력할 시간을 결정하고 출력버퍼를 인에이블 시키는 제1 신호 및 제2 신호를 출력하는 클럭조절부와, 그 클럭조절부로부터의 입력되는 제1, 제2신호에 따라 데이터를 외부로 출력하는 출력버퍼부로 구성된다.

Description

메모리의 데이터 출력버퍼
본 발명은 메모리의 데이터 출력버퍼에 관한 것으로, 특히 메모리 모듈간의 오버랩전류(overlap current)에 의한 노이즈 제거 및 전력의 소모를 줄이기에 적당하도록 한 메모리의 데이터 출력버퍼에 관한 것이다.
종래의 메모리의 데이터 출력버퍼는, 제1도에 도시한 바와 같이, 외부의 클럭에 따라 칩 내부(메모리 셀)(미도시)의 데이터(data-R)를 출력할 시간을 결정하고 출력버퍼를 인에이블 시키는 제1신호(CLKDO) 및 제2신호(
Figure kpo00001
)를 출력하는 클럭조절부(100)와, 상기 클럭조절부(100)의 출력신호(CLKDO 및
Figure kpo00002
)에 따라 칩 내부의 데이터(data-R)를 외부로 출력하는 출력버퍼부(200)로 구성된다.
상기 클럭조절부(100)는 제2도에 도시된 바와 같이, 외부로부터 입력되는 클럭에 따라 칩 내부의 데이터(data-R)를 출력할 시간을 결정해주는 제1신호(CLDKO)를 발생하는 제1신호발생부(110)와, 외부로부터 입력되는 클럭에 따라 출력인에이블신호(OUTEN)를 발생하는 출력인에이블신호발생부(120)와, 상기 출력인에이블신호발생부(210)로부터 발생되는 출력인에이블신호(OUTEN)를 순차지연 및 반전시켜 제2신호(
Figure kpo00003
)를 출력하는 홀수개의 인버터(IN1∼IN3)들로 구성된다.
상기 출력버퍼부(200)는 제3도에 도시된 바와 같이, 상기 클럭조절부(100)로부터 입력되는 제1신호(CLKDO)에 따라 출력하고자 하는 칩 내부의 데이터(data-R)를 래치(latch)하는 데이터래치부(210)와, 상기 클럭조절부(100)로부터 입력되는 제2신호(
Figure kpo00004
)에 따라 그 칩 내부의 데이터(data-R)를 외부로 출력시킬 것인가 아니면 출력을 하이 임피던스(Hi-Z) 상태로 만들것인가를 결정하는 출력인에이블부(220)와, 상기 출력인에이블부(220)의 출력에 따라 내부의 데이터(data-R)를 외부로 출력시키는 드라이버부(230)로 구성된다.
상기 데이터래치부(210)는 상기 클럭조절부(100)로부터 입력되는 제1신호(CLKDO)를 반전시키는 제1인버터(IN4)와, 상기 제1인버터(IN4)의 출력을 반전시키는 제2인버터(IN5)와, 상기 제2인버터(IN5)의 출력이 반전단자에 인가되고 상기 제1인버터(IN4)의 출력이 비반전단자에 인가되며 상기 제1인버터(IN4) 및 제2인버터(IN5)의 출력에 따라 칩 내부의 데이터(data-R)를 전송하는 제1전송게이트(TG1)와, 상기 제1전송게이트(TG1)의 출력을 래치하는 두 개의 인버터(IN6, IN7)로 이루어진 제1래치(211)와, 상기 제1인버터(IN4)의 출력이 반전단자에 인가되고, 상기 제2인버터(IN5)의 출력이 비반전단자에 인가되며, 상기 제1인버터(IN4) 및 제2인버터(IN5)의 출력에 따라 상기 제1래치(211)로부터 출력되는 데이터를 전송하는 제2전송게이트(TG2)와, 상기 제2전송게이트(TG2)의 출력을 래치하는 두 개의 인버터(IN8, IN9)로 이루어진 제2래치(212)로 구성된다.
상기 출력인에이블부(220)는 상기 데이터래치부(210)의 출력과 상기 클럭조절부(100)로부터 출력되는 제2신호(
Figure kpo00005
)가 인버터(IN10)를 통해 반전된 신호를 반전논리곱연산 하는 낸드게이트(NA1)와, 상기 데이터래치부(210)의 출력과 상기 클럭조절부(100)로부터 출력되는 제2신호(
Figure kpo00006
)를 반전논리합연산하는 노아게이트(NR1) 구성된다.
상기 드라이버부(230)는 전원전압(Vcc)과 접지전압(Vss) 사이에 상기 출력인에이블부(220)의 낸드게이트(NA1) 및 노아게이트(NR1)의 출력을 각각 게이트 입력으로 하는 피모스트랜지스터(PM1) 및 엔모스트랜지스터(NM1)를 공통 드레인으로 연결하여 구성되며, 그 공통연결된 드레인 단자가 그 출력버퍼부(200)의 출력단자가 된다.
그리고, 제4도에 도시된 바와 같이, 각각에 할당된 칩 내부의 데이터와 같이 클럭조절부(100)로부터 출력되는 신호(CLKDO 및
Figure kpo00007
)의 제어를 받는 다수의 출력버퍼는 모듈화(module)하여 사용된다.
이와 같이 구성된 종래의 데이터 출력버퍼의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
상기 클럭조절부(100)가 외부 클럭(제4a도)에 대해 일정한 지연시간을 갖는 제1, 제2 신호(CLKDO 및
Figure kpo00008
)(제5b도, 제5c도, 제5d도 참조)를 발생하면, 상기 출력버퍼부(200)의 드라이버부(230)는 상기 제2신호(
Figure kpo00009
)에 의해 Hi-Z 상태에서 Lo-Z 상태로 된다.
여기서, Hi-Z는 하이 임피던스(High Impedance)상태, 즉, 출력단으로 전류가 흐르지 못하는 상태를 말하며, Lo-Z는 로우 임피던스(Low Impedance)상태, 즉, 출력단으로 전류가 흐를수 있는 상태를 의미 한다.
이어서, 메모리 칩 내부로부터 출력하고자하는 데이터(data-R)가 데이터래치부(210)로 전송되면, 클럭의 상승 에지(rising edge)에서 그 데이터가 상기 데이터래치부(210)에서 래치된후 출력 인에이블부(220)를 통해 상기 드라이버부(230)로 전송되며, 상기 제2신호(
Figure kpo00010
)에 의해 인에이블된 드라이버부(230)는 그 전송된 데이터(data-R)(제5e도 참조)를 외부로 출력 한다. 그리고 이와같은 동작이 클럭의 주기마다 반복된다.
그러나, 데이터 출력버퍼들이 모듈(module)로 사용되고, 출력하고자 하는 데이터(data-R)가 이전의 출력데이터(DQ)와 다를 경우, 제5c도, 제5d도와 같이 주변 모듈간의 데이터 전송 시간들의 불균형(skew)으로 인한, 즉 도 4의 두 칩이 모두 온(ON)상태가 되어 제5e도, 제5g도, 제5h도에 도시된 바와 같이, 오버랩 전류(overlap current)가 발생되므로 출력데이터(DQ)에 노이즈가 유발된다.
이와 같은 불균형(skew)을 방지하기 위하여 하나의 칩이 출력이 완전히 오프 되기를 기다린 후(1 clock을 쉼) 다른 칩을 인에이블 시켜 데이터를 출력하도록 한다.
이때에, 출력하고자 하는 데이터(data-R)가 이전의 출력데이터(DQ)와 같을 경우, 제6a도, 제6b도, 제6c도와 같이 거의 한 클럭 시간동안 이전 칩의 출력이 오프되어 제6d도에 도시된 바와 같이, 출력되는 데이터(DQ)의 레벨이 종료전압(termination voltage)으로 떨어졌다가 다시 원하는 레벨로 상승하여야하므로 불필요한 전력의 소모가 발생되는 문제점이 있었다.
따라서, 본 발명의 목적은, 상기와 같은 문제점을 해결하기 위하여, 디램(DRAM)의 외부 출력 데이터를 감지하여 그 데이터의 상태에 따라 디램의 출력 인에이블 시간을 결정함으로써, 디램간의 오버랩 전류(overlap current)를 제거하고 전력의 소모를 감소시킬수 있을 뿐만아니라 고속의 디램에 적용이 가능하도록 한 메모리의 데이터 출력버퍼를 제공하는데 있다.
상기의 목적을 달성하기 위하여 본 발명은 외부출력 데이터를 감지하는 감지부와, 상기 감지부의 출력과 칩 내부에서 외부로 출력하고자 하는 데이터를 비교하고, 그 데이터를 출력할 시간을 결정하여 주는 제1신호(CLKDO)와 제2신호(
Figure kpo00011
)를 발생하즌 클럭조절부와, 상기 클럭조절부로부터 입력되는 제1, 제2신호(CLKDO 및
Figure kpo00012
)에 따라 데이터를 외부로 출력하는 출력버퍼부로 구성되며, 메모리 모듈간에 발생하는 오버랩 전류가 인한 출력노이즈를 제거하며, 전력 소모를 줄여 속도를 증가시킬 수 있게 된다.
제1도는 종래 메모리의 데이터 출력버퍼의 개략적인 구성을 보인 블록도.
제2도는 제1도에서, 클럭조절부의 상세 구성을 보인 회로도.
제3도는 제1도에서,출력버퍼부의 상세 구성을 보인 회로도.
제4도는 데이터 출력버퍼를 모듈화 하여 사용한 예를 보인 도.
제5도는 제1도에서, 출력데이터와 칩 내부의 데이터가 다를 경우의 신호의 파형도.
제6도는 제1도에서, 출력데이터와 칩 내부의 데이터가 같을 경우의 신호의 파형도.
제7도는 본 발명에 의한 메모리의 데이터 출력버퍼의 구성을 보인 블록도.
제8도는 제7도에서, 클럭조절부 및 감지부의 상세 구성을 보인 회로도.
제9도는 제7도에서, 출력데이터와 칩 내부의 데이터가 다를 경우의 신호의 파형도.
제10도는 제7도에서, 출력데이터와 칩 내부의 데이터가 같을 경우의 신호의 파형도.
* 도면의 주요부분에 대한 부호의 설명
400 : 감지부 410 : 차동증폭기
500 : 클럭조절부 510 : 제1신호발생부
520 : 출력인에이블신호발생부 530 : 데이터비교부
540 : 제2신호발생부 600 : 출력버퍼부
IN1∼IN13 : 인버터 NA1∼NA5 : 낸드게이트
NR1∼NR2 : 노아게이트
본 발명에 의한 메모리의 데이터 출력버퍼는 제7도에 도시된 바와 같이, 외부로 출력되는 출력데이터(DQ)를 감지하여 감지데이터(X)를 출력하는 감지부(400)와; 상기 감지부(400)의 출력과 칩 내부에서 외부로 출력하고자 하는 데이터(data-R)를 비교하여, 그 데이터(data-R)를 출력할 시간을 결정하여 주는 제1신호(CLDKO)와 제2신호(
Figure kpo00013
)를 발생하는 클럭조절부(500)와; 상기 클럭조절부(500)로부터 입력되는 제1, 제2신호(CLKDO 및
Figure kpo00014
)에 따라 그 데이터(data-R)를 외부로 출력하는 출력 버퍼부(600)로 구성된다.
상기 감지부(400)는 제8도에 도시된 바와 같이, 기준전압(Vref)과 외부로 출력되는 데이터(DQ)를 입력받아, 칩 인에이블 신호(EN)에 따라서, 증폭동작을 함으로써 감지 데이터(X)를 출력하는 차동증폭기(differential amplifier)(410)를 포함하여 구성된다.
상기 클럭조절부(500)는 제8도에 도시된 바와 같이, 외부로부터 입력되는 클럭에 따라 데이터를 출력할 시간을 결정하여 주는 제1신호(CLKDO)를 출력하는 제1신호발생부(510)와, 외부로부터 입력되는 클럭에 따라 출력인에이블신호(OUTEN)를 출력하는 출력인에이블신호발생부(520)와, 상기 감지부(400)에서 감지한 감지데이터(X)와 칩 내부에서 외부로 출력하고자 하는 데이터(data-R)를 비교하는 데이터비교부(530)와, 상기 데이터비교부(530) 및 출력인에이블신호발생부(520)의 출력에 따라 출력 버퍼부(600)를 인에이블 시키는 제2신호(
Figure kpo00015
)를 발생하는 제2신호발생부(540)로 구성된다.
상기 데이터비교부(530)는 상기 감지부(400)에서 출력되는 감지데이터(X)와 칩 내부에서 외부로 출력하고자 하는 데이터(data-R)를 반전논리곱 연산 및 반전논리합 연산을 수행하는 낸드게이트(NA2) 및 제1노아게이트(NR2)와, 상기 낸드게이트(NA2)의 출력을 반전하는 인버터(IN11)와, 상기 인버터(IN11) 및 제1노아게이트(NR2)의 출력을 발전논리합연산을 수행하는 제2노아게이트(NR3)를 포함하여 구성된다.
상기 제2신호발생부(540)는 상기 데이터비교부(503)의 출력을 반전하는 제1인버터(IN12)와, 그 제1인버터(IN12)의 출력과 상기 출력인에이블신호발생부(520)의 출력을 발전논리곱연산하는 제1낸드게이트( NA3)와, 상기 데이터비교부(530)의 출력과 출력인에이블신호발생부(520)의 출력을 반전논리곱 연산하는 제2낸드게이트(NA4)와, 상기 제2낸드게이트(NA4)의 출력을 지연시켜 주는 지연기(D1)와, 상기 지연기(D1) 및 제1낸드게이트(NA3)의 출력을 반전논리곱 연산하는 제3낸드게이트(NA5)와 상기 제3낸드게이트(NA5)의 출력을 반전하여 상기 데이터출력버퍼부(600)로 출력하는 제2인버터(IN13)를 포함하여 구성된다.
그리고, 상기 제1신호발생부(510), 출력인에이블신호발생부(520) 및 출력버퍼부(600)는 종래와 동일하므로 상세 구성의 설명은 생략한다.
이와 같이 구성되는 본 발명에 의한 메모리의 데이터 출력버퍼의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
외부의 인에이블신호(EN)에 따라 동작하는 상기 감지부(400)가 출력버퍼의 외부로 출력되는 데이터(DQ)를 감지하여 그 감지데이터(X)를 상기 클럭조절부(500)의 데이터비교부(530)로 출력하면, 그 데이터비교부(530)는 상기 감지부(400)에서 출력된 감지데이터(X)와 칩 내부에서 외부로 출력하고자 하는 데이터(data-R)를 비교 하여, 결과를 출력한다.
이어서, 상기 제2신호발생부(540)는 데이터비교부(530)의 출력과 상기 출력인에이블신호발생부(520)에서 출력되는 출력인에이블신호(OUTEN)에 따라 출력버퍼부(600)를 인에이블 시키는 제2신호(
Figure kpo00016
)를 출력한다.
이때 상기 클럭조절부(500)의 제1신호발생부(510)는 외부의 클럭에 따라 데이터를 출력할 시간을 결정하여 주는 제1신호(CLKDO)를 동시에 출력한다.
이후, 상기 출력버퍼부(600)는 상기 클럭조절부(500)로부터 입력되는 제1, 제2신호(CLKDO 및
Figure kpo00017
)에 따라 출력하고자 하는 칩 내부의 데이터(data-R)를 외부로 출력하게 된다.
이와같은 본 발명의 동작을 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 외부 출력데이터(DQ)의 칩 내부의 데이터(data-R)가 다를 경우,
상기 감지부(400)가 출력데이터(DQ)의 값을 감지하여 감지데이터(X)를 클럭조절부(500)로 출력하고, 상기 클럭조절부(500)는 제9a도와 같이 외부에서 클럭(CLK)이 입력되면, 그 클럭(CLK)을 변형하여 제9b도와 출력인에이블신호(OUTEN)를 발생하고, 그 출력인에이블신호(OUTEN)에 따라 제9c도와 같은 출력버퍼(600)를 인에이블 시키는 제2신호(
Figure kpo00018
)를 출력한다.
이때, 상기 클럭조절부(500)의 데이터비교부(530)에서는, 상기 감지부(400)로부터 입력된 감지데이터(X)와 외부로 출력하고자하는 데이터(data-R)가 다를 것이므로, 낸드게이트(NA2)의 출력은 하이가 되고, 인버터(IN11)의 출력과 제1노아게이트(NR2)의 출력이 로우(low)가 되며, 제2노아게이트(NR3)의 출력은 하이가되어 제2신호발생부(540)로 출력된다.
이어서, 상기 데이터비교부(530)의 출력이 하이이므로, 제2신호발생부(540)는, 제9c도와 같이 상기 출력에이블신호발생부(510)로부터 출력되는 출력인에이블신호(OUTEN)를 지연기(D1)를 거쳐서 출력신호의 발생을 느리게 하는 제2신호(
Figure kpo00019
)를 출력한다.
그리고 상기 클럭조절부(500)로부터 입력되는 제1 및 제2신호(CLKDO 및
Figure kpo00020
)에 따라 출력버퍼부(600)는 다른 칩의 출력버퍼부(미도시)가 오프 된 후에 동작되어 제9d도와 같은 칩 내부의 데이터를 모듈간의 불균형(skew)을 제거하여 오버랩 전류를 줄여줌으로써, 제9e도에 도시된 바와 같이 최종 출력데이터(DQ)로서 출력한다.
한편, 외부 출력데이터(DQ)와 칩 내부의 데이터(data-R)가 같을 경우,
상기 감지부(400)가 출력 데이터(DQ)의 값을 감지하여 감지데이터(X)를 만들어 클럭 조절부(500)로 출력하고, 상기 클럭조절부(500)는, 제10a도와 같이 외부에서 클럭(CLK)이 입력되면, 그 클럭(CLK)을 변형하여 제10b도의 출력인에이블신호(OUTEN)를 발생하고, 다시 그 출력인에이블신호(OUTEN)에 따라 제10c도와 같은 출력버퍼부(600)를 인에이블 신키는 제2신호(
Figure kpo00021
)를 출력한다.
이때, 상기 클럭조절부(600)의 데이터비교부(530)에서는, 상기 감지부(400)로부터 입력된 감지데이터(X)와 외부로 출력하고자하는 데이터(data- R)가 같을 것이므로, 낸드게이트(NA2)의 출력은 로우, 인버터(IN11)의 출력이 하이가 되고, 제1노아게이트(NR2)의 출력이 로우(low)가 되며, 제2노아게이트(NR3)의 출력이 로우가 되어 그 로우 신호가 제2신호발생부(540)로 출력된다.
이어서, 상기 데이터비교부(530)의 출력이 로우이므로, 제2신호발생부(540), 제10c도와 같이, 상기 출력인에이블신호발생부(510)로부터 출력되는 출력인에이블신호(OUTEN)를 지연기(D1)를 거치지 않고 출력신호의 발생을 빠르게 하는 제2신호(
Figure kpo00022
)를 출력한다.
그리고 상기 클럭조절부(500)로부터 입력되는 신호(CLKDO 및
Figure kpo00023
)에 따라 출력 버퍼부(600)는, 제10d도와 같은 칩 내부의 데이터(data-R)를 다른 칩에 의해 출력된 출력데이터(DQ)의 상태를 그대로 유지하여 출력데이터(DQ)의 레벨이 종료전압(termination voltage)으로 떨어지지 않게함으로써, 제10e도에 도시한 바와 같이 최종 출력데이터(DQ)로서 출력한다.
즉, 상기 감지부(400)에서 출력된 감지데이터(X)와 외부로 출력하고자 하는 데이터(data-R)를 비교하고, 그 데이터들의 값이 다르면, 상기 출력버퍼부(600)의 동작시간을 느리게 함으로써, 다른 칩의 출력버퍼가 오프 된 후에 상기 출력버퍼부(600)가 동작하도록 하고, 그 데이터들의 값이 같으면 상기 출력버퍼부(600)의 동작 시간을 빠르게 함으로써, 다른 칩에 의해 출력된 출력데이터(DQ)의 상태를 그대로 유지한다.
이상에서 설명한 바와 같이, 본 발 명은 외부의 출력 데이터를 감지하는 감지부와 이 감지부의 출력을 칩 내부에서 출력하고자 하는 데이터와 비교하는 데이터비교부를 설치 함으로써, 메모리 모듈의 디램(DRAM)간에 발생하는 오버랩 전류(overlap current)로 인한 출력노이즈를 제거하며, 전력 소모를 줄이고 속도를 증가시킬 수 있는 효과가 있다.

Claims (5)

  1. 외부의 출력데이터(DQ)를 감지하여 감지데이터(X)를 출력하는 감지부(400)와; 외부로부터 입력되는 클럭에 따라, 상기 감지부(400)에서 출력되는 감지데이터(X)와 칩내부에서 외부로 출력하고자 하는 데이터(data-R)를 비교하여 제1신호(CLKDO)와 제2신호(
    Figure kpo00024
    )를 출력하는 클럭조절부(500)와; 상기 클럭조절부(500)로부터 입력되는 제1, 제2신호(CLKDO 및
    Figure kpo00025
    )에 따라 데이터를 외부로 출력하는 출력버퍼부(600)로 구성된 것을 특징으로 하는 메모리의 데이터 출력버퍼.
  2. 제1항에 있어서, 상기 감지부(400)는 기준전압(Vref)과 외부의 출력데이터(DQ)를 입력받아, 칩 인에이블 신호에 따라 증폭동작을 하여 감지데이터(X)를 출력하는 차동증폭기(410)로 구성된 것을 특징으로 하는 메모리의 데이터 출력버퍼.
  3. 제1항에 있어서, 상기 클럭조절부(500)는, 외부로부터 입력되는 클럭에 따라 데이터를 출력할 시간을 결정하여 주는 제1신호(CLKDO)를 출력하는 제1신호발생부(510)와, 외부로부터 입력되는 상기 클럭에 따라 출력인에이블신호(OUTEN)를 출력하는 출력인에이블신호발생부(520)와, 상기 감지부(400)에서 출력되는 감지데이터(X)와 칩 내부에서 외부로 출력하고자 하는 데이터(data-R)를 비교하는 데이터비교부(530)와, 상기 데이터비교부(530) 및 출력인에이블신호발생부(520)의 출력에 따라 출력버퍼부(600)를 인에이블 시키는 제2신호(
    Figure kpo00026
    )를 발생하는 제2신호발생부(540)로 구성된 것을 특징으로 하는 메모리의 데이터 출력버퍼.
  4. 제3항에 있어서, 상기 데이터비교부(530)는 상기 감지부(500)에서 출력되는 감지데이터(X)와 칩 내부에서 외부로 출력하고자 하는 데이터(data-R)를 반전논리곱 연산 및 반전논리합 연산을 수행하는 낸드게이트(NA2) 및 제2노아게이트(NR2)와, 상기 낸드게이트(NA2)의 출력을 반전하는 인버터(IN11)와, 상기 인버터(IN11) 및 제1노아게이트(NR2)의 출력을 반전논리합연산을 수행하는 제2노아게이트(NR3)로 구성된 것을 특징으로 하는 메모리의 데이터 출력버퍼.
  5. 제3항에 있어서, 상기 제2신호발생부(540)는 상기 데이터비교부(530)의 출력을 반전하는 제1인버터(IN12)와, 그 제1인버터(IN12)의 출력과 상기 출력인에이블신호발생부(520)의 출력을 반전논리곱연산하는 제1낸드게이트(NA3)와, 상기 데이터비교부(530)의 출력과 출력 인에이블신호발생부(520)의 출력을 반전논리곱 연산하는 제2낸드게이트(NA4)와, 상기 제2낸드게이트(NA4)의 출력을 지연시켜 주는 지연기(D1)와, 상기 지연기(D1) 및 제2낸드게이트(NA3)의 출력을 반전논리곱 연산하는 제3낸드게이트(NA5)와, 상기 제2낸드게이트(NA5)의 출력을 반전하여 상기 데이터출력버퍼부(600)로 출력하는 제2인버터(IN13)로 구성된 것을 특징으로 하는 메모리의 데이터 출력버퍼.
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