[go: up one dir, main page]

KR100763248B1 - 반도체 메모리 장치 및 그의 ｓｐａ 모드 구현 방법 - Google Patents

반도체 메모리 장치 및 그의 ｓｐａ 모드 구현 방법 Download PDF

Info

Publication number
KR100763248B1
KR100763248B1 KR1020060063779A KR20060063779A KR100763248B1 KR 100763248 B1 KR100763248 B1 KR 100763248B1 KR 1020060063779 A KR1020060063779 A KR 1020060063779A KR 20060063779 A KR20060063779 A KR 20060063779A KR 100763248 B1 KR100763248 B1 KR 100763248B1
Authority
KR
South Korea
Prior art keywords
address
external
internal
command
flip
Prior art date
Application number
KR1020060063779A
Other languages
English (en)
Inventor
박민상
임정돈
박윤식
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060063779A priority Critical patent/KR100763248B1/ko
Priority to US11/702,569 priority patent/US7853840B2/en
Application granted granted Critical
Publication of KR100763248B1 publication Critical patent/KR100763248B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G11C2029/3602—Pattern generator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명은 DPA 방식의 반도체 메모리 장치에 관한 것으로, 그 반도체 메모리 장치는 테스트 모드에서 제1 외부 어드레스 및 제1 외부 커맨드가 인가되고 상기 제1 외부 어드레스에 연속된 제2 외부 어드레스 및 상기 제1 외부 커맨드와 두 개의 동작 사이클 간격을 유지하는 제2 외부 커맨드가 인가되는 경우, 상기 제1 외부 어드레스를 인가하기 위한 상기 클럭 신호의 연속된 두 개의 동작 사이클 중 두 번째 동작 사이클의 다음 동작 사이클에서 상기 제1 외부 어드레스 및 상기 제1 외부 커맨드 각각에 대응되는 제1 내부 어드레스 및 제1 내부 커맨드를 출력함으로써, 상기 제1 내부 커맨드와 상기 제2 외부 커맨드에 대응되는 제2 내부 커맨드간의 시간 간격이 대체로 하나의 동작 클럭 사이클로 유지되게 하는 내부 어드레스 생성 회로를 구비한다. 그리하여, 본 발명은 저가의 장비에서 커맨드들간에 내부 마진을 제대로 평가할 수 없는 문제점을 개선하며, DPA 방식의 반도체 메모리 장치에서 여러 가지 파라미터들을 측정함에 있어서 테스터의 최소 동작 사이클 타임이 충분히 작지 않으면 이들 파라미터들을 측정하기 어려운 문제점을 개선할 수 있다.
DPA, SPA, 플립플롭, 파라미터, 테스트

Description

반도체 메모리 장치 및 그의 ＳＰＡ 모드 구현 방법{Semiconductor memory device and method to embody SPA mode of the same}
도 1은 DPA 방식의 종래 반도체 메모리 장치에서의 내부 어드레스 생성 과정을 설명하기 위한 타이밍도.
도 2는 도 1에서의 내부 커맨드들에 따른 내부 신호들간의 시간 간격을 보인 타이밍도.
도 3은 도 1의 타이밍도의 특성을 보이는 종래의 DPA 방식의 반도체 메모리 장치에서의 내부 어드레스 생성 회로를 개략적으로 보인 블록도.
도 4는 본 발명의 일 실시예에 따른 내부 어드레스 생성 회로의 동작을 설명하기 위한 타이밍도.
도 5는 도 4에서의 내부 커맨드들에 따른 내부 신호들간의 시간 간격을 보인 타이밍도.
도 6은 본 발명의 일 실시예에 따른 내부 어드레스 생성 회로를 보인 블록도.
도 7은 도 6에서의 제1 내지 제4 전송 게이트의 일례를 보인 회로도.
도 8은 도 6에서의 제1 내지 제4 래치부의 일례를 보인 회로도.
도 9는 도 6에서의 SPA 모드 진입용 연산부의 일례를 보인 회로도.
<도면의 주요부분에 대한 부호의 설명>
CLK : 클럭 신호 CLK0 ~ CLK3 : 동작 사이클
Ext_Add, A0_L, A0_H, A1_L, A1_H : 외부 어드레스
Ext_CMD, CMD0, CMD1 : 외부 커맨드
Int_Add, A0, A1 : 내부 어드레스
Int_CMD, C0, C1 : 내부 커맨드
tCC : 동작 사이클 타임 Int_Sig1, Int_Sig2 : 내부 신호
td_CMD0, td_CMD1, t_CMD01 : 딜레이 타임
101 ~ 104, 110 : 플립플롭 105, 107, 112, 114 : 전송 게이트
106, 108, 113, 115 : 래치부 111 : SPA 모드 진입용 연산부
INV1, INV2, INV3 : 인버터 NAND1, NAND2 : 낸드 게이트
본 발명은 반도체 메모리 장치 및 그의 SPA(Single Pumped Address) 모드 구현 방법에 관한 것으로서, 보다 상세하게는 클럭 사이클 타임(Clock Cycle time;tCC)이 충분히 작지 않은 저속의 테스터(tester)에서도 여러 가지 파라미터 들(parameters)을 평가할 수 있도록 하기 위해 SPA 모드를 구현할 수 있는 DPA(Double Pumped Address) 방식의 반도체 메모리 장치 및 그의 SPA 모드 구현 방법에 관한 것이다.
반도체 메모리 장치는 계속해서 칩 사이즈(chip size)가 줄어드는 추세에 있다. 반면에, 어드레스용, 파워용 또는 데이터 입출력용으로 할당된 핀의 수는 점점 많아지고 있다. 따라서, 그러한 핀의 수를 줄이려는 노력이 계속해서 경주되고 있다.
예를 들어, 어드레스 핀의 수를 줄인 제품은 외부 어드레스(external address)가 2회에 걸쳐, 즉 클럭 신호의 연속된 두 개의 동작 사이클에 나누어 반도체 메모리 장치로 인가된다.
이와 같이 외부 어드레스가 두 개의 동작 사이클에 나누어 반도체 메모리 장치로 인가되는 방식을 Double Pumped Address(이하에서는 DPA라 함) 방식이라고 한다. 한편, 상기 DPA 방식과는 달리 외부 어드레스가 하나의 동작 사이클에서 반도체 메모리 장치로 인가되는 방식을 Single Pumped Address(이하에서는 SPA라 함) 방식이라 한다. 상기 DPA 방식에서는 연속된 외부 커맨드들간의 시간 간격이 두 개의 동작 사이클이 된다는 특징이 있다.
이하에서는 첨부된 도면을 참조하여 상기 DPA 방식에 관해 살펴보도록 한다.
도 1은 DPA 방식의 종래 반도체 메모리 장치에서의 내부 어드레스 생성 과정을 설명하기 위한 타이밍도이다.
도 1을 참조하면, 상기 DPA 방식은 외부 어드레스(Ext_Add)가 클럭 신 호(CLK)의 두 개의 동작 사이클에 나누어 반도체 메모리 장치로 인가된다. 즉, 어드레스(A0)는 하위 어드레스(A0_L)와 상위 어드레스(A0_H)로 구별되어 각각 다른 동작 사이클(CLK0, CLK1)에 동기되어 상기 반도체 메모리 장치로 인가된다. 그리고, 어드레스(A1)는 하위 어드레스(A1_L)와 상위 어드레스(A1_H)로 구별되어 각각 다른 동작 사이클(CLK2, CLK3)에 동기되어 상기 반도체 메모리 장치로 인가된다.
또한, 상기 어드레스(A0)에 대응되는 커맨드(CMD0)가 상기 반도체 메모리 장치로 인가되고, 상기 어드레스(A1)에 대응되는 커맨드(CMD1)가 상기 반도체 메모리 장치로 인가된다. 여기서, 상기 커맨드(CMD0)는 액티브(active) 커맨드일 수 있고, 상기 커맨드(CMD1)는 리드(read) 또는 라이트(write) 커맨드일 수 있다.
위와 같이 상기 DPA 방식에서는 하나의 어드레스가 두 차례에 걸쳐 상기 반도체 메모리 장치로 인가됨으로 인해 연속된 커맨드인 제1 커맨드(CMD0) 및 제2 커맨드(CMD1) 각각에 대응되는 제1 내부 커맨드(C0) 및 제2 내부 커맨드(C1)간의 시간 간격이 두 개의 클럭 사이클 타임(클럭 신호의 동작 사이클 타임이라고도 함)(2tCC)이 된다. 따라서, 이로 인한 내부 신호들(도 2에서의 Int_Sig1, Int_Sig2)간의 시간 간격이 커지게 된다. 상기 내부 신호들(Int_Sig1, Int_Sig2)은 반도체 메모리 장치 내부에서 상기 내부 커맨드(C0, C1)에 대응되는 실질적인 동작이 일어나게 하는 신호들이다.
도 2는 그와 같은 내부 신호들간의 시간 간격을 보인 타이밍도이다.
도 2를 참조하면, td_CMD0는 제1 내부 커맨드(C0)에 따른 제1 내부 신호(Int_Sig1)와 제1 내부 커맨드(C0)간의 딜레이 타임(delay time)이다. 그리고, td_CMD1은 제2 내부 커맨드(C1)에 따른 제2 내부 신호(Int_Sig2)와 제2 내부 커맨드(C1)간의 딜레이 타임이다. 그리고, t_CMD01은 상기 제1 내부 커맨드(C0)에 따른 제1 내부 신호(Int_Sig1)와 상기 제2 내부 커맨드(C1)에 따른 제2 내부 신호(Int_Sig2)간의 딜레이 타임이다.
상기 딜레이 타임(td_CMD0, td_CMD1)의 크기는 일정하게 고정된 값이고, 상기 딜레이 타임(t_CMD01)은, t_CMD01 = 2tCC + td_CMD1 - td_CMD0(이하에서 수학식1이라 함) 이라는 식으로 나타낼 수 있다.
상기 수학식1에서 t_CMD01이 "0"인 포인트 즉 "0" 마진 포인트를 계산하면, 2tCC + td_CMD1 - td_CMD0 = 0, tCC = (td_CMD0 - td_CMD1)/2이다. 따라서, 클럭 신호의 최소 클럭 사이클 타임이 (td_CMD0 - td_CMD1)/2이 된다.
한편, SPA 방식에 있어서는 상기 딜레이 타임(t_CMD01)은, t_CMD01 = tCC + td_CMD1 - td_CMD0(이하에서는 수학식2라 함) 이라는 식으로 나타낼 수 있다.
상기 수학식2에서 "0" 마진 포인트를 계산하면, tCC + td_CMD1 - td_CMD0 = 0, tCC = td_CMD0 - td_CMD1이다. 따라서, 클럭 신호의 최소 클럭 사이클 타임은 td_CMD0 - td_CMD1이 된다.
상기 수학식1과 수학식2를 비교하여 보면, SPA 방식에 있어서 최소 클럭 사이클 타임은 DPA 방식에 있어서의 최소 클럭 사이클 타임의 2배임을 알 수 있다.
도 3은 도 1의 타이밍도의 특성을 보이는 종래의 DPA 방식의 반도체 메모리 장치에서의 내부 어드레스 생성 회로를 개략적으로 보인 블록도이다.
도 1과 함께 도 3을 참조하면, 상기 내부 어드레스 생성 회로는 제1 내지 제 4 플립플롭(31 ~ 34), 제1 전송 게이트(35) 및 제1 래치부(36), 그리고 제2 전송 게이트(37) 및 제2 래치부(38)를 구비한다.
상기 제1 플립플롭(31) 및 제2 플립플롭(32)은 연속되는 두 개의 외부 어드레스인 제1 외부 어드레스(A0_L, A0_H)와 제2 외부 어드레스(A1_L, A1_H)를 수신한다. 그리고, 상기 제1 플립플롭(31) 및 제2 플립플롭(32)은 클럭 신호(CLK)에 응답하여 동작한다.
상기 제1 플립플롭(31)은 상기 클럭 신호(CLK)의 제2 동작 사이클(CLK1)에서 상기 제1 외부 어드레스(A0_L, A0_H)를 제1 전송 게이트(35) 및 제2 전송 게이트(37)로 출력한다. 한편, 상기 클럭 신호(CLK)의 제1 동작 사이클(CLK0)에서는 상기 제1 전송 게이트(35) 및 상기 제2 전송 게이트(37)는 턴온되지 않는다. 상기 클럭 신호(CLK)의 제1 동작 사이클(CLK0)에 응답하여 상기 제3 플립플롭(33)은 상기 제1 외부 어드레스(A0_L, A0_H)에 대응되는 제1 외부 커맨드(CMD0)를 제4 플립플롭(34)으로 출력한다.
그리고, 상기 클럭 신호(CLK)의 제2 동작 사이클(CLK1)에서 상기 제4 플립플롭(34)은 내부 커맨드(Int_CMD)로서 제1 내부 커맨드(C0)를 출력하여 상기 제1 전송 게이트(35) 및 상기 제2 전송 게이트(37)를 턴온시킨다. 그리하여, 상기 클럭 신호(CLK)의 제2 동작 사이클(CLK1)에서 상기 제1 래치부(36) 및 상기 제2 래치부(38)는 내부 어드레스(Int_ADD)로서 제1 내부 어드레스(A0)를 출력하여 다음단의 회로로 인가한다.
상기 클럭 신호(CLK)의 제4 동작 사이클(CLK3)에서는 제2 외부 커맨드(CMD1) 에 의해 상기 제1 전송 게이트(35) 및 상기 제2 전송 게이트(37)가 턴온됨으로써, 상기 제1 래치부(36) 및 상기 제2 래치부(38)에서 내부 어드레스(Int_ADD)로서 제2 내부 어드레스(A1)을 출력하여 다음단의 회로로 인가한다.
도 2를 다시 참조하면, DPA 방식에 있어서는 연속되는 외부 커맨드들인 제1 외부 커맨드(CMD0)와 제2 외부 커맨드(CMD1)간의 시간 간격이 두 개의 동작 사이클이 된다. 그리고, 상기 외부 커맨드들(CMD0, CMD1)에 대응되는 내부 커맨드들인 제1 내부 커맨드(C0) 및 제2 내부 커맨드(C1)간의 시간 간격 또한 두 개의 동작 사이클(2tCC)이 된다.
따라서, 상기 수학식1과 수학식2의 비교를 통해서 알 수 있듯이, DPA 방식의 반도체 메모리 장치에서는 연속되는 두 개의 커맨드에 대한 내부 신호들 간의 마진(margin)이 크다. 상기 연속되는 두 개의 커맨드에 대한 내부 신호들 간의 마진은 상기 클럭 신호(CLK)의 동작 사이클 타임(tCC)을 줄이면 작아질 수 있는 마진이다.
그러나, 고가의 테스터가 아니면 상기 클럭 신호(CLK)의 동작 사이클 타임(tCC)을 작게 하기 어려운 문제점이 있다. 따라서, DPA 방식의 반도체 메모리 장치에서는 저가의 장비에서 커맨드들간에 내부 마진을 제대로 평가할 수 없는 한계에 이르게 된다.
또한, DPA 방식의 반도체 메모리 장치에서 여러 가지 파라미터들 특히 에이씨 파라미터들(AC parameters)(예를 들면 tRCD, tRP 등)을 측정함에 있어서, 각각의 파라미터는 테스터의 최소 동작 사이클 타임(tCC)이 충분히 작지 않으면 측정하 기 매우 어려운 문제점이 있다.
그러므로, 저가의 테스터에서도 DPA 방식의 반도체 메모리 장치를 용이하게 테스트 및 평가하기 위한 회로 및 방법이 절실히 요구된다.
따라서, 본 발명의 목적은 DPA 방식의 반도체 메모리 장치를 테스트함에 있어서 고가의 테스터가 요구되는 문제점을 개선하기 위한 SPA 방식의 테스트 모드를 갖는 DPA 방식의 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 클럭 신호의 동작 사이클 타임(tCC)을 줄여 테스트하기 어려운 테스터에서 DPA 방식의 반도체 메모리 장치에서의 커맨드들간 내부 마진을 정확히 평가할 수 없는 문제점을 개선하기 위한 반도체 메모리 장치 및 그의 SPA 모드 구현 방법을 제공함에 있다.
본 발명의 또 다른 목적은 DPA 방식의 반도체 메모리 장치에서 여러 가지 파라미터들을 측정함에 있어서 테스터의 최소 동작 사이클 타임이 충분히 작지 않으면 측정하기 어려운 문제점을 개선할 수 있는 반도체 메모리 장치 및 그의 SPA 모드 구현 방법을 제공함에 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 하나의 외부 어드레스가 클럭 신호의 연속된 두 개의 동작 사이클에 대응되도록 나누어 인가되는 DPA 방식의 반도체 메모리 장치는, 테스트 모드에서, 제1 외부 어드레스 및 제1 외부 커맨드가 인가되고 상기 제1 외부 어드레스에 연속된 제2 외부 어드레스 및 상 기 제1 외부 커맨드와 두 개의 동작 사이클 간격을 유지하는 제2 외부 커맨드가 인가되는 경우, 상기 제1 외부 어드레스를 인가하기 위한 상기 클럭 신호의 연속된 두 개의 동작 사이클 중 두 번째 동작 사이클의 다음 동작 사이클에서 상기 제1 외부 어드레스 및 상기 제1 외부 커맨드 각각에 대응되는 제1 내부 어드레스 및 제1 내부 커맨드를 출력함으로써, 상기 제1 내부 커맨드와 상기 제2 외부 커맨드에 대응되는 제2 내부 커맨드간의 시간 간격이 대체로 하나의 동작 클럭 사이클로 유지되게 하는 내부 어드레스 생성 회로를 구비함을 특징으로 한다.
여기서, 상기 내부 어드레스 생성 회로는, 상기 제1 및 제2 외부 어드레스를 수신하며 상기 클럭 신호에 응답하여 동작하는 제1 및 제2 플립플롭; 상기 제1 및 제2 외부 커맨드를 수신하고 상기 클럭 신호에 응답하여 상기 제1 및 제2 내부 커맨드를 생성하는 제3, 제4 및 제5 플립플롭; 상기 제1 플립플롭의 출력 신호 및 제2 플립플롭의 출력 신호를 각각 래치하고 상기 제2 외부 어드레스에 대응되는 제2 내부 어드레스를 출력하는 제1 및 제2 래치부; 상기 제1 및 제2 래치부의 출력 신호를 각각 래치하고 상기 제1 내부 어드레스를 출력하는 제3 및 제4 래치부; 및 상기 클럭 신호, 상기 제5 플립플롭의 출력 신호 및 SPA 모드 신호를 수신하여 논리 연산을 수행함으로써 상기 제1 내부 어드레스가 하나의 동작 사이클 지연되게 하는 SPA 모드 진입용 연산부;를 구비할 수 있다.
또한, 상기 내부 어드레스 생성 회로는 상기 제1 및 제2 래치부 각각의 전단에 상기 제4 플립플롭의 출력 신호에 따라 턴온 또는 턴오프됨으로써 상기 제1 및 제2 플립플롭의 출력 신호를 선택적으로 상기 제1 및 제2 래치부에 인가하기 위한 제1 및 제2 전송 게이트를 더 구비할 수 있다.
또한, 상기 내부 어드레스 생성 회로는 상기 제3 및 제4 래치부 각각의 전단에 상기 SPA 모드 진입용 연산부의 출력 신호에 따라 턴온 또는 턴오프됨으로써 상기 제1 및 제 2래치부의 출력 신호를 선택적으로 상기 제3 및 제4 래치부에 인가하기 위한 제3 및 제4 전송 게이트를 더 구비할 수 있다.
여기서, 상기 제3 및 제4 전송 게이트는, 상기 SPA 모드 진입용 연산부의 출력 신호가 게이트로 인가되는 엔모스 트랜지스터; 및 상기 SPA 모드 진입용 연산부의 출력 신호의 반전 신호가 게이트로 인가되는 피모스 트랜지스터를 구비할 수 있다.
또한, 상기 SPA 모드 진입용 연산부는, 상기 클럭 신호 및 상기 제5 플립플롭의 출력 신호를 수신하여 논리 연산을 수행하는 제1 낸드 게이트; 및 상기 제1 낸드 게이트의 출력 신호와 상기 SPA 모드 신호를 수신하여 논리 연산을 수행한 후 그 결과 신호를 상기 제3 및 제4 전송 게이트로 제공하는 제2 낸드 게이트를 구비할 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 다른 양상에 따른 하나의 외부 어드레스가 클럭 신호의 연속된 두 개의 동작 사이클에 대응되도록 나누어 인가되는 DPA 방식의 반도체 메모리 장치는 ,테스트 모드에서, 상기 클럭 신호의 제1 동작 사이클 및 제2 동작 사이클에서 제1 외부 어드레스 및 제1 외부 커맨드가 인가된 후 상기 클럭 신호의 제3 동작 사이클 및 제4 동작 사이클에서 제2 외부 어드레스 및 제2 외부 커맨드가 인가되는 경우, 상기 클럭 신호의 제3 동작 사이클에서 상기 제1 외부 어드레스 및 상기 제1 외부 커맨드 각각에 대응되는 제1 내부 어드레스 및 제1 내부 커맨드를 출력하고, 상기 클럭 신호의 제4 동작 사이클에서 상기 제2 외부 어드레스 및 상기 제2 외부 커맨드 각각에 대응되는 제2 내부 어드레스 및 제2 내부 커맨드를 출력하는 내부 어드레스 생성 회로를 구비함을 특징으로 한다.
여기서, 상기 내부 어드레스 생성 회로는, 상기 제1 및 제2 외부 어드레스를 수신하며 상기 클럭 신호에 응답하여 동작하는 제1 및 제2 플립플롭; 상기 제1 및 제2 외부 커맨드를 수신하고 상기 클럭 신호에 응답하여 상기 제1 및 제2 내부 커맨드를 생성하는 제3, 제4 및 제5 플립플롭; 상기 제1 플립플롭의 출력 신호 및 제2 플립플롭의 출력 신호를 각각 래치하고 상기 제2 내부 어드레스를 출력하는 제1 및 제2 래치부; 상기 제1 및 제2 래치부 각각의 전단에 배치되고 상기 제4 플립플롭의 출력 신호에 따라 턴온 또는 턴오프됨으로써 상기 제1 및 제2 플립플롭의 출력 신호를 선택적으로 상기 제1 및 제2 래치부에 인가하기 위한 제1 및 제2 전송 게이트; 상기 제1 및 제2 래치부의 출력 신호를 각각 래치하고 상기 제1 내부 어드레스를 출력하는 제3 및 제4 래치부; 상기 클럭 신호, 상기 제5 플립플롭의 출력 신호 및 SPA 모드 신호를 수신하여 논리 연산을 수행함으로써 상기 제1 내부 어드레스가 하나의 동작 사이클 지연되게 하는 SPA모드 진입용 연산부; 및 상기 제3 및 제4 래치부 각각의 전단에 배치되고 상기 SPA 모드 진입용 연산부의 출력 신호에 따라 턴온 또는 턴오프됨으로써 상기 제1 및 제2 래치부의 출력 신호를 선택적으로 상기 제3 및 제4 래치부에 인가하기 위한 제3 및 제4 전송 게이트를 구비할 수 있다.
또한, 상기 제1 외부 어드레스는 서로 다른 동작 사이클에 대응되게 제1 하위 어드레스 및 제1 상위 어드레스로 구분되고, 상기 제2 외부 어드레스는 서로 다른 동작 사이클에 대응되게 제2 하위 어드레스 및 제2 상위 어드레스로 구분될 수 있다.
또한, 상기 제1 플립플롭은 상기 클럭 신호의 제1 동작 사이클에 응답하여 상기 제1 하위 어드레스를 출력하고 상기 클럭 신호의 제2 동작 사이클에 응답하여 상기 제1 상위 어드레스를 출력하며, 상기 클럭 신호의 제3 동작 사이클에 응답하여 제2 하위 어드레스를 출력하고 상기 클럭 신호의 제4 동작 사이클에 응답하여 제2 상위 어드레스를 출력할 수 있다.
또한, 상기 제2 플립플롭은 상기 제1 플립플롭의 출력 신호를 수신하고 상기 클럭 신호의 제2 동작 사이클에 응답하여 상기 제1 하위 어드레스를 출력하며, 상기 클럭 신호의 제4 동작 사이클에 응답하여 상기 제2 하위 어드레스를 출력할 수 있다.
또한, 상기 제3 플립플롭은 상기 제1 외부 커맨드를 수신하고 상기 클럭 신호의 제1 동작 사이클에 응답하여 제1 내부 커맨드를 상기 제4 플립플롭으로 출력하며, 상기 제2 외부 커맨드를 수신하고 상기 클럭 신호의 제3 동작 사이클에 응답하여 상기 제2 내부 커맨드를 상기 제4 플립플롭으로 출력할 수 있다.
또한, 상기 제4 플립플롭은 상기 제3 플립플롭으로부터 출력되는 제1 내부 커맨드를 수신하고 상기 클럭 신호의 제2 동작 사이클에 응답하여 상기 제1 내부 커맨드를 상기 제5 플립플롭, 상기 제1 전송 게이트 및 상기 제2 전송 게이트로 출 력하며, 상기 제3 플립플롭으로부터 출력되는 제2 내부 커맨드를 수신하고 상기 클럭 신호의 제4 동작 사이클에 응답하여 상기 제2 내부 커맨드를 상기 제5 플립플롭, 상기 제1 전송 게이트 및 상기 제2 전송 게이트로 출력할 수 있다.
또한, 상기 제5 플립플롭은 상기 제4 플립플롭으로부터 출력되는 제1 내부 커맨드를 수신하고 상기 클럭 신호의 제3 동작 사이클에 응답하여 상기 제1 내부 커맨드를 상기 SPA 모드 진입용 연산부로 출력할 수 있다.
또한, 상기 제1 및 제2 전송 게이트는, 상기 클럭 신호의 제2 동작 사이클에 응답하여 상기 제4 플립플롭으로부터 출력되는 상기 제1 내부 커맨드, 및 상기 클럭 신호의 제4 동작 사이클에 응답하여 상기 제4 플립플롭으로부터 출력되는 상기 제2 내부 커맨드에 의해 제어되어 턴온될 수 있다.
또한, 상기 제3 및 제4 전송 게이트는 상기 SPA 모드 진입용 연산부의 출력 신호가 논리 로우인 경우에 턴오프되고 논리 하이인 경우에 턴온될 수 있다.
또한, 상기 SPA 모드 진입용 연산부는 상기 테스트 모드가 아닌 경우에는 논리 하이의 신호를 출력할 수 있다.
또한, 상기 SPA 모드 진입용 연산부는, 상기 테스트 모드에서 상기 클럭 신호의 제2 동작 사이클에서는 논리 로우의 신호를 출력하고, 상기 클럭 신호의 제3 동작 사이클에서는 논리 하이의 신호를 출력할 수 있다.
또한, 상기 제1 외부 커맨드는 액티브 커맨드이고, 상기 제2 외부 커맨드는 리드 또는 라이트 커맨드일 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 하나의 외부 어드 레스가 클럭 신호의 연속된 두 개의 동작 사이클에 대응되도록 나뉘어 인가되는 DPA 방식의 반도체 메모리 장치의 SPA 모드 구현 방법은, 제1 외부 어드레스 및 상기 제1 외부 어드레스에 대응되는 제1 외부 커맨드를 상기 반도체 메모리 장치로 인가하는 단계; 상기 제1 외부 어드레스에 연속되게 제2 외부 어드레스 및 상기 제2 외부 어드레스에 대응되는 제2 외부 커맨드를 상기 반도체 메모리 장치로 인가하는 단계; SPA 모드 신호를 인가함으로써, 상기 제1 외부 어드레스를 인가하기 위한 상기 클럭 신호의 두 개의 동작 사이클 중 첫 번째 동작 사이클보다 두 개의 동작 사이클 후의 동작 사이클에서 상기 제1 외부 어드레스 및 상기 제1 외부 커맨드 각각에 대응되는 제1 내부 어드레스 및 제1 내부 커맨드를 출력하는 단계; 및 상기 제1 내부 커맨드가 출력되는 동작 사이클의 다음 동작 사이클에 응답하여 상기 제2 외부 어드레스 및 상기 제2 외부 커맨드 각각에 대응되는 제2 내부 어드레스 및 제2 내부 커맨드를 출력하는 단계를 구비함을 특징으로 한다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 첨부된 도면 및 이하의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 이해를 돕기 위한 의도로 예를 들어 도시되고 한정된 것에 불과하다. 그러므로, 이하의 설명들이 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 4는 본 발명의 일 실시예에 따른 내부 어드레스 생성 회로의 동작을 설명 하기 위한 타이밍도이다.
도 4를 참조하면, 상기 내부 어드레스 생성 회로의 동작 특성은 하나의 외부 어드레스(예를 들면, A0_L와 A0_H)가 클럭 신호(CLK)의 연속된 두 개의 동작 사이클(CLK0, CLK1)에 대응되도록 나누어 인가되는 DPA 방식의 반도체 메모리 장치에서, 테스트 모드시 상기 외부 어드레스(A0_L와 A0_H)에 대응되는 내부 어드레스(A0)를 하나의 동작 사이클만큼 지연시키고, 내부 커맨드(C0)도 하나의 동작 사이클만큼 지연시키는 것에 특징이 있다.
도 4에 도시된 타이밍도를 도 1에 도시된 타이밍도와 비교해 보면 보다 명확하게 알 수 있다.
도 1에서는 클럭 신호(CLK)의 제2 동작 사이클(CLK1)에 응답하여 내부 어드레스(A0) 및 내부 커맨드(C0)가 생성됨에 비해, 도 4에서는 상기 클럭 신호(CLK)의 제3 동작 사이클(CLK2)에 응답하여 내부 커맨드(C0)가 생성된다. 따라서, 종래의 DPA 방식의 반도체 메모리 장치에서 연속된 내부 커맨드들(C0, C1)간의 시간 간격에 비해 본 발명의 DPA 방식의 반도체 메모리 장치에서 연속된 내부 커맨드들(C0, C1)간의 시간 간격이 하나의 동작 사이클만큼 적다.
즉, 종래에는 테스트 모드이든 노말 동작 모드이든 상관없이 내부 커맨드들(C0, C1)간의 시간 간격이 2tCC인데 비해, 본 발명에서는 테스트 모드에서는 내부 커맨드들(C0, C1)간의 시간 간격이 1tCC이다. 상기 내부 커맨드들(C0, C1)에 따른 내부 신호들(Int_Sig1, Int_Sig2)간의 관계는 도 5를 참조하여 설명한다.
즉, 도 5는 도 4에서의 내부 커맨드들(C0, C1)에 따른 내부 신호 들(Int_Sig1, Int_Sig2)간의 시간 간격을 보인 타이밍도이다.
도 5를 참조하면, 제1 딜레이 타임(td_CMD0), 제2 딜레이 타임(td_CMD1), 그리고 내부 신호들(Int_Sig1, Int_Sig2)간의 딜레이 타임(t_CMD01)이 도시되어 있다.
앞서 "0" 마진 포인트는 앞서 수학식2에서 계산된 바와 같이, tCC = td_CMD0 - td_CMD1으로서, 클럭 신호(CLK)의 최소 클럭 사이클 타임은 td_CMD0 - td_CMD1이다.
이와 같이, 본 발명은 테스트 모드(결과적으로는 내부 커맨드들(C0, C1)간의 시간 간격이 1tCC로서, SPA방식에서와 동일하므로 이를 SPA 모드라고도 한다.)에서 내부 커맨드(C0)를 하나의 동작 사이클만큼 딜레이시켜 내부 커맨드들(C0, C1)간의 시간 간격을 1tCC로 줄임으로써, 클럭 신호의 최소 클럭 사이클 타임이 두 배인 저가의 테스터로도 DPA 방식의 반도체 메모리 장치의 여러 가지 파라미터들을 측정할 수 있는 이점이 있다.
도 6은 본 발명의 일 실시예에 따른 내부 어드레스 생성 회로를 보인 블록도이다.
도 6을 참조하면, 상기 내부 어드레스 생성 회로는, 제1 및 제2 플립플롭(101, 102), 제3 내지 제5 플립플롭(103, 104, 110), 제1 및 제2 래치부(106, 108), 제3 및 제4 래치부(113, 115) 및 SPA 모드 진입용 연산부(111)를 구비한다. 상기 내부 어드레스 생성 회로는 상기 제1 및 제2 래치부(106, 108) 각각의 전단에 제1 및 제2 전송 게이트(105, 107)를 더 구비할 수 있고, 상기 제3 및 제4 래치 부(13, 115) 각각의 전단에 제3 및 제4 전송 게이트(112, 114)를 더 구비할 수 있다.
상기 제1 및 제2 플립플롭(101, 102)은 제1 및 제2 외부 어드레스(A0_L, A0_H, A1_L, A1_H)를 수신하고, 클럭 신호(CLK)에 응답하여 상기 제1 및 제2 전송 게이트(105, 107)로 상기 제1 및 제2 외부 어드레스(A0_L, A0_H, A1_L, A1_H)를 출력한다.
상기 제3 내지 제5 플립플롭(103, 104, 110)은 상기 제1 및 제2 외부 커맨드(CMD0, CMD1)를 수신하고 상기 클럭 신호(CLK)에 응답하여 상기 제1 및 제2 내부 커맨드(C0, C1)를 생성한다. 특히, 상기 제5 플립플롭(110)은 상기 제1 내부 커맨드(C0)가 하나의 동작 사이클 지연된 후 상기 SPA 모드 진입용 연산부(111)로 인가되도록 한다.
상기 제1 및 제2 전송 게이트(105, 107)는 상기 제1 및 제2 래치부(106, 108) 각각의 전단에 배치되고, 상기 제4 플립플롭(104)의 출력 신호에 따라 턴온 또는 턴오프됨으로써 상기 제1 및 제2 플립플롭(101, 102)의 출력 신호를 선택적으로 상기 제1 및 제2 래치부(106, 108)에 인가한다.
상기 제3 및 제4 전송 게이트(112, 114)는 상기 제3 및 제4 래치부(113, 115) 각각의 전단에 배치되고, 상기 SPA 모드 진입용 연산부(111)의 출력 신호에 따라 턴온 또는 턴오프됨으로써 상기 제1 및 제2 래치부(106, 108)의 출력 신호를 선택적으로 상기 제3 및 제4 래치부(113, 115)에 인가한다.
상기 제1 내지 제4 전송 게이트(105, 107, 112, 114)의 일례는 도 7에 도시 되어 있다. 도 7을 참조하면, 상기 제1 내지 제4 전송 게이트(105, 107, 112, 114)는 하나의 엔모스 트랜지스터(NMOS transistor)와 하나의 피모스 트랜지스터(PMOS transistor)를 구비한다. 그리하여, 상기 제1 및 제2 전송 게이트(105, 107)는 상기 제4 플립플롭(104)이 내부 커맨드들(C0, C1)을 출력하는 경우에 턴온되고 그렇지 않은 경우에는 턴오프된다. 그리고, 상기 제3 및 제4 전송 게이트(112, 114) 각각의 엔모스 트랜지스터의 게이트에는 상기 SPA 모드 진입용 연산부(111)의 출력 신호가 인가되고, 피모스 트랜지스터의 게이트에는 상기 SPA 모드 진입용 연산부(110)의 출력 신호의 반전 신호가 게이트로 인가된다. 그리하여, 상기 제3 및 제4 전송 게이트(112, 114)는 상기 SPA 모드 진입용 연산부(111)에서 논리 하이의 신호를 출력하는 경우에 턴온된다.
상기 제1 및 제2 래치부(106, 108)는 상기 제1 플립플롭(101)의 출력 신호 및 상기 제2 플립플롭(102)의 출력 신호를 각각 래치(latch)한다. 그리고, 상기 제1 및 제2 래치부(106, 108)는 제2 내부 커맨드(C1)에 의해 상기 제1 전송 게이트(105) 및 제2 전송 게이트(107)가 턴온되는 경우 제2 내부 어드레스(A1)를 출력한다. 상기 제1 및 제2 래치부(106, 108)는 제1 내부 어드레스(A0)의 생성에도 관여하지만, 상기 제1 내부 어드레스(A0)는 제3 및 제4 래치부(113, 115)의 출력 신호를 샘플링함에 의해 생성된다. 이에 대하여는 이하에서 다시 상세히 설명하도록 한다.
상기 제3 및 제4 래치부(113, 115)는 상기 제1 및 제2 래치부(106, 108)의 출력 신호를 각각 래치하고 상기 제1 내부 어드레스(A0)를 출력한다.
상기 제1 내지 제4 래치부(106, 108, 113, 115)의 일례는 도 8에 도시되어 있다. 도 8을 참조하면, 상기 제1 내지 제4 래치부(106, 108, 113, 115)는 두 개의 인버터(INV2, INV3)로 구성된 인버터 체인(inverter chain)이다. 그리하여, 상기 제1 및 제2 래치부(106, 108)는 상기 제1 및 제2 전송 게이트(105, 107)가 턴온된 경우에 제1 및 제2 플립플롭(101, 102)의 출력 신호를 래치하고, 상기 제3 및 제4 래치부(13, 115)는 상기 제3 및 제4 전송 게이트(112, 114)가 턴온된 경우에 상기 제1 및 제2 래치부(106, 108)에 래치된 신호를 수신한다.
상기 SPA 모드 진입용 연산부(111)는 상기 클럭 신호(CLK), 상기 제5 플립플롭(110)의 출력 신호 즉 내부 커맨드(Int_CMD) 및 SPA 모드 신호(SPA_mode)를 수신하여 논리 연산을 수행함으로써 상기 제1 내부 어드레스(A0)가 하나의 동작 사이클 지연되게 한다.
상기 SPA 모드 진입용 연산부(111)의 일례는 도 9에 도시되어 있다. 도 9를 참조하면, 상기 SPA 모드 진입용 연산부(111)는 제1 낸드 게이트(NAND1) 및 제2 낸드 게이트(NAND2)를 구비한다.
상기 제1 낸드 게이트(NAND1)는 클럭 신호(CLK) 및 제5 플립플롭(110)의 출력 신호(Int_CMD)를 수신하여 낸드 연산을 수행한다. 그리고, 상기 제2 낸드 게이트(NAND2)는 상기 제1 낸드 게이트(NAND1)의 출력 신호와 SPA 모드 신호(SPA_mode)를 수신하여 논리 연산을 수행한 후, 그 결과 신호를 상기 제3 및 제4 전송 게이트(112, 114)로 제공한다.
만약, 상기 SPA 모드 신호(SPA_mode)가 로우 레벨인 경우에는 상기 제1 낸드 게이트(NAND1)의 출력 신호의 논리 레벨에 무관하게 상기 제2 낸드 게이트(NAND2)의 출력 신호 즉 상기 SPA 모드 진입용 연산부(111)의 출력 신호는 논리 하이이다. 이 경우는 테스트 모드가 아닌 노멀 동작 모드이다.
만약, 상기 SPA 모드 신호(SPA_mode)가 하이 레벨인 경우에는 상기 제2 낸드 게이트(NAND2)의 출력 신호는 상기 제1 낸드 게이트(NAND)의 논리 레벨에 의존한다. 이 경우가 테스트 모드이다.
결과적으로는 두 개의 연속된 내부 커맨드들(도 1 및 도 4의 C0, C1)간의 관계를 고려할 때, 상기 테스트 모드는 SPA 방식의 반도체 메모리 장치에서와 유사하므로 SPA 모드로도 불릴 수 있다. 상기 SPA 모드 신호 및 상기 SPA 모드 진입용 연산부도 그러한 의도에서 명명된 것이다.
이와 같이, 본 발명에 따른 DPA 방식의 반도체 메모리 장치에서의 내부 어드레스 생성 회로는, 제1 외부 어드레스(A0_L, A0_H) 및 제1 외부 커맨드(CMD0)가 인가되고 상기 제1 외부 어드레스(A0_L, A0_H)에 연속된 제2 외부 어드레스(A1_L, A1_H) 및 상기 제1 외부 커맨드(CMD0)와 두 개의 동작 사이클 간격을 유지하는 제2 외부 커맨드(CMD1)가 인가되는 경우, 상기 제1 외부 어드레스(A0_L, A0_H)를 인가하기 위한 상기 클럭 신호(CLK)의 연속된 두 개의 동작 사이클 중 두 번째 동작 사이클(도 4의 CLK1)의 다음 동작 사이클(도 4의 CLK2)에서 상기 제1 외부 어드레스(A0_L, A0_H) 및 상기 제1 외부 커맨드(CMD0) 각각에 대응되는 제1 내부 어드레스(A0) 및 제1 내부 커맨드(C0)를 출력한다. 그리하여, 상기 내부 어드레스 생성 회로는 테스트 모드에서 상기 제1 내부 커맨드(C0)와, 상기 제2 외부 커맨드(CMD1) 에 대응되는 제2 내부 커맨드(C1)간의 시간 간격이 대체로 하나의 동작 클럭 사이클로 유지되도록 한다. 즉, 도 5에서의 딜레이 타임(t_CMD01)이 감소하게 된다.
따라서, 상기 내부 어드레스 생성 회로를 갖는 DPA 방식의 반도체 메모리 장치는 테스트 모드에서 SPA 방식의 반도체 메모리 장치와 유사한 동작을 하게 되므로, tCC가 큰 저가의 테스터에서도 여러 가지 파라미터들을 효과적으로 측정할 수 있는 이점이 있다.
상기 제1 외부 커맨드(CMD0)는 예를 들면 액티브(active) 커맨드일 수 있고, 상기 제2 외부 커맨드(CMD1)는 리드(read) 또는 라이트(write) 커맨드일 수 있다.
이하에서는 도 4 내지 도 6을 참조하여 본 발명에 따른 DPA 방식의 반도체 메모리 장치의 내부 어드레스 생성 회로의 동작을 보다 상세히 설명한다.
제1 외부 어드레스(A0_L, A0_H)는 서로 다른 동작 사이클에 대응되게 제1 하위 어드레스(A0_L) 및 제1 상위 어드레스(A0_H)로 구분된다. 상기 제1 하위 어드레스(A0_L)가 클럭 신호(CLK)의 제1 동작 사이클(CLK0)에 응답하여 상기 회로의 내부로 인가될 수 있도록, 셋업 타임(setup time) 및 홀드 타임(hold time)을 고려하여 상기 제1 하위 어드레스(A0_L)를 어드레스 핀(미도시)으로 인가한다. 상기 제1 상위 어드레스(A0_H)는 클럭 신호(CLK)의 제2 동작 사이클(CLK1)에 응답하여 상기 회로의 내부로 인가될 수 있도록, 셋업 타임 및 홀드 타임을 고려하여 상기 제1 상위 어드레스(A0_L)를 어드레스 핀(미도시)으로 인가한다.
제2 외부 어드레스(A1_L, A1_H)는 서로 다른 동작 사이클에 대응되게 제2 하위 어드레스(A1_L) 및 제2 상위 어드레스(A1_H)로 구분된다. 상기 제2 하위 어드레 스(A1_L)는 상기 클럭 신호(CLK)의 제3 동작 사이클(CLK2)에 응답하여 상기 회로의 내부로 인가되고, 상기 제2 상위 어드레스(A1_H)는 상기 클럭 신호(CLK)의 제4 동작 클럭(CLK3)에 응답하여 상기 회로의 내부로 인가된다.
예를 들어, 상기 제1 외부 어드레스(A0_L, A0_H) 및 상기 제2 외부 어드레스(A1_L, A1_H)가 12비트인 경우, 제1 하위 어드레스(A0_L) 및 제2 하위 어드레스(A1_L)는 6비트일 수 있고, 상기 제1 상위 어드레스(A0_H) 및 제2 상위 어드레스(A1_H)는 6비트일 수 있다.
제1 플립플롭(101)은 상기 클럭 신호(CLK)의 제1 동작 사이클(CLK0)에 응답하여 상기 제1 하위 어드레스(A0_L)를 제1 전송 게이트(105) 및 제2 플립플롭(102)으로 출력하고, 상기 클럭 신호(CLK)의 제2 동작 사이클(CLK1)에 응답하여 상기 제1 상위 어드레스(A0_H)를 상기 제1 전송 게이트(105) 및 상기 제2 플립플롭(102)으로 출력한다. 그리고, 상기 제1 플립플롭(101)은 상기 클럭 신호(CLK)의 제3 동작 사이클(CLK2)에 응답하여 제2 하위 어드레스(A1_L)를 상기 제1 전송 게이트(105) 및 상기 제2 플립플롭(102)으로 출력하고 상기 클럭 신호(CLK)의 제4 동작 사이클(CLK3)에 응답하여 제2 상위 어드레스(A1_H)를 상기 제1 전송 게이트(105) 및 상기 제2 플립플롭(102)으로 출력한다.
상기 제2 플립플롭(102)은 상기 제1 플립플롭(101)의 출력단에 연결되어 상기 제1 플립플롭(101)의 출력 신호를 수신한다. 그리고, 상기 제2 플립플롭(102)은 상기 클럭 신호(CLK)의 제2 동작 사이클(CLK1)에 응답하여 상기 제1 하위 어드레스(A0_L)를 제2 전송 게이트(107)로 출력하며, 상기 클럭 신호(CLK)의 제4 동작 사 이클(CLK3)에 응답하여 상기 제2 하위 어드레스(A1_L)를 상기 제2 전송 게이트(107)로 출력한다.
한편, 제3 플립플롭(103)은 상기 제1 외부 커맨드(CMD0)를 수신하고 상기 클럭 신호(CLK)의 제1 동작 사이클(CLK0)에 응답하여 제1 내부 커맨드(C0)를 제4 플립플롭(104)으로 출력한다. 그리고, 상기 제3 플립플롭(103)은 상기 제1 외부 커맨드(CMD0)과 두 개의 동작 사이클 간격을 두고 인가되는 제2 외부 커맨드(CMD1)를 수신하고 상기 클럭 신호(CLK)의 제3 동작 사이클(CLK2)에 응답하여 상기 제2 내부 커맨드(C1)를 상기 제4 플립플롭(104)으로 출력한다.
상기 제4 플립플롭(104)은 상기 제3 플립플롭(103)으로부터 출력되는 제1 내부 커맨드(C0)를 수신하고 상기 클럭 신호(CLK)의 제2 동작 사이클(CLK1)에 응답하여 상기 제1 내부 커맨드(C0)를 제5 플립플롭(110), 상기 제1 전송 게이트(105) 및 상기 제2 전송 게이트(107)로 출력한다. 그리고, 상기 제4 플립플롭(104)은 상기 제3 플립플롭(103)으로부터 출력되는 제2 내부 커맨드(C1)를 수신하고 상기 클럭 신호(CLK)의 제4 동작 사이클(CLK3)에 응답하여 상기 제2 내부 커맨드(C2)를 상기 제5 플립플롭(110), 상기 제1 전송 게이트(105) 및 상기 제2 전송 게이트(107)로 출력한다.
상기 제5 플립플롭(110)은 상기 제4 플립플롭(104)으로부터 출력되는 제1 내부 커맨드(C0)를 수신하고 상기 클럭 신호(CLK)의 제3 동작 사이클(CLK2)에 응답하여 상기 제1 내부 커맨드(C0)를 상기 SPA 모드 진입용 연산부(111)로 출력한다. 이 때, SPA 모드 신호(SPA_mode)가 논리 하이 즉 테스트 모드라면, 상기 제5 플립플 롭(110)의 출력 신호인 제1 내부 커맨드(C0)에 의해 제어됨으로써 제3 전송 게이트(112) 및 제4 전송 게이트(114)가 턴온된다. 그리고, 제3 래치부(113) 및 제4 래치부(115)는 상기 제3 전송 게이트(112) 및 제4 전송 게이트(114)로부터 인가되는 신호를 각각 래치하고 제1 내부 어드레스(A0)로서 출력한다.
상기 클럭 신호(CLK)의 제4 동작 사이클(CLK3)에서, 상기 제4 플립플롭(104)은 제2 내부 커맨드(C1)를 상기 제1 전송 게이트(105) 및 상기 제2 전송 게이트(107)로 출력한다. 따라서, 상기 제1 전송 게이트(105) 및 상기 제2 전송 게이트(107)는 턴온되고, 상기 제1 래치부(106) 및 상기 제2 래치부(108)는 각각 제1 플립플롭(101)의 출력신호 및 제2 플립플롭(102)의 출력신호를 래치하고 이를 제2 내부 어드레스(A1)로서 출력한다.
상기 제1 내지 제5 플립플롭(101, 102, 103, 104, 110)은 입력되는 신호를 클럭 신호(CLK)에 동기시켜 출력하는 소정의 플립플롭(flip flop) 회로로서, 예를 들면, RS 플립플롭, D 플립플롭, 센스앰프 D 플립플롭 등의 다양한 플립플롭 회로가 사용될 수 있다. 상기 RS 플립플롭, D 플립플롭, 센스앰프 D 플립플롭 등은 당업자에게 너무도 잘 알려져 있으므로 상세한 설명은 생략한다.
상기 제1 및 제2 전송 게이트(105, 107)는, 상기 클럭 신호(CLK)의 제2 동작 사이클(CLK1)에 응답하여 상기 제4 플립플롭(104)으로부터 출력되는 상기 제1 내부 커맨드(C0), 및 상기 클럭 신호(CLK)의 제4 동작 사이클(CLK3)에 응답하여 상기 제4 플립플롭(104)으로부터 출력되는 상기 제2 내부 커맨드(C1)에 의해 제어되어 턴온된다.
상기 제3 및 제4 전송 게이트(112, 114)는 상기 SPA 모드 진입용 연산부(111)의 출력 신호가 논리 로우인 경우에 턴오프되고 논리 하이인 경우에 턴온된다.
상기 SPA 모드 진입용 연산부(111)는 상기 테스트 모드가 아닌 경우에는 항상 논리 하이의 신호를 출력한다. 따라서, 상기 테스트 모드가 아닌 경우 즉 노멀 동작 모드인 경우에는, 상기 제3 전송 게이트(112) 및 제4 전송 게이트(114)가 턴온되어져 있으므로, 제1 내부 어드레스(A0)가 하나의 동작 사이클만큼 지연되지는 않는다. 즉, 노멀 동작 모드인 경우에는, 상기 제3 전송 게이트(112) 및 상기 제3 래치부(113), 상기 제4 전송 게이트(114) 및 상기 제4 래치부(115)로 인해 어드레스 경로 상에 약간의 지연이 생기는 점을 제외하고는 통상의 DPA 방식의 반도체 메모리 장치의 동작과 동일하다.
그리고, 상기 테스트 모드에서, 상기 SPA 모드 진입용 연산부(111)는 상기 클럭 신호(CLK)의 제2 동작 사이클(CLK1)에서 논리 로우의 신호를 출력하고, 상기 클럭 신호(CLK)의 제3 동작 사이클(CLK2)에서 논리 하이의 신호를 출력한다. 그리고, 상기 클럭 신호(CLK)의 제4 동작 사이클(CLK4)에서 상기 제1 래치부(106) 및 상기 제2 래치부(108)로부터 출력되는 신호를 제2 내부 어드레스(A1)로 샘플링한다. 그리하여, 상기 제1 내부 어드레스(A0)와 상기 제2 내부 어드레스(A1)의 시간 간격은 클럭 신호(CLK)의 하나의 동작 사이클 간격이 된다.
이와 같이, 본 발명에 따른 내부 어드레스 생성 회로를 갖는 DPA 방식의 반도체 메모리 장치는 테스트 모드에서 제1 내부 커맨드(C0)와 그에 연속되는 제2 내 부 커맨드(C1) 각각에 의한 내부 신호(Int_Sig1, Int_Sig2)간의 마진을 종래에 비해 1tCC만큼 줄인다. 그리하여, 클럭 신호의 동작 사이클 타임(tCC)을 작게 할 수 없는 저가의 장비에서도 상술한 바와 같이 연속된 두 개의 명령어에 의한 내부 신호(Int_Sig1, Int_Sig2)간의 시간 간격을 줄임으로써 여러 가지 파라미터들을 측정할 수 있게 된다.
이하에서는 도 4 내지 도 6을 참조하여, 본 발명의 일 양상에 따라 하나의 외부 어드레스가 클럭 신호의 연속된 두 개의 동작 사이클에 대응되도록 나뉘어 인가되는 DPA 방식의 반도체 메모리 장치의 하나의 외부 어드레스가 클럭 신호의 연속된 두 개의 동작 사이클에 대응되도록 나뉘어 인가되는 DPA 방식의 반도체 메모리 장치의 SPA 모드 구현 방법은, (1)제1 외부 어드레스(A0_L, A0_H) 및 상기 제1 외부 어드레스(A0_L, A0_H)에 대응되는 제1 외부 커맨드(CMD0)를 상기 반도체 메모리 장치로 인가하는 단계, (2)상기 제1 외부 어드레스(A0_L, A0_H)에 연속되게 제2 외부 어드레스(A1_L, A1_H) 및 상기 제2 외부 어드레스(A1_L, A1_H)에 대응되는 제2 외부 커맨드(CMD1)를 상기 반도체 메모리 장치로 인가하는 단계, (3)SPA 모드 신호(SPA_mode)를 인가함으로써, 상기 제1 외부 어드레스(A0_L, A0_H)를 인가하기 위한 상기 클럭 신호(CLK)의 두 개의 동작 사이클(CLK0, CLK1) 중 첫 번째 동작 사이클(CLK0)보다 두 개의 동작 사이클 후의 동작 사이클(CLK2)에서 상기 제1 외부 어드레스(A0_L, A0_H) 및 상기 제1 외부 커맨드(CMD0) 각각에 대응되는 제1 내부 어드레스(A0) 및 제1 내부 커맨드(C0)를 출력하는 단계, 및 (4)상기 제1 내부 커맨드(C0)가 출력되는 동작 사이클(CLK2)의 다음 동작 사이클(CLK3)에 응답하여 상기 제2 외부 어드레스(A1_L, A1_H) 및 상기 제2 외부 커맨드(CMD1) 각각에 대응되는 제2 내부 어드레스(A1) 및 제2 내부 커맨드(C1)를 출력하는 단계를 구비한다.
상기 SPA 모드 신호(SPA_mode)를 논리 하이로 인가함으로써 상기 DPA 방식의 반도체 메모리 장치에서 SPA 모드를 구현하는 방법은 도 4 내지 도 6을 참조하여 설명된 앞서의 내부 어드레스 생성 회로에서 충분히 설명되어졌으므로, 중복되는 설명은 생략한다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치 및 그의 SPA 모드 구현 방법은 클럭 신호의 동작 사이클 타임(tCC)을 작게 할 수 없는 저가의 테스터에서도 다양한 파라미터들, 예를 들면, tRCD(/RAS to /CAS Delay time), tRP(/RAS Precharge time) 등을 측정 및 평가할 수 있는 이점이 있다.
본 발명에 따른 반도체 메모리 장치 및 그의 SPA 모드 구현 방법은 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 SPA 방식의 테스트 모드를 갖는 DPA 방식의 반도체 메모리 장치 및 그의 SPA 모드 구현 방법을 제공함으로써, DPA 방식의 반도체 메모리 장치를 테스트함에 있어서 고가의 테스터가 요구되는 문제점을 개선하는 효과를 갖는다. 즉, 본 발명은 개선된 DPA 방식의 반도체 메모리 장치 및 그의 SPA 모드 구현 방법을 제공함으로써, 저가의 장비에서 커맨드들간에 내부 마진을 제대로 평가할 수 없는 문제점을 개선하며, DPA 방식의 반도체 메모리 장치에서 여러 가지 파라미터들을 측정함에 있어서 테스터의 최소 동작 사이클 타임이 충분히 작지 않으면 이들 교류 파라미터들을 측정하기 어려운 문제점을 개선하는 효과를 갖는다.

Claims (20)

  1. 하나의 외부 어드레스가 클럭 신호의 연속된 두 개의 동작 사이클에 대응되도록 나누어 인가되는 DPA 방식의 반도체 메모리 장치에 있어서:
    제1 외부 어드레스 및 제1 외부 커맨드가 인가되고 상기 제1 외부 어드레스에 연속된 제2 외부 어드레스 및 상기 제1 외부 커맨드와 두 개의 동작 사이클 간격을 유지하는 제2 외부 커맨드가 인가되는 경우, 상기 제1 외부 어드레스를 인가하기 위한 상기 클럭 신호의 연속된 두 개의 동작 사이클 중 두 번째 동작 사이클의 다음 동작 사이클에서 상기 제1 외부 어드레스 및 상기 제1 외부 커맨드 각각에 대응되는 제1 내부 어드레스 및 제1 내부 커맨드를 출력함으로써, 테스트 모드에서 상기 제1 내부 커맨드와 상기 제2 외부 커맨드에 대응되는 제2 내부 커맨드간의 간격이 대체로 하나의 동작 클럭 사이클로 유지되게 하는 내부 어드레스 생성 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 내부 어드레스 생성 회로는,
    상기 제1 및 제2 외부 어드레스를 수신하며 상기 클럭 신호에 응답하여 동작하는 제1 및 제2 플립플롭;
    상기 제1 및 제2 외부 커맨드를 수신하고 상기 클럭 신호에 응답하여 상기 제1 및 제2 내부 커맨드를 생성하는 제3, 제4 및 제5 플립플롭;
    상기 제1 플립플롭의 출력 신호 및 제2 플립플롭의 출력 신호를 각각 래치하고 상기 제2 외부 어드레스에 대응되는 제2 내부 어드레스를 출력하는 제1 및 제2 래치부;
    상기 제1 및 제2 래치부의 출력 신호를 각각 래치하고 상기 제1 내부 어드레스를 출력하는 제3 및 제4 래치부; 및
    상기 클럭 신호, 상기 제5 플립플롭의 출력 신호 및 SPA 모드 신호를 수신하여 논리 연산을 수행함으로써 상기 제1 내부 어드레스가 하나의 동작 사이클 지연되게 하는 SPA 모드 진입용 연산부;를 구비함을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 내부 어드레스 생성 회로는 상기 제1 및 제2 래치부 각각의 전단에 상기 제4 플립플롭의 출력 신호에 따라 턴온 또는 턴오프됨으로써 상기 제1 및 제2 플립플롭의 출력 신호를 선택적으로 상기 제1 및 제2 래치부에 인가하기 위한 제1 및 제2 전송 게이트를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 내부 어드레스 생성 회로는 상기 제3 및 제4 래치부 각각의 전단에 상 기 SPA 모드 진입용 연산부의 출력 신호에 따라 턴온 또는 턴오프됨으로써 상기 제1 및 제 2래치부의 출력 신호를 선택적으로 상기 제3 및 제4 래치부에 인가하기 위한 제3 및 제4 전송 게이트를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제3 및 제4 전송 게이트는,
    상기 SPA 모드 진입용 연산부의 출력 신호가 게이트로 인가되는 엔모스 트랜지스터; 및
    상기 SPA 모드 진입용 연산부의 출력 신호의 반전 신호가 게이트로 인가되는 피모스 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 SPA 모드 진입용 연산부는,
    상기 클럭 신호 및 상기 제5 플립플롭의 출력 신호를 수신하여 논리 연산을 수행하는 제1 낸드 게이트; 및
    상기 제1 낸드 게이트의 출력 신호와 상기 SPA 모드 신호를 수신하여 논리 연산을 수행한 후 그 결과 신호를 상기 제3 및 제4 전송 게이트로 제공하는 제2 낸드 게이트를 구비함을 특징으로 하는 반도체 메모리 장치.
  7. 하나의 외부 어드레스가 클럭 신호의 연속된 두 개의 동작 사이클에 대응되도록 나누어 인가되는 DPA 방식의 반도체 메모리 장치에 있어서:
    테스트 모드에서, 상기 클럭 신호의 제1 동작 사이클 및 제2 동작 사이클에서 제1 외부 어드레스 및 제1 외부 커맨드가 인가된 후 상기 클럭 신호의 제3 동작 사이클 및 제4 동작 사이클에서 제2 외부 어드레스 및 제2 외부 커맨드가 인가되는 경우, 상기 클럭 신호의 제3 동작 사이클에서 상기 제1 외부 어드레스 및 상기 제1 외부 커맨드 각각에 대응되는 제1 내부 어드레스 및 제1 내부 커맨드를 출력하고, 상기 클럭 신호의 제4 동작 사이클에서 상기 제2 외부 어드레스 및 상기 제2 외부 커맨드 각각에 대응되는 제2 내부 어드레스 및 제2 내부 커맨드를 출력하는 내부 어드레스 생성 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 내부 어드레스 생성 회로는,
    상기 제1 및 제2 외부 어드레스를 수신하며 상기 클럭 신호에 응답하여 동작하는 제1 및 제2 플립플롭;
    상기 제1 및 제2 외부 커맨드를 수신하고 상기 클럭 신호에 응답하여 상기 제1 및 제2 내부 커맨드를 생성하는 제3, 제4 및 제5 플립플롭;
    상기 제1 플립플롭의 출력 신호 및 제2 플립플롭의 출력 신호를 각각 래치하고 상기 제2 내부 어드레스를 출력하는 제1 및 제2 래치부;
    상기 제1 및 제2 래치부 각각의 전단에 배치되고 상기 제4 플립플롭의 출력 신호에 따라 턴온 또는 턴오프됨으로써 상기 제1 및 제2 플립플롭의 출력 신호를 선택적으로 상기 제1 및 제2 래치부에 인가하기 위한 제1 및 제2 전송 게이트;
    상기 제1 및 제2 래치부의 출력 신호를 각각 래치하고 상기 제1 내부 어드레스를 출력하는 제3 및 제4 래치부;
    상기 클럭 신호, 상기 제5 플립플롭의 출력 신호 및 SPA 모드 신호를 수신하여 논리 연산을 수행함으로써 상기 제1 내부 어드레스가 하나의 동작 사이클 지연되게 하는 SPA모드 진입용 연산부; 및
    상기 제3 및 제4 래치부 각각의 전단에 배치되고 상기 SPA 모드 진입용 연산부의 출력 신호에 따라 턴온 또는 턴오프됨으로써 상기 제1 및 제2 래치부의 출력 신호를 선택적으로 상기 제3 및 제4 래치부에 인가하기 위한 제3 및 제4 전송 게이트;를 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 외부 어드레스는 상기 클럭 신호의 제1 및 제2 동작 사이클 각각에 대응되게 제1 하위 어드레스 및 제1 상위 어드레스로 구분되고, 상기 제2 외부 어드레스는 상기 클럭 신호의 제3 및 제4 동작 사이클에 대응되게 제2 하위 어드레스 및 제2 상위 어드레스로 구분됨을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 플립플롭은 상기 클럭 신호의 제1 동작 사이클에 응답하여 상기 제1 하위 어드레스를 출력하고 상기 클럭 신호의 제2 동작 사이클에 응답하여 상기 제1 상위 어드레스를 출력하며, 상기 클럭 신호의 제3 동작 사이클에 응답하여 제2 하위 어드레스를 출력하고 상기 클럭 신호의 제4 동작 사이클에 응답하여 제2 상위 어드레스를 출력함을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제2 플립플롭은 상기 제1 플립플롭의 출력 신호를 수신하고 상기 클럭 신호의 제2 동작 사이클에 응답하여 상기 제1 하위 어드레스를 출력하며, 상기 클럭 신호의 제4 동작 사이클에 응답하여 상기 제2 하위 어드레스를 출력함을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제3 플립플롭은 상기 제1 외부 커맨드를 수신하고 상기 클럭 신호의 제1 동작 사이클에 응답하여 제1 내부 커맨드를 상기 제4 플립플롭으로 출력하며, 상기 제2 외부 커맨드를 수신하고 상기 클럭 신호의 제3 동작 사이클에 응답하여 상기 제2 내부 커맨드를 상기 제4 플립플롭으로 출력함을 특징으로 하는 반도체 메모 리 장치.
  13. 제12항에 있어서,
    상기 제4 플립플롭은 상기 제3 플립플롭으로부터 출력되는 제1 내부 커맨드를 수신하고 상기 클럭 신호의 제2 동작 사이클에 응답하여 상기 제1 내부 커맨드를 상기 제5 플립플롭, 상기 제1 전송 게이트 및 상기 제2 전송 게이트로 출력하며, 상기 제3 플립플롭으로부터 출력되는 제2 내부 커맨드를 수신하고 상기 클럭 신호의 제4 동작 사이클에 응답하여 상기 제2 내부 커맨드를 상기 제5 플립플롭, 상기 제1 전송 게이트 및 상기 제2 전송 게이트로 출력함을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 제5 플립플롭은 상기 제4 플립플롭으로부터 출력되는 제1 내부 커맨드를 수신하고 상기 클럭 신호의 제3 동작 사이클에 응답하여 상기 제1 내부 커맨드를 상기 SPA 모드 진입용 연산부로 출력함을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 제1 및 제2 전송 게이트는, 상기 클럭 신호의 제2 동작 사이클에 응답하여 상기 제4 플립플롭으로부터 출력되는 상기 제1 내부 커맨드, 및 상기 클럭 신호의 제4 동작 사이클에 응답하여 상기 제4 플립플롭으로부터 출력되는 상기 제2 내부 커맨드에 의해 제어되어 턴온됨을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 제3 및 제4 전송 게이트는 상기 SPA 모드 진입용 연산부의 출력 신호가 논리 로우인 경우에 턴오프되고 논리 하이인 경우에 턴온됨을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 SPA 모드 진입용 연산부는 상기 테스트 모드가 아닌 경우에는 논리 하이의 신호를 출력함을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 SPA 모드 진입용 연산부는, 상기 테스트 모드에서 상기 클럭 신호의 제2 동작 사이클에서는 논리 로우의 신호를 출력하고, 상기 클럭 신호의 제3 동작 사 이클에서는 논리 하이의 신호를 출력함을 특징으로 하는 반도체 메모리 장치.
  19. 제7항에 있어서,
    상기 제1 외부 커맨드는 액티브 커맨드이고, 상기 제2 외부 커맨드는 리드 또는 라이트 커맨드임을 특징으로 하는 반도체 메모리 장치.
  20. 하나의 외부 어드레스가 클럭 신호의 연속된 두 개의 동작 사이클에 대응되도록 나뉘어 인가되는 DPA 방식의 반도체 메모리 장치의 SPA 모드 구현 방법에 있어서:
    제1 외부 어드레스 및 상기 제1 외부 어드레스에 대응되는 제1 외부 커맨드를 상기 반도체 메모리 장치로 인가하는 단계;
    상기 제1 외부 어드레스에 연속되게 제2 외부 어드레스 및 상기 제2 외부 어드레스에 대응되는 제2 외부 커맨드를 상기 반도체 메모리 장치로 인가하는 단계;
    SPA 모드 신호를 인가함으로써, 상기 제1 외부 어드레스를 인가하기 위한 상기 클럭 신호의 두 개의 동작 사이클 중 첫 번째 동작 사이클보다 두 개의 동작 사이클 후의 동작 사이클에서 상기 제1 외부 어드레스 및 상기 제1 외부 커맨드 각각에 대응되는 제1 내부 어드레스 및 제1 내부 커맨드를 출력하는 단계; 및
    상기 제1 내부 커맨드가 출력되는 동작 사이클의 다음 동작 사이클에 응답하 여 상기 제2 외부 어드레스 및 상기 제2 외부 커맨드 각각에 대응되는 제2 내부 어드레스 및 제2 내부 커맨드를 출력하는 단계를 구비함을 특징으로 하는 반도체 메모리 장치에서의 SPA 모드 구현 방법.
KR1020060063779A 2006-07-07 2006-07-07 반도체 메모리 장치 및 그의 ｓｐａ 모드 구현 방법 KR100763248B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060063779A KR100763248B1 (ko) 2006-07-07 2006-07-07 반도체 메모리 장치 및 그의 ｓｐａ 모드 구현 방법
US11/702,569 US7853840B2 (en) 2006-07-07 2007-02-06 Semiconductor memory device and methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060063779A KR100763248B1 (ko) 2006-07-07 2006-07-07 반도체 메모리 장치 및 그의 ｓｐａ 모드 구현 방법

Publications (1)

Publication Number Publication Date
KR100763248B1 true KR100763248B1 (ko) 2007-10-04

Family

ID=39317765

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060063779A KR100763248B1 (ko) 2006-07-07 2006-07-07 반도체 메모리 장치 및 그의 ｓｐａ 모드 구현 방법

Country Status (2)

Country Link
US (1) US7853840B2 (ko)
KR (1) KR100763248B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8836360B2 (en) 2010-12-01 2014-09-16 Samsung Electronics Co., Ltd. Semiconductor device including integrated circuit

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100855266B1 (ko) * 2006-12-27 2008-09-01 주식회사 하이닉스반도체 내부 어드레스 생성 회로 및 내부 어드레스 생성 방법
JP5794072B2 (ja) * 2011-09-26 2015-10-14 富士通株式会社 半導体記憶装置及び半導体集積回路
US10847211B2 (en) * 2018-04-18 2020-11-24 Arm Limited Latch circuitry for memory applications
US11468960B2 (en) * 2019-12-31 2022-10-11 Micron Technology, Inc. Semiconductor device with selective command delay and associated methods and systems

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11185497A (ja) 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体記憶装置
JPH11306797A (ja) 1998-04-22 1999-11-05 Hitachi Ltd 半導体記憶装置
KR20050049236A (ko) * 2003-11-21 2005-05-25 주식회사 하이닉스반도체 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4672583A (en) * 1983-06-15 1987-06-09 Nec Corporation Dynamic random access memory device provided with test circuit for internal refresh circuit
US5812562A (en) * 1996-11-15 1998-09-22 Samsung Electronics Company, Ltd. Low cost emulation scheme implemented via clock control using JTAG controller in a scan environment
JPH10172298A (ja) * 1996-12-05 1998-06-26 Mitsubishi Electric Corp 半導体記憶装置
TW413810B (en) * 1998-02-24 2000-12-01 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit
JP4540137B2 (ja) 1998-07-24 2010-09-08 ルネサスエレクトロニクス株式会社 同期型半導体記憶装置
JP3180317B2 (ja) 1999-02-09 2001-06-25 日本電気株式会社 半導体記憶装置
JP2000331498A (ja) 1999-05-17 2000-11-30 Nec Corp 半導体記憶装置
JP2003059298A (ja) * 2001-08-09 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置
JP2003098235A (ja) 2001-09-27 2003-04-03 Matsushita Electric Ind Co Ltd 半導体集積回路およびその検査方法
KR100437467B1 (ko) * 2002-07-03 2004-06-23 삼성전자주식회사 연속 버스트 읽기 동작 모드를 갖는 멀티 칩 시스템
US6917215B2 (en) 2002-08-30 2005-07-12 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit and memory test method
JP3892788B2 (ja) 2002-09-30 2007-03-14 株式会社東芝 同期型半導体記憶装置及びそのテスト方法
KR100459727B1 (ko) 2002-10-21 2004-12-03 삼성전자주식회사 이종의 신호를 하나의 핀을 통하여 내부 회로로 인가할 수있는 집적 회로 장치 및 방법
KR20040105060A (ko) 2003-06-04 2004-12-14 삼성전자주식회사 유효 출력 데이터 윈도우（Ｖａｌｉｄ ｏｕｔｐｕｔｄａｔａ ｗｉｎｄｏｗ）를 확장시킬 수 있는 출력회로를구비하는 동기식 메모리장치 및 유효 출력 데이터 윈도우확장 방법
KR100505711B1 (ko) * 2003-09-30 2005-08-03 삼성전자주식회사 칼럼 선택 신호 제어 방법 및 칼럼 선택 신호 제어 회로
US7321991B2 (en) * 2004-01-10 2008-01-22 Hynix Semiconductor Inc. Semiconductor memory device having advanced test mode
US20060294443A1 (en) * 2005-06-03 2006-12-28 Khaled Fekih-Romdhane On-chip address generation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11185497A (ja) 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体記憶装置
JPH11306797A (ja) 1998-04-22 1999-11-05 Hitachi Ltd 半導体記憶装置
KR20050049236A (ko) * 2003-11-21 2005-05-25 주식회사 하이닉스반도체 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8836360B2 (en) 2010-12-01 2014-09-16 Samsung Electronics Co., Ltd. Semiconductor device including integrated circuit

Also Published As

Publication number Publication date
US7853840B2 (en) 2010-12-14
US20080094932A1 (en) 2008-04-24

Similar Documents

Publication Publication Date Title
KR100920830B1 (ko) 라이트 제어 신호 생성 회로 및 이를 이용하는 반도체메모리 장치 및 그의 동작 방법
KR100518608B1 (ko) 데이터 스트로브 입력 버퍼 및 이를 포함하는 동기식반도체 메모리 장치
US20110235446A1 (en) Write strobe generation for a memory interface controller
CN110870008B (zh) 存储器回送系统及方法
KR100330072B1 (ko) 반도체 메모리 장치
KR100763248B1 (ko) 반도체 메모리 장치 및 그의 ｓｐａ 모드 구현 방법
US20040041579A1 (en) Semiconductor chip test system and test method thereof
KR100612034B1 (ko) 내부 테스트 모드 진입방법 및 이를 위한 내부 테스트모드 진입회로
US8248126B2 (en) Clock control circuit and data alignment circuit including the same
US7053686B2 (en) Data strobe circuit using clock signal
KR100732241B1 (ko) 테스트 효율이 높은 반도체 메모리 장치, 반도체 메모리장치의 테스트 방법, 및 이를 구비한 테스트 시스템
KR100636930B1 (ko) 반도체 메모리 장치의 데이터 스트로브신호 발생회로
JPWO2012153516A1 (ja) 入力回路
US8050135B2 (en) Semiconductor memory device
US7619937B2 (en) Semiconductor memory device with reset during a test mode
KR20050067813A (ko) 동기식 메모리 장치의 테스트를 위한 데이터 스트로브신호 생성 회로
US20020131308A1 (en) Semiconductor Memory
KR20080029303A (ko) 패키지 레벨의 명령 테스트를 위한 반도체 장치
KR20090094604A (ko) 반도체 메모리장치
KR100608383B1 (ko) 신호 검출 회로
KR100386615B1 (ko) 번인 테스트 회로
KR100499632B1 (ko) 출력인에이블 신호 발생장치
KR100307499B1 (ko) 데이터 프리패치를 위한 카운터회로
KR20040078473A (ko) 반도체 장치 및 그 테스트 방법
KR20090003647A (ko) 테스트 시간을 줄일 수 있는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20060707

PA0201 Request for examination
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070914

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070927

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070928

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20100830

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110830

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20120831

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20130902

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20140901

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20150831

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20180831

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20200831

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20210825

Start annual number: 15

End annual number: 15

PR1001 Payment of annual fee

Payment date: 20220824

Start annual number: 16

End annual number: 16

PR1001 Payment of annual fee

Payment date: 20230823

Start annual number: 17

End annual number: 17

PR1001 Payment of annual fee

Payment date: 20240823

Start annual number: 18

End annual number: 18