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JPH11306757A - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

Info

Publication number
JPH11306757A
JPH11306757A JP10116979A JP11697998A JPH11306757A JP H11306757 A JPH11306757 A JP H11306757A JP 10116979 A JP10116979 A JP 10116979A JP 11697998 A JP11697998 A JP 11697998A JP H11306757 A JPH11306757 A JP H11306757A
Authority
JP
Japan
Prior art keywords
circuit
delay
signal
clock signal
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP10116979A
Other languages
English (en)
Inventor
Yoichi Kato
陽一 加藤
Tsukasa Oishi
司 大石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP10116979A priority Critical patent/JPH11306757A/ja
Priority to US09/170,223 priority patent/US5995441A/en
Priority to US09/377,904 priority patent/US6178123B1/en
Publication of JPH11306757A publication Critical patent/JPH11306757A/ja
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled
    • H—ELECTRICITY
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
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  • Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【課題】 位相合わせの精度を上げても同期動作の完了
までの時間を短縮することが可能な内部同期信号発生回
路を備える同期型半導体記憶装置を提供する。 【解決手段】 初期遅延制御値決定回路は、外部クロッ
ク信号Ｅｘｔ．ＣＬＫの１周期分のパルス信号が所定時
間中に可変遅延回路のどこまで伝播するかを検出し、遅
延制御値の初期値を決定する。この遅延制御値の初期値
に基づいて、可変遅延回路１１０と、位相比較回路１２
０と、シフト論理回路１８０と、遅延制御値保持回路１
７０と、可変定電流回路１４０と、電圧生成回路１５０
とにより構成されるディレイロックドループ回路によ
り、内部クロック信号ｉｎｔ．ＣＬＫと外部クロック信
号Ｅｘｔ．ＣＬＫとの位相合わせ制御が行われる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、外部クロック信号に同期して動作する同
期型半導体記憶装置に関する。より特定的には、外部ク
ロック信号を受けて、同期した内部クロック信号を発生
するＤＬＬ（Delay Locked Loop ）回路のような内部同
期信号発生回路を有する半導体記憶装置に関する。
【０００２】
【従来の技術】近年のマイクロプロセッサ（以下、ＭＰ
Ｕと称す）の動作速度の向上に伴い、主記憶装置として
用いられるダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称す）等の高速アクセスを実現するため
に、クロック信号に同期して動作する同期型ＤＲＡＭ
（シンクロナスＤＲＡＭ；以下、ＳＤＲＡＭと称す）等
が用いられている。このような、外部クロック信号に同
期して動作する半導体記憶装置においては、半導体記憶
装置内部に、外部クロック信号に同期した内部クロック
信号を発生するためのＰＬＬ回路やＤＬＬ回路等が搭載
されていることが一般的である。
【０００３】図１７は、特開平９−２９３３７４号公報
に開示された従来の内部同期信号発生回路３０００の構
成を示す概略ブロック図である。
【０００４】図１７を参照して、同期信号発生回路３０
００は、外部クロック信号Ｅｘｔ．ＣＬＫを受けて、所
定の時間遅延して出力する遅延回路３１１０と、外部ク
ロック信号Ｅｘｔ．ＣＬＫおよび遅延回路３１１０の出
力を受けて、両者の位相差を検出する位相比較器３１２
０と、位相比較器３１２０の検出結果に応じて、定電流
源スイッチ信号ＣＳを出力するスイッチ用デコーダ３１
３０と、信号ＣＳを受けて、対応する定電流値を供給す
る可変定電流源回路３１４０と、可変定電流源回路３１
４０の出力する定電流値に応じて、遅延回路３１１０の
遅延量を制御する制御信号を出力する遅延制御回路３１
５０とを含む。
【０００５】遅延回路３１１０は、ｎ段のカスケード接
続されたインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎを含
む。各インバータ回路Ｉｎｖ．ｉ（ｉ＝１，２，…ｎ）
は、各々ｐチャネルＭＯＳトランジスタＰ１ｉを介して
電源電位Ｖｃｃと結合し、ｎチャネルＭＯＳトランジス
タＮ１ｉを介して接地電位ＧＮＤと結合する。各ｐチャ
ネルＭＯＳトランジスタＰ１ｉのゲート電位レベルおよ
びｎチャネルＭＯＳトランジスタＮ１ｉのゲート電位レ
ベルは、遅延制御回路３１５０により制御される構成と
なっている。
【０００６】すなわち、遅延回路３１１０を構成するイ
ンバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎに供給される電流
値は遅延制御回路３１５０により制御される。言い換え
れば、各インバータ回路Ｉｎｖ．ｉ（ｉ＝１，２，…
ｎ）における遅延時間は、遅延制御回路３１５０からの
制御信号により変化する構成となっている。
【０００７】可変定電流源回路３１４０は、ｍ個の内部
定電流源回路ＣＳ１１，ＣＳ２１，…ＣＳｍ１と、ｍ個
の内部定電流源回路ＣＳ１２，ＣＳ２２，…ＣＳｍ２と
を含む。定電流源回路ＣＳ１１は、一端が電源電位Ｖｃ
ｃと接続し、他端定電流源スイッチ信号ＣＳにより開閉
されるスイッチ回路ＳＷ１１を介して出力ノード３１４
０ａと接続している。
【０００８】その他の定電流源回路ＣＳ２１，…ＣＳｍ
１は、同様にそれぞれ一端が電源電位Ｖｃｃと接続し、
他端はスイッチ回路ＳＷ２１，…ＳＷｍ１をそれぞれ介
して出力ノード３１４０ａと接続している。
【０００９】一方、内部定電流源回路ＣＳ１２，ＣＳ２
２，…，ＣＳｍ２も、それぞれ一端は、定電流源スイッ
チ信号ＣＳにより制御されて開閉するスイッチ回路ＳＷ
１２，ＳＷ２２，…，ＳＷｍ２を介して出力ノード３１
４０ａと接続し、他端は、それぞれ電源電位ＧＮＤと接
続している。
【００１０】したがって、出力ノード３１４０ａに供給
される定電流値はスイッチ回路ＳＷ１１，ＳＷ２１，…
ＳＷｍ１が導通状態となることにより増加し、スイッチ
回路ＳＷ１２，ＳＷ２２，…ＳＷｍ２がそれぞれ導通状
態となることにより減少する構成となっている。
【００１１】したがって、定電流源スイッチ信号ＣＳの
値に応じて、スイッチ回路ＳＷ１１，ＳＷ２１，…ＳＷ
ｍ１およびスイッチ回路ＳＷ１２，ＳＷ２２，…，ＳＷ
ｍ２が開閉されることで、対応する定電流値が３１４０
ａに出力され、この定電流値に応じて、後に説明するよ
うに遅延制御回路３１５０が動作することになる。
【００１２】可変定電流源回路３１４０は、さらに、常
時出力ノード３１４０ａに対して、所定の定電流値を供
給するフリーラン用電流源１４４を含む。すなわち、ス
イッチ回路ＳＷ１１〜ＳＷｍ１およびＳＷ１２〜ＳＷｍ
２がすべて非導通状態となっている場合でも、常に一定
のフリーラン用電流が出力ノードに供給される構成とな
っている。
【００１３】遅延制御回路３１５０は、出力ノード３１
４０ａとドレインが、接地電位ＧＮＤとソースが接続す
るｎチャネルＭＯＳトランジスタＮ３１と、ソースが接
地電位ＧＮＤと、ゲートがｎチャネルＭＯＳトランジス
タＮ３１のゲートと接続するｎチャネルＭＯＳトランジ
スタＮ３２とを含む。ｎチャネルＭＯＳトランジスタＮ
３１のドレインとゲートは接続されており、ｎチャネル
ＭＯＳトランジスタＮ３１とＮ３２とでカレントミラー
回路を構成している。
【００１４】遅延制御回路３１５０は、さらに、ソース
が電源電位Ｖｃｃと、ドレインがｎチャネルＭＯＳトラ
ンジスタＮ３２のドレインと接続するｐチャネルＭＯＳ
トランジスタＰ３１を含む。ｎチャネルＭＯＳトランジ
スタＮ３２のゲートと、遅延回路３１１０のｎチャネル
ＭＯＳトランジスタＮ１１〜Ｎ１ｎのゲートとが接続
し、これらｎチャネルＭＯＳトランジスタＮ１１〜Ｎ１
ｎを流れるドレイン電流値がカレントミラー回路を構成
するｎチャネルＭＯＳトランジスタＮ３１およびＮ３２
を流れる電流値により制御される。
【００１５】一方、ｐチャネルＭＯＳトランジスタＰ３
１のゲートと遅延回路３１１０中のｐチャネルＭＯＳト
ランジスタＰ１１〜Ｐ１ｎのゲートとが接続している。
ここで、ｐチャネルＭＯＳトランジスタＰ３１のゲート
とドレインとが接続されているため、ｐチャネルＭＯＳ
トランジスタＰ３１とＰ１１とでカレントミラー回路を
構成している。したがって、ｐチャネルＭＯＳトランジ
スタＰ１１〜Ｐ１ｎのそれぞれに流れるドレイン電流
は、ｐチャネルＭＯＳトランジスタＰ３１に流れるドレ
イン電流、すなわち、カレントミラー回路を構成するｎ
チャネルＭＯＳトランジスタＮ３１およびＮ３２に流れ
るドレイン電流値と同一の値となる構成となっている。
【００１６】したがって、遅延回路１１０を構成するイ
ンバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎの各々に供給され
る電流値は、可変定電流源回路１４０の出力ノード１４
０ａに供給される電流値により制御される。
【００１７】次に、内部同期信号発生回路３０００の動
作について簡単に説明する。まず、外部クロック信号Ｅ
ｘｔ．ＣＬＫの１周期の時間に対して、遅延回路３１１
０の遅延時間が小さい場合について考える。この場合、
外部クロック信号Ｅｘｔ．ＣＬＫを受けて、遅延回路３
１１０から出力される信号は、外部クロック信号Ｅｘ
ｔ．ＣＬＫに比べて位相が進んでいることになる。位相
比較器３１２０において検出された、上記位相差に応じ
て、スイッチ用デコーダ３１３０は、遅延回路３１１０
から出力される信号の位相の進みを遅らせるように、定
電流源スイッチ信号ＣＳにより、可変定電流源回路３１
４０を制御して、出力ノード３１４０ａに出力される定
電流値を減少させる。これに応じて、ｎチャネルＭＯＳ
トランジスタＮ３１およびＮ３２より構成されるカレン
トミラー回路を流れるドレイン電流値が減少し、遅延回
路３１１０を構成する各インバータ回路Ｉｎｖ．ｉ（ｉ
＝１，２，…ｎ）に供給される電流値も減少する。
【００１８】したがって、インバータ回路Ｉｎｖ．１〜
Ｉｎｖ．ｎの遅延時間が増大し、外部クロック信号Ｅｘ
ｔ．ＣＬＫを受けて、遅延回路３１１０から出力される
信号の位相が遅れることになる。
【００１９】すなわち、外部クロック信号Ｅｘｔ．ＣＬ
Ｋの位相と、遅延回路３１１０から出力される信号との
位相差は、両者が同期する方向に変化することになる。
【００２０】一方、遅延回路３１１０の遅延時間が、外
部クロック信号Ｅｘｔ．ＣＬＫの１周期の時間よりも大
きい場合は、上記と逆の動作を行なうことで、外部クロ
ック信号Ｅｘｔ．ＣＬＫと、遅延回路３１１０から出力
される内部クロック信号ｉｎｔ．ＣＬＫとが同期するこ
とになる。
【００２１】
【発明が解決しようとする課題】しかしながら、従来の
内部同期信号発生回路３０００は上記のように構成され
ていたので、以下に述べるような問題点があった。
【００２２】すなわち、ＤＬＬ回路等は、外部クロック
信号と内部クロック信号とが同期し始めた後にはじめて
使用可能になる。しかし、位相合わせの精度を高めるた
めに遅延制御値がとりうる範囲えお大きくした場合、同
期動作が完了するまでの時間が長くなってしまうという
問題点がある。
【００２３】また、ＤＬＬ回路等の遅延時間の制御を行
うにあたり、遅延制御値をたとえば十進数表記で保持し
た場合、ビット数が多くなり、２進数表記で保持した場
合は、ビット数は少なくなるものの、デコード回路素子
数が多くなり、速度も遅くなるという問題があった。
【００２４】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、位相合わせ
の精度を上げた場合でも同期動作の完了までの時間を短
縮することが可能な内部同期信号発生回路を備える同期
型半導体記憶装置を提供することである。
【００２５】この発明のさらに他の目的は、遅延回路の
遅延量の制御に２進数表記の遅延制御値を用いた場合で
も回路素子数の増加を抑制し高速な遅延時間制御が可能
な内部同期信号発生回路を備える同期型半導体記憶装置
を提供することである。
【００２６】
【課題を解決するための手段】請求項１記載の同期型半
導体記憶装置は、外部クロック信号に同期して、外部か
らアドレス信号と制御信号とを受け、かつ外部との間で
記憶データを授受する同期型半導体記憶装置であって、
行列状に配置される複数のメモリセルを有するメモリセ
ルアレイと、制御信号に応じて、同期型半導体記憶装置
の動作を制御する制御回路と、アドレス信号に応じてメ
モリセルを選択し、選択されたメモリセルとの間で記憶
データの授受を行うセル選択回路と、外部クロック信号
に同期した内部クロック信号を出力する内部同期信号発
生回路とを備え、内部同期信号発生回路は、外部クロッ
ク信号を受けて、記憶している遅延量に応じて遅延し、
遅延された信号と外部クロック信号との位相を同期させ
て内部クロック信号を出力するディレイロックドループ
回路と、外部クロック信号のディレイロックドループ回
路内の遅延量を検出し、遅延量の初期値を決定してディ
レイロックドループ回路に与える遅延検出回路とを含
み、制御回路と外部との間に設けられ、内部クロック信
号に同期して制御信号およびアドレス信号を受ける制御
信号入力回路と、選択回路と外部との間に設けられ、内
部クロック信号に同期して記憶データの授受を行うデー
タ入出力回路とを備える。
【００２７】請求項２記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成において、
ディレイロックドループ回路は、外部クロック信号を受
けて、遅延量に応じた遅延時間だけ遅延させた内部クロ
ック信号を出力する可変遅延回路と、外部クロック信号
と内部クロック信号とを受けて位相の比較を行う比較回
路と、比較回路からの出力に応じて、保持している遅延
量を更新する記憶回路と、記憶回路に保持された遅延量
に応じて、可変遅延回路の遅延時間を制御する遅延制御
回路とを含む。
【００２８】請求項３記載の同期型半導体記憶装置は、
請求項２記載の同期型半導体記憶装置の構成において、
可変遅延回路は、各々が遅延制御回路により遅延時間が
制御され、互いに直列に接続された複数の内部遅延回路
を含み、遅延検出回路は、遅延検出回路の動作を制御す
る検出制御回路と、外部クロック信号を受け、検出制御
回路に制御されて外部クロック信号の１周期分のテスト
信号を選択的に可変遅延回路に供給する第１の選択回路
と、テスト信号が所定の時間中に複数の内部遅延回路の
いずれにまで伝播したかを検出し、遅延量の初期値を決
定する遅延測定回路と、比較回路と記憶回路との間に設
けられ、比較回路の出力と遅延検出回路の出力とを受け
て、検出制御回路に制御されていずれかを選択的に記憶
回路に与える第２の選択回路とを含む。
【００２９】請求項４記載の同期型半導体記憶装置は、
請求項３記載の同期型半導体記憶装置の構成において、
第１の選択回路は、外部クロック信号と所定レベルの信
号とを受け、検出制御回路に制御されていずれかを選択
的に可変遅延回路に与え、検出制御回路は、ｉ）記憶回
路の遅延量を遅延時間が最小となる値に設定し、第１の
選択回路を制御して所定レベルの信号を可変遅延回路に
与えるクリア動作を行い、ｉｉ）記憶回路の遅延量を遅
延時間が最大となる値に設定し、前期第１の選択回路を
制御してテスト信号を可変遅延回路に与えて、遅延量の
初期値を決定させる。
【００３０】請求項５記載の同期型半導体記憶装置は、
請求項２記載の同期型半導体記憶装置の構成において、
遅延制御回路は、記憶回路に保持された遅延量に応じて
制御電流を生成する可変定電流回路を含み、可変定電流
回路は、所定の電流値をＩとし、ｊおよびｋを自然数と
するとき、複数の第１の定電流源を有し、第１の定電流
源のうちｊ番目の第１の定電流源は、２j-1 ×Ｉの電流
を生成し、複数の第２の定電流源をさらに有し、第２の
定電流源のうちｋ番目の第２の定電流源は、Ｉ／２k の
電流を生成し、記憶回路に保持された遅延量に応じて、
第１の定電流源からの電流および第２の定電流源からの
電流を選択的に合成して制御電流を生成する電流合成回
路をさらに有し、可変遅延回路の遅延時間は、制御電流
値に応じて制御される。
【００３１】請求項６記載の同期型半導体記憶装置は、
請求項５記載の同期型半導体記憶装置の構成において、
可変遅延回路は、各々の信号遅延時間が動作電流値に応
じて変化する直列に接続された複数のバッファ回路を含
み、遅延制御回路は、制御電流値をバッファ回路の動作
電流値を制御する参照電圧に変換する電圧生成回路をさ
らに含む。
【００３２】
【発明の実施の形態】図１は、本発明の実施の形態の同
期型半導体記憶装置１０００の構成を示す概略ブロック
図である。
【００３３】図１を参照して、同期型半導体記憶装置１
０００は、外部制御信号入力端子群１０を介して与えら
れる外部クロック信号Ｅｘｔ．ＣＬＫおよび外部制御信
号／ＲＡＳ、／ＣＡＳ、／Ｗ、／ＣＳ等を受けて、内部
制御信号を発生するコントロール回路２０と、メモリセ
ルが行列状に配列されるメモリセルアレイ１００とを備
える。
【００３４】メモリセルアレイ１００は、図１に示すと
おり、全部で１６個のメモリセルブロック１００ａ〜１
００ｐに分割配置されている。たとえば、同期型半導体
記憶装置１０００の記憶容量が１Ｇビットである場合、
各メモリセルブロックは６４Ｍビットの容量を有する。
各ブロックは、独立にバンクとして動作し得る構成とな
っている。
【００３５】アドレス信号入力端子群１２を介して与え
られる外部アドレス信号Ａ０〜Ａｉは、コントロール回
路２０の制御のもとに、アドレスバス５０ａおよび５０
ｂを介してアドレスドライバ５２に伝達される。アドレ
スドライバ５２からさらにアドレスバス５０ｃを介し
て、アドレス信号は各メモリセルブロックに伝達され
る。
【００３６】同期型半導体記憶装置１０００は、さら
に、メモリセルブロックの対ごとに設けられ、コントロ
ール回路２０の制御のもとに、アドレスバス５０ｃによ
り伝達された行アドレスをラッチし、プリデーコードす
る行プリデコーダ３６と、行プリデコーダ３６からの出
力をもとに選択されたメモリセルブロックの対応する行
（ワード線）を選択するロウデコーダ４４と、メモリセ
ルブロックごとに設けられ、コントロール回路２０の制
御のもとに、アドレスバス５０ｃにより伝達された列ア
ドレスをラッチし、プリデーコードするプリデコーダ３
４と、プリデコーダ３４からの出力をもとにさらに列ア
ドレスのプリデコードを行うコラムプリデコーダ４０
と、コラムプリデコーダ４０からの出力をもとに選択さ
れたメモリセルブロックの対応する列（ビット線対）を
選択するコラムデコーダ４２とを含む。
【００３７】同期型半導体記憶装置１０００は、さら
に、チップ中央部の長辺方向に沿う領域であって、外部
制御信号入力端子群１０およびアドレス信号入力端子群
１２の設けられる領域の外側に、それぞれ配置されるデ
ータ入出力端子ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ
３１と、データ入出力端子ＤＱ０〜ＤＱ３１にそれぞれ
対応して設けられる入出力バッファ回路１４ａ〜１４ｆ
と、入出力バッファと対応するメモリセルブロックとの
間でデータの伝達を行うデータバス５４と、メモリセル
ブロック１００ａ〜１００ｐにそれぞれ対応して設けら
れ、データバス５４と選択されたメモリセル列との間で
データの授受を行うリード／ライトアンプ３８とを含
む。
【００３８】外部制御信号入力端子群１０へ与えられる
信号／ＲＡＳは、半導体記憶装置の内部動作を開始さ
せ、かつ内部動作の活性期間を決定するロウアドレスス
トローブ信号である。この信号／ＲＡＳの活性化に応じ
て、ロウデコーダ４４等のメモリセルアレイ１００の行
を選択する動作を関連する回路は活性状態とされる。外
部制御信号入力端子群１０へ与えられる信号／ＣＡＳ
は、コラムアドレスストローブ信号であり、メモリセル
アレイ１００における列を選択する回路を活性状態とす
る。
【００３９】外部制御信号入力端子群１０へ与えられる
信号／ＣＳは、この同期型半導体記憶装置１０００が選
択されることを示すチップセレクト信号であり、信号／
Ｗは、同期型半導体記憶装置１０００の書込み動作を指
示する信号である。
【００４０】同期型半導体記憶装置１０００は、さら
に、クロック信号入力端子１６に与えられる外部クロッ
ク信号Ｅｘｔ．ＣＬＫを受け、コントロール回路２０に
より制御されて同期動作を開始し、内部クロック信号ｉ
ｎｔ．ＣＬＫを出力する内部同期信号発生回路１８を含
む。
【００４１】信号／ＣＳ、信号／ＲＡＳ、信号／ＣＡＳ
および信号／Ｗの取込動作は、内部クロック信号ｉｎ
ｔ．ＣＬＫに同期して行なわれる。
【００４２】また、アドレス信号入力端子群１２に与え
られるアドレス信号の取込み動作やデータ入出力端子Ｄ
Ｑ０〜３１を介してのデータの授受も内部クロック信号
ｉｎｔ．ＣＬＫに同期して行なわれる。
【００４３】冗長列選択回路３０は、アドレス信号が予
め保持する欠陥ビット列アドレスに相当するときは、冗
長列の選択を行い、冗長行選択回路３２は、アドレス信
号が予め保持する欠陥ビット行アドレスに相当するとき
は、冗長行の選択を行う。
【００４４】図２は、図１に示した同期型半導体記憶装
置１０００における内部クロック信号ｉｎｔ．ＣＬＫを
外部制御信号入力端子群１０中の入力端子にそれぞれ分
配する構成を示す概念図である。
【００４５】図２を参照して、クロック信号入力端子１
６に与えられた外部クロック信号Ｅｘｔ．ＣＬＫは、バ
ッファ回路６０を介して、内部同期信号発生回路１８に
与えられる。
【００４６】内部同期信号発生回路１８から出力される
内部クロック信号ｉｎｔ．ＣＬＫは、まず、バッファ回
路７０に与えられる。バッファ回路７０の出力は、２分
割されて、それぞれバッファ回路７２ａ、７２ｂに与え
られる。
【００４７】バッファ回路７２ａの出力は、さらに、２
分割されて、それぞれバッファ回路７４ａ、７４ｂに与
えられる。
【００４８】一方、バッファ回路７２ａの出力も、さら
に、２分割されて、それぞれバッファ回路７４ｃ、７４
ｄに与えられる。
【００４９】バッファ回路７４ａ、７４ｂ、７４ｃおよ
び７４ｄの出力は、さらに、それぞれ２分割された上
で、それぞれ、バッファ回路７６ａおよび７６ｂ、バッ
ファ回路７６ｃおよび７６ｄ、バッファ回路７６ｅおよ
び７６ｆ、バッファ回路７６ｇおよび７６ｈに与えられ
る。
【００５０】すなわち、バッファ回路７０の出力は、順
次、２分割され最終的に８つのクロック信号に分割され
る。この８つのクロック信号は、それぞれ、配線７８ａ
〜７８ｈに与えられる。配線７８ａ〜７８ｈのそれぞれ
の端部から供給されるクロック信号に同期して、外部制
御信号入力端子群１０から外部制御信号の取り込みが行
われる。
【００５１】配線７８ｈの端部からのクロック信号は、
レプリカバッファ回路６２および遅延調整回路６４を介
して、内部同期信号発生回路１８に与えられる。内部同
期信号発生回路１８は、遅延調整回路６４からの出力と
バッファ回路６０から与えられる外部クロック信号Ｅｘ
ｔ．ＣＬＫの位相を同期させて、内部クロック信号ｉｎ
ｔ．ＣＬＫを生成する。
【００５２】ここで、遅延調整回路６４が存在しない場
合を想定すると、バッファ回路６０とレプリカバッファ
回路６２とは同様の構成を有するので、バッファ回路６
０に与えられる外部クロック信号Ｅｘｔ．ＣＬＫと、レ
プリカバッファ回路６２に与えられる配線７８ｈ上のク
ロック信号との位相が等しくなるように調整されること
になる。ここで、配線７８ｈ上のクロック信号と、他の
配線７８ａ〜７８ｇ上のクロック信号の位相も等しくな
っているすなわち、外部制御信号の取込み動作は、外部
クロック信号Ｅｘｔ．ＣＬＫに同期して行われることに
なる。
【００５３】ここで、遅延調整回路６４が設けられてい
るのは、外部クロック信号Ｅｘｔ．ＣＬＫの振幅レベル
やその周期に対するクロック信号の活性期間の比など
が、内部クロック信号ｉｎｔ．ＣＬＫの対応量と異なる
ために、その調整を行う必要があるためである。
【００５４】なお、図２においては、外部制御信号入力
端子群１０に対する内部クロック信号ｉｎｔ．ＣＬＫの
分配の構成について説明したが、同様の構成が、アドレ
ス信号入力端子群１２、データ入出力端子群ＤＱ０〜Ｄ
Ｑ３１に対応しても設けられている。このような構成と
することで、アドレス信号の取込みや、データ信号の授
受も外部クロック信号Ｅｘｔ．ＣＬＫに同期して行われ
ることになる。
【００５５】図３は、図１に示した内部同期信号発生回
路１８の構成を示す概略ブロック図である。
【００５６】図３を参照して、内部同期信号発生回路１
８は、内部同期信号発生回路の遅延制御量の値の初期値
の決定動作を制御する検出制御回路１９０と、外部クロ
ック信号Ｅｘｔ．ＣＬＫと接地電位レベルの信号とを受
けて、検出制御回路１９０に制御されて、いずれかを選
択的に出力するマルチプレクサ２００と、マルチプレク
サ２００の出力を受けて遅延制御値に応じた遅延時間だ
け遅延させて内部クロック信号ｉｎｔ．ＣＬＫを出力す
る可変遅延回路１１０と、可変遅延回路１１０の出力
（内部クロック信号ｉｎｔ．ＣＬＫ）と外部クロック信
号Ｅｘｔ．ＣＬＫとを受けて、両者の位相を比較し、内
部クロック信号ｉｎｔ．ＣＬＫの位相が進んでいるか遅
れているかに応じて、ＵＰ信号またはＤＯＷＮ信号のい
ずれかを活性とする位相比較回路１２０と、位相比較回
路１２０からのＵＰ信号およびＤＯＷＮ信号に応じて、
遅延制御値を増減して出力するシフト論理回路１８０
と、シフト論理回路１８０の出力と遅延制御値の初期値
とを受けて、検出制御回路１９０に制御されていずれか
を出力するマルチプレクサ２１０と、マルチプレクサ２
１０の出力を受けて、遅延制御値として保持する遅延制
御値保持回路１７０と、遅延制御値保持回路１７０に保
持される遅延制御値に応じた電流値を出力する可変定電
流回路１４０と、可変定電流回路１４０からの出力を受
けて、参照電圧Ｖｒｐと参照電圧Ｖｒｎとを生成する電
圧生成回路１５０とを備える。
【００５７】可変遅延回路１１０は、特に制限されない
が、４つの互いに直列に接続された遅延回路１１０ａ〜
１１０ｄを含む。
【００５８】遅延回路１１０ａ〜１１０ｄは、それぞ
れ、参照電圧ＶＶｒｐおよびＶｒｎに応じた遅延時間で
マルチプレクサ２００から与えられた信号を伝達する。
【００５９】内部同期信号発生回路１８は、さらに、検
出制御回路１９０に制御されて、マルチプレクサ２００
から可変遅延回路１１０に与えられた外部クロック信号
Ｅｘｔ．ＣＬＫの１周期分のパルス信号に相当するテス
ト信号が、所定の時間、たとえば、外部クロック信号Ｅ
ｘｔ．ＣＬＫの１周期分の時間に、テスト信号が遅延回
路１１０ａ〜１１０ｄのいずれまでに到達したかを検出
し、遅延制御値の初期値を決定する初期遅延制御値決定
回路１６０を含む。
【００６０】初期遅延制御値決定回路１６０により決定
された遅延制御値の初期値は、マルチプレクサ２１０に
与えられる。
【００６１】マルチプレクサ２１０は、検出制御回路１
９０に制御されて、遅延制御値保持回路１７０に、遅延
制御値の初期値を与える。
【００６２】初期値が決定され、遅延制御値保持回路１
７０に保持された後は、遅延制御値保持回路１７０から
の出力信号は、シフト論理回路１８０に与えられ、マル
チプレクサ２１０は、シフト論理回路１８０からの出力
を遅延制御値保持回路１７０に与える。
【００６３】次に、内部同期信号発生回路１８の動作の
概要を説明する。図４は、内部同期信号発生回路１８の
動作を説明するためのフローチャートである。
【００６４】図４を参照して、まず、内部同期信号発生
回路１８の動作が開始されると（ステップＳ１００）、
遅延制御値保持回路１７０に保持される遅延制御値は、
検出制御回路１９０に制御されて、遅延制御値を最大
値、つまり遅延量を最小にする値に設定される。続い
て、検出制御回路１９０は、マルチプレクサ２００を制
御して、可変遅延回路１１０に接地電位レベルの信号を
与え、可変遅延回路１１０内の信号レベルをクリアする
（ステップＳ１０２）。
【００６５】つぎに、遅延制御値回路１７０に保持され
る遅延制御値は、検出制御回路１９０に制御されて、遅
延制御値を最小値、つまり遅延量を最大にする値に設定
される（ステップＳ１０４）。
【００６６】検出制御回路１９０は、マルチプレクサ２
００を制御して可変遅延回路１１０に対して、外部クロ
ック信号Ｅｘｔ．ＣＬＫを１パルス分、テスト信号とし
て入力させる（ステップＳ１０６）。
【００６７】初期遅延制御値決定回路１６０は、外部ク
ロック信号Ｅｘｔ．ＣＬＫの１周期分の時間に、テスト
信号が遅延回路１１０ａ〜１１０ｄのうちのいずれまで
に伝達したかを検出する（ステップＳ１０８）。
【００６８】初期遅延制御値決定回路１６０は、検出結
果に基づいて遅延制御値の初期値を決定する。検出制御
回路１９０はマルチプレクサ２１０を制御して、決定さ
れた遅延制御値の初期値を遅延制御値保持回路１７０に
格納させる（ステップＳ１１０）。
【００６９】以後は、検出制御回路１９０は、マルチプ
レクサ２１０を制御して、遅延制御値保持回路１７０に
シフト論理回路１８０の出力を与え、また、マルチプレ
クサ２００を制御して外部クロック信号Ｅｘｔ．ＣＬＫ
を可変遅延回路１１０に与える。これにより、可変遅延
回路１１０と、位相比較回路１２０と、シフト論理回路
１８０と、遅延制御値保持回路１７０と、可変定電流回
路１４０と、電圧生成回路１５０とにより構成されるデ
ィレイロックドループ回路により、内部クロック信号ｉ
ｎｔ．ＣＬＫと外部クロック信号Ｅｘｔ．ＣＬＫとの位
相合わせ制御が行われる（ステップＳ１１２）。
【００７０】図５は、図３に示した内部同期信号発生回
路１８の動作をより詳しく説明するためのタイミングチ
ャートである。
【００７１】図３、４および５を参照して、まず、時刻
ｔ１において、コントロール回路２０からのリセット信
号ＭＲＳＴＣが活性状態（”Ｌ”レベル）となり、これ
に応じて検出制御回路１９０から出力される信号ＦＤＲ
ＳＴが”Ｈ”レベル、信号ＦＴＲＳＴＣが活性状態（”
Ｌ”レベル）となる。信号ＦＴＲＳＴＣが活性状態であ
ることに応じて、遅延制御値保持回路１７０中に保持さ
れた遅延制御値の２進表記におけるビットデータのｂｉ
ｔ０〜ｂｉｔ７は、すべて信号ＦＤＲＳＴのレベルに対
応した”Ｈ”レベルとなる。すなわち、遅延制御値は最
大の値にリセットされることになる。このとき、マルチ
プレクサ２００は、接地電位レベルの信号を選択してお
り、可変遅延回路１１０内の信号レベルはリセットされ
る。
【００７２】つづいて、時刻ｔ２における外部クロック
信号Ｅｘｔ．ＣＬＫの立ち上がりに応答して、信号ＦＤ
ＲＳＴが”Ｌ”レベルとなる。これに応じて、信号ＦＴ
ＲＳＴＣのレベルが”Ｌ”レベルを維持しているため
に、遅延制御値のｂｉｔ０〜ｂｉｔ７は、すべて”Ｌ”
レベルにリセットされる。すなわち、遅延制御値は最小
値にリセットされる。時刻ｔ３において、信号ＦＴＲＳ
ＴＣは、”Ｈ”レベルに復帰する。
【００７３】時刻ｔ３〜ｔ４の期間は、内部同期信号発
生回路１８は待機状態にある。時刻ｔ４における外部ク
ロック信号Ｅｘｔ．ＣＬＫの立下りに応じて、信号ＦＦ
ＲＳＴＣが”Ｈ”となり、初期遅延制御値決定回路１６
０の状態がリセットされる。同時に、信号ＦＤＬＳＴＰ
が活性状態（”Ｈ”レベル）となり、マルチプレクサ２
００が外部クロック信号Ｅｘｔ．ＣＬＫを通過させる状
態となる。
【００７４】時刻ｔ５における外部クロック信号Ｅｘ
ｔ．ＣＬＫの立ち上がりに応じて、信号ＦＳＣＹＣが活
性状態（”Ｈ”レベル）となり、初期遅延制御値決定回
路１６０が、可変遅延回路１１０中のテスト信号の伝播
の検出動作を行う外部クロック信号Ｅｘｔ．ＣＬＫの１
周期分の時間の開始が指示される。
【００７５】時刻ｔ６における外部クロック信号Ｅｘ
ｔ．ＣＬＫの立下りに応じて、信号ＦＤＬＳＴＰが不活
性状態（”Ｌ”レベル）となって、マルチプレクサ２０
０は再び接地レベルの信号を選択する状態となる。すな
わち、時刻ｔ５〜ｔ６の期間の外部クロック信号Ｅｘ
ｔ．ＣＬＫが、テスト信号として、マルチプレクサ２０
０を通過して、可変遅延回路１１０に与えられる。
【００７６】時刻ｔ７における外部クロック信号Ｅｘ
ｔ．ＣＬＫの立下りに応じて、信号ＦＳＣＹＣは、不活
性状態（”Ｌ”レベル）となる。この時点で、初期遅延
制御値決定回路１６０は、可変遅延回路１１０中の遅延
回路１１０ａ〜１１０ｄのいずれにまでテスト信号が伝
達したかを検出する。
【００７７】時刻ｔ７において、信号ＦＴＬＡＴが活性
状態（”Ｈ”レベル）となるのに応じて、初期遅延制御
値決定回路１６０の決定した遅延制御値の初期値が、マ
ルチプレクサ２１０を経由して遅延制御値保持回路１７
０に格納される。
【００７８】信号ＦＤＬＳＴＰが、活性状態となってマ
ルチプレクサ２００が外部クロック信号Ｅｘｔ．ＣＬＫ
を選択して通過させる状態となった後、時刻ｔ９におけ
る外部クロック信号Ｅｘｔ．ＣＬＫの立ち上がりに応じ
て、信号ＦＰＦＤが活性状態（”Ｈ”レベル）となっ
て、以後は、マルチプレクサ２１０がシフト論理回路１
８０からの出力を選択する状態となる。
【００７９】つまり、可変遅延回路１１０と、位相比較
回路１２０と、シフト論理回路１８０と、遅延制御値保
持回路１７０と、可変定電流回路１４０と、電圧生成回
路１５０とにより構成されるディレイロックドループ回
路により、内部クロック信号ｉｎｔ．ＣＬＫと外部クロ
ック信号Ｅｘｔ．ＣＬＫとの位相合わせ制御が行われ
る。
【００８０】以下は、図３に示した内部同期信号発生回
路１８が、図５に示したような動作を実現するためのよ
り詳細な構成について説明する。
【００８１】図６は、可変定電流回路１４０の構成をよ
り詳細に説明するための、概略ブロック図である。
【００８２】可変定電流回路１４０は、ベース電流Ｉｂ
を生成し、かつ、参照電流値Ｉに対して、２j-1 ×Ｉの
電流とＩ／２k の電流（ｊ、ｋ：所定の自然数）をそれ
ぞれ生成する電流生成回路１４００と、遅延制御値保持
回路１７０からの遅延制御値に応じて、電流生成回路１
４００からの電流を合成する電流合成回路１４３とを含
む。
【００８３】電流生成回路１４００は、参照電流値Ｉを
生成する参照電流生成回路１４１と、参照電流Ｉにもと
づいて、２j-1 ×Ｉの電流とＩ／２k の電流とをそれぞ
れ生成する複数の定電流源セルを有する定電流セル群１
４２とを含む。
【００８４】電流合成回路１４３からの出力に応じて、
電圧生成回路１５０は、参照電圧Ｖｒｐと参照電圧Ｖｒ
ｎとを発生する。この参照電圧ＶｒｐおよびＶｒｎの値
に応じた遅延時間で、遅延回路１１０ａ〜１１０ｄは信
号を伝達する。
【００８５】図７は、参照電流生成回路１４１および定
電流源セル群１４２の構成を説明するための回路図であ
る。
【００８６】参照電流生成回路１４１は、電源電圧Ｖｃ
ｃと接地電位Ｖｓｓとの間に直列に接続されるＰチャネ
ルＭＯＳトランジスタＰ１、ＰチャネルＭＯＳトランジ
スタＰ２、ＮチャネルＭＯＳトランジスタＮ１を含む。
ＰチャネルＭＯＳトランジスタＰ１およびＰ２のゲート
は接地電位を受けており、これらのトランジスタは、定
電流源として動作する。
【００８７】ＮチャネルＭＯＳトランジスタＮ１のゲー
トは、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯ
ＳトランジスタＰ２との接続ノードである、Ｎチャネル
ＭＯＳトランジスタＮ１のドレインと接続している。
【００８８】ＮチャネルＭＯＳトランジスタＮ１を流れ
るソース・ドレイン電流が参照電流Ｉに相当する。
【００８９】定電流源セル群１４２に含まれる定電流源
セルのうち、電流Ｉを出力する定電流源セル１４２２
は、電源電圧Ｖｃｃと接地電位Ｖｓｓとの間に直列に接
続されるＰチャネルＭＯＳトランジスタＰ１１およびＮ
チャネルＭＯＳトランジスタＮ１１と、ソースに電源電
位Ｖｃｃを受けるＰチャネルＭＯＳトランジスタＰ１２
とを含む。ＰチャネルＭＯＳトランジスタＰ１１のゲー
トとＰ１２のゲートとは接続され、ＰチャネルＭＯＳト
ランジスタＰ１１のゲートとドレインとは接続されてい
る。これにより、ＰチャネルＭＯＳトランジスタＰ１１
とＰ１２とは、対となってカレントミラー回路として動
作する。
【００９０】ＮチャネルＭＯＳトランジスタＮ１のゲー
トとＮチャネルＭＯＳトランジスタＮ１１ゲートとが接
続されているため、ＮチャネルＭＯＳトランジスタＮ１
とＮ１１とには、同一の電流Ｉが流れる。つまり、Ｐチ
ャネルＭＯＳトランジスタＰ１１とＰ１２とから成るカ
レントミラー回路にも、電流Ｉが流れることとなり、こ
の電流Ｉが定電流源セル１４２２から出力される。定電
流源セル群１４２に含まれる定電流源セルのうち、電流
２Ｉを出力する定電流源セル１４２４は、電源電圧Ｖｃ
ｃと接地電位Ｖｓｓとの間に直列に接続されるＰチャネ
ルＭＯＳトランジスタＰ２１およびＮチャネルＭＯＳト
ランジスタＮ２１と、ＰチャネルＭＯＳトランジスタＰ
２１と接地電位Ｖｓｓとの間にＮチャネルＭＯＳトラン
ジスタＮ２１と並列に接続されるＮチャネルＭＯＳトラ
ンジスタＮ２２と、ソースに電源電位Ｖｃｃを受けるＰ
チャネルＭＯＳトランジスタＰ２２とを含む。Ｐチャネ
ルＭＯＳトランジスタＰ２１のゲートとＰ２２のゲート
とは接続され、ＰチャネルＭＯＳトランジスタＰ２１の
ゲートとドレインとは接続されている。これにより、Ｐ
チャネルＭＯＳトランジスタＰ２１とＰ２２も、対とな
ってカレントミラー回路として動作する。
【００９１】ＮチャネルＭＯＳトランジスタＮ１のゲー
トとＮチャネルＭＯＳトランジスタＮ２１およびＮ２２
のゲートとが接続されているため、ＮチャネルＭＯＳト
ランジスタＮ１、Ｎ２１、Ｎ２２には、同一の電流Ｉが
流れる。つまり、ＰチャネルＭＯＳトランジスタＰ２１
とＰ２２とから成るカレントミラー回路には、電流２Ｉ
が流れることとなり、この電流２Ｉが定電流源セル１４
２４から出力される。
【００９２】定電流源セル群１４２に含まれる定電流源
セルのうち、電流Ｉ／２を出力する定電流源セル１４２
６は、電源電圧Ｖｃｃと接地電位Ｖｓｓとの間に直列に
接続されるＰチャネルＭＯＳトランジスタＰ３１および
ＮチャネルＭＯＳトランジスタＮ３１と、ＮチャネルＭ
ＯＳトランジスタＰ３１と電源電位Ｖｃｃとの間にＰチ
ャネルＭＯＳトランジスタＰ３１と並列に接続されるＰ
チャネルＭＯＳトランジスタＮ３２と、ソースに電源電
位Ｖｃｃを受けるＰチャネルＭＯＳトランジスタＰ３３
とを含む。ＰチャネルＭＯＳトランジスタＰ３１のゲー
ト、Ｐ３２のゲート、Ｐ３３のゲートは接続され、Ｐチ
ャネルＭＯＳトランジスタＰ３１のゲートとドレインと
は接続されている。
【００９３】ＮチャネルＭＯＳトランジスタＮ１のゲー
トとＮチャネルＭＯＳトランジスタＮ３１のゲートとが
接続されているため、ＮチャネルＭＯＳトランジスタＮ
１とＮ３１には、同一の電流Ｉが流れる。つまり、Ｐチ
ャネルＭＯＳトランジスタＰ３１とＰ３２には、それぞ
れ電流Ｉ／２が流れることとなる。ＰチャネルＭＯＳト
ランジスタＰ３３にも電流Ｉ／２が流れ、この電流Ｉ／
２が定電流源セル１４２６から出力される。
【００９４】他の定電流源セルについても、出力する電
流値に応じて、並列接続されるＰチャネルトランジスタ
またはＮチャネルＭＯＳトランジスタの数が異なるだけ
で、その基本的な構成は同様である。
【００９５】図８は、電流合成回路１４３および電圧生
成回路１５０の構成を示す概略ブロック図である。
【００９６】電流合成回路１４３は、それぞれのゲート
電位が、遅延制御値保持回路１７０中に保持された遅延
制御値の２進数表記における各ビット値に応じて制御さ
れるＮチャネルＭＯＳトランジスタＮ４１〜Ｎ４５を含
む。ＮチャネルＭＯＳトランジスタＮ４１〜Ｎ４５の各
々は、対応する定電流源セルからの電流をソースに受
け、ドレインは出力ノードｎ１と接続している。
【００９７】なお、図８では、ＮチャネルＭＯＳトラン
ジスタは５つのみを図示し、他は省略しているが、実際
には、遅延制御値のビット数に応じた個数分だけ設けら
れている。
【００９８】さらに、出力ノードｎ１にはベース電流Ｉ
ｂを供給するＮチャネルＭＯＳトランジスタＮ５１も接
続している。
【００９９】電圧生成回路１５０は、出力ノードｎ１と
接地電位Ｖｓｓとの間に接続されるＮチャネルＭＯＳト
ランジスタＮ６１と、電源電位Ｖｃｃと接地電位Ｖｓｓ
との間に直列に接続されるＰチャネルＭＯＳトランジス
タＰ６１とＮチャネルＭＯＳトランジスタＮ６２とを含
む。
【０１００】ＮチャネルＭＯＳトランジスタＮ６１のゲ
ートとＮ６２のゲートとは接続され、ＮチャネルＭＯＳ
トランジスタＮ６１のゲートとドレインとは接続されて
いる。これにより、ＮチャネルＭＯＳトランジスタＮ６
１とＮ６２とは、対となってカレントミラー回路として
動作する。
【０１０１】すなわち、出力ノードｎ１に供給される電
流値と同一の電流が、ＮチャネルＭＯＳトランジスタＮ
６２とＰチャネルＭＯＳトランジスタＰ６１にも流れる
ことになる。
【０１０２】ＰチャネルＭＯＳトランジスタＰ６１のゲ
ート電位が参照電位Ｖｒｐとして出力され、Ｎチャネル
ＭＯＳトランジスタＮ６２のゲート電位が参照電位Ｖｒ
ｎとして出力される。
【０１０３】図９は、可変遅延回路１１０中の遅延回路
１１０ａおよび１１０ｂの構成を示すブロック図であ
る。
【０１０４】遅延回路１１０ａは、４段のインバータ列
Ｉｎｖ１１〜Ｉｎｖ１４を含み、遅延回路１１０ａは、
４段のインバータ列Ｉｎｖ２１〜Ｉｎｖ２４を含む。
【０１０５】遅延回路１１０ａの出力ＣＫＭＤ１および
遅延回路１１０ｂの出力ＣＫＭＤ２が、初期遅延制御値
決定回路１６０に与えられる。
【０１０６】インバータＩｎｖ１１〜Ｉｎｖ２４の各々
は、参照電位ＶｒｐおよびＶｒｎに応じた動作電流で動
作する。
【０１０７】遅延回路１１０ｃおよび遅延回路１１０ｄ
の構成も、それぞれが出力する信号が、信号ＣＫＭＤ３
および信号ＣＫＭＤ４である点を除いて、遅延回路１１
０ａおよび遅延回路１１０ｂの構成と同様である。
【０１０８】図１０は、図９に示したインバータＩｎｖ
１１の構成を示す回路図である。インバータＩｎｖ１１
は、電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列に接
続されるＰチャネルＭＯＳトランジスタＰ７１、Ｐ７
２、ＮチャンネルＭＯＳトランジスタＮ７１、Ｎ７２を
含む。
【０１０９】ＰチャネルＭＯＳトランジスタＰ７１のゲ
ートが参照電位Ｖｒｐを受け、ＮチャネルＭＯＳトラン
ジスタＮ７２のゲートが参照電位Ｖｒｎを受ける。
【０１１０】ＰチャネルＭＯＳトランジスタＰ７２のゲ
ートとＮチャネルＭＯＳトランジスタＮ７１のゲートが
入力信号を受け、ＰチャネルＭＯＳトランジスタＰ７２
とＮチャネルＭＯＳトランジスタＮ７１との接続ノード
から、出力信号が出力される。
【０１１１】つまり、参照電位ＶｒｐとＶｒｎの値によ
り、インバータＩｎｖ１１の動作電流値が制御され、動
作電流値の値の増加にともなって、インバータＩｎｖ１
１の遅延時間は減少する。
【０１１２】他のインバータＩｎｖ１２〜Ｉｎｖ２４の
構成も同様である。図１１は、初期遅延制御値決定回路
１６０の構成を示す概略ブロック図である。
【０１１３】図１１を参照して、初期遅延制御値決定回
路１６０は、検出制御回路１９０からの信号ＦＦＲＳＴ
Ｃに応じてリセットされ、外部クロック信号Ｅｘｔ．Ｃ
ＬＫのカウント動作を開始し、信号ＦＳＣＹＣのタイミ
ングを制御するタイミング発生回路１６４と、可変遅延
回路１１０からの信号ＣＫＭＤ１〜ＣＫＭＤ３を受け
て、信号ＦＳＣＹＣのタイミングで、信号ＣＫＭＤ１〜
ＣＫＭＤ３のうちのいずれが活性化しているかを検出
し、初期遅延制御値を出力する比較論理回路１６６と、
検出制御回路１９０からの信号ＦＰＦＤに応じて、タイ
ミング発生回路１６４に対するリセット信号ＦＳＲＳＴ
を出力するリセット信号生成回路１６２とを含む。
【０１１４】図１２は、リセット信号生成回路１６２の
構成を示すブロック図である。リセット信号生成回路１
６２は、信号ＦＰＦＤを受ける、互いに直列に接続され
たインバータ１６２２〜１６３４と、インバータ１６３
４の出力と信号ＦＰＦＤとを入力としてうけるＮＡＮＤ
回路１６３６とを含む。
【０１１５】すなわち、リセット信号生成回路１６２
は、信号ＦＰＦＤの立ち上がりエッジに応答して、イン
バータ列１６２２〜１６３４の遅延時間で決定されるパ
ルス幅のワンショットパルスを信号ＦＳＲＳＴとして出
力する。
【０１１６】図１３は、タイミング発生回路１６４の構
成を示すブロック図である。タイミング発生回路１６４
は、外部クロック信号Ｅｘｔ．ＣＬＫを受けてその反転
信号を生成するインバータ１６４２と、インバータ１６
４２の出力を受けてさらに反転して出力するインバータ
１６４４と、信号ＦＦＲＳＴＣに応じてセットされ、信
号ＦＳＣＹＣのレベルが”Ｌ”レベルから”Ｈ”レベル
となった後、再び”Ｌ”レベルに復帰することに応じて
リセットされるフリップフロップ回路１６４６と、信号
ＦＦＲＳＴＣの活性化（”Ｈ”レベル）に応じてリセッ
トされてカウント動作を開始するカウンタ１６４８とを
含む。
【０１１７】すなわち、図５および図１３を参照する
と、タイミング発生回路１６４は、時刻ｔ４において、
信号ＦＦＲＳＴＣが”Ｈ”レベルとなったのに応じてカ
ウント動作を開始し、時刻ｔ５における外部クロック信
号Ｅｘｔ．ＣＬＫの立ち上がりのエッジに応答して、信
号ＦＳＣＹＣを”Ｈ”レベルとする。
【０１１８】つづいて、タイミング発生回路１６４は、
時刻ｔ７における外部クロック信号Ｅｘｔ．ＣＬＫの立
ち上がりのエッジに応答して、信号ＦＳＣＹＣを”Ｌ”
とする。このとき、フリップフロップ回路１６４６の出
力レベルもリセットされるので、以後は、信号ＦＳＣＹ
Ｃは”Ｌ”レベルを維持する。
【０１１９】図１４は、比較論理回路１６６の構成を示
す概略ブロック図である。比較論理回路１６６は、それ
ぞれが、信号ＦＦＲＳＴＣによりリセットされ、信号Ｆ
ＳＣＹＣが活性である期間中の可変遅延回路１１０から
の対応する信号ＣＫＭＤ１〜ＣＫＭＤ３のレベルを受け
て保持する比較器１６６２〜１６６８と、比較器１６６
２〜１６６８からの出力ＭＩＤＤ０〜ＭＩＤＤ２を受け
てエンコードし、初期遅延制御値を出力するエンコーダ
１６７０とを含む。
【０１２０】図１５は、図１４に示した比較器１６６２
の構成を示すブロック図である。比較器１６６２は、信
号ＣＫＭＤ１と信号ＦＳＣＹＣとを受けるＮＡＮＤ回路
１７０と、ＮＡＮＤ回路の出力によりセットされ、信号
ＦＦＲＳＴＣによりリセットされ、信号ＭＩＤＤ０を出
力するフリップフロップ回路１７２とを含む。フリップ
フロップ回路１７２は、交差接続されたＮＡＮＤ回路１
７４および１７６を含む。
【０１２１】すなわち、フリップは、信号ＦＦＲＳＴＣ
によりリセットされた後、信号ＦＳＣＹＣが活性であっ
て、かつ、信号ＣＫＤＭ１が活性となると信号ＭＩＤＤ
０のレベルをセット状態とする。
【０１２２】他の比較器１６６４および１６６８の構成
も同様である。図１６は、図１４に示したエンコーダ１
６７０の構成を示す概略ブロック図である。
【０１２３】エンコーダ１６７０は、信号ＭＩＤＤ２を
受けるインバータ１６７２と、信号ＭＩＤＤ１を受ける
インバータ１６７４と、信号ＭＩＤＤ０および信号ＭＩ
ＤＤ２を受けるＮＡＮＤ回路１６７６と、インバータ１
６７２の出力と信号ＭＩＤＤ１を受けるＮＡＮＤ回路１
６７８と、インバータ１６７４の出力と信号ＭＩＤＤ０
とを受けるＮＡＮＤ回路１６８と、ＮＡＮＤ回路１６７
６の出力を受けるインバータ１６８２と、ＮＡＮＤ回路
１６７８の出力を受けるインバータ１６８４と、インバ
ータ１６８２の出力とインバータ１６４２の出力とＮＡ
ＮＤ回路１６８０の出力とを受ける３入力ＮＡＮＤ回路
１６８６と、インバータ１６８４の出力とＮＡＮＤ回路
１６８０の出力を受けるＮＡＮＤ回路１６８８と、３入
力ＮＡＮＤ回路１６８６の出力とＮＡＮＤ回路１６８８
の出力をうけるＮＡＮＤ回路１６９０と、３入力ＮＡＮ
Ｄ回路１６８６の出力とＮＡＮＤ回路１６８０の出力を
うけるＮＡＮＤ回路１６９２と、ＮＡＮＤ回路１６９０
の出力を受けて、初期遅延制御値の第７ビットのデータ
ｂｉｔ７を出力するインバータ１６９４と、ＮＡＮＤ回
路１６９２の出力を受けて、初期遅延制御値の第６ビッ
トのデータｂｉｔ６を出力するインバータ１６９６とを
含む。
【０１２４】エンコーダ１６７０はさらに、接地電位レ
ベルを入力として受けて初期遅延制御値の第５ビットの
データｂｉｔ５を出力するインバータ１６９８と、それ
ぞれ、電源電位Ｖｃｃを入力として受けて、初期遅延制
御値の第４ビット〜第０ビットのデータｂｉｔ４〜ｂｉ
ｔ０を出力するインバータ１７００〜１７０８とを含
む。
【０１２５】したがって、初期遅延制御値の第４ビット
〜第０ビットのデータｂｉｔ４〜ｂｉｔ０の値は、すべ
て”０”に固定され、初期遅延制御値の第５ビットデー
タｂｉｔ５の値は、”１”に固定されている。
【０１２６】初期遅延制御値の第７ビット〜第６ビット
のデータｂｉｔ７〜ｂｉｔ６の値は、信号ＭＩＤＤ０〜
信号ＭＩＤＤ２のレベルに応じてエンコードされた値と
なる。
【０１２７】以上の構成により、テスト信号の伝播の検
出結果に基づいて、初期遅延制御値が２進数表記の値と
してエンコードされ、遅延制御値保持回路１７０に格納
されることになる。
【０１２８】なお、本実施の形態では、可変遅延回路１
１０が４つの遅延回路１１０ａ〜１１０ｄを含み、それ
ぞれの遅延回路からの出力信号のＣＫＤＭ１〜ＣＫＤＭ
３に基づいて、８ビットの初期遅延制御値のうちの上位
２ビットの値のみがエンコードされる構成とした。しか
しながら、本発明は、このような場合に限定されず、遅
延制御値のビット数などに応じて、遅延回路の個数やエ
ンコードされて決定される初期遅延制御値のビットデー
タの数を増減させた構成とすることも可能である。
【０１２９】以上説明したとおり、本発明によれば、位
相合わせの精度を上げた場合でも同期動作の完了までの
時間を短縮することが可能な内部同期信号発生回路を備
える同期型半導体記憶装置を提供することが可能であ
る。
【０１３０】さらに、遅延回路の遅延量の制御に２進数
表記の遅延制御値を用いた場合でも回路素子数の増加を
抑制し高速な遅延時間制御が可能な内部同期信号発生回
路を備える同期型半導体記憶装置を提供することが可能
である。
【０１３１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなく特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内のすべての変更が含まれることが意図されてい
る。
【０１３２】
【発明の効果】請求項１ないし４記載の同期型半導体記
憶装置は、予め遅延制御量の初期値を遅延検出回路によ
り検出し、ディレイロックドループ回路の遅延量を設定
しておくので、位相合わせの精度を上げた場合でも同期
動作の完了までの時間を短縮することが可能である。
【０１３３】請求項５および６記載の同期型半導体記憶
装置は、２j-1 ×Ｉの電流を生成する定電流源セルから
の電流とＩ／２k の電流を生成する定電流源セルからの
電流を合成することで得られる電流値により、可変遅延
回路の遅延時間を制御するので遅延量が２進数で表記さ
れている場合でも、回路素子数の増加を抑制し高速な遅
延時間制御が可能な内部同期信号発生回路を備える同期
型半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態の同期型半導体記憶装置
１０００の構成を示す概略ブロック図である。
【図２】 同期型半導体記憶装置１０００における内部
クロック信号ｉｎｔ．ＣＬＫを分配する構成を示す概念
図である。
【図３】 図１に示した内部同期信号発生回路１８の構
成を示す概略ブロック図である。
【図４】 内部同期信号発生回路１８の動作を説明する
ためのフローチャートである。
【図５】 図３に示した内部同期信号発生回路１８の動
作をより詳しく説明するためのタイミングチャートであ
る。
【図６】 可変定電流回路１４０の構成をより詳細に説
明するための、概略ブロック図である。
【図７】 参照電流生成回路１４１および定電流源セル
群１４２の構成を説明するための回路図である。
【図８】 電流合成回路１４３および電圧生成回路１５
０の構成を示す概略ブロック図である。
【図９】 可変遅延回路１１０中の遅延回路１１０ａお
よび１１０ｂの構成を示すブロック図である。
【図１０】 図９に示したインバータＩｎｖ１１の構成
を示す回路図である。
【図１１】 初期遅延制御値決定回路１６０の構成を示
す概略ブロック図である。
【図１２】 リセット信号生成回路１６２の構成を示す
ブロック図である。
【図１３】 タイミング発生回路１６４の構成を示すブ
ロック図である。
【図１４】 比較論理回路１６６の構成を示す概略ブロ
ック図である。
【図１５】 図１４に示した比較器１６６２の構成を示
すブロック図である。
【図１６】 図１４に示したエンコーダ１６７０の構成
を示す概略ブロック図である。
【図１７】 従来の内部同期信号発生回路３０００の構
成を示す概略ブロック図である。
【符号の説明】
１０ 外部制御信号入力端子群、１２ アドレス信号入
力端子群、１４ 入出力バッファ回路、１６ クロック
信号入力端子、１８ 内部同期信号発生回路、２０ コ
ントロール回路、３０ 冗長列選択回路、３２ 冗長行
選択回路、３４プリデコーダ、３６ 行プリデコーダ、
３８ リード／ライトアンプ、４０ コラムプリデコー
ダ、４２ コラムデコーダ、４４ ロウデコーダ、５０
ａ〜５０ｃ アドレスバス、５２ アドレスドライバ、
５４ データバス、１００ メモリセルアレイ、１１０
可変遅延回路、１２０ 位相比較回路、１４０ 可変
定電流回路、１５０ 電圧生成回路、１６０ 初期遅延
制御値決定回路、１７０遅延制御値保持回路、１８０
シフト論理回路、１９０ 検出制御回路、２００，２１
０ マルチプレクサ、１０００ 同期型半導体記憶装
置。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 外部クロック信号に同期して、外部から
    アドレス信号と制御信号とを受け、かつ外部との間で記
    憶データを授受する同期型半導体記憶装置であって、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイと、 前記制御信号に応じて、前記同期型半導体記憶装置の動
    作を制御する制御回路と、 前記アドレス信号に応じて前記メモリセルを選択し、選
    択されたメモリセルとの間で前記記憶データの授受を行
    うセル選択回路と、 前記外部クロック信号に同期した内部クロック信号を出
    力する内部同期信号発生回路とを備え、 前記内部同期信号発生回路は、 前記外部クロック信号を受けて、記憶している遅延量に
    応じて遅延し、遅延された信号と前記外部クロック信号
    との位相を同期させて前記内部クロック信号を出力する
    ディレイロックドループ回路と、 前記外部クロック信号の前記ディレイロックドループ回
    路内の遅延量を検出し、前記遅延量の初期値を決定して
    前記ディレイロックドループ回路に与える遅延検出回路
    とを含み、 前記制御回路と外部との間に設けられ、前記内部クロッ
    ク信号に同期して前記制御信号およびアドレス信号を受
    ける制御信号入力回路と、 前記選択回路と外部との間に設けられ、前記内部クロッ
    ク信号に同期して前記記憶データの授受を行うデータ入
    出力回路とを備える、同期型半導体記憶装置。
  2. 【請求項２】 前記ディレイロックドループ回路は、 前記外部クロック信号を受けて、前記遅延量に応じた遅
    延時間だけ遅延させた前記内部クロック信号を出力する
    可変遅延回路と、 前記外部クロック信号と前記内部クロック信号とを受け
    て位相の比較を行う比較回路と、 前記比較回路からの出力に応じて、保持している前記遅
    延量を更新する記憶回路と、 前記記憶回路に保持された前記遅延量に応じて、前記可
    変遅延回路の遅延時間を制御する遅延制御回路とを含
    む、請求項１記載の同期型半導体記憶装置。
  3. 【請求項３】 前記可変遅延回路は、 各々が前記遅延制御回路により遅延時間が制御され、互
    いに直列に接続された複数の内部遅延回路を含み、 前記遅延検出回路は、 前記遅延検出回路の動作を制御する検出制御回路と、 前記外部クロック信号を受け、前記検出制御回路に制御
    されて前記外部クロック信号の１周期分のテスト信号を
    選択的に前記可変遅延回路に供給する第１の選択回路
    と、 前記テスト信号が所定の時間中に前記複数の内部遅延回
    路のいずれにまで伝播したかを検出し、前記遅延量の初
    期値を決定する遅延測定回路と、 前記比較回路と前記記憶回路との間に設けられ、前記比
    較回路の出力と前記遅延検出回路の出力とを受けて、前
    記検出制御回路に制御されていずれかを選択的に前記記
    憶回路に与える第２の選択回路とを含む、請求項２記載
    の同期型半導体記憶装置。
  4. 【請求項４】 前記第１の選択回路は、前記外部クロッ
    ク信号と所定レベルの信号とを受け、前記検出制御回路
    に制御されていずれかを選択的に前記可変遅延回路に与
    え、 前記検出制御回路は、 ｉ）前記記憶回路の遅延量を遅延時間が最小となる値に
    設定し、前記第１の選択回路を制御して前記所定レベル
    の信号を前記可変遅延回路に与えるクリア動作を行い、 ｉｉ）前記記憶回路の遅延量を遅延時間が最大となる値
    に設定し、前期第１の選択回路を制御して前記テスト信
    号を前記可変遅延回路に与えて、前記遅延量の初期値を
    決定させる、請求項３記載の同期型半導体記憶装置。
  5. 【請求項５】 前記遅延制御回路は、 前記記憶回路に保持された前記遅延量に応じて制御電流
    を生成する可変定電流回路を含み、 前記可変定電流回路は、 所定の電流値をＩとし、ｊおよびｋを自然数とすると
    き、 複数の第１の定電流源を有し、 前記第１の定電流源のうちｊ番目の第１の定電流源は、
    ２j-1 ×Ｉの電流を生成し、 複数の第２の定電流源をさらに有し、 前記第２の定電流源のうちｋ番目の第２の定電流源は、
    Ｉ／２k の電流を生成し、 前記記憶回路に保持された前記遅延量に応じて、前記第
    １の定電流源からの電流および前記第２の定電流源から
    の電流を選択的に合成して前記制御電流を生成する電流
    合成回路をさらに有し、 前記可変遅延回路の遅延時間は、前記制御電流値に応じ
    て制御される、請求項２記載の同期型半導体記憶装置。
  6. 【請求項６】 前記可変遅延回路は、 各々の信号遅延時間が動作電流値に応じて変化する直列
    に接続された複数のバッファ回路を含み、 前記遅延制御回路は、 前記制御電流値を前記バッファ回路の動作電流値を制御
    する参照電圧に変換する電圧生成回路をさらに含む、請
    求項５記載の同期型半導体記憶装置。
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