[go: up one dir, main page]

KR100587068B1 - 메모리 장치의 동작 주파수의 변화에 따른 ｔＤＰＬ 제어방법과 ｔＤＰＬ 측정 방법 - Google Patents

메모리 장치의 동작 주파수의 변화에 따른 ｔＤＰＬ 제어방법과 ｔＤＰＬ 측정 방법 Download PDF

Info

Publication number
KR100587068B1
KR100587068B1 KR1020040007910A KR20040007910A KR100587068B1 KR 100587068 B1 KR100587068 B1 KR 100587068B1 KR 1020040007910 A KR1020040007910 A KR 1020040007910A KR 20040007910 A KR20040007910 A KR 20040007910A KR 100587068 B1 KR100587068 B1 KR 100587068B1
Authority
KR
South Korea
Prior art keywords
pulse signal
precharge pulse
signal
tdpl
operating frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020040007910A
Other languages
English (en)
Other versions
KR20050079792A (ko
Inventor
김지현
남영준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040007910A priority Critical patent/KR100587068B1/ko
Publication of KR20050079792A publication Critical patent/KR20050079792A/ko
Application granted granted Critical
Publication of KR100587068B1 publication Critical patent/KR100587068B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 메모리 장치의 동작 주파수의 변화에 따른 tDPL 제어 방법과 tDPL 측정 방법에 관한 것으로, 특히 동작 주파수에 따라 변하는 카스 레이턴시를 이용하여 tDPL을 제어하는 방법과 테스트 모드시 이를 측정하는 방법에 관한 것이다.
메모리 장치의 동작 주파수의 변화에 따른 tDPL (tDPL: 라이트 커맨드에 의하여 내부적으로 발생되는 카스 펄스가 발생된 시점부터 프리차지 커맨드에 의하여 내부적으로 발생되는 프리차지 펄스 신호의 발생 시점까지의 시간)제어 방법으로서, 상기 메모리 장치의 동작 주파수의 변동으로 인하여 변동되는 카스 레이턴시를 이용하여 상기 프리차지 펄스 신호의 발생 시점을 조절한다.

Description

메모리 장치의 동작 주파수의 변화에 따른 ｔＤＰＬ 제어 방법과 ｔＤＰＬ 측정 방법{Method for contrlling and monitering the tDPL in memory device acccording to thw variation of the operating frequency}
도 1a, 1b은 동작 주파수의 변화에 따른 tDPL을 설명하는 도면.
도 2는 종래의 프리차지 펄스 신호 발생 회로의 일예.
도 3은 메모리 장치의 동작 주파수에 따라서 출력신호의 지연 시간을 조절할 수 있는 본 발명에 따른 프리차지 펄스 신호 발생 회로의 일실시예.
도 4와 도 5는 도 3에 도시된 가변 딜레이부(300)의 일예.
도 6은 도 3 에 도시된 본 발명의 프리차지 펄스 신호 발생 회로의 파형도.
도 7은 테스트 모드시의 파형도.
도 8 은 본 발명의 제 2 실시예는 패키징에 사용되는 패드를 이용하여 프리차지 펄스 신호 발생 회로의 지연 시간을 측정할 수 있는 회로.
도 9는 본 발명에 따른 어드레스 버퍼의 일예.
도 10은 본 발명에 따른 데이타 출력 버퍼의 일예.
도 11은 도 8에 도시된 본 발명의 제 2 실시예의 출력 파형도.
본 발명은 메모리 장치의 동작 주파수의 변화에 따른 tDPL 제어 방법과 tDPL 측정 방법에 관한 것으로, 특히 동작 주파수에 따라 변하는 카스 레이턴시를 이용하여 tDPL을 제어하는 방법과 테스트 모드시 이를 측정하는 방법에 관한 것이다.
본 발명은 휘발성 메모리 장치의 tDPL(Last Data-in to Precharge Delay Time)을 개선하기 위한 방법을 제안한다. 여기서, tDPL이란 라이트 커맨드에 의하여 내부적으로 발생되는 카스 펄스가 발생된 시점부터 프리차지 커맨드에 의하여 내부적으로 발생되는 프리차지 펄스 신호의 발생 시점까지의 시간을 의미한다.
도 1a, 1b은 동작 주파수의 변화에 따른 tDPL을 설명하는 도면이다.
도 1a, 1b에서, WT 는 라이트 커맨드를 나타내고, PCG는 프리차지 커맨드를 나타내고, ACT는 액티브 커맨드를 나타낸다. casp 는 라이트 커맨드에 의하여 메모리 장치 내부에 발생되는 카스 펄스 신호를 나타내고, pcgp는 프리차지 커맨드에 의하여 메모리 장치 내부에 발생하는 프리차지 펄스 신호를 나타낸다. 카스 펄스 신호 또는 프리차지 펄스 신호에 의하여 컬럼 동작 또는 프리차지 동작이 내부적으로 수행된다. tDPL은 라이트 커맨드가 인가 되는 시점부터 프리차지 신호가 인가되는 시점까지의 시간을 나타낸다. 일반적으로, tDPL은 카스 펄스 신호가 발생되는 시점부터 프리차지 펄스 신호가 발생되는 시점까지의 시간으로 표현될 수도 있다.
도 1a는 메모리 장치의 동작 주파수(예컨대, DDR 디램의 CLK의 주파수)가 낮은 경우로 tDPL=3tCK 이다. 여기서, tCK는 CLK의 주기를 나타낸다.
도 1b는 메모리 장치의 동작 주파수가 높은 경우로 역시 tDPL=3tCK 이다.
도 1a와 1b에서 알 수 있듯이, 메모리 장치의 동작 주파수가 높아지면, tDPL이 짧아지는 것을 알 수 있다. 이와같이, tDPL이 짧아지면 라이트 리커버리 시간(write recovery time)의 손해가 초래된다. 이런 경우에는 도 1b에 도시된 바와같이, 프리차지 펄스 신호의 발생 타이밍을 늦추어 tDPL 을 길게 하면 된다. 단, 프리차지 펄스 신호의 발생 타이밍을 늦추더라도 프리차지 커맨드에서부터 다음 번 액티브 커맨드까지의 시간인 tRP는 충분히 보장되어야 한다.
도 2는 종래의 프리차지 펄스 신호 발생 회로의 일예이다.
도 2에서, pcgp6는 커맨드 디코더(미도시)로부터 발생된 펄스 신호이다. 커맨드 디코더는 /RAS, /CAS, /WE, /CS 등의 외부 커맨드 신호를 조합하여 pcgp6 를 발생한다. 프리차지 펄스 신호 발생 회로는 pcgp6를 일정시간 지연시켜 pcgp9을 출력한다. 따라서, 펄스 신호(pcgp6)와 펄스신호(pcgp9)의 파형은 동일하다. bankt4는 메모리 장치의 뱅크에 대한 정보를 갖는 신호를 나타낸다. at<10>은 전체 메모리 뱅크의 프리차지 동작을 제어하는 신호로서 이 신호가 하이 레벨을 갖는 경우 모든 뱅크의 프리차지 펄스 신호 발생 회로들이 동작한다. pwrup은 초기값을 세팅하기 위한 신호로서 하이 레벨로 있다가 로우 레벨로 떨어진 다음 로우 레벨을 계속 유지한다. tm_reset는 테스트 모드시 사용되는 신호로서 정상 동작시에는 로우 레벨을 유지한다. pcgp6 신호는 커맨드 디코더로부터 출력된 펄스 신호로 프리차지 커맨드에 의하여 pcgp6가 발생하면 일정 시간 후에 pcgp9 신호가 발생한다.
도 2 의 회로에서 알수 있듯이, 종래의 경우, 펄스 신호(pcgp6)가 펄스신호(pcgp9)로 출력되기까지의 지연 시간은 메모리 장치의 동작 주파수와는 무관하게 항상 일정하다. 이 때문에, 종래의 경우, 메모리 장치의 동작 주파수가 증가하는 경우, 라이트 리커버리 시간에서 손해를 볼 수 밖에 없었다. 또한, 종래의 경우, 펄스 신호(pcgp6)가 펄스신호(pcgp9)로 출력되기까지의 지연 시간을 변경하기 위해서는 FIB 작업을 통하여 메탈 옵션을 수정할 수 밖에 없었다. 이 때문에, 종래의 경우에는 지연 시간 조절(delay time tuning)에 많은 비용과 시간이 소모된다는 문제점이 있었다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 메모리 장치의 동작 주파수에 따라서 프리차지 펄스 신호 발생 회로에 소정의 입력신호가 인가되어 출력되기까지의 지연 시간을 조절할 수 있는 방법을 제안한다.
또한, 본 발명은 메모리 장치의 동작 주파수에 따라서 변하는 CL(커럼 레이턴시)를 이용하여 프리차지 펄스 신호 발생 회로에서의 지연 시간을 조절할 수 있는방법을 제공하고자 한다.
또한, 본 발명은 메모리 장치의 동작 주파수가 변하는 경우에도 범용으로 사용할 수 있는 프리차지 펄스 신호 발생 회로를 제공한다.
또한, 본 발명은 테스트 모드시, 외부 어드레스 신호를 이용하여 프리차지 펄스 신호 발생 회로의 지연 시간을 조절하는 방법을 제안한다.
본 발명의 제 1 실시예는 메모리 장치의 동작 주파수의 변화에 따른 tDPL (tDPL: 라이트 커맨드에 의하여 내부적으로 발생되는 카스 펄스가 발생된 시점부터 프리차지 커맨드에 의하여 내부적으로 발생되는 프리차지 펄스 신호의 발생 시점까지의 시간)제어 방법으로서, (a)상기 프리차지 커맨드에 의하여 발생되는 제 1 프리차지 펄스 신호를 입력받는 단계; (b)메모리 장치의 동작 주파수의 변동에 따라서 변하는 카스 레이턴시 신호를 사용하여 상기 제 1 프리차지 펄스 신호를 일정 시간 지연시켜 제 2 프리차지 펄스 신호를 발생하는 단계; (c)상기 제 2 프리차지 펄스 신호의 발생 시점을 상기 tDPL의 종료시점으로 선택하는 단계를 포함한다.
이하 본 발명의 상세한 설명에서 제 1 프리차지 펄스 신호는 프리차지 커맨드에 의해 발생되어 프리차지 펄스 신호 발생 회로의 입력신호 pcgp6이고, 제 2 프리차지 펄스 신호는 프리 차지 펄스 신호 발생 회로의 출력신호 pcgp9인 경우를 예시하여 설명한다.
제 1 실시예에서, 상기 (b) 단계는 상기 카스 레이턴시가 증가하면 상기 일정 시간을 증가시키는 단계를 포함한다.
본 발명의 제 2 실시예인 메모리 장치의 동작 주파수의 변화에 따른 tDPL 측정 방법은 어드레스 신호를 수신하는 어드레스 버퍼를 제공하는 단계; 테스트 모드시, 상기 어드레스 버퍼로부터 출력되는 어드레스 신호를 수신하며, 제 1 프리차지 펄스 신호를 수신하여 일정 시간 지연시킨 후 제 2 프리차지 펄스 신호를 출력하는 프리차지 펄스 신호 발생 회로를 제공하는 단계; 상기 프리차지 펄스 신호 발생 회로로부터 상기 제 2 프리차지 펄스 신호를 수신하여 데이타 패드로 전달하는 데이타 출력 버퍼를 제공하는 단계; 상기 제 2 프리차지 펄스 신호가 상기 데이타 패드에 도달한 시점을 체크하는 단계를 구비한다.
제 2 실시예에서, 상기 프리차지 펄스 신호 발생 회로에서의 지연 시간은 상기 메모리 장치의 동작 주파수에 따라 변하는 카스 레이턴시의 변동에 따라 변한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 3은 메모리 장치의 동작 주파수에 따라서 출력신호의 지연 시간을 조절할 수 있는 본 발명에 따른 프리차지 펄스 신호 발생 회로의 일실시예이다.
도 3에서, tmz_1은 테스트 모드인지 여부를 결정하는 제어 신호로 이 신호가 로우 레벨이 경우 테스트 모드를 유지한다. cl2는 컬럼 레이턴시가 2인 경우, cl3는 컬럼 레이턴시가 3인 경우, cl4는 컬럼 레이턴시가 4인 경우, cl5는 컬럼 레이턴시가 5인 경우를 나타낸다. add_0과 add_1은 외부 어드레스 신호로서, 테스트 모드시 사용되는 신호이다. 이들 각 신호의 기능에 대하여는 도 4와 도 5에서 보다 구체적으로 설명될 것이다. 도 3 에 사용된 신호중에서 pcgp6, bankt4, at<10>, pwrup, tm_reset 신호는 도 2에서 이미 설명하였으므로, 구체적인 설명은 생략한다.
도 3에 도시된 본 발명의 프리차지 펄스 신호 발생 회로는 입력신호(pcgp6)를 수신하는 입력 버퍼(310)와, 정상 모드인지 테스트 모드인지를 선택하는 모드 선택부(320)와, 가변 딜레이부(300)를 구비한다.
입력 버퍼(310)는 입력신호(pcgp6)를 수신하는 인버터(INV31)와, 인버터(INV31)의 출력신호를 수신하는 인버터(INV32)와, 전원전압과 노드(NODE1)사이에 직렬로 연결된 PMOS 트랜지스터(P31) 및 NMOS 트랜지스터(N31)와, 노드(NODE1)와 접지전압 사이에 병렬로 연결되어 있는 NMOS 트랜지스터(N32) 및 NMOS 트랜지스터(N33)와, 전원전압과 노드(NODE1)사이에 연결된 PMOS 트랜지스터(P32)와, 노드(NODE1)와 PMOS 트랜지스터(P32)사이에 연결된 인버터(INV33)를 구비한다. 인버터(INV32)의 출력단은 PMOS 트랜지스터(P31)와 NMOS 트랜지스터(N31)의 공통 게이트와 연결되어 있다. bankt4 신호는 NMOS 트랜지스터(N32)의 게이트에 인가되며, at<10>신호는 NMOS 트랜지스터(N33)의 게이트에 인가된다.
모드 선택부(320)는 3개의 입력단자를 갖는 낸드 게이트로 구성되어 있다. 모드 선택부(320)는 3 개의 입력단자를 통하여 입력버퍼(310)의 출력 신호와, pwrup의 반전 신호와, tm_resetp의 반전 신호를 수신한다. 여기서, pwrup는 인버터(INV34)에 의하여 반전되며, tm_resetp는 인버터(INV35)에 의하여 반전된다.
정상 동작을 하는 경우, pwrup 신호와 tm_resetp 신호는 로우 레벨을 유지한다. 테스트 모드시, tm_resetp 신호는 하이 레벨을 유지한다.
가변 딜레이부(300)는 모드 선택부(320)의 출력신호를 일정 시간 지연시키며, 그 지연 정도는 복수개의 신호(tmz_1, cl2, cl3, cl4, cl5, add_0, add_1)에 의하여 결정된다. 설명의 편의상, 가변 딜레이부(300)에서의 지연 구간은 A-B로 나타낸다.
가변 딜레이부(300)의 출력 신호는 복수개의 인버터(INV36, INV37, INV37)를 거친 후 출력된다. 따라서, 프리차지 펄스 신호 발생 회로의 최종 출력 신호는 pcgp9Z 이다.
정상 동작에 있어서, 커맨드 디코더에서 발생된 프리차지 펄스 신호(pcgp6)는 입력 버퍼(310)과 모드 선택부(320)와 가변 딜레이부(300)를 통과하여 일정 시 간 지난 후 pcgp9z 로 출력된다. 이 경우, 가변 달레이부의 지연 시간을 조절하여 전체 지연 시간을 조절할 수 있다.
도 4와 도 5는 도 3에 도시된 가변 딜레이부(300)의 일예이다.
도 4는 가변 딜레이부(300)의 지연 시간을 컬럼 레이턴스 신호(cl2, cl3, cl3, cl4, cl5)로 제어하는 방법을 나타내는 회로이다. 도 5는 도 4의 C-D사이에 위치하는 회로로서, 테스트 모드로 진입하였을 때 컬럼 레이턴스 신호에 의하여 결정된 딜레이양을 추가로 튜닝(tuning)하기 위한 지연 회로이다. 도 5의 회로는 어드레스 신호(add_0, add_1)를 사용하여 추가적인 딜레이 양을 제어한다.
이하,도 4와 도 5의 회로에 대하여 구체적으로 설명한다.
도 4는 복수개의 딜레이부(401, 402, 403, 404)와 컬럼 레이턴시 신호에 의하여 제어되는 스위칭 소자(411, 412, 413, 414, 415, 416)를 구비한다. 도 4에서, 총 지연 시간은 A에서 B까지이다. 여기서, 도 4의 A, B 는 도 3의 A, B 와 동일하다.
도 4에서, 인버터를 통과한 컬럼 레이턴시 신호(cl2, cl3, cl4, cl5)는 컬럼 레이턴시 바 신호(cl2z, cl3z, cl4z, cl5z)로 표시된다.
도 4의 A 노드를 통하여 입력되는 신호는 도 3의모드 선택부(320)의 출력 신호이다.
도 4에서, 컬럼 레이턴스 신호(cl2z, cl3z)에 의하여 스위칭 소자(411, 414)의 턴온/오프 동작이 제어된다. 컬럼 레이턴스 신호(cl4z)에 의하여 스위칭 소자(412)의 턴온/오프 동작이 제어된다. 컬럼 레이턴스 신호(cl5z)에 의하여 스 위칭 소자(413)의 턴온/오프 동작이 제어된다. 컬럼 레이턴스 신호(cl2z)에 의하여 스위칭 소자(415)의 턴온/오프 동작이 제어된다. 테스트 모드 신호(tmz_1)에 의하여 스위칭 소자(416)의 턴온/오프 동작이 제어된다.
동작에 있어서, 컬럼 레이턴시가 2 또는 3 인 경우(즉, cl2, cl3가 하이 레벨인 경우), 컬럼 레이턴시 신호(clz2, clz3)를 수신하는 낸드 게이트(NAND41)의 출력 신호는 하이 레벨이다. 따라서, 스위칭 소자(411, 414)가 턴온된다. 따라서, A 노드를 통하여 입력된 신호는 딜레이부(401, 402, 403, 404)를 통과한다. 여기서, 스위칭 소자(415)는 컬럼 레이턴시가 2 인 경우에는 스위칭 소자(414)를 통과한 신호는 딜레이부(404)를 경유하여 C 노드로 전달되지만, 컬럼 레이턴시가 2가 아닌 경우에는 스위칭 소자(414)를 통과한 신호는 직접 C 노드로 전달된다.
동작에 있어서, 컬럼 레이턴시가 4 인 경우(즉, cl4가 하이 레벨인 경우), 스위칭 소자(412)가 턴온된다. 따라서, A 노드를 통하여 입력된 신호는 딜레이부(401, 402)를 통과한다. 여기서, 딜레이부(402)를 통과한 신호는 컬럼 레이턴시가 4 이므로, 딜레이부(404)를 경유할 수 없다. 따라서, 딜레이부(412)를 통과한 신호는 직접 C 노드로 전달된다.
동작에 있어서, 컬럼 레이턴시가 5 인 경우(즉, cl5가 하이 레벨인 경우), 스위칭 소자(413)가 턴온된다. 따라서, A 노드를 통하여 입력된 신호는 딜레이부(401)를 통과한 후, 직접 C 노드로 전달된다.
위에서 알 수 있듯이, 컬럼 레이턴시의 수가 증가할 수록(즉, 메모리 장치의 동작 주파수가 증가할 수록)A 노드에서 C 노드까지의 지연 양은 감소된다.
다음, C 노드상의 신호는 스위칭 소자(416)을 통하여 B 노드로 전달된다. 스위칭 소자(416)는 테스트 모드 신호(tmz_1)에 의하여 턴온/오프 동작이 제어된다. 테스트 모드인 경우, 테스트 모드 신호(tmz_1)는 로우 레벨을 유지한다. 정상 동작 모드인 경우, 테스트 모드 신호(tmz_1)는 하이 레벨을 유지한다.
정상 동작 모드인 경우, C 노드상의 신호는 스위칭 소자(416)와 인버터(INV41)를 통과하여 B 노드로 전달된다.
그러나, 테스트 모드의 경우, C 노드상의 신호는 도 5에 도시된 회로를 경유하여 노드 D 로 출력된 후, 도 4의 스위칭 소자(416) 및 인버터(INV41)를 통과하여 B 노드로 전달된다. 도 4의 C 및 D는 도 5의 C 및 D 와 동일하다. 즉, 도 5의 회로는 도 4의 C 노드와 D 노드사이에 위치하는 회로를 나타낸다.
도 5의 회로는 도 3에 도시된 프리차지 펄스 신호 발생 회로의 구성 회로로서, 테스트 모드시에 사용되는 회로이다.
도 5는 복수개의 딜레이부(501, 502, 503, 504)와 어드레스 신호에 의하여 제어되는 스위칭 소자(511, 512, 513, 514, 515)를 구비한다. 도 5에서, 총 지연 시간은 C에서 D까지이다. 여기서, 도 5의 C, D는 도 4의 C, D와 동일하다.
도 5에서, 인버터를 통과한 어드레스 신호(add_0, add_1)는 어드레스 바 신호(add_0b, add_1b)로 표시된다. 어드레스 신호의 조합에 의하여 스위칭 소자의 턴온/오프를 제어하는 선택 신호(sel_3z, sel_2z, sel_1z, sel_0z)가 만들어진다.
도 5에서 알 수 있듯이, 어드레스 신호(add_0, add_1)가 (Low, Low)인 경우, 선택 신호(sel_3z)가 로우로 인에이블된다. 어드레스 신호(add_0, add_1)가 (Low, High)인 경우, 선택 신호(sel_2z)가 로우로 인에이블된다. 어드레스 신호(add_0, add_1)가 (High, Low)인 경우, 선택 신호(sel_1z)가 로우로 인에이블된다. 어드레스 신호(add_0, add_1)가 (High, High)인 경우, 선택 신호(sel_0z)가 로우로 인에이블된다.
도 5에서, 선택 신호(sel2z, sel3z)에 의하여 스위칭 소자(511, 514)의 턴온/오프 동작이 제어된다. 선택 신호(sel1z)에 의하여 스위칭 소자(512)의 턴온/오프 동작이 제어된다. 선택 신호(sel0z)에 의하여 스위칭 소자(513)의 턴온/오프 동작이 제어된다. 선택 신호(sel3z)에 의하여 스위칭 소자(515)의 턴온/오프 동작이 제어된다.
동작에 있어서, 선택 신호(sel2z, sel3z)가 (Low, Low)인 경우, 선택 신호(sel2z, sel3z)를 수신하는 낸드 게이트(NAND51)의 출력 신호는 하이 레벨이다. 따라서, 스위칭 소자(511, 514)가 턴온된다. 따라서, C 노드를 통하여 입력된 신호는 딜레이부(501, 502, 503)를 통과한다. 여기서, 선택 신호(sel3z)가 로우 레벨인 경우, 딜레이부(503)을 통과한 신호는 딜레이부(504)를 경유한 다음, 인버터(INV51, INV52)를 지나 D 노드로 전달된다. 만약, 선택 신호(sel3z)가 하이 레벨인 경우, 딜레이부(503)을 통과한 신호는 직접 인버터(INV51, INV52)를 지나 D 노드로 전달된다. 따라서, 선택 신호(sel2z, sel3z)가 (Low, Low)인 경우, 딜레이부(503)을 통과한 신호는 딜레이부(504)를 경유한 다음, 인버터(INV51, INV52)를 지나 D 노드로 전달된다.
동작에 있어서, 선택 신호(sel1z)가 (Low)인 경우, 스위칭 소자(512)가 턴온 된다. 따라서, C 노드를 통하여 입력된 신호는 딜레이부(501, 502)를 통과한다. 이 경우, 선택 신호(sel3z)는 하이 레벨이므로, 딜레이부(502)을 통과한 신호는 인버터(INV51, INV52)를 지나 D 노드로 전달된다.
동작에 있어서, 선택 신호(sel0z)가 (Low)인 경우, 스위칭 소자(513)가 턴온된다. 따라서, C 노드를 통하여 입력된 신호는 딜레이부(501)를 통과한다. 이 경우, 선택 신호(sel3z)는 하이 레벨이므로, 딜레이부(501)을 통과한 신호는 인버터(INV51, INV52)를 지나 D 노드로 전달된다.
도 5에서 알 수 있듯이, 테스트 모드의 경우, 외부 어드레스 신호(add_0, add_1)이 조합에 의하여 발생한 선택 신호를 이용하여 노드 C부터 노드 D까지의 지연 시간을 조절할 수 있다.
도 6은 도 3 에 도시된 본 발명의 프리차지 펄스 신호 발생 회로의 파형도를 나타낸다. 도 6은 정상 모드의 경우를 나타낸다. 따라서, 도 4의 회로는 동작하나, 도 5의 회로는 동작하지 않는다. 전술한 바와같이, 정상 동작 모드에서는 pwrup은 로우 레벨을 유지하고, 테스트 모드 신호(tmz_1)는 하이 레벨을 유지한다. 또한, 테스트 모드 레셋 펄스 신호(tm_resetp)는 로우 레벨을 유지한다. 특정 뱅크만을 인에이블시키기 위하여 bankt4는 하이 레벨을 유지한다. 따라서 모든 뱅크를 인에이블시키는 신호인 at<10>는 로우 레벨을 유지한다.
도 6에서 알 수 있듯이, 카스 레이턴시의 수가 증가할 수록, 도 3의 프리차지 펄스 신호 발생 회로의 입력신호(pcgp6)가 출력되기까지의 지연 시간은 증가하는 것을 알 수 있다. 즉, 본 발명은 카스 레이턴스를 이용하여 메모리 장치의 동 작 주파수가 증가하더라도 적정한 tDPL을 유지할 수 있음을 알 수 있다(도 1b 참조).
도 7은 테스트 모드시의 파형도를 나타낸다. 테스트 모드시, 테스트 모드 신호(tmz_1)는 로우 레벨을 유지한다. 따라서, 도 4와 도 5의 회로가 모두 동작한다. 즉, 도 4에서, A 노드를 통과하여 C 노드에 도착한 신호는 도 5의 회로에 인가되어 노드 D까지 전달된다. 이 경우, 어드레스 신호의 조합에 의하여 생성된 선택신호에 따라 노드 C부터 노드 D까지의 시간 지연량이 결정된다.
도 7에서 알 수 있듯이, 카스 레이터시가 2 인 경우, 선택신호(selz3)가 로우 레벨인 경우의 전체 지연량은 A이며, 선택신호(selz2)가 로우 레벨인 경우의 전체 지연량은 B이며, 선택신호(selz1)가 로우 레벨인 경우의 전체 지연량은 C이며, 선택신호(selz0)가 로우 레벨인 경우의 전체 지연량은 D이다, 즉, 지연 정도는 A〉B〉C〉D 순서이다. 이러한 결과는 도 5의 회로로부터 명확하다. 도 7에서, 카스 레이턴스가 3, 4, 5 인 경우에도 카스 레이턴시가 2 인 경우와 유사한 결과를 얻을 수 있음을 알 수 있다.
다음, 본 발명의 제 2 실시예에 대하여 설명하기로 한다.
본 발명의 제 2 실시예는 전술한 프리차지 펄스 신호 발생 회로를 이용하여 지연 시간을 외부에서 측정할 수 있는 방법을 제공한다.
도 8 은 본 발명의 제 2 실시예는 패키징에 사용되는 패드를 이용하여 프리차지 펄스 신호 발생 회로의 지연 시간을 측정할 수 있는 회로이다.
도시된 바와같이, 제 2 실시예는 어드레스 버퍼(800)와 프리차지 펄스 신호 발생 회로(810)와 데이타 출력 버퍼(820)를 구비한다. 내부 회로(81)는 외부 어드레스 신호를 수신하는 메모리 장치의 일반적인 내부 회로를 나타낸다. 내부 회로(82)는 데이타 출력 버퍼(820)로 데이타(up, dnb)를 전달하는 회로이다.
어드레스 버퍼(800)의 일예는 도 9에 도시되어 있으며, 데이타 출력 버퍼(820)의 일예는 도 10에 도시되어 있다. 프리차지 펄스 신호 발생 회로(810)는 도 3에 도시된 프리차지 펄스 신호 발생 회로와 동일하다.
도 9는 본 발명에 따른 어드레스 버퍼의 일예이다.
도 9에서, 정상 동작 모드인 경우, 테스트 모드 신호(tmz_2)는 하이 레벨 상태이다. 따라서, 이 경우, 외부 어드레스는 도 8의 내부 회로(81)로 인가된다. 반면에, 테스트 모드인 경우, 테스트 모드 신호(tmz_2)는 로우 레벨 상태이다. 따라서, 이 경우, 외부 어드레스는 프리차지 펄스 신호 발생 회로(810)로 인가된다.
도 10은 본 발명에 따른 데이타 출력 버퍼의 일예이다.
도 10에서, 정상 동작 모드인 경우, 테스트 모드 신호(tmz_2)는 하이 레벨 상태이다. 따라서, 이 경우, 데이타(up, dnb)는 정상적으로 DQ 패드로 전달된다. 반면에, 테스트 모드인 경우, 테스트 모드 신호(tmz_2)는 로우 레벨 상태이다. 이 경우, 데이타(up, dnb)의 전달이 차단되고, 도 8의 프리차지 펄스 신호 발생 회로(810)로부터 출력된 신호(pcgp9z)가 DQ 패드로 전달된다.
도 8내지 10에서 알 수 있듯이, 테스트 모드시, 테스트 모드 신호(tmz_2)를 로우 레벨로 유지한 상태에서, 패드를 통하여 외부 어드레스(add_0, add_1)를 인가한다. 따라서, 프리차지 펄스 신호 발생 회로(810)에 인가된 입력신호(pcgp6)가 데이타 출력 버퍼(820)의 DQ 패드로 출력되기까지의 시간을 측정함으로써, 프리차지 펄스 신호 발생 회로(810)에서의 지연 시간을 측정할 수 있다.
도 11은 도 8에 도시된 본 발명의 제 2 실시예의 출력 파형도를 도시한다. 즉, 패드를 통하여 어드레스 신호, 테스트 모드 신호를 인가하여 프리차지 펄스 신호 발생 회로의 시간 지연 정도를 체크할 수 있는 방법을 제시한다.
정상 모드인 경우, 테스트 모드 신호(tmz_2)는 하이 레벨을 유지한다.
도 11에서 알 수 있듯이, 정상 모드인 경우, 데이타 신호(up1, dn1b)가 데이타 출력 버퍼의 출력 패드(DQ)로 전달됨을 알 수 있다.
반면에, 테스트 모드인 경우, 테스트 모드 신호(tmz_2)는 로우 레벨을 유지한다. 이 경우, 프리차지 펄스 신호 발생 회로(810)에 인가된 신호(pcgp6)가 일정 시간 후에 반전된 신호(pcgp9z)로 출력되며, 프리차지 펄스 신호 발생 회로(810)의 출력신호(pcgp9z)가 데이타 출력 버퍼의 출력 패드(DQ)로 전달됨을 알 수 있다.
이상에서 알 수 있는 바와같이, 본 발명에서는 메모리 장치의 동작 주파수가가 증가하는 경우, 내부 tDPL을 증가시키는 방법을 제시한다. 본 발명에서는 동작 주파수의 증가시 그에 따라 변동하는 카스 레이터시를 이용하여 내부 tDPL을 증가시키는 방법을 제공한다.
본 발명에 따른 방법을 사용하는 경우, 내부 프리차지 펄스 신호 발생 회로에서 출력되는 펄스 신호의 지연 시간을 가변시켜, 동작 주파수가 변하더라도 안정된 동작을 가능하게 한다.
또한, 어드레스 신호용 패드를 사용하여 내부 지연 시간을 측정하는 방법을 제공하였며, 이로 인하여 생산 비용 및 수율을 증대시킬 수 있는 이점이 있다.

Claims (8)

  1. 삭제
  2. 삭제
  3. 메모리 장치의 동작 주파수의 변화에 따른 tDPL (tDPL: 라이트 커맨드에 의하여 내부적으로 발생되는 카스 펄스가 발생된 시점부터 프리차지 커맨드에 의하여 내부적으로 발생되는 프리차지 펄스 신호의 발생 시점까지의 시간)제어 방법으로서,
    (a)상기 프리차지 커맨드에 의하여 발생되는 제 1 프리차지 펄스 신호를 입력받는 단계;
    (b)메모리 장치의 동작 주파수의 변동에 따라서 변하는 카스 레이턴시 신호를 사용하여 상기 제 1 프리차지 펄스 신호를 일정 시간 지연시켜 제 2 프리차지 펄스 신호를 발생하는 단계;
    (c)상기 제 2 프리차지 펄스 신호의 발생 시점을 상기 tDPL의 종료시점으로 선택하는 단계
    를 포함하는 메모리 장치의 동작 주파수의 변화에 따른 tDPL 제어 방법.
  4. 제 3 항에 있어서, 상기 (b) 단계는
    상기 카스 레이턴시가 증가하면 상기 일정 시간을 증가시키는 단계를 포함하는
    메모리 장치의 동작 주파수의 변화에 따른 tDPL 제어 방법.
  5. 제 4 항에 있어서, 테스트 모드시, 외부 어드레스를 인가하여 상기 제 2 프리차지 펄스 신호의 발생 시점을 제어할 수 있는 것을 특징으로 하는 메모리 장치의 동작 주파수의 변화에 따른 tDPL 제어 방법.
  6. 메모리 장치의 동작 주파수의 변화에 따른 tDPL 측정 방법으로서,
    어드레스 신호를 수신하는 어드레스 버퍼를 제공하는 단계;
    테스트 모드시, 상기 어드레스 버퍼로부터 출력되는 어드레스 신호를 수신하며, 제 1 프리차지 펄스 신호를 수신하여 일정 시간 지연시킨 후 제 2 프리차지 펄 스 신호를 출력하는 프리차지 펄스 신호 발생 회로를 제공하는 단계;
    상기 프리차지 펄스 신호 발생 회로로부터 상기 제 2 프리차지 펄스 신호를 수신하여 데이타 패드로 전달하는 데이타 출력 버퍼를 제공하는 단계;
    상기 제 2 프리차지 펄스 신호가 상기 데이타 패드에 도달한 시점을 체크하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작 주파수의 변화에 따른 tDPL 측정 방법.
  7. 제 6 항에 있어서,
    상기 프리차지 펄스 신호 발생 회로에서의 지연 시간은 상기 메모리 장치의 동작 주파수에 따라 변하는 카스 레이턴시의 변동에 따라 변하는 것을 특징으로 하는 메모리 장치의 동작 주파수의 변화에 따른 tDPL 측정 방법.
  8. 제 7 항에 있어서, 상기 어드레스 신호를 이용하여 상기 프리차지 펄스 신호 발생 회로에서의 지연 시간을 추가로 조절 가능한 것을 특징으로 하는 메모리 장치의 동작 주파수의 변화에 따른 tDPL 측정 방법.
KR1020040007910A 2004-02-06 2004-02-06 메모리 장치의 동작 주파수의 변화에 따른 ｔＤＰＬ 제어방법과 ｔＤＰＬ 측정 방법 Expired - Fee Related KR100587068B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040007910A KR100587068B1 (ko) 2004-02-06 2004-02-06 메모리 장치의 동작 주파수의 변화에 따른 ｔＤＰＬ 제어방법과 ｔＤＰＬ 측정 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040007910A KR100587068B1 (ko) 2004-02-06 2004-02-06 메모리 장치의 동작 주파수의 변화에 따른 ｔＤＰＬ 제어방법과 ｔＤＰＬ 측정 방법

Publications (2)

Publication Number Publication Date
KR20050079792A KR20050079792A (ko) 2005-08-11
KR100587068B1 true KR100587068B1 (ko) 2006-06-07

Family

ID=37266646

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040007910A Expired - Fee Related KR100587068B1 (ko) 2004-02-06 2004-02-06 메모리 장치의 동작 주파수의 변화에 따른 ｔＤＰＬ 제어방법과 ｔＤＰＬ 측정 방법

Country Status (1)

Country Link
KR (1) KR100587068B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9479170B2 (en) 2014-11-21 2016-10-25 SK Hynix Inc. Buffer circuit and operation method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9479170B2 (en) 2014-11-21 2016-10-25 SK Hynix Inc. Buffer circuit and operation method thereof

Also Published As

Publication number Publication date
KR20050079792A (ko) 2005-08-11

Similar Documents

Publication Publication Date Title
US6489819B1 (en) Clock synchronous semiconductor memory device allowing testing by low speed tester
KR100443323B1 (ko) 반도체 기억 장치
US6385129B1 (en) Delay locked loop monitor test mode
KR100401506B1 (ko) 비동기 프리차지 기능을 갖는 싱크로노스 메모리 디바이스
KR20210000740A (ko) 클럭 듀티 사이클 개선을 위한 듀티 사이클 조절기 설정 장치 및 방법
US7355912B2 (en) Auto-precharge control circuit in semiconductor memory and method thereof
US7702967B2 (en) Method for monitoring an internal control signal of a memory device and apparatus therefor
US6628566B2 (en) Synchronous semiconductor memory device for controlling cell operations by using frequency information of a clock signal
US6529423B1 (en) Internal clock signal delay circuit and method for delaying internal clock signal in semiconductor device
KR100618067B1 (ko) 반도체 집적 회로
US20070147148A1 (en) Semiconductor memory device
JP4061029B2 (ja) 半導体メモリ装置、バッファ及び信号伝送回路
KR100608355B1 (ko) 메모리 장치의 동작 주파수 변동에 따른 내부 제어 신호의인에이블 구간을 제어하는 장치와 그 방법
KR100425446B1 (ko) 캘리브레이션 될 소정의 클럭신호를 선택하는클럭선택회로를 구비하는 반도체 메모리 장치의 입력회로및 소정의 클럭신호를 선택하는 방법
KR20160035442A (ko) 반도체 장치
KR100587068B1 (ko) 메모리 장치의 동작 주파수의 변화에 따른 ｔＤＰＬ 제어방법과 ｔＤＰＬ 측정 방법
US7679969B2 (en) Semiconductor memory device utilizing data mask signal for sharing an input/output channel in a test mode and data output method using the same
CN113098505A (zh) 延迟锁定回路、存储器元件以及该延迟回路的操作方法
US8369181B2 (en) Semiconductor integrated circuit device for controlling a sense amplifier
KR100525107B1 (ko) 메모리 장치의 동작 주파수 변동에 따라 비트라인 감지증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의동작을 제어하는 신호의 인에이블 구간을 제어하는 방법과그 장치
US7952954B2 (en) Semiconductor integrated circuit for generating row main signal and controlling method thereof
KR102610279B1 (ko) 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법
KR100682207B1 (ko) 반도체 메모리 장치의 센스앰프 제어회로
KR100780636B1 (ko) 반도체 메모리 장치
KR20140146331A (ko) 데이터 스트로브 제어 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20040206

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20051102

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060420

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060529

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060530

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090427

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100423

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20110429

Start annual number: 6

End annual number: 6

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee