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KR960013858B1 - 데이타 출력버퍼 제어회로 - Google Patents

데이타 출력버퍼 제어회로 Download PDF

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KR960013858B1
KR960013858B1 KR1019940001939A KR19940001939A KR960013858B1 KR 960013858 B1 KR960013858 B1 KR 960013858B1 KR 1019940001939 A KR1019940001939 A KR 1019940001939A KR 19940001939 A KR19940001939 A KR 19940001939A KR 960013858 B1 KR960013858 B1 KR 960013858B1
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Abstract

내용 없음.

Description

데이타 출력버퍼 제어회로
제1도는 본 발명의 데이타 출력버퍼 제어회로와 관련된 회로의 블럭도.
제2도는 본 발명에 의한 데이타 출력버퍼 제어회로의 상세도.
제3도는 본 발명에 데이타 출력버퍼 제어회로의 지연회로도.
제4도는 본 발명에 의한 지연 조정회로의 상세도.
* 도면의 주요부분에 대한 부호의 설명
11 : 어드레스 천이 검출회로 12 : 데이타 출력버퍼 제어회로
13 : 지연 조정회로 14 : 데이타 출력버퍼
15 : 지연회로
본 발명은 반도체 장비의 데이타 출력버퍼(data output buffer)를 제어하는 회로에 관한 것으로, 특히 칼럼 리페어(column repair)시에 단선되는 고저항 퓨즈를 포함하는 지연시간 조정회로의 출력을 이용하여 데이타 출력버퍼 제어신호의 인에이블 시점을 조절하도록 구현한 데이타 출력버퍼 제어회로에관한 것이다.
본 발명은 칼럼 리페어 동작을 포함하는 모든 반도체 메모리 장치의 데이타 출력버퍼 제어단에 적용될 수 있다.
일반적으로 데이타 출력버퍼의 동작을 제어하는 데이타 출력버퍼 제어회로는 셀 어레이에 저장되어있던 데이타가 리드되어 데이타 출력버퍼에 입력되는 시점에 맞추어 데이타 출력버퍼 제어신호를 출력하게 된다. 그러나, 셀 어레이의 특정 셀에 결함이 발생하게 되면 정상적인 데이타 리드 동작시에 비해 데이타가 데이타 출력버퍼에 도달하는 시점이 늦어지게 되므로 데이타 출력버퍼 제어회로의 인에이블 시점이 정상 동작시와 동일한 경우에는 잘못된 데이타가 출력되는 경우가 발생하게 된다.
상기와 같은 문제가 발생하는 것을 방지하기 위하여, 종래에는 어드레스 천이 검출회로에 반전 게이트 체인과 모스(MOS) 캐패시터를 이용한 지연회로를 갖는 데이타 출력버퍼 제어회로를 연결하여 데이타 출력버퍼에 데이타가 도달하는 시점에 맞추어 데이타 출력버퍼를 동작시켰는데, 상기 지연회로는 보통, 정상 동작시와 리페어 동작시 중에서 데이타가 늦게 도달하는 시점에 맞추어 데이타 출력버퍼를 인에이블시키도록 지연회로를 구성하게 되므로, 전체적으로 데이타 출력버퍼 동작 시간이 지연되는 문제가 발생한다.
따라서, 본 발명은 상술한 문제점을 해결하기 위한 것으로, 정상 동작시에는 데이타 출력버퍼에 데이타가 도달하는 시점에 맞추어 데이타 출력버퍼를 인에이블시키고, 셀 어레이에 결합 셀이 생기게 되면 리페어 동작에 의해 일정시간 지연된 데이타가 도달하는 시점에 맞추어 데이타 출력버퍼를 인에이블시키도록 데이타 출력버퍼 제어회로의 지연시간을 연장시킴으로써, 종래와 같이 리페어가 없는 셀 어레이 블럭의 정상적인 데이타 리드동작시 리페어가 발생한 셀 어레이 블럭의 데이타 리드 동작시의 데이타 출력버퍼 인에이블시점을 동일화함에 따라 발생하는 데이타 억세스 타임의 지연을 방지하는데에 그 목적이 있다.
상기 목적달성을 위한 본 발명의 데이타 출력버퍼 제어회로는, 외부로부터 입력되는 어드레스 신호의 천이를 검출하여 일정한 펄스 폭을 갖는 신호를 출력하는 어드레스 천이 검출회로와, 데이타 출력버퍼를 구비한 반도체 장치에 있어서, 리페어의 발생여부를 검출하여 출력신호를 발생하는 지연 조정수단과, 상기 어드레스 천이 검출회로의 출력신호를 입력으로 하며 상기 지연 조정수단의 출력신호에 따라 인에이블 시간이 조절된 데이타출력 인에이블 신호를 출력하는 데이타 출력버퍼 제어수단을 포함하는 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 데이타 출력버퍼 제어회로에 관해 상세히 설명하기로 한다.
제1도는 본 발명의 데이타 출력버퍼 제어회로와 관련된 회로의 블럭도로서, 반도체 장치 외부로부터 입력된 어드레스의 천이를 검출하여 일정한 펄스 폭을 갖는 신호를 출력하는 어드레스 천이 검출회로(11)와, 리페어 상태를 검출하는 퓨즈를 포함하는 지연 조정회로(13)와, 상기 어드레스 천이 검출회로(11)의 출력을 입력으로하여 상기 지연 조정회로(13)의 퓨즈 상태에 따라 출력신호의 인에이블 시간이 조절되는 데이타 출력버퍼 제어회로(12)와, 상기 데이타 출력버퍼 제어회로(12)의 출력에 의해 동작이 제어되는 데이타 출력버퍼(14)가 도시되어 있다.
제2도는 본 발명의 데이타 출력버퍼 제어회로의 상세도로서, 상기 지연조정회로(13)의 출력(VFS)과 상기 어드레스 천이 검출회로(11)의 출력(/PC)과 칼럼 어드레스 스트로브 신호(CAS)를 입력으로 하는 지연회로(15)와, 상기 지연회로(15)의 출력(øout)과 반도체 장치의 다른회로로부터 입력되는 제어신호(ø1,ø2)를 조합하는 낸드 게이트(M1)와, 상기 낸드 게이트(M1)의 출력을 반전시켜 데이타 출력버퍼 제어신호(OE)로 출력하는 반전 게이트(IV1)를 포함하고 있다.
상기 신호(/PC 및 CAS)는 상기 지연회로(15)의 동작 상태를 제어하고, 상기 신호(VFS)는 상기 지연회로(15)의 지연시간을 조절하는 역할을 하며, 상기 지연회로(15)의 출력신호(øout)는 다른 회로의 동작 상태에 따라 출력된 상기 제어신호(ø1,ø2)가 인에이블된 후에 인에이블된 상태로 출력되어 인에이블된 데이타 출력버퍼 제어신호(OE)를 출력하게 된다.
제3도는 본 발명에 의한 데이타 출력버퍼 제어회로의 지연회로의 실시예를 도시한 것으로, 칼럼 어드레스 스트로브 신호(CAS)가 인에이블된 상기 어드레스 천이 검출회로(11)의 출력(/PC)을 입력으로 하며 직렬로 접속된 반전 게이트(IV2,IV3,IV4)와, 상기 반전 게이트 간의 접속점(NO1,NO2)에 드레인이 각각 접속되고 각각의 게이트가 상기 지연 조정회로(13)의 출력(VFS)에 의해 제어되는 NMOS형 트랜지스터(tr1,tr2)와, 상기 NMOS형 트랜지스터(tr1,tr2)의 소오스와 접지전압 사이에 접속된 캐패시터(CP1,CP2)를 포함하고 있으며, 직렬 접속된 마지막 반전 게이트의 출력노드가 지연회로(15)의 출력단(øout)이 된다.
제4도는 본 발명에 의한 지연 조정회로의 실시예를 도시한 것으로, 전원전압과 노드(NO3) 사이에 접속된 고저항 퓨즈(F1)와, 상기 노드(NO3)의 전위를 반전시키는 반전 게이트(IV5)와, 상기 노드(NO3)와 접지전압 사이에 접속되며 게이트가 상기 반전 게이트(IV5)의 출력 노드(VFS)에 접속된 NMOS형 트랜지스터(tr3)로 이루어져 있다.
상기 제4도를 참조하여 제3도를 설명하면, 우선 칼럼 리페어되지 않은 상태에서는 상기 지연 조정화로(13)의 고저항 퓨즈(F1)가 전원전압과 노드(NO3) 사이를 연결시켜 주고 있으므로 노드(NO3)가 하이 상태를 유지하게 되고, 이에 따라 지연조정회로의 출력신호(VFS)는 로우 상태를 유지하게 된다. 따라서 상기 NMOS형 트랜지스터(tr1,tr2)는 턴-오프 되므로 지연회로는 단지 다수 개의 반전 게이트(IV2,IV3,IV4)에 의한 지연시간을 갖게 된다.
반면에, 칼럼 리페어가 되는 상태에서는 상기 지연 조정회로(13)의 고저항 퓨즈(F1)가 단선되면 전원전압으로부터 노드(NO3)로 전달되는 전하가 없어지므로 노드(NO3)가 로우 상태로 전환하고 이에 따라 출력신호(VFS)가 하이 상태로 전환한다. 따라서 상기 NMOS형 트랜지스터(tr1,tr2)가 턴-온(turn-on)되어 반전 게이트(IV2,IV3,IV4) 사이에는 캐패시터(CP1,CP2)에 의한 지연효과가 부가되므로 지연회로는 다수개의 반전 게이트(IV2,IV3,IV4)에 의한 지연시간 뿐 아니라 캐패시터(CP1,CP2)에 의한 지연시간을 갖게 된다.
즉, 칼럼 리페어가 없는 정상 리드 동작시에는 상기 데이타 출력버퍼 제어회로의 지연회로에서 반전 게이트들에 의한 지연효과만 발생하므로 종래에 비해 데이타 출력버퍼에서의 빠른 데이타 억세스 타임을 얻게되고, 칼럼 리페어가 있는 리드 동작시에는 상기 지연회로에서 반전 게이트와 캐패시터 성분에 의한 지연효과가 발생하므로 종래에 비해 데이타 출력버퍼에서의 안정된 데이타 출력이 이루어지게 된다.
따라서, 상기와 같이 데이타 출력버퍼 제어회로의 출력을 리페어 상태에 따라 조절할 수 있도록 회로를 구성함으로써, 리페어가 발생하지 않은 셀 어레이 블럭의 정상적인 데이타 출력시에는 빠른 억세스 타임을 실현하고, 리페어가 발생한 셀 어드레스 블럭의 데이타 출력시에는 안정된 데이타 출력 동작을 실시하는 효과를 얻게 된다.

Claims (4)

  1. 외부로부터 입력되는 어드레스 신호의 천이를 검출하여 일정한 펄스 폭을 갖는 신호를 출력하는 어드레스 천이 검출회로와, 데이타 출력버퍼를 구비한 반도체 장치에 있어서, 리페어의 발생여부를 검출하여 출력신호를 발생하는 지연 조정수단과, 상기 어드레스 천이 검출회로의 출력신호를 입력으로 하며 상기 지연 조정수단을 출력신호에 따라 인에이블 시간이 조절된 데이타출력 인에이블 신호를 출력하는 데이타 출력버퍼 제어수단을 포함하는 것을 특징으로 하는 데이타 출력버퍼 제어회로.
  2. 제1항에 있어서, 상기 데이타 출력버퍼 제어수단은, 상기 지연 조정수단의 출력신호에 따라 상기 어드레스 천이 검출회로의 출력신호를 지연시키는 지연수단과, 상기 지연된 신호와 다른 회로로부터 입력되는 제어신호를 논리연산하는 NAND 논리소자와, 상기 NAND 논리소자의 출력신호를 반전시켜 데이타 출력버퍼 제어신호를 출력하는 반전수단을 포함하는 것을 특징으로 하는 데이타 출력버퍼 제어회로.
  3. 상기 지연수단은, 직렬연결된 복수의 반전수단과, 상기 반전수단들 사이의 각 접속점에 드레인이 접속되고 게이트에 상기 지연 조정수단의 출력신호가 인가되는 복수의 트랜지스터와, 상기 각 트랜지스터의 소오스와 접지전압 사이에 접속되는 복수의 캐패시터를 포함하는 것을 특징으로 하는 데이타 출력버퍼 제어회로.
  4. 상기 지연조정수단은, 전원전압의 일단부가 연결되어 리페어 발생시에는 단선되고 리페어 미발생시에는 정상상태를 유지하는 퓨즈수단과, 상기 퓨즈수단의 타단에 연결되며 상기 지연회로에 지연시간 조정신호를 출력하는 반전수단과, 상기 퓨즈의 타단과 접지전위 사이에 연결되며 상기 반전수단의 출력신호가 게이트에 인가되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 데이타 출력버퍼 제어회로.
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US08/382,757 US5502672A (en) 1994-02-03 1995-02-02 Data output buffer control circuit
GB9502003A GB2286911B (en) 1994-02-03 1995-02-02 Data output buffer control circuit
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650979A (en) * 1995-05-05 1997-07-22 Creative Integrated Systems, Inc. Semiconductor read-only VLSI memory
KR0146169B1 (ko) * 1995-06-30 1998-12-01 김주용 포스트 차지 로직에 의한 펄스 전달 장치
JPH09167076A (ja) * 1995-12-15 1997-06-24 Fuji Photo Film Co Ltd 出力同期方法及び装置
US6310506B1 (en) * 1996-10-29 2001-10-30 Texas Instruments Incorporated Programmable setup/hold time delay network
US6912680B1 (en) 1997-02-11 2005-06-28 Micron Technology, Inc. Memory system with dynamic timing correction
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US6173432B1 (en) * 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US6101197A (en) 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
US6122203A (en) * 1998-06-29 2000-09-19 Cypress Semiconductor Corp. Method, architecture and circuit for writing to and reading from a memory during a single cycle
US5986970A (en) * 1998-06-29 1999-11-16 Cypress Semiconductor Corp. Method, architecture and circuit for writing to a memory
US6438043B2 (en) * 1998-09-02 2002-08-20 Micron Technology, Inc. Adjustable I/O timing from externally applied voltage
US6349399B1 (en) * 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6173345B1 (en) * 1998-11-03 2001-01-09 Intel Corporation Method and apparatus for levelizing transfer delays for a channel of devices such as memory devices in a memory subsystem
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
JP3984412B2 (ja) * 2000-05-26 2007-10-03 富士通株式会社 可変遅延回路および可変遅延回路を有する半導体集積回路
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
WO2005036747A2 (en) * 2003-10-10 2005-04-21 Atmel Corporation Selectable delay pulse generator
US7234070B2 (en) * 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58215787A (ja) * 1982-06-09 1983-12-15 Toshiba Corp 記憶装置
JPS5968890A (ja) * 1982-10-12 1984-04-18 Hitachi Ltd 半導体記憶装置におけるイコライズ信号発生回路
EP0194939B1 (en) * 1985-03-14 1992-02-05 Fujitsu Limited Semiconductor memory device
US4953130A (en) * 1988-06-27 1990-08-28 Texas Instruments, Incorporated Memory circuit with extended valid data output time
JPH02177098A (ja) * 1988-12-27 1990-07-10 Nec Corp 半導体メモリ装置
KR940002272B1 (ko) * 1991-05-24 1994-03-19 삼성전자 주식회사 리던던시 기능을 가지는 반도체 메모리 장치
KR940010838B1 (ko) * 1991-10-28 1994-11-17 삼성전자 주식회사 데이타 출력 콘트롤 회로
JPH05217367A (ja) * 1992-02-03 1993-08-27 Mitsubishi Electric Corp 半導体記憶装置
US5384737A (en) * 1994-03-08 1995-01-24 Motorola Inc. Pipelined memory having synchronous and asynchronous operating modes

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GB2286911A (en) 1995-08-30
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