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KR100610710B1 - 자기 랜덤 액세스 메모리 - Google Patents

자기 랜덤 액세스 메모리 Download PDF

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KR100610710B1
KR100610710B1 KR1020030071774A KR20030071774A KR100610710B1 KR 100610710 B1 KR100610710 B1 KR 100610710B1 KR 1020030071774 A KR1020030071774 A KR 1020030071774A KR 20030071774 A KR20030071774 A KR 20030071774A KR 100610710 B1 KR100610710 B1 KR 100610710B1
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barrier layer
yoke
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yoke material
memory cell
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가부시끼가이샤 도시바
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Abstract

TMR 소자의 바로 윗쪽에는 데이터 선택선(기입선)이 배치된다. 데이터 선택선의 상면 및 측면은 높은 투자율을 갖는 요크재에 의해 덮인다. 요크재는 배리어층에 의해 상호 분리된다. 마찬가지로, TMR 소자의 바로 아래에는 기입 워드선이 배치된다. 기입 워드선의 하면 및 측면도, 높은 투자율을 갖는 요크재에 의해 덮인다. 기입 워드선의 하면의 요크재와 그 측면의 요크재에 대해서도, 배리어층에 의해 상호 분리된다.
TMR 소자, 데이터 선택선, 투자율, 요크재, 배리어층, 기입 워드선

Description

자기 랜덤 액세스 메모리{MAGNETIC RANDOM ACCESS MEMORY}
도 1은 TMR 소자의 구조예를 나타내는 도면.
도 2는 TMR 소자의 2개의 상태를 나타내는 도면.
도 3은 자기 랜덤 액세스 메모리의 기입 동작 원리를 나타내는 도면.
도 4는 TMR 곡선을 나타내는 도면.
도 5는 별 모양의 곡선을 나타내는 도면.
도 6은 참고예 1에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도.
도 7은 참고예 1에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도.
도 8은 참고예 2에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도.
도 9는 참고예 2에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도.
도 10은 제1 실시예에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도.
도 11은 제1 실시예에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도.
도 12는 제1 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 13은 제1 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 14는 제1 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면 도.
도 15는 제1 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 16은 제1 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 17은 제1 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 18은 제2 실시예에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도.
도 19는 제2 실시예에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도.
도 20은 제2 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 21은 제2 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 22는 제2 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 23은 제2 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 24는 제2 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 25는 제2 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면 도.
도 26은 제3 실시예에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도.
도 27은 제3 실시예에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도.
도 28은 제3 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 29는 제3 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 30은 제3 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 31은 제3 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 32는 제3 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 33은 제3 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 34는 제3 실시예에 따른 메모리의 제조 방법의 일공정을 나타내는 단면도.
도 35는 제4 실시예에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도.
도 36은 제4 실시예에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도.
도 37은 제5 실시예에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도.
도 38은 제6 실시예에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도.
도 39는 제7 실시예에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 반도체 기판
12 : 소자 분리 절연층
13 : 게이트 절연층
14 : 게이트 전극
20B : 기입 워드선
22 : 하부 전극
24 : 데이터 선택선
25B1, 26, 32 : 요크재
27b, 27d, 29 : 배리어 메탈
30, 31 : 배리어층
본 발명은 터널형 자기 저항(Tunneling Magneto Resistive) 효과에 의해 "1", "0"-정보를 기억하는 TMR 소자를 이용하여 메모리 셀을 구성한 자기 랜덤 액세스 메모리(MRAM: Magnetic Random Access Memory)에 관한 것이다.
최근, 새로운 원리에 의해 정보를 기억하는 메모리가 많이 제안되고 있지만, 그 중 하나로, Roy Scheuerlein et. al.에 의해 제안된 터널형 자기 저항(Tunneling Magneto Resistive: 이후, TMR이라고 표기함) 효과를 이용한 메모리가 있다(ISSCC2000 Technical Digest p.128 「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」 참조).
자기 랜덤 액세스 메모리는 TMR 소자에 의해 "1", "0"-정보를 기억한다. TMR 소자는 도 1에 도시한 바와 같이 2개의 자성층(강자성층)에 의해 절연층(터널 배리어)을 끼운 구조를 갖는다. TMR 소자에 기억되는 정보는 2개의 자성층의 스핀 방향이 평행인지, 반평행인지에 따라 판단된다.
여기서, 도 2에 도시한 바와 같이, 평행은 2개의 자성층의 스핀 방향(자화의 방향)이 동일한 것을 의미하고, 반평행은 2개의 자성층의 스핀 방향이 역방향인 것을 의미한다(화살표 방향이 스핀 방향을 나타내고 있음).
또, 통상 2개의 자성층의 한쪽에는, 반강자성층이 배치된다. 반강자성층은 한쪽 측의 자성층의 스핀 방향을 고정하고, 다른 쪽의 스핀 방향만을 바꿈으로써 정보를 용이하게 재기입하기 위한 부재이다.
스핀 방향이 고정된 자성층은, 고정층(fixed layer) 또는 핀층(pinned layer)이라고 한다. 또한, 기입 데이터에 따라, 스핀 방향을 자유롭게 바꿀 수 있는 자성층은, 자유층(free layer) 또는 기억층(storage layer)이라고 한다.
도 2에 도시한 바와 같이, 2개의 자성층의 스핀 방향이 평행하게 된 경우, 이들 2개의 자성층에 끼워진 절연층(tunneling barrier)의 터널 저항은 가장 낮아 진다. 이 상태가 "1"-상태이다. 또한, 2개의 자성층의 스핀 방향이 반평행(anti-parallel)이 된 경우, 이들 2개의 자성층에 끼워진 절연층(터널 배리어)의 터널 저항은 가장 높아진다. 이 상태가 "0"-상태이다.
다음으로, 도 3을 참조하여, TMR 소자에 대한 기입 동작 원리에 대하여 간단히 설명한다.
TMR 소자는 상호 교차하는 기입 워드선과 데이터 선택선(판독/기입 비트선)과의 교점에 배치된다. 그리고, 기입은 기입 워드선 및 데이터 선택선에 전류를 흘리고, 양 배선에 흐르는 전류에 의해 형성되는 자계를 이용하여, TMR 소자의 스핀 방향을 평행 또는 반평행하게 함으로써 달성된다.
예를 들면, TMR 소자의 자화 용이축이 X 방향이고, X 방향으로 기입 워드선이 연장되고, X 방향에 직교하는 Y 방향으로 데이터 선택선이 연장되어 있는 경우, 기입 시에는 기입 워드선에 한 방향으로 향하는 전류를 흘리고, 데이터 선택선에 기입 데이터에 따라, 한 방향 또는 다른 방향을 향하는 전류를 흘린다.
데이터 선택선에 한 방향으로 향하는 전류를 흘릴 때, TMR 소자의 스핀 방향은 평행("1"-상태)하게 된다. 한편, 데이터 선택선에 다른 방향을 향하는 전류를 흘릴 때, TMR 소자의 스핀 방향은 반평행("0"-상태)하게 된다.
TMR 소자의 스핀 방향이 변하는 구조는, 다음과 같다.
도 4의 TMR 곡선에 도시한 바와 같이, TMR 소자의 긴 변(Easy-Axis) 방향에 자계 Hx를 걸면, TMR 소자의 저항값은, 예를 들면 17% 정도 변화된다. 이 변화율, 즉 변화의 전후의 저항값의 비는 MR비라고 한다.
또, MR비는 자성층의 성질에 따라 변화된다. 현재는, MR비가 50% 정도의 TMR 소자도 얻어지고 있다.
TMR 소자에는 Easy-Axis 방향의 자계 Hx와 Hard-Axis 방향의 자계 Hy와의 합성 자계가 걸린다. 도 5의 실선에 도시한 바와 같이, Hard-Axis 방향의 자계 Hy의 크기에 의해, TMR 소자의 저항값을 바꾸기 위해서 필요한 Easy-Axis 방향의 자계 Hx의 크기도 변화한다. 이 현상을 이용함으로써, 어레이 형상으로 배치되는 메모리 셀 중, 선택된 기입 워드선 및 선택된 데이터 선택선의 교점에 존재하는 TMR 소자에만 데이터를 기입할 수 있다.
또한, 이 모습을 도 5의 별 모양의 곡선을 이용하여 설명한다.
TMR 소자의 별 모양의 곡선은, 예를 들면 도 5의 실선으로 도시된 바와 같다. 즉, Easy-Axis 방향의 자계 Hx와 Hard-Axis 방향의 자계 Hy와의 합성 자계의 크기가 별 모양의 곡선(실선)의 외측(예를 들면, 흑색 동그라미의 위치)에 있으면, 자성층의 스핀 방향을 반전시킬 수 있다.
반대로, Easy-Axis 방향의 자계 Hx와 Hard-Axis 방향의 자계 Hy와의 합성 자계의 크기가 별 모양의 곡선(실선)의 내측(예를 들면, 백공의 위치)에 있는 경우에는 자성층의 스핀 방향을 반전시킬 수 없다.
따라서, Easy-Axis 방향의 자계 Hx의 크기와 Hard-Axis 방향의 자계 Hy의 크기를 바꾸고, 합성 자계의 크기의 Hx-Hy 평면 내에서의 위치를 바꿈으로써, TMR 소자에 대한 데이터의 기입을 제어할 수 있다.
리드 동작은 선택된 TMR 소자에 전류를 흘려, 그 TMR 소자의 저항값을 검출 함으로써 용이하게 행할 수 있다.
예를 들면, TMR 소자에 직렬로 스위치 소자를 접속하고, 선택된 리드 워드선에 접속되는 스위치 소자만을 온 상태로서 전류 경로를 형성한다. 그 결과, 선택된 TMR 소자에만 전류가 흐르므로, 그 TMR 소자의 데이터를 판독할 수 있다.
자기 랜덤 액세스 메모리에 있어서는, 상술한 바와 같이 데이터 기입은 기입 워드선과 데이터 선택선(판독/기입 비트선)에, 각각 기입 전류를 흘려, 이에 따라 발생하는 합성 자계 Hx+Hy를 TMR 소자에 작용시킴으로써 행한다.
따라서, 데이터 기입을 효율적으로 행하기 위해서는, 이 합성 자계 Hx+Hy를, 효율적으로 TMR 소자에 제공하는 것이 중요하다. 합성 자계 Hx+Hy가 효율적으로 TMR 소자에 인가되면, 기입 동작의 신뢰성이 향상되고, 또한 기입 전류를 줄여, 저소비 전력화를 실현할 수 있다.
그러나, 기입 워드선 및 데이터 선택선에 각각 흐르는 기입 전류에 의해 발생하는 합성 자계 Hx+Hy를, 효율적으로 TMR 소자에 작용시키기 때문에 유효한 디바이스 구조에 대해서는 충분히 검토되어 있지 않다. 즉, 이러한 디바이스 구조는, 실제로 합성 자계 Hx+Hy가 효율적으로 TMR 소자에 가해지는 것은 물론, 간단히 제조 가능 여부라는 제조 프로세스의 측면에서도 검토될 필요가 있다.
최근에는 자계 Hx, Hy를 효율적으로 TMR 소자에 제공하는 기술로서, 기입선의 주위에 자계의 확대를 억제할 수 있는 기능을 갖는 요크재(yoke material)를 배치하는 디바이스 구조가 검토되고 있다(미국 특허 제6, 174, 737호 명세서 참조).
요크재는 높은 투자율을 갖고 있으며, 또한 자속은 높은 투자율을 갖는 재료에 집중하는 성질이 있다. 이 때문에, 요크재를 자력선의 견인역으로서 사용하면, 기입 동작 시, 기입선에 흐르는 기입 전류에 의해 발생하는 자계 Hx, Hy를, TMR 소자에 효율적으로 집중시킬 수 있다.
요크재는 자계의 확대를 억제하는 기능을 갖는 것은 상술한 바와 같지만, 그것은 요크재의 막 두께나 자구의 제어를 정확하게 행하는 것이 전제 조건이 된다. 즉, 기입선의 주위에 배치되는 요크재의 막 두께에 변동이 생기거나, 그 자구가 바르게 정렬되어 있지 않으면, 요크재에 의한 자력선을 묶는 효과가 엷어져, TMR 소자에, 효율적으로 자계 Hx, Hy를 제공할 수 없게 된다.
본 발명의 예에 따른 자기 랜덤 액세스 메모리는, 자기 저항 효과를 이용하여 데이터를 기억하는 메모리 셀과, 메모리 셀의 바로 윗쪽에 배치되어, 제1 방향으로 연장되는 제1 기입선과, 메모리 셀의 바로 아래에 배치되어, 제1 방향으로 교차하는 제2 방향으로 연장되는 제2 기입선과, 제1 기입선의 상면을 덮는 제1 요크재와, 제1 기입선의 측면을 덮는 제2 요크재와, 제1 요크재와 제1 기입선과의 사이 및 제2 요크재와 제1 기입선과의 사이에 배치되고, 또한 제1 요크재와 제2 요크재를 분리하는 제1 배리어층을 구비한다.
본 발명의 예에 따른 자기 랜덤 액세스 메모리는, 자기 저항 효과를 이용하여 데이터를 기억하는 메모리 셀과, 메모리 셀의 바로 윗쪽에 배치되어, 제1 방향으로 연장되는 제1 기입선과, 메모리 셀의 바로 아래에 배치되어, 제1 방향으로 교 차하는 제2 방향으로 연장되는 제2 기입선과, 제2 기입선의 하면을 덮는 제1 요크재와, 제2 기입선의 측면을 덮는 제2 요크재와, 제1 요크재와 제1 기입선과의 사이 및 제2 요크재와 제1 기입선과의 사이에 배치되고, 또한 제1 요크재와 제2 요크재를 분리하는 제1 배리어층을 구비한다.
본 발명의 예에 따른 자기 랜덤 액세스 메모리의 제조 방법은, 반도체 기판 상의 절연층 상에 제1 요크재를 형성하는 공정과, 제1 요크재 상에 도전재를 형성하는 공정과, 도전재 및 제1 요크재를 패터닝하여, 하면이 제1 요크재에 의해 덮이는 기입선을 형성하는 공정과, 기입선을 덮는 제1 배리어층을 형성하는 공정과, 제1 배리어층 상에 기입선을 덮는 제2 요크재를 형성하는 공정과, 제1 배리어층 및 제2 요크재를 에칭하여, 제1 배리어층 및 제2 요크재를 기입선의 측면 상에 잔존시키는 공정과, 제1 기입선의 바로 윗쪽에, 자기 저항 효과를 이용하여 데이터를 기억하는 메모리 셀을 형성하는 공정을 포함한다.
본 발명의 예에 따른 자기 랜덤 액세스 메모리의 제조 방법은, 반도체 기판 상의 절연층 상에 자기 저항 효과를 이용하여 데이터를 기억하는 메모리 셀을 형성하는 공정과, 메모리 셀의 바로 윗쪽에 도전재를 형성하는 공정과, 도전재 상에 제1 요크재를 형성하는 공정과, 제1 요크재 및 도전재를 패터닝하여, 상면이 제1 요크재에 의해 덮이는 기입선을 형성하는 공정과, 기입선을 덮는 제1 배리어층을 형성하는 공정과, 제1 배리어층 상에 기입선을 덮는 제2 요크재를 형성하는 공정과, 제1 배리어층 및 제2 요크재를 에칭하여, 제1 배리어층 및 제2 요크재를 기입선의 측면 상에 잔존시키는 공정을 포함한다.
〈실시예〉
이하, 도면을 참조하여, 본 발명의 예에 따른 자기 랜덤 액세스 메모리에 대하여 상세히 설명한다.
1. 참고예 1
우선, 본 발명의 예에 따른 자기 랜덤 액세스 메모리를 설명함에 있어서, 그 전제가 되는 디바이스 구조에 대하여 설명한다.
또, 이 디바이스 구조는 본 발명의 예를 이해하기 쉽게 하는 것을 목적으로 나타내는 것으로, 본 발명이 이 디바이스 구조에 한정되는 것은 아니다.
도 6 및 도 7은, 각각 본 발명의 예의 전제가 되는 디바이스 구조를 나타내고 있다.
반도체 기판(예를 들면, p형 실리콘 기판, p형 웰 영역 등)(11) 내에는 STI(Shallow Trench Isolation) 구조를 갖는 소자 분리 절연층(12)이 형성된다. 소자 분리 절연층(12)에 의해 둘러싸인 영역은 리드 선택 스위치(예를 들면, MOS 트랜지스터, 다이오드 등)가 형성되는 소자 영역이 된다.
도 6의 디바이스 구조에서는, 리드 선택 스위치는 MOS 트랜지스터(n 채널형 MOS 트랜지스터)로 구성된다. 반도체 기판(11) 상에는 게이트 절연층(13), 게이트 전극(14) 및 측벽 절연층(15)이 형성된다. 게이트 전극(14)은 X 방향으로 연장되어 있으며, 리드 동작 시에, 리드 셀(TMR 소자)을 선택하기 위한 리드 워드선으로서 기능한다.
반도체 기판(11) 내에는 소스 영역(예를 들면, n형 확산층)(16-S) 및 드레인 영역(예를 들면, n형 확산층)(16-D)이 형성된다. 게이트 전극(리드 워드선)(14)은 소스 영역(16-S)과 드레인 영역(16-D) 사이의 채널 영역 상에 배치된다.
도 7의 디바이스 구조에서는, 리드 선택 스위치는 다이오드로 구성된다. 반도체 기판(11) 내에는 캐소드 영역(예를 들면, n형 확산층)(16a) 및 애노드 영역(예를 들면, p형 확산층)(16b)이 형성된다.
제1 금속 배선층을 구성하는 금속층 중의 하나는 복수의 컨택트 플러그를 세로로 중첩하기 위한 중간층(18A)으로서 기능하고, 다른 하나는 소스선(18B)(도 6인 경우) 또는 리드 워드선(18B)(도 7인 경우)으로서 기능한다.
도 6의 디바이스 구조인 경우, 중간층(18A)은 컨택트 플러그(17A)에 의해, 리드 선택 스위치(MOS 트랜지스터)의 드레인 영역(16-D)에 전기적으로 접속된다. 소스선(18B)은 컨택트 플러그(17B)에 의해, 리드 선택 스위치의 소스 영역(16-S)에 전기적으로 접속된다. 소스선(18B)은 게이트 전극(리드 워드선)(14)과 마찬가지로 X 방향으로 연장되고 있다.
도 7의 디바이스 구조인 경우, 중간층(18A)은 컨택트 플러그(17A)에 의해 리드 선택 스위치(다이오드)의 애노드 영역(16b)에 전기적으로 접속된다. 리드 워드선(18B)은 컨택트 플러그(17B)에 의해 리드 선택 스위치의 캐소드 영역(16a)에 전기적으로 접속된다. 리드 워드선(18B)은 X 방향으로 연장되고 있다.
제2 금속 배선층을 구성하는 금속층 중의 하나는 복수의 컨택트 플러그를 세로로 중첩하기 위한 중간층(20A)으로서 기능하고, 다른 하나는 기입 워드선(20B)으로서 기능한다. 중간층(20A)은 컨택트 플러그(19)에 의해 중간층(18A)에 전기적으 로 접속된다. 기입 워드선(20B)은, 예를 들면 X 방향으로 연장되고 있다.
제3 금속 배선층을 구성하는 금속층 중의 하나는 TMR 소자(23)의 하부 전극(22)으로서 기능한다. 하부 전극(22)은 컨택트 플러그(21)에 의해 중간층(20A)에 전기적으로 접속된다. TMR 소자(23)는 하부 전극(22) 상에 탑재된다. 여기서, TMR 소자(23)는 기입 워드선(20B)의 바로 윗쪽에 배치됨과 함께, X 방향에 긴 장방 형상(자화 용이축이 X 방향)으로 형성된다.
제4 금속 배선층을 구성하는 금속층 중의 하나는 데이터 선택선(판독/기입 비트선)(24)으로서 기능한다. 데이터 선택선(24)은 TMR 소자(23)에 전기적으로 접속됨과 함께, Y 방향으로 연장되고 있다.
또, TMR 소자(23)의 구조에 관해서는, 특별히 한정되지 않는다. 도 1에 도시한 바와 같은 구조이어도 되고, 그 밖의 구조이어도 된다. 또한, TMR 소자(23)는 복수 비트의 데이터를 기억할 수 있는 다치 기억형이어도 상관없다.
TMR 소자(23)의 강자성층으로서는, 특별히 제한은 없지만, 예를 들면 Fe, Co, Ni 또는 이들의 합금, 스핀 분극율이 큰 마그네타이트, CrO2, RXMnO3-y(R: 희토류, X: Ca, Ba, Sr) 등의 산화물 외에, NiMnSb, PtMnSb 등의 호이스러 합금 등을 이용할 수 있다.
강자성층에는 Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo, Nb 등의 비자성 원소가 다소 포함되어 있어도, 강자성을 잃어버리지 않는 한, 전혀 문제 없다.
강자성층의 두께는 너무 얇으면, 초상자성이 된다. 따라서, 강자성층의 두께는 적어도 초상자성이 되지 않을 정도의 두께가 필요하다. 구체적으로는, 강자성층의 두께는 0.1㎚ 이상, 바람직하게는 0.4㎚ 이상 100㎚ 이하로 설정된다.
TMR 소자(23)의 반자성층으로서는, 예를 들면 Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, Fe2O3 등을 이용할 수 있다.
TMR 소자(23)의 절연층(터널 배리어)으로서는, 예를 들면 Al2O3, SiO2, MgO, AlN, Bi2O3, MgF2, CaF2, SrTiO2, AlLaO3 등의 유전체를 사용할 수 있다. 이들은 산소 결손, 질소 결손, 불소 결손 등이 존재하고 있어도 된다.
절연층(터널 배리어)의 두께는 가능한 얇은 것이 좋지만, 특별히 그 기능을 실현하기 위한 정해진 제한은 없다. 단, 제조 상, 절연층의 두께는 10㎚ 이하로 설정된다.
2. 참고예 2
다음으로, 참고예 1의 디바이스 구조에 대하여, TMR 소자에 자계를 효율적으로 집중시키기 위해서 제안된 디바이스 구조에 대하여 설명한다.
도 8 및 도 9는 본 발명의 예의 전제가 되는 디바이스 구조를 나타내고 있다. 또, 도 8은 Y 방향의 단면이고, 도 9는 도 8의 TMR 소자부의 X 방향의 단면이다. X 방향과 Y 방향은 상호 직교한다.
반도체 기판(예를 들면, p형 실리콘 기판, p형 웰 영역 등)(11) 내에는 STI 구조를 갖는 소자 분리 절연층(12)이 형성된다. 소자 분리 절연층(12)에 의해 둘 러싸인 영역은 리드 선택 스위치(예를 들면, MOS 트랜지스터)가 형성되는 소자 영역이 된다.
본 예의 디바이스 구조에서는, 리드 선택 스위치는 MOS 트랜지스터(n 채널형 MOS 트랜지스터)로 구성된다. 반도체 기판(11) 상에는 게이트 절연층(13), 게이트 전극(14) 및 측벽 절연층(15)이 형성된다. 게이트 전극(14)은 X 방향으로 연장되어 있으며, 리드 동작 시에, 리드 셀(TMR 소자)을 선택하기 위한 리드 워드선으로서 기능한다.
반도체 기판(11) 내에는 소스 영역(예를 들면, n형 확산층)(16-S) 및 드레인 영역(예를 들면, n형 확산층)(16-D)이 형성된다. 게이트 전극(리드 워드선)(14)은 소스 영역(16-S)과 드레인 영역(16-D) 사이의 채널 영역 상에 배치된다.
제1 금속 배선층을 구성하는 금속층 중의 하나는 복수의 컨택트 플러그를 세로로 중첩하기 위한 중간층(18A)으로서 기능하고, 다른 하나는 소스선(18B)으로서 기능한다.
중간층(18A)은 컨택트 플러그(17A)에 의해 리드 선택 스위치(MOS 트랜지스터)의 드레인 영역(16-D)에 전기적으로 접속된다. 소스선(18B)은 컨택트 플러그(17B)에 의해 리드 선택 스위치의 소스 영역(16-S)에 전기적으로 접속된다. 소스선(18B)은, 예를 들면 게이트 전극(리드 워드선)(14)과 마찬가지로 X 방향으로 연장되어 있다.
제2 금속 배선층을 구성하는 금속층 중의 하나는 복수의 컨택트 플러그를 세로로 중첩하기 위한 중간층(20A)으로서 기능하고, 다른 하나는 기입 워드선(20B)으 로서 기능한다. 중간층(20A)은 컨택트 플러그(19)에 의해 중간층(18A)에 전기적으로 접속된다. 기입 워드선(20B)은, 예를 들면 게이트 전극(리드 워드선)(14)과 마찬가지로, X 방향으로 연장되어 있다.
본 예의 디바이스 구조에서는, 중간층(20A) 및 기입 워드선(20B)의 하면 및 측면은 높은 투자율을 갖는 재료, 즉 요크재(yoke material)(25A, 25B)에 의해 덮여 있다. 여기서, 사용되는 요크재(25A, 25)는, 도전성을 갖는 것에 한정된다.
자속은 높은 투자율을 갖는 재료에 집중하는 성질이 있기 때문에, 이 높은 투자율을 갖는 재료를 자력선의 견인역으로서 사용하면, 기입 동작 시, 기입 워드선(20B)에 흐르는 기입 전류에 의해 발생하는 자계 Hy를, TMR 소자(23)에, 효율적으로 집중시킬 수 있다.
본원의 목적을 달성하기 위해서는, 요크재는 기입 워드선(20B)의 하면 및 측면을 덮고 있으면, 충분하다. 단, 실제는 요크재는 중간층(20A)의 하면 및 측면에도 형성된다. 이것은 제2 금속 배선층으로서의 중간층(20A) 및 기입 워드선(20B)이 동시에 형성되는 것에 기인한다.
제3 금속 배선층을 구성하는 금속층 중의 하나는 TMR 소자(23)의 하부 전극(22)으로서 기능한다. 하부 전극(22)은 컨택트 플러그(21)에 의해 중간층(20A)에 전기적으로 접속된다. TMR 소자(23)는 하부 전극(22) 상에 탑재된다. 여기서, TMR 소자(23)는 기입 워드선(20B)의 바로 윗쪽에 배치됨과 함께, X 방향으로 긴 장방 형상(자화 용이축이 X 방향)으로 형성된다.
제4 금속 배선층을 구성하는 금속층 중의 하나는 데이터 선택선(판독/기입 비트선)(24)으로서 기능한다. 데이터 선택선(24)은 TMR 소자(23)에 전기적으로 접속됨과 함께, Y 방향으로 연장되고 있다.
본 예의 디바이스 구조에서는, 데이터 선택선(24)의 상면 및 측면은 높은 투자율을 갖는 재료, 즉 요크재(26)에 의해 덮여 있다. 여기서 사용되는 요크재(26)로서는 도 8 및 도 9에 도시한 바와 같이 도전성을 갖는 재료로 구성할 수 있고, 또한 절연성을 갖는 재료로 구성할 수도 있다.
요크재(26)로서는, 예를 들면 NiFe, CoFe, 비정질-CoZrNb, FeAlSi, FeNx 등으로 구성할 수 있다.
자속은, 상술된 바와 같이 높은 투자율을 갖는 재료에 집중되는 성질이 있기 때문에, 이 높은 투자율을 갖는 재료를 자력선의 견인역으로서 사용하면, 기입 동작 시, 데이터 선택선(24)에 흐르는 기입 전류에 의해 발생하는 자계 Hx를, TMR 소자(23)에, 효율적으로 집중시킬 수 있다.
또, TMR 소자(23)의 구조에 관해서는, 특별히 한정되지 않는다. 도 1에 도시한 바와 같은 구조이어도 되고, 그 밖의 구조이어도 된다. 또한, TMR 소자(23)는 복수 비트의 데이터를 기억할 수 있는 다치 기억형이어도 상관없다.
이러한 디바이스 구조에 있어서는, TMR 소자(23)의 바로 아래에 배치되는 기입 워드선(20B)에 대해서는 그 하면 및 측면에 요크재(25B)가 형성된다. 또한, TMR 소자(23)의 바로 윗쪽에 배치되는 데이터 선택선(판독/기입 비트선)(24)에 대해서는 그 상면 및 측면에 요크재(26)가 형성된다.
그러나, 이 경우, 기입 워드선(20B)의 주위의 요크재(25B)는 그 하측 코너부 에도 형성되고, 또한 데이터 선택선(24)의 주위의 요크재(26)는 그 상측 코너부에도 형성된다.
기입 워드선(20B) 및 데이터 선택선(24)의 코너부의 요크재(25B, 26)는 제조 시(예를 들면, 스퍼터 시)에 있어서의 막 두께의 제어가 매우 어렵고, 이것이 요크재(25B, 26)의 자구의 배치에 혼란을 일으키는 원인이 된다. 그 결과, 요크재(25B, 26)에 의한 자계의 수속 효과가 엷어져, 자계를 효율적으로 TMR 소자에 제공할 수 없게 된다.
3. 제1 실시예
다음으로, 상술한 참고예 1, 2를 근거로 하여, 본 발명의 예에 대하여 설명한다. 본 발명의 예는 기입선의 주위에 배치되는 요크재의 자구 제어를 용이하게 행할 수 있어, TMR 소자에, 자계를 효율적으로 집중시킬 수 있는 자기 랜덤 액세스 메모리의 디바이스 구조에 관한 것이다.
(1) 구조
도 10 및 도 11은 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 디바이스 구조를 나타내고 있다. 또, 도 10은 Y 방향의 단면이고, 도 11은 도 10의 TMR 소자부의 X 방향의 단면이다. X 방향과 Y 방향은 상호 직교한다.
본 예의 디바이스 구조의 특징은, 기입선의 하면 또는 상면에 배치되는 요크재와, 그 기입선의 측면에 배치되는 요크재를, 배리어층에 의해 상호 분리하고, 기입선의 코너부에, 그 하면 또는 상면으로부터 측면에 걸치는 요크재가 형성되지 않도록 한 점에 있다.
즉, 기입선의 하면 또는 상면에 배치되는 요크재의 자구 제어와, 그 기입선의 측면에 배치되는 요크재의 자구 제어를, 각각 행함으로써, 기입선의 주위의 요크재의 자구 제어를 용이화하고, TMR 소자에 대한 자계의 인가 효율을 향상시킨다.
반도체 기판(예를 들면, p형 실리콘 기판, p형 웰 영역 등)(11) 내에는 STI 구조를 갖는 소자 분리 절연층(12)이 형성된다. 소자 분리 절연층(12)에 의해 둘러싸인 영역은 리드 선택 스위치가 형성되는 소자 영역이 된다.
리드 선택 스위치는 MOS 트랜지스터(n 채널형 MOS 트랜지스터)로 구성된다. 반도체 기판(11) 상에는 게이트 절연층(13), 게이트 전극(14) 및 측벽 절연층(15)이 형성된다. 게이트 전극(14)은 X 방향으로 연장되어 있으며, 리드 동작 시에, 리드 셀(TMR 소자)을 선택하기 위한 리드 워드선으로서 기능한다.
반도체 기판(11) 내에는 소스 영역(예를 들면, n형 확산층)(16-S) 및 드레인 영역(예를 들면, n형 확산층)(16-D)이 형성된다. 게이트 전극(리드 워드선)(14)은 소스 영역(16-S)과 드레인 영역(16-D) 사이의 채널 영역 상에 배치된다.
제1 금속 배선층을 구성하는 금속층 중의 하나는 복수의 컨택트 플러그를 세로로 중첩하기 위한 중간층(18A)으로서 기능하고, 다른 하나는 소스선(18B)으로서 기능한다.
중간층(18A)은 컨택트 플러그(17A)에 의해 리드 선택 스위치(MOS 트랜지스터)의 드레인 영역(16-D)에 전기적으로 접속된다. 소스선(18B)은 컨택트 플러그(17B)에 의해 리드 선택 스위치의 소스 영역(16-S)에 전기적으로 접속된다. 소스선(18B)은, 예를 들면 게이트 전극(리드 워드선)(14)과 마찬가지로 X 방향으로 연장되어 있다.
제2 금속 배선층을 구성하는 금속층 중의 하나는 복수의 컨택트 플러그를 세로로 중첩하기 위한 중간층(20A)으로서 기능하고, 다른 하나는 기입 워드선(20B)으로서 기능한다. 중간층(20A)은 컨택트 플러그(19)에 의해 중간층(18A)에 전기적으로 접속된다. 기입 워드선(20B)은, 예를 들면 게이트 전극(리드 워드선)(14)과 마찬가지로, X 방향으로 연장되어 있다.
중간층(20A) 및 기입 워드선(20B)의 하면은 높은 투자율을 갖는 재료, 즉 요크재(25A1, 25B1)에 의해 덮여 있다. 여기서 사용되는 요크재(25A1, 25B1)는 도전성을 갖는 것에 한정된다.
요크재(25A1, 25B1)의 바로 아래에는 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(27a, 27b)이 형성되고, 그 바로 윗쪽에는 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(27c, 27d)이 형성된다. 즉, 요크재(25A1, 25B1)는 배리어 메탈(27a, 27b, 27c, 27d)에 협지되어 있다.
배리어 메탈(27a, 27b, 27c, 27d)은 요크재(25A1, 25B1)를 구성하는 원자의 확산을 방지한다.
또한, 중간층(20A) 및 기입 워드선(20B)의 측면도, 높은 투자율을 갖는 재료, 즉 요크재(25A2, 25B2)에 의해 덮여 있다. 여기서 사용되는 요크재(25A2, 25B2)는 도전성을 갖는 것이어도, 또는 절연성을 갖는 것이어도, 어느 쪽이든 상관없다.
요크재(25A1, 25B1, 25A2, 25B2)를 자력선의 견인역으로서 사용하면, 기입 워드선(20B)에 흐르는 기입 전류에 의해 발생하는 자계 Hy를, TMR 소자(23)에, 효율적으로 집중시킬 수 있다.
배리어층(28a, 28b)(예를 들면, Ti, TiN 또는 이들의 적층, 또는 Ta, TaN 또는 이들의 적층 등)은 중간층(20A) 및 기입 워드선(20B)의 측면 상에 형성된다. 배리어층(28a, 28b)은 중간층(20A) 및 기입 워드선(20B)의 하면을 덮는 요크재(25A1, 25B1)와, 그 측면을 덮는 요크재(25A2, 25B2)를 분리한다.
배리어층(28a, 28b)은 도전성을 갖는 것이어도, 또는 절연성을 갖는 것이어도, 어느 쪽이든 상관없다. 또한, 배리어층(28a, 28b)은 배리어 메탈(27a, 27b)과 동일한 기능을 갖고 있어도 된다. 이 경우, 배리어층(28a, 28b)은 원자의 확산 방지 기능을 충분히 발휘하기 위해서, 적어도 20㎚ 정도의 두께를 갖고 있는 것이 바람직하다.
제3 금속 배선층을 구성하는 금속층 중의 하나는 TMR 소자(23)의 하부 전극(22)으로서 기능한다. 하부 전극(22)은 컨택트 플러그(21)에 의해 중간층(20A)에 전기적으로 접속된다. TMR 소자(23)는 하부 전극(22) 상에 탑재된다. 여기서, TMR 소자(23)는 기입 워드선(20B)의 바로 윗쪽에 배치됨과 함께, X 방향으로 긴 장방 형상(자화 용이축이 X 방향)으로 형성된다.
제4 금속 배선층을 구성하는 금속층 중의 하나는 데이터 선택선(판독/기입 비트선)(24)으로서 기능한다. 데이터 선택선(24)은 TMR 소자(23)에 전기적으로 접속됨과 함께, Y 방향으로 연장되어 있다.
데이터 선택선(24)의 상면은 높은 투자율을 갖는 재료, 즉 요크재(26)에 의 해 덮여 있다. 여기서 사용되는 요크재(26)는 도전성을 갖는 것이어도, 또는 절연성을 갖는 것이어도, 어느 쪽이든 상관없다.
데이터 선택선(24)의 하면에는 원자의 확산을 방지하는 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(29)이 형성되고, 그 상면에는 배리어층(예를 들면, Ti, TiN 또는 이들의 적층, 또는 Ta, TaN 또는 이들의 적층 등)(30)이 형성된다.
또한, 데이터 선택선(24)의 측면도, 높은 투자율을 갖는 재료, 즉 요크재(32)에 의해 덮여 있다. 여기서 사용되는 요크재(32)는 도전성을 갖는 것이어도, 또는 절연성을 갖는 것이어도, 어느 쪽이든 상관없다.
요크재(26, 32)를 자력선의 견인역으로서 사용하면, 데이터 선택선(24)에 흐르는 기입 전류에 의해 발생하는 자계 Hx를, TMR 소자(23)에, 효율적으로 집중시킬 수 있다.
배리어층(31)(예를 들면, Ti, TiN 또는 이들의 적층, 또는 Ta, TaN 또는 이들의 적층 등)은, 데이터 선택선(24)의 측면 상에 형성된다. 배리어층(31)은 데이터 선택선(24)의 상면을 덮는 요크재(26)와, 그 측면을 덮는 요크재(32)를 분리한다.
배리어층(30, 31)은 도전성을 갖는 것이어도, 또는 절연성을 갖는 것이어도, 어느 쪽이든 상관없다. 또한, 배리어층(30, 31)은 배리어 메탈(29)과 동일한 기능을 갖고 있어도 된다. 배리어층(30, 31)은 원자의 확산 방지 기능을 충분히 발휘하기 위해서, 적어도 20㎚ 정도의 두께를 갖고 있는 것이 바람직하다.
또, TMR 소자(23)의 구조에 관해서는, 특별히 한정되지 않는다. 도 1에 도시한 바와 같은 구조이어도 되고, 그 밖의 구조이어도 된다. 또한, TMR 소자(23)는 복수 비트의 데이터를 기억할 수 있는 다치 기억형이어도 상관없다.
(2) 제조 방법
다음으로, 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 제조 방법에 대하여 설명한다.
우선, 도 12에 도시한 바와 같이 PEP(Photo Engraving Process)법, CVD(Chemical Vapour Deposition)법, CMP(Chemical Mechanical Polishing)법 등의 주지의 방법을 이용하여, 반도체 기판(11) 내에 STI 구조의 소자 분리 절연층(12)을 형성한다.
또한, 소자 분리 절연층(12)에 둘러싸인 소자 영역 내에, 리드 선택 스위치로서의 MOS 트랜지스터를 형성한다.
MOS 트랜지스터는 CVD법, PEP법 및 RIE(Reactive Ion Etching)법에 의해, 게이트 절연층(13) 및 게이트 전극(리드 워드선)(14)을 형성한 후, 이온 주입법에 의해 소스 영역(16-S) 및 드레인 영역(16-D)을 형성함으로써, 용이하게 형성할 수 있다. 또, 게이트 전극(14)의 측벽부에는 CVD법 및 RIE법에 의해, 측벽 절연층(15)을 형성해도 된다.
이 후, CVD법에 의해, MOS 트랜지스터를 완전하게 덮는 절연층(28A)을 형성한다. 또한, CMP법을 이용하여, 절연층(28A)의 표면을 평탄화한다. PEP법 및 RIE법을 이용하여, 절연층(28A) 내에 MOS 트랜지스터의 소스 확산층(16-S) 및 드레인 확산층(16-D)에 달하는 컨택트홀을 형성한다.
스퍼터법에 의해, 절연층(28A) 상 및 그 컨택트홀의 내면 상에, 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(51)을 형성한다. 계속해서, 스퍼터법에 의해 절연층(28A) 상에, 컨택트홀을 완전하게 채우는 도전재(예를 들면, 불순물을 포함하는 도전성 폴리실리콘막, 금속막 등)를 형성한다. 그리고, CMP법에 의해, 도전재 및 배리어 메탈(51)을 연마하여, 컨택트 플러그(17A, 17B)를 형성한다.
CVD법을 이용하여, 절연층(28A) 상에 절연층(28B)을 형성한다. PEP법 및 RIE법을 이용하여, 절연층(28B) 내에 배선 홈을 형성한다. 스퍼터법에 의해 절연층(28B) 상 및 배선 홈의 내면 상에, 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(52)을 형성한다. 계속해서, 스퍼터법에 의해 절연층(28B) 상에 배선 홈을 완전하게 채우는 도전재(예를 들면, 알루미늄, 구리 등의 금속막)를 형성한다. 이 후, CMP에 의해, 도전재 및 배리어 메탈(52)을 연마하여, 중간층(18A) 및 소스선(18B)을 형성한다.
계속해서, CVD법을 이용하여, 절연층(28B) 상에 절연층(28C)을 형성한다. PEP법 및 RIE법을 이용하여, 절연층(28C) 내에 비어홀(via hole)을 형성한다. 스퍼터법에 의해, 절연층(28C) 상 및 비어홀의 내면 상에, 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(53)을 형성한다. 계속해서, 스퍼터법에 의해, 절연층(28C) 상에 비어홀을 완전하게 채우는 도전재(예를 들면, 알루미늄, 구리 등의 금속막)을 형성한다. 이 후, CMP법에 의해, 도전재 및 배리어 메탈(53)을 연마하 여, 비어 플러그(19)를 형성한다.
다음으로, 도 13에 도시한 바와 같이 스퍼터법에 의해, 절연층(28C) 상에 배리어 메탈(예를 들면, Ti(10㎚)과 TiN(10㎚)의 적층)(27a, 27b)을 형성한다. 계속해서, 스퍼터법을 이용하여, 배리어 메탈(27a, 27b) 상에 높은 투자율을 갖는 요크재(예를 들면, NiFe)(25A1, 25B1)를, 약 50㎚의 두께로 형성한다. 또한, 스퍼터법을 이용하여, 요크재(25A1, 25B1) 상에 배리어 메탈(예를 들면, Ti(10㎚)과 TiN(10㎚)의 적층)(27c, 27d)을 형성한다.
또한, 계속해서 스퍼터법을 이용하여, 배리어 메탈(27c, 27d) 상에 도전재(예를 들면, AlCu)를 약 250㎚의 두께로 형성한다. 이 후, PEP법 및 RIE법을 이용하여, 도전재, 요크재(25A1, 25B1) 및 배리어 메탈(27a, 27b, 27c, 27d)을 에칭하면, 중간층(20A) 및 기입 워드선(20B)이 형성된다.
또한, 스퍼터법을 이용하여, 중간층(20A) 및 기입 워드선(20B)을 덮는 배리어층(예를 들면, Ta(10㎚)와 TaN(10㎚)의 적층)(28a, 28b)을 형성한다. 계속해서, 스퍼터법을 이용하여, 배리어층(28a, 28b) 상에 높은 투자율을 갖는 요크재(예를 들면, NiFe)(25A2, 25B2)를, 약 50㎚의 두께로 형성한다.
그리고, RIE법에 의해, 요크재(25A2, 25B2) 및 배리어층(28a, 28b)을 에칭하여, 이들 요크재(25A2, 25B2) 및 배리어층(28a, 28b)을, 중간층(20A) 및 기입 워드선(20B)의 측벽부에만 남긴다.
이 후, CVD법을 이용하여, 절연층(28C) 상에 중간층(20A) 및 기입 워드선(20B)을 완전히 덮는 절연층(29A)을 형성한다. 또한, 예를 들면 CMP법에 의 해, 절연층(29A)의 표면을 평탄화한다.
다음으로, 도 14에 도시한 바와 같이 PEP법 및 RIE법을 이용하여, 절연층(29A) 내에 중간층(20A)에 달하는 비어홀을 형성한다. 스퍼터법에 의해, 절연층(29A) 상 및 비어홀의 내면 상에 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(55)을, 약 10㎚의 두께로 형성한다. 계속해서, CVD법에 의해, 절연층(29A) 상에 비어홀을 완전하게 채우는 도전재(예를 들면, 텅스텐 등의 금속막)를 형성한다. 이 후, CMP법에 의해, 도전재 및 배리어 메탈(55)을 연마하여, 비어 플러그(21)를 형성한다.
CVD법을 이용하여, 절연층(29A) 상에 절연층(30A)을 형성한다. PEP법 및 RIE법을 이용하여, 절연층(30A) 내에 배선 홈을 형성한다. 스퍼터법에 의해, 절연층(30A) 상에 배선 홈을 완전하게 채우는 도전재(예를 들면, Ta 등의 금속막)를, 약 30㎚의 두께로 형성한다. 이 후, CMP에 의해 도전재를 연마하여, 로컬 배선선(TMR 소자의 하부 전극)(22)을 형성한다.
CVD법을 이용하여, 로컬 배선선(22) 상에 복수의 층을 순차적으로 퇴적하고, 또한 이들 복수의 층을 패터닝함으로써, TMR 소자(23)를 형성한다.
TMR 소자(23)는, 예를 들면 Ta(약 40㎚), NiFe(약 10㎚), Al2O3(약 2㎚), CoFe(약 10㎚) 및 IrMn(약 10㎚)으로 이루어지는 적층막, 또는 NiFe(약 5㎚), IrMn(약 12㎚), CoFe(약 3㎚), AlOx(약 1.2㎚), CoFe(약 5㎚) 및 NiFe(약 15㎚)으로 이루어지는 적층막으로 구성된다.
또한, CVD법을 이용하여, TMR 소자(23)를 덮는 절연층(30B)을 형성한 후, 예를 들면 CMP법에 의해 TMR 소자(23) 상의 절연층(30B)을 제거한다. 그 결과, TMR 소자(23)의 최상층이 노출되어, TMR 소자(23)의 측면만이 절연층(30B)에 의해 덮인다.
또, TMR 소자(23)의 최상층이 Ta나 W 등으로 구성되는 경우에는 TMR 소자(23)의 최상층을 노출시킨 후, 직접 후술하는 데이터 선택선을 형성할 수 있다.
다음으로, 도 15에 도시한 바와 같이 스퍼터법에 의해, 절연층(30B) 상에 배리어 메탈(예를 들면, Ti(10㎚)과 TiN(10㎚)의 적층)(29)을 형성한다. 계속해서, 스퍼터법에 의해, 배리어 메탈(29) 상에 도전재(예를 들면, AlCu 등)를, 약 400㎚의 두께로 형성한다. 계속해서, 스퍼터법에 의해, 이 도전재 상에 배리어층(예를 들면, Ta(10㎚)과 TaN(10㎚)의 적층)(30)을 형성한다.
또한, 계속해서, 스퍼터법에 의해, 배리어층(30) 상에 높은 투자율을 갖는 요크재(예를 들면, NiFe 등)(26)를, 약 50㎚의 두께로 형성한다. 이 후, PEP법을 이용하여, 레지스트 패턴(33)을 형성한다.
그리고, RIE법을 이용하여, 레지스트 패턴(33)을 마스크로 하여 요크재(26), 배리어층(30), 도전재 및 배리어 메탈(29)을 에칭하여, 데이터 선택선(판독/기입 비트선)(24)을 형성한다.
이 후, 레지스트 패턴(33)은 제거된다.
다음으로, 도 16에 도시한 바와 같이 스퍼터법에 의해, 절연층(30B) 상에 데 이터 선택선(24)을 덮는 배리어층(예를 들면, Ta(10㎚)과 TaN(10㎚)의 적층)(31)을 형성한다. 계속해서, 스퍼터법에 의해, 배리어층(31) 상에 높은 투자율을 갖는 요크재(예를 들면, NiFe 등)(32)를, 약 50㎚의 두께로 형성한다.
그리고, RIE법에 의해, 요크재(32) 및 배리어층(31)을 에칭하면, 도 17에 도시한 바와 같이 이들 요크재(32) 및 배리어층(31)은 데이터 선택선(24)의 측벽부에만 잔존한다.
이상의 공정에 의해, 제1 실시예(도 10 및 도 11)의 자기 랜덤 액세스 메모리가 완성된다.
(3) 정리
이상, 제1 실시예에 따르면, 기입 워드선(20B)의 하면은 요크재(25B1)에 의해 덮이고, 그 측면은 요크재(25B2)에 의해 덮인다. 또한, 요크재(25B1, 25B2)는 배리어층(28b)에 의해 상호 분리되어 있으므로, 기입 워드선(20B)의 하측 코너부에는 그 하면으로부터 측면에 걸치는 요크재가 형성되지 않는다.
따라서, 요크재(25B1, 25B2)의 자구의 제어를 용이하게 행하고, 기입 워드선(20B)에 흐르는 기입 전류에 의해 발생하는 자계 Hy를, TMR 소자(23)에, 효율적으로 작용시킬 수 있다.
또한, 제1 실시예에 따르면, 데이터 선택선(24)의 상면은 요크재(26)에 의해 덮이고, 그 측면은 요크재(32)에 의해 덮인다. 또한, 요크재(26, 32)는 배리어층(31)에 의해 상호 분리되어 있기 때문에, 데이터 선택선(24)의 상측 코너부에는 그 상면으로부터 측면에 걸치는 요크재가 형성되지 않는다.
따라서, 요크재(26, 32)의 자구의 제어를 용이하게 행하고, 데이터 선택선(24)에 흐르는 기입 전류에 의해 발생하는 자계 Hx를, TMR 소자(23)에, 효율적으로 작용시킬 수 있다.
4. 제2 실시예
도 18 및 도 19는 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 디바이스 구조를 나타내고 있다. 또, 도 18은 Y 방향의 단면이고, 도 19는 도 18의 TMR 소자부의 X 방향의 단면이다. X 방향과 Y 방향은 상호 직교한다.
본 예의 디바이스 구조의 특징은, 기입 워드선의 하면 및 측면을 덮는 요크재를, 또한 원자의 확산을 방지하는 기능을 갖는 배리어층에 의해 덮은 점, 및 데이터 선택선의 상면 및 측면을 덮는 요크재를, 또한 원자의 확산을 방지하는 기능을 갖는 배리어층에 의해 덮은 점에 있다.
반도체 기판(예를 들면, p형 실리콘 기판, p형 웰 영역 등)(11) 내에는 STI 구조를 갖는 소자 분리 절연층(12)이 형성된다. 소자 분리 절연층(12)에 의해 둘러싸인 영역은 리드 선택 스위치가 형성되는 소자 영역이 된다.
리드 선택 스위치는 MOS 트랜지스터(n 채널형 MOS 트랜지스터)로 구성된다. 반도체 기판(11) 상에는 게이트 절연층(13), 게이트 전극(14) 및 측벽 절연층(15)이 형성된다. 게이트 전극(14)은 X 방향으로 연장되어 있으며, 리드 동작 시에, 리드 셀(TMR 소자)을 선택하기 위한 리드 워드선으로서 기능한다.
반도체 기판(11) 내에는 소스 영역(예를 들면, n형 확산층)(16-S) 및 드레인 영역(예를 들면, n형 확산층)(16-D)이 형성된다. 게이트 전극(리드 워드선)(14)은 소스 영역(16-S)과 드레인 영역(16-D) 사이의 채널 영역 상에 배치된다.
제1 금속 배선층을 구성하는 금속층 중의 하나는 복수의 컨택트 플러그를 세로로 중첩하기 위한 중간층(18A)으로서 기능하고, 다른 하나는 소스선(18B)으로서 기능한다.
중간층(18A)은 컨택트 플러그(17A)에 의해 리드 선택 스위치(MOS 트랜지스터)의 드레인 영역(16-D)에 전기적으로 접속된다. 소스선(18B)은 컨택트 플러그(17B)에 의해 리드 선택 스위치의 소스 영역(16-S)에 전기적으로 접속된다. 소스선(18B)은, 예를 들면 게이트 전극(리드 워드선)(14)과 마찬가지로 X 방향으로 연장되어 있다.
제2 금속 배선층을 구성하는 금속층 중의 하나는 복수의 컨택트 플러그를 세로로 중첩하기 위한 중간층(20A)으로서 기능하고, 다른 하나는 기입 워드선(20B)으로서 기능한다. 중간층(20A)은 컨택트 플러그(19)에 의해 중간층(18A)에 전기적으로 접속된다. 기입 워드선(20B)은, 예를 들면 게이트 전극(리드 워드선)(14)과 마찬가지로 X 방향으로 연장되어 있다.
중간층(20A) 및 기입 워드선(20B)의 하면은 높은 투자율을 갖는 재료, 즉 요크재(25A1, 25B1)에 의해 덮여 있다.
요크재(25A1, 25B1)의 바로 아래에는 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(27a, 27b)이 형성되고, 그 바로 윗쪽에는 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(27c, 27d)이 형성된다. 즉, 요크재(25A1, 25B1)는 배리어 메탈(27a, 27b, 27c, 27d)에 협지되어 있다.
또한, 중간층(20A) 및 기입 워드선(20B)의 측면도, 높은 투자율을 갖는 재료, 즉 요크재(25A2, 25B2)에 의해 덮여 있다.
요크재(25A1, 25B1, 25A2, 25B2)를 자력선의 견인역으로서 사용하면, 기입 워드선(20B)에 흐르는 기입 전류에 의해 발생하는 자계 Hy를, TMR 소자(23)에, 효율적으로 집중시킬 수 있다.
배리어층(28a, 28b)(예를 들면, Ti, TiN 또는 이들의 적층, 또는 Ta, TaN 또는 이들의 적층 등)은 중간층(20A) 및 기입 워드선(20B)의 측면 상에 형성된다. 배리어층(28a, 28b)은 중간층(20A) 및 기입 워드선(20B)의 하면을 덮는 요크재(25A1, 25B1)와, 그 측면을 덮는 요크재(25A2, 25B2)를 분리한다.
배리어층(28a, 28b)은 도전성을 갖는 것이어도, 또는 절연성을 갖는 것이어도, 어느 쪽이든 상관없다. 또한, 배리어층(28a, 28b)은 배리어 메탈(27a, 27b)과 동일한 기능을 갖고 있어도 된다.
그런데, 요크재(25A1, 25B1, 25A2, 25B2)를 구성하는 재료의 원자가 확산에 의해, 반도체 기판(11)에 달하면, 반도체 기판(11)의 표면 영역에 형성되는 리드 선택 스위치(IdOS 트랜지스터)의 특성에 악영향을 미치게 하는 경우가 있다.
따라서, 제2 실시예에서는 원자의 확산을 방지하는 기능을 갖는 배리어층(예를 들면, SiN 등)(34)에 의해 요크재(25A1, 25B1, 25A2, 25B2)를 덮는다. 이에 의해, 요크재(25A1, 25B1, 25A2, 25B2)를 구성하는 재료의 원자의 확산이 억제된다.
또, 배리어층(34)은 절연체로 구성된다. 단, 인접하는 배선간의 쇼트 등의 문제를 해소할 수 있으면, 배리어층(34)을 도전체로 구성해도 된다.
제3 금속 배선층을 구성하는 금속층 중의 하나는 TMR 소자(23)의 하부 전극(22)으로서 기능한다. 하부 전극(22)은 컨택트 플러그(21)에 의해 중간층(20A)에 전기적으로 접속된다. TMR 소자(23)는 하부 전극(22) 상에 탑재된다. 여기서, TMR 소자(23)는 기입 워드선(20B)의 바로 윗쪽에 배치됨과 함께, X 방향으로 긴 장방 형상(자화 용이축이 X 방향)으로 형성된다.
제4 금속 배선층을 구성하는 금속층 중의 하나는 데이터 선택선(판독/기입 비트선)(24)으로서 기능한다. 데이터 선택선(24)은 TMR 소자(23)에 전기적으로 접속됨과 함께, Y 방향으로 연장되어 있다.
데이터 선택선(24)의 상면은 높은 투자율을 갖는 재료, 즉 요크재(26)에 의해 덮여 있다. 데이터 선택선(24)의 하면에는 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(29)이 형성되고, 그 상면에는 배리어층(예를 들면, Ti, TiN 또는 이들의 적층, 또는 Ta, TaN 또는 이들의 적층 등)(30)이 형성된다.
또한, 데이터 선택선(24)의 측면도, 높은 투자율을 갖는 재료, 즉 요크재(32)에 의해 덮여 있다.
요크재(26, 32)를 자력선의 견인역으로서 사용하면, 데이터 선택선(24)에 흐르는 기입 전류에 의해 발생하는 자계 Hx를, TMR 소자(23)에, 효율적으로 집중시킬 수 있다.
배리어층(31)(예를 들면, Ti, TiN 또는 이들의 적층, 또는 Ta, TaN 또는 이들의 적층 등)은 데이터 선택선(24)의 측면 상에 형성된다. 배리어층(31)은 데이터 선택선(24)의 상면을 덮는 요크재(26)와, 그 측면을 덮는 요크재(32)를 분리한 다.
배리어층(30, 31)은 도전성을 갖는 것이어도, 또는 절연성을 갖는 것이어도, 어느 쪽이든 상관없다. 또한, 배리어층(30, 31)은 배리어 메탈(29)과 동일한 기능을 갖고 있어도 된다.
요크재(26, 32)에 관해서도, 기입 워드선(20B)을 덮는 요크재(25A1, 25B1, 25A2, 25B2)와 마찬가지로 그것을 구성하는 재료의 원자가 확산에 의해, 반도체 기판(11)에 달하면, 반도체 기판(11)의 표면 영역에 형성되는 리드 선택 스위치(M0S 트랜지스터)의 특성에 악영향을 미치는 경우가 있다.
따라서, 원자의 확산을 방지하는 기능을 갖는 배리어층(예를 들면, SiN 등)(35)에 의해 요크재(26, 32)를 덮는다. 이에 의해, 요크재(26, 32)를 구성하는 재료의 원자의 확산이 억제된다.
또, 배리어층(35)은 절연체로 구성된다. 단, 인접하는 배선간의 쇼트 등의 문제를 해소할 수 있으면, 배리어층(35)을 도전체로 구성해도 된다.
(2) 제조 방법
다음으로, 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 제조 방법에 대하여 설명한다.
우선, 도 20에 도시한 바와 같이 PEP법, CVD법, CMP법 등의 방법을 이용하여, 반도체 기판(11) 내에 STI 구조의 소자 분리 절연층(12)을 형성한다.
또한, 소자 분리 절연층(12)에 둘러싸인 소자 영역 내에, 리드 선택 스위치로서의 MOS 트랜지스터를 형성한다.
MOS 트랜지스터는 CVD법, PEP법 및 RIE법에 의해, 게이트 절연층(13) 및 게이트 전극(리드 워드선)(14)을 형성한 후, 이온 주입법에 의해, 소스 영역(16-S) 및 드레인 영역(16-D)을 형성함으로써, 용이하게 형성할 수 있다. 게이트 전극(14)의 측벽부에는 CVD법 및 RIE법에 의해, 측벽 절연층(15)을 형성해도 된다.
이 후, CVD법에 의해, MOS 트랜지스터를 완전하게 덮는 절연층(28A)을 형성한다. 또한, CMP법을 이용하여, 절연층(28A)의 표면을 평탄화한다. PEP법 및 RIE법을 이용하여, 절연층(28A) 내에 MOS 트랜지스터의 소스 확산층(16-S) 및 드레인 확산층(16-D)에 달하는 컨택트홀을 형성한다.
스퍼터법에 의해, 절연층(28A) 상 및 그 컨택트홀의 내면 상에, 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(51)을 형성한다. 계속해서, 스퍼터법에 의해, 절연층(28A) 상에 컨택트홀을 완전하게 채우는 도전재(예를 들면, 불순물을 포함하는 도전성 폴리실리콘막, 금속막 등)를 형성한다. 그리고, CMP법에 의해, 도전재 및 배리어 메탈(51)을 연마하여, 컨택트 플러그(17A, 17B)를 형성한다.
CVD법을 이용하여, 절연층(28A) 상에 절연층(28B)을 형성한다. PEP법 및 RIE법을 이용하여, 절연층(28B) 내에 배선 홈을 형성한다. 스퍼터법에 의해 절연층(28B) 상 및 배선 홈의 내면 상에, 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(52)을 형성한다. 계속해서, 스퍼터법에 의해, 절연층(28B) 상에 배선 홈을 완전하게 채우는 도전재(예를 들면, 알루미늄, 구리 등의 금속막)를 형성한다. 이 후, CMP에 의해, 도전재 및 배리어 메탈(52)을 연마하여, 중간층(18A) 및 소스 선(18B)을 형성한다.
계속해서, CVD법을 이용하여, 절연층(28B) 상에 절연층(28C)을 형성한다. PEP법 및 RIE법을 이용하여, 절연층(28C) 내에 비어홀(via hole)을 형성한다. 스퍼터법에 의해, 절연층(28C) 상 및 비어홀의 내면 상에, 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(53)을 형성한다. 계속해서, 스퍼터법에 의해, 절연층(28C) 상에 비어홀을 완전하게 채우는 도전재(예를 들면, 알루미늄, 구리 등의 금속막)를 형성한다. 이 후, CMP법에 의해, 도전재 및 배리어 메탈(53)을 연마하여, 비어 플러그(19)를 형성한다.
다음으로, 도 21에 도시한 바와 같이 스퍼터법에 의해, 절연층(28C) 상에 배리어 메탈(예를 들면, Ti(10㎚)과 TiN(10㎚)의 적층)(27a, 27b)을 형성한다. 계속해서, 스퍼터법을 이용하여, 배리어 메탈(27a, 27b) 상에 높은 투자율을 갖는 요크재(예를 들면, NiFe)(25A1, 25B1)를, 약 50㎚의 두께로 형성한다. 또한, 스퍼터법을 이용하여, 요크재(25A1, 25B1) 상에 배리어 메탈(예를 들면, Ti(10㎚)과 TiN(10㎚)의 적층)(27c, 27d)을 형성한다.
또한, 계속해서, 스퍼터법을 이용하여, 배리어 메탈(27c, 27d) 상에 도전재(예를 들면, AlCu)를, 약 250㎚의 두께로 형성한다. 이 후, PEP법 및 RIE법을 이용하여, 도전재, 요크재(25A1, 25B1) 및 배리어 메탈(27a, 27b, 27c, 27d)을 에칭하면, 중간층(20A) 및 기입 워드선(20B)이 형성된다.
또한, 스퍼터법을 이용하여, 중간층(20A) 및 기입 워드선(20B)을 덮는 배리어층(예를 들면, Ta(10㎚)과 TaN(10㎚)의 적층)(28a, 28b)을 형성한다. 계속해서, 스퍼터법을 이용하여, 배리어층(28a, 28b) 상에 높은 투자율을 갖는 요크재(예를 들면, NiFe)(25A2, 25B2)를, 약 50㎚의 두께로 형성한다.
그리고, RIE법에 의해, 요크재(25A2, 25B2) 및 배리어층(28a, 28b)을 에칭하여, 이들 요크재(25A2, 25B2) 및 배리어층(28a, 28b)을, 중간층(20A) 및 기입 워드선(20B)의 측벽부에만 남긴다.
이 후, CVD법을 이용하여, 요크재(25A1, 25B1, 25A2), 25B2)를 덮는 배리어층(예를 들면, SiN 등)(34)을, 약 20㎚의 두께로 형성한다. 계속해서, CVD법을 이용하여, 배리어층(34) 상에 중간층(20A) 및 기입 워드선(20B)을 완전하게 덮는 절연층(29A)을 형성한다. 또한, 예를 들면 CMP법에 의해, 절연층(29A)의 표면을 평탄화한다.
다음으로, 도 22에 도시한 바와 같이 PEP법 및 RIE법을 이용하여, 절연층(29A) 내에 중간층(20A)에 달하는 비어홀을 형성한다. 스퍼터법에 의해, 절연층(29A) 상 및 비어홀의 내면 상에 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(55)을, 약 10㎚의 두께로 형성한다. 계속해서, CVD법에 의해, 절연층(29A) 상에 비어홀을 완전하게 채우는 도전재(예를 들면, 텅스텐 등의 금속막)를 형성한다. 이 후, CMP법에 의해, 도전재 및 배리어 메탈(55)을 연마하여, 비어 플러그(21)를 형성한다.
CVD법을 이용하여, 절연층(29A) 상에 절연층(30A)을 형성한다. PEP법 및 RIE법을 이용하여, 절연층(30A) 내에 배선 홈을 형성한다. 스퍼터법에 의해, 절연층(30A) 상에 배선 홈을 완전하게 채우는 도전재(예를 들면, Ta 등의 금속막)를, 약 50㎚의 두께로 형성한다. 이 후, CMP에 의해 도전재를 연마하여, 로컬 배선선(TMR 소자의 하부 전극)(22)을 형성한다.
CVD법을 이용하여, 로컬 배선선(22) 상에 복수의 층을 순차적으로 퇴적하고, 또한 이들 복수의 층을 패터닝함으로써, TMR 소자(23)를 형성한다.
CVD법을 이용하여, TMR 소자(23)를 덮는 절연층(30B)을 형성한 후, 예를 들면 CMP법에 의해 TMR 소자(23) 상의 절연층(30B)을 제거한다. 그 결과, TMR 소자(23)의 최상층이 노출되어, TMR 소자(23)의 측면만이 절연층(30B)에 의해 덮인다.
또, TMR 소자(23)의 최상층이 Ta나 W 등으로 구성되는 경우에는, TMR 소자(23)의 최상층을 노출시킨 후, 직접 후술하는 데이터 선택선을 형성할 수 있다.
다음으로, 도 23에 도시한 바와 같이 스퍼터법에 의해, 절연층(30B) 상에 배리어 메탈(예를 들면, Ti(10㎚)과 TiN(10㎚)의 적층)(29)을 형성한다. 계속해서, 스퍼터법에 의해, 배리어 메탈(29) 상에 도전재(예를 들면, AlCu 등)를, 약 400㎚의 두께로 형성한다. 계속해서, 스퍼터법에 의해, 이 도전재 상에 배리어층(예를 들면, Ta(10㎚)과 TaN(10㎚)의 적층)(30)을 형성한다.
또한, 계속해서, 스퍼터법에 의해 배리어층(30) 상에 높은 투자율을 갖는 요크재(예를 들면, NiFe 등)(26)를, 약 50㎚의 두께로 형성한다. 이 후, PEP법을 이용하여, 레지스트 패턴(33)을 형성한다.
그리고, RIE법을 이용하여, 레지스트 패턴(33)을 마스크로 하여, 요크재(26), 배리어층(30), 도전재 및 배리어 메탈(29)을 에칭하여, 데이터 선택선(판독/기입 비트선)(24)을 형성한다.
이 후, 레지스트 패턴(33)은 제거된다.
다음으로, 도 24에 도시한 바와 같이 스퍼터법에 의해, 절연층(30B) 상에 데이터 선택선(24)을 덮는 배리어층(예를 들면, Ta(10㎚)와 TaN(10㎚)의 적층)(31)을 형성한다. 계속해서, 스퍼터법에 의해, 배리어층(31) 상에 높은 투자율을 갖는 요크재(예를 들면, NiFe 등)(32)를, 약 50㎚의 두께로 형성한다.
그리고, RIE법에 의해, 요크재(32) 및 배리어층(31)을 에칭하면, 도 25에 도시한 바와 같이 이들 요크재(32) 및 배리어층(31)은 데이터 선택선(24)의 측벽부에만 잔존한다.
또한, 도 25에 도시한 바와 같이 CVD법을 이용하여, 요크재(26, 32)를 덮는 배리어층(예를 들면, SiN 등)을, 약 20㎚의 두께로 형성한다.
이상의 공정에 의해, 제2 실시예(도 18 및 도 19)의 자기 랜덤 액세스 메모리가 완성된다.
(3) 정리
이상, 제2 실시예에 따르면, 중간층(20A), 기입 워드선(20B)의 하면 및 측면을 덮는 요크재(25A1, 25A2, 25B1, 25B2)를, 또한 원자의 확산을 방지하는 기능을 갖는 배리어층(34)에 의해 덮고 있다. 또한, 데이터 선택선(24)의 상면 및 측면을 덮는 요크재(26, 32)를, 또한 원자의 확산을 방지하는 기능을 갖는 배리어층(35)에 의해 덮고 있다.
따라서, 요크재(25A1, 25A2, 25B1, 25B2, 26, 32)를 구성하는 재료의 원자가 반도체 기판(11)에 확산하는 것을 억제할 수 있고, MOS 트랜지스터의 특성의 열화를 방지할 수 있다.
5. 제3 실시예
도 26 및 도 27은 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 디바이스 구조를 나타내고 있다. 또, 도 26은 Y 방향의 단면이고, 도 27은 도 26의 TMR 소자부의 X 방향의 단면이다. X 방향과 Y 방향은 상호 직교한다.
본 예의 디바이스 구조의 특징은, 기입 워드선의 바로 윗쪽 및 데이터 선택선의 바로 윗쪽에, 각각 배선 가공 시의 마스크가 되는 하드 마스크(예를 들면, SiO2 등)를 형성한 점에 있다.
반도체 기판(예를 들면, p형 실리콘 기판, p형 웰 영역 등)(11) 내에는 STI 구조를 갖는 소자 분리 절연층(12)이 형성된다. 소자 분리 절연층(12)에 의해 둘러싸인 영역은 리드 선택 스위치가 형성되는 소자 영역이 된다.
리드 선택 스위치는 MOS 트랜지스터(n 채널형 MOS 트랜지스터)로 구성된다. 반도체 기판(11) 상에는 게이트 절연층(13), 게이트 전극(14) 및 측벽 절연층(15)이 형성된다. 게이트 전극(14)은 X 방향으로 연장되어 있으며, 리드 동작 시에, 리드 셀(TMR 소자)을 선택하기 위한 리드 워드선으로서 기능한다.
반도체 기판(11) 내에는 소스 영역(예를 들면, n형 확산층)(16-S) 및 드레인 영역(예를 들면, n형 확산층)(16-D)이 형성된다. 게이트 전극(리드 워드선)(14)은 소스 영역(16-S)과 드레인 영역(16-D) 사이의 채널 영역 상에 배치된다.
제1 금속 배선층을 구성하는 금속층 중의 하나는 복수의 컨택트 플러그를 세로로 중첩하기 위한 중간층(18A)으로서 기능하고, 다른 하나는 소스선(18B)으로서 기능한다.
중간층(18A)은 컨택트 플러그(17A)에 의해 리드 선택 스위치(MOS 트랜지스터)의 드레인 영역(16-D)에 전기적으로 접속된다. 소스선(18B)은 컨택트 플러그(17B)에 의해 리드 선택 스위치의 소스 영역(16-S)에 전기적으로 접속된다. 소스선(18B)은, 예를 들면 게이트 전극(리드 워드선)(14)과 마찬가지로 X 방향으로 연장되어 있다.
제2 금속 배선층을 구성하는 금속층 중의 하나는 복수의 컨택트 플러그를 세로로 중첩하기 위한 중간층(20A)으로서 기능하고, 다른 하나는 기입 워드선(20B)으로서 기능한다. 중간층(20A)은 컨택트 플러그(19)에 의해 중간층(18A)에 전기적으로 접속된다. 기입 워드선(20B)은, 예를 들면 게이트 전극(리드 워드선)(14)과 마찬가지로 X 방향으로 연장되어 있다.
중간층(20A) 및 기입 워드선(20B)의 하면은 높은 투자율을 갖는 재료, 즉 요크재(25A1, 25B1)에 의해 덮여 있다.
요크재(25A1, 25B1)의 바로 아래에는 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(27a, 27b)이 형성되고, 그 바로 윗쪽에는 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(27c, 27d)이 형성된다. 즉, 요크재(25A1, 25B1)는 배리어 메탈(27a, 27b, 27c, 27d)에 협지되어 있다.
또한, 중간층(20A) 및 기입 워드선(20B)의 측면도, 높은 투자율을 갖는 재료, 즉 요크재(25A2, 25B2)에 의해 덮여 있다.
요크재(25A1, 25B1, 25A2, 25B2)를 자력선의 견인역으로서 사용하면, 기입 워드선(20B)에 흐르는 기입 전류에 의해 발생하는 자계 Hy를, TMR 소자(23)에, 효율적으로 집중시킬 수 있다.
배리어층(28a, 28b)(예를 들면, Ti, TiN 또는 이들의 적층, 또는 Ta, TaN 또는 이들의 적층 등)은 중간층(20A) 및 기입 워드선(20B)의 측면 상에 형성된다. 배리어층(28a, 28b)은 중간층(20A) 및 기입 워드선(20B)의 하면을 덮는 요크재(25A1, 25B1)와, 그 측면을 덮는 요크재(25A2, 25B2)를 분리한다.
배리어층(28a, 28b)은 도전성을 갖는 것이어도, 또는 절연성을 갖는 것이어도, 어느 쪽이든 상관없다. 또한, 배리어층(28a, 28b)은 배리어 메탈(27a, 27b)과 동일한 기능을 갖고 있어도 된다.
중간층(20A)의 바로 윗쪽 및 기입 워드선(20B)의 바로 윗쪽에는 배선 가공 시(RIE 시)의 마스크가 되는 하드 마스크(예를 들면, SiO2 등)(36A, 36B)가 형성된다.
제3 금속 배선층을 구성하는 금속층 중의 하나는 TMR 소자(23)의 하부 전극(22)으로서 기능한다. 하부 전극(22)은 컨택트 플러그(21)에 의해 중간층(20A)에 전기적으로 접속된다. TMR 소자(23)는 하부 전극(22) 상에 탑재된다. 여기서, TMR 소자(23)는 기입 워드선(20B)의 바로 윗쪽에 배치됨과 함께, X 방향으로 긴 장방 형상(자화 용이축이 X 방향)으로 형성된다.
제4 금속 배선층을 구성하는 금속층 중의 하나는 데이터 선택선(판독/기입 비트선)(24)으로서 기능한다. 데이터 선택선(24)은 TMR 소자(23)에 전기적으로 접속됨과 함께, Y 방향으로 연장되어 있다.
데이터 선택선(24)의 상면은 높은 투자율을 갖는 재료, 즉 요크재(26)에 의해 덮여 있다. 데이터 선택선(24)의 하면에는 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(29)이 형성되고, 그 상면에는 배리어층(예를 들면, Ti, TiN 또는 이들의 적층, 또는 Ta, TaN 또는 이들의 적층 등)(30)이 형성된다.
또한, 데이터 선택선(24)의 측면도, 높은 투자율을 갖는 재료, 즉 요크재(32)에 의해 덮여 있다.
요크재(26, 32)를 자력선의 견인역으로서 사용하면, 데이터 선택선(24)에 흐르는 기입 전류에 의해 발생하는 자계 Hx를, TMR 소자(23)에, 효율적으로 집중시킬 수 있다.
배리어층(31)(예를 들면, Ti, TiN 또는 이들의 적층, 또는 Ta, TaN 또는 이들의 적층 등)은 데이터 선택선(24)의 측면 상에 형성된다. 배리어층(31)은 데이터 선택선(24)의 상면을 덮는 요크재(26)와, 그 측면을 덮는 요크재(32)를 분리한다.
배리어층(30, 31)은 도전성을 갖는 것이어도, 또는 절연성을 갖는 것이어도, 어느 쪽이든 상관없다. 또한, 배리어층(30, 31)은 배리어 메탈(29)과 동일한 기능을 갖고 있어도 된다.
데이터 선택선(24)의 바로 윗쪽에는 배선 가공 시(RIE 시)의 마스크가 되는 하드 마스크(예를 들면, SiO2 등)(37)가 형성된다.
(2) 제조 방법
다음으로, 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 제조 방법에 대하여 설명한다.
우선, 도 28에 도시한 바와 같이 PEP법, CVD법, CMP법 등의 방법을 이용하여, 반도체 기판(11) 내에 STI 구조의 소자 분리 절연층(12)을 형성한다.
또한, 소자 분리 절연층(12)에 둘러싸인 소자 영역 내에, 리드 선택 스위치로서의 MOS 트랜지스터를 형성한다.
MOS 트랜지스터는 CVD법, PEP법 및 RIE법에 의해, 게이트 절연층(13) 및 게이트 전극(리드 워드선)(14)을 형성한 후, 이온 주입법에 의해, 소스 영역(16-S) 및 드레인 영역(16-D)을 형성함으로써, 용이하게 형성할 수 있다. 게이트 전극(14)의 측벽부에는 CVD법 및 RIE법에 의해, 측벽 절연층(15)을 형성해도 된다.
이 후, CVD법에 의해, MOS 트랜지스터를 완전하게 덮는 절연층(28A)을 형성한다. 또한, CMP법을 이용하여, 절연층(28A)의 표면을 평탄화한다. PEP법 및 RIE법을 이용하여, 절연층(28A) 내에 MOS 트랜지스터의 소스 확산층(16-S) 및 드레인 확산층(16-D)에 달하는 컨택트홀을 형성한다.
스퍼터법에 의해, 절연층(28A) 상 및 그 컨택트홀의 내면 상에, 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(51)을 형성한다. 계속해서, 스퍼 터법에 의해, 절연층(28A) 상에 컨택트홀을 완전하게 채우는 도전재(예를 들면, 불순물을 포함하는 도전성 폴리실리콘막, 금속막 등)를 형성한다. 그리고, CMP법에 의해, 도전재 및 배리어 메탈(51)을 연마하여, 컨택트 플러그(17A, 17B)를 형성한다.
CVD법을 이용하여, 절연층(28A) 상에 절연층(28B)을 형성한다. PEP법 및 RIE법을 이용하여, 절연층(28B) 내에 배선 홈을 형성한다. 스퍼터법에 의해, 절연층(28B) 상 및 배선 홈의 내면 상에, 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(52)을 형성한다. 계속해서, 스퍼터법에 의해, 절연층(28B) 상에 배선 홈을 완전하게 채우는 도전재(예를 들면, 알루미늄, 구리 등의 금속막)를 형성한다. 이 후, CMP에 의해, 도전재 및 배리어 메탈(52)을 연마하여, 중간층(18A) 및 소스선(18B)을 형성한다.
계속해서, CVD법을 이용하여, 절연층(28B) 상에 절연층(28C)을 형성한다. PEP법 및 RIE법을 이용하여, 절연층(28C) 내에 비어홀(via hole)을 형성한다. 스퍼터법에 의해, 절연층(28C) 상 및 비어홀의 내면 상에, 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(53)을 형성한다. 계속해서, 스퍼터법에 의해, 절연층(28C) 상에 비어홀을 완전하게 채우는 도전재(예를 들면, 알루미늄, 구리 등의 금속막)를 형성한다. 이 후, CMP법에 의해, 도전재 및 배리어 메탈(53)을 연마하여, 비어 플러그(19)를 형성한다.
다음으로, 도 29에 도시한 바와 같이 스퍼터법에 의해, 절연층(28C) 상에 배리어 메탈(예를 들면, Ti(10㎚)과 TiN(10㎚)의 적층)(27a, 27b)을 형성한다. 계속 해서, 스퍼터법을 이용하여, 배리어 메탈(27a, 27b) 상에 높은 투자율을 갖는 요크재(예를 들면, NiFe)(25A1, 25B1)를, 약 50㎚의 두께로 형성한다. 또한, 스퍼터법을 이용하여, 요크재(25A1, 25B1) 상에 배리어 메탈(예를 들면, Ti(10㎚)과 TiN(10㎚)의 적층)(27c, 27d)을 형성한다.
또한, 계속해서, 스퍼터법을 이용하여, 배리어 메탈(27c, 27d) 상에 도전재(예를 들면, AlCu)를, 약 250㎚의 두께로 형성한다. 또한, 스퍼터법을 이용하여, 이 도전재 상에 하드 마스크가 되는 절연층(예를 들면, SiO2)(36A, 36B)을, 약 100㎚의 두께로 형성한다.
이 후, PEP법에 의해, 레지스트 패턴을 형성한다. 그리고, 이 레지스트 패턴을 마스크로 하여, RIE법에 의해, 하드 마스크로서의 절연층(36A, 36B)을 패터닝한다. 이 후, 레지스트 패턴을 제거한다.
그리고, 이번은 절연층(36A, 36B)을 마스크로 하여, RIE법에 의해, 도전재, 요크재(25A1, 25B1) 및 배리어 메탈(27a, 27b, 27c, 27d)을, 순차적으로 에칭하면, 중간층(20A) 및 기입 워드선(20B)이 형성된다.
또한, 스퍼터법을 이용하여, 중간층(20A) 및 기입 워드선(20B)을 덮는 배리어층(예를 들면, Ta(10㎚)과 TaN(10㎚)의 적층)(28a, 28b)을 형성한다. 계속해서, 스퍼터법을 이용하여, 배리어층(28a, 28b) 상에 높은 투자율을 갖는 요크재(예를 들면, NiFe)(25A2, 25B2)를, 약 50㎚의 두께로 형성한다.
그리고, RIE법에 의해, 요크재(25A2, 25B2) 및 배리어층(28a, 28b)을 에칭하 여, 이들 요크재(25A2, 25B2) 및 배리어층(28a, 28b)을, 중간층(20A) 및 기입 워드선(20B)의 측벽부에만 남긴다.
이 후, CVD법을 이용하여, 배리어층(34) 상에 중간층(20A) 및 기입 워드선(20B)을 완전하게 덮는 절연층(29A)을 형성한다. 또한, 예를 들면 CMP법에 의해, 절연층(29A)의 표면을 평탄화한다.
다음으로, 도 30에 도시한 바와 같이 PEP법 및 RIE법을 이용하여, 절연층(29A) 내에 중간층(20A)에 달하는 배리어 메탈을 형성한다. 스퍼터법에 의해, 절연층(29A) 상 및 비어홀의 내면 상에 배리어 메탈(예를 들면, Ti, TiN 또는 이들의 적층 등)(55)을, 약 10㎚의 두께로 형성한다. 계속해서, CVD법에 의해, 절연층(29A) 상에 비어홀을 완전하게 채우는 도전재(예를 들면, 텅스텐 등의 금속막)를 형성한다. 이 후, CMP법에 의해, 도전재 및 배리어 메탈(55)을 연마하여, 비어 플러그(21)를 형성한다.
CVD법을 이용하여, 절연층(29A) 상에 절연층(30A)을 형성한다. PEP법 및 RIE법을 이용하여, 절연층(30A) 내에 배선 홈을 형성한다. 스퍼터법에 의해, 절연층(30A) 상에 배선 홈을 완전하게 채우는 도전재(예를 들면, Ta 등의 금속막)를, 약 50㎚의 두께로 형성한다. 이 후, CMP에 의해 도전재를 연마하여, 로컬 배선선(TMR 소자의 하부 전극)(22)을 형성한다.
CVD법을 이용하여, 로컬 배선선(22) 상에 복수의 층을 순차적으로 퇴적하여, 또한 이들 복수의 층을 패터닝함으로써, TMR 소자(23)를 형성한다.
CVD법을 이용하여, TMR 소자(23)를 덮는 절연층(30B)을 형성한 후, 예를 들 면 CMP법에 의해 TMR 소자(23) 상의 절연층(30B)을 제거한다. 그 결과, TMR 소자(23)의 최상층이 노출되어, TMR 소자(23)의 측면만이 절연층(30B)에 의해 덮인다.
또, TMR 소자(23)의 최상층이 Ta나 W 등으로 구성되는 경우에는 TMR 소자(23)의 최상층을 노출시킨 후, 직접 후술하는 데이터 선택선을 형성할 수 있다.
다음으로, 도 31에 도시한 바와 같이 스퍼터법에 의해, 절연층(30B) 상에 배리어 메탈(예를 들면, Ti(10㎚)과 TiN(10㎚)의 적층)(29)을 형성한다. 계속해서, 스퍼터법에 의해, 배리어 메탈(29) 상에 도전재(예를 들면, AlCu 등)를, 약 400㎚의 두께로 형성한다. 계속해서, 스퍼터법에 의해, 이 도전재 상에 배리어층(예를 들면, Ta(10㎚)과 TaN(10㎚)의 적층)(30)을 형성한다.
또한, 계속해서, 스퍼터법에 의해, 배리어층(30) 상에 높은 투자율을 갖는 요크재(예를 들면, NiFe 등)(26)를, 약 50㎚의 두께로 형성한다. 또한, 스퍼터법에 의해, 요크재(26) 상에 배선 가공 시의 하드 마스크로서 기능하는 절연층(예를 들면, SiO2)(37)을 형성한다. 이 후, PEP법을 이용하여, 레지스트 패턴(33)을 형성한다.
그리고, 레지스트 패턴(33)을 마스크로 하여, RIE법에 의해, 하드 마스크로서의 절연층(37)을 패터닝한다. 이 후, 레지스트 패턴(33)은 제거된다.
다음으로, 도 32에 도시한 바와 같이 이번은 절연층(37)을 마스크로 하여, RIE법에 의해, 요크재(26), 배리어층(30), 도전재 및 배리어 메탈(29)을, 순차적으로 에칭하여, 데이터 선택선(판독/기입 비트선)(24)을 형성한다.
다음으로, 도 33에 도시한 바와 같이 스퍼터법에 의해, 절연층(30B) 상에 데이터 선택선(24)을 덮는 배리어층(예를 들면, Ta(10㎚)과 TaN(10㎚)의 적층)(31)을 형성한다. 계속해서, 스퍼터법에 의해, 배리어층(31) 상에 높은 투자율을 갖는 요크재(예를 들면, NiFe 등)(32)를, 약 50㎚의 두께로 형성한다.
그리고, RIE법에 의해, 요크재(32) 및 배리어층(31)을 에칭하면, 도 34에 도시한 바와 같이 이들 요크재(32) 및 배리어층(31)은 데이터 선택선(24)의 측벽부에만 잔존한다.
이상의 공정에 의해, 제3 실시예(도 26 및 도 27)의 자기 랜덤 액세스 메모리가 완성된다.
(3) 정리
이상, 제3 실시예에 따르면, 중간층(20A) 및 기입 워드선(20B)의 가공에 관하여, 포토레지스트가 아니고, 하드 마스크(예를 들면, SiO2)를 RIE의 마스크로 하여 사용하고 있다. 따라서, RIE 시에, 마스크재와, 도전재, 요크재 및 배리어 메탈과의 사이의 에칭 선택비를 충분히 확보할 수 있다.
마찬가지로, 데이터 선택선(24)의 가공에 관해서도, 포토레지스트가 아니고, 하드 마스크(예를 들면, SiO2)를 RIE의 마스크로 하여 사용하고 있다. 따라서, RIE 시에, 마스크재와, 요크재, 배리어층, 도전재 및 배리어 메탈과의 사이의 에칭 선 택비를 충분히 확보할 수 있다.
6. 제4 실시예
도 35 및 도 36은 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 디바이스 구조를 나타내고 있다. 또, 도 35는 Y 방향의 단면이고, 도 36은 도 35의 TMR 소자부의 X 방향의 단면이다. X 방향과 Y 방향은 상호 직교한다.
본 예의 디바이스 구조의 특징은, 제1 실시예의 디바이스에 있어서, 요크재(25A1, 25A2, 25B1, 25B2)를 도전 물질로 구성하고, 요크재(26, 32) 및 배리어층(28a, 28b, 30, 31)을 절연 물질로 구성한 점에 있다.
즉, 요크재(25A1, 25A2, 25B1, 25B2, 26, 32) 및 배리어층(28a, 28b, 30, 31)에 대해서는 도전 물질로 구성할 수도 있고, 또한 절연 물질로 구성할 수도 있다.
7. 제5 실시예
도 37은 본 발명의 제5 실시예에 따른 자기 랜덤 액세스 메모리의 디바이스 구조를 나타내고 있다.
본 예의 디바이스 구조의 특징은 상술한 제1 실시예에서의 기입선의 구조를, 소위 사다리 타입 셀 어레이 구조를 갖는 자기 랜덤 액세스 메모리에 적용한 점에 있다.
사다리 타입 셀 어레이 구조에서는 반도체 기판(11) 상에 있어서, 복수(본 예에서는 4개)의 TMR 소자(23)가 가로 방향(반도체 기판의 표면에 평행한 방향)에 배치된다. 이들 TMR 소자(23)는 데이터 선택선(판독/기입 비트선)(24)과 하부 전 극과의 사이에 병렬로 접속된다.
TMR 소자(23)의 일단은 데이터 선택선(24)에 직접 접속되고, 그 타단은 하부 전극을 경유하여, 리드 선택 스위치 RSW에 공통으로 접속된다. 복수의 TMR 소자(23)는 1개의 데이터 선택선(24)을 공유한다.
데이터 선택선(24)은 복수의 TMR 소자(23)의 바로 윗쪽에 배치되어, Y 방향으로 연장되고 있다. 데이터 선택선(24)의 상면은 높은 투자율을 갖는 요크재(26)에 의해 덮이고, 그 측면은 높은 투자율을 갖는 요크재(32)에 의해 덮여 있다.
데이터 선택선(24)과 요크재(26)와의 사이에는 배리어층(30)이 배치되고, 데이터 선택선(24)과 요크재(32)와의 사이에는 배리어층(31)이 배치된다. 배리어층(31)은 데이터 선택선(24)의 상면을 덮는 요크재(26)와 데이터 선택선(24)의 측면을 덮는 요크재(32)를 분리한다.
배리어층(30, 31)은 도전성을 갖는 것이어도, 또는 절연성을 갖는 것이어도, 어느 쪽이든 상관없다. 또한, 배리어층(30, 31)은 배리어 메탈(29)과 동일한 기능을 갖고 있어도 된다.
기입 워드선(20B)은 TMR 소자(23)의 바로 아래에 배치되어, Y 방향에 직교하는 X 방향으로 연장되어 있다. 기입 워드선(20B)의 하면은 높은 투자율을 갖는 요크재(25B1)에 의해 덮이고, 그 측면은 높은 투자율을 갖는 요크재(25B2)에 의해 덮여 있다.
기입 워드선(20B)과 요크재(25B2)와의 사이에는 배리어층(28b)이 배치된다. 배리어층(28b)은 기입 워드선(20B)의 하면을 덮는 요크재(25B1)와 기입 워드선(20B)의 측면을 덮는 요크재(25B2)를 분리한다.
배리어층(28b)은 도전성을 갖는 것이어도, 또는 절연성을 갖는 것이어도, 어느 쪽이든 상관없다. 또한, 배리어층(28b)은 배리어 메탈(27b)과 동일한 기능을 갖고 있어도 된다.
또, 제5 실시예에서는 요크재(25B1, 25B2, 26, 32), 배리어 메탈(27b, 27d) 및 배리어층(28b, 30, 31)은 도전 물질로 구성되어 있어도, 또한 절연 물질로 구성되어 있어도 된다.
8. 제6 실시예
도 38은 본 발명의 제6 실시예에 따른 자기 랜덤 액세스 메모리의 디바이스 구조를 나타내고 있다.
본 예의 디바이스 구조의 특징은, 상술한 제1 실시예에서의 기입선의 구조를, 다른 종류의 셀 어레이 구조를 갖는 자기 랜덤 액세스 메모리에 적용한 점에 있다.
이 셀 어레이 구조에서는 반도체 기판(11) 상에 있어서, 복수(본 예에서는 4개)의 TMR 소자(23)가 Y 방향(반도체 기판의 표면에 평행한 방향)에 배치된다. 이들 TMR 소자(23)는 X 방향으로 연장되는 기입 워드선(20B)과 상부 전극과의 사이에 접속된다.
TMR 소자(23)의 일단은 기입 워드선(20B)에 직접 접속되고, 그 타단은 상부 전극을 경유하여, 리드 선택 스위치 RSW에 공통으로 접속된다. 복수의 TMR 소자(23)는 1개의 데이터 선택선(24)을 공유한다.
데이터 선택선(24)은 복수의 TMR 소자(23)의 바로 윗쪽에 배치되어, Y 방향으로 연장되고 있다. 데이터 선택선(24)의 상면은 높은 투자율을 갖는 요크재(26)에 의해 덮이고, 그 측면은 높은 투자율을 갖는 요크재(32)에 의해 덮여 있다.
데이터 선택선(24)과 요크재(26)와의 사이에는 배리어층(30)이 배치되고, 데이터 선택선(24)과 요크재(32)와의 사이에는 배리어층(31)이 배치된다. 배리어층(31)은 데이터 선택선(24)의 상면을 덮는 요크재(26)와 데이터 선택선(24)의 측면을 덮는 요크재(32)를 분리한다.
배리어층(30, 31)은 도전성을 갖는 것이어도, 또는 절연성을 갖는 것이어도, 어느 쪽이든 상관없다. 또한, 배리어층(30, 31)은 배리어 메탈(29)과 동일한 기능을 갖고 있어도 된다.
기입 워드선(20B)은 TMR 소자(23)의 바로 아래에 배치된다. 기입 워드선(20B)의 하면은 높은 투자율을 갖는 요크재(25B1)에 의해 덮이고, 그 측면은 높은 투자율을 갖는 요크재(25B2)에 의해 덮여 있다.
기입 워드선(20B)과 요크재(25B2)와의 사이에는 배리어층(28b)이 배치된다. 배리어층(28b)은 기입 워드선(20B)의 하면을 덮는 요크재(25B1)와 기입 워드선(20B)의 측면을 덮는 요크재(25B2)를 분리한다.
배리어층(28b)은 도전성을 갖는 것이어도 되고, 또는 절연성을 갖는 것이어도 된다. 또한, 배리어층(23b)은 배리어 메탈(27b)과 동일한 기능을 갖고 있어도 된다.
또, 제6 실시예에서는 요크재(25B1, 25 B2, 26, 32), 배리어 메탈(27b, 27d, 29) 및 배리어층(28b, 30, 31)은 도전 물질로 구성되어 있어도 되고, 또한 절연 물질로 구성되어 있어도 된다.
9. 제7 실시예
도 39는 본 발명의 제7 실시예에 따른 자기 랜덤 액세스 메모리의 디바이스 구조를 나타내고 있다.
본 예의 디바이스 구조의 특징은, 상술한 제1 실시예에서의 기입선의 구조를, 소위 크로스 포인트 타입 셀 어레이 구조를 갖는 자기 랜덤 액세스 메모리에 적용한 점에 있다.
크로스 포인트 타입 셀 어레이 구조에서는 반도체 기판(11) 상에 있어서, 복수(본 예에서는 4개)의 TMR 소자(23)가 Y 가로 방향(반도체 기판의 표면에 평행한 방향)에 배치된다. 이들 TMR 소자(23)는 Y 방향으로 연장되는 데이터 선택선(판독/기입 비트선)(24)과 Y 방향으로 교차하는 X 방향으로 연장되는 기입 워드선(20B)과의 사이에 접속된다.
TMR 소자(23)의 일단은 데이터 선택선(24)에 직접 접속되고, 그 타단은 기입 워드선(20B)에 직접 접속된다.
데이터 선택선(24)은 복수의 TMR 소자(23)의 바로 윗쪽에 배치된다. 데이터 선택선(24)의 상면은 높은 투자율을 갖는 요크재(26)에 의해 덮이고, 그 측면은 높은 투자율을 갖는 요크재(32)에 의해 덮여 있다.
데이터 선택선(24)과 요크재(26)와의 사이에는 배리어층(30)이 배치되고, 데이터 선택선(24)과 요크재(32)와의 사이에는 배리어층(31)이 배치된다. 배리어층(31)은 데이터 선택선(24)의 상면을 덮는 요크재(26)와 데이터 선택선(24)의 측면을 덮는 요크재(32)를 분리한다.
배리어층(30, 31)은 도전성을 갖는 것이어도, 또는 절연성을 갖는 것이어도, 어느 쪽이든 상관없다. 또한, 배리어층(30, 31)은 배리어 메탈(29)과 동일한 기능을 갖고 있어도 된다.
기입 워드선(20B)은 TMR 소자(23)의 바로 아래에 배치된다. 기입 워드선(20B)의 하면은 높은 투자율을 갖는 요크재(25B1)에 의해 덮이고, 그 측면은 높은 투자율을 갖는 요크재(25B2)에 의해 덮여 있다.
기입 워드선(20B)과 요크재(25B2)와의 사이에는 배리어층(28b)이 배치된다. 배리어층(28b)은 기입 워드선(20B)의 하면을 덮는 요크재(25B1)와 기입 워드선(20B)의 측면을 덮는 요크재(25B2)를 분리한다.
배리어층(28b)은 도전성을 갖는 것이어도, 또는 절연성을 갖는 것이어도, 어느 쪽이든 상관없다. 또한, 배리어층(28b)은 배리어 메탈(27b)과 동일한 기능을 갖고 있어도 된다.
또, 제7 실시예에서는 요크재(25B1, 25B2, 26, 32), 배리어 메탈(27b, 27d) 및 배리어층(28b, 30, 31)은 도전 물질로 구성되어 있어도, 또한 절연 물질로 구성되어 있어도 된다.
10. 기타
참고예 1, 2 및 제1∼제7 실시예 및 제조 방법의 설명에서는, 1개의 TMR 소자와 1개의 리드 선택 스위치에 의해 메모리 셀이 구성되는 셀 어레이 구조, 사다 리 타입 셀 어레이 구조나, 크로스 포인트형 셀 어레이 구조 등을 예로 들어, 본 발명을 설명하였다.
그러나, 본 발명은 이러한 셀 어레이 구조의 자기 랜덤 액세스 메모리에 한정되는 것이 아니라, 참고예 1, 2 및 제1∼제7 실시예에 설명하는 디바이스 구조도 포함시키고, 모든 자기 랜덤 액세스 메모리에 적용 가능하다.
또한, 기입선의 상면 또는 하면의 요크재와 그 측면의 요크재는, 배리어층에 의해 상호 분리되어 있으면 되고, 요크재는 TMR 소자측의 면을 제외하는, 기입선의 면의 모두를 덮고 있거나, 일부분만을 덮고 있어도 된다.
이상, 설명한 바와 같이 본 발명의 예에 관하는 자기 랜덤 액세스 메모리에 따르면, 기입선의 상면 또는 하면의 요크재와, 그 측면의 요크재가 배리어층에 의해 상호 분리되므로, 요크재의 막 두께나 자구의 제어를 용이하게 행할 수 있고, 기입 동작 시, 합성 자계를, 효율적으로 TMR 소자에 작용시킬 수 있다.
이상, 본 발명에 따른 실시예에 대하여 설명했지만, 본 기술 분야의 숙련된 자는 상술한 특징 및 이점 이외에 추가의 이점 및 변경이 가능함을 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 상술한 특정한 실시예 및 대표적인 실시예만으로 한정되는 것이 아니며, 첨부한 특허 청구의 범위에 의해 정의된 일군의 발명 개념의 정신 또는 영역과 그들의 등가물로부터 벗어남없이 다양한 변경이 이루어질 수 있다.

Claims (56)

  1. 자기 랜덤 액세스 메모리에 있어서,
    자기 저항 효과를 이용하여 데이터를 기억하는 메모리 셀과,
    상기 메모리 셀의 바로 윗쪽에 배치되어, 제1 방향으로 연장되는 제1 기입선과,
    상기 메모리 셀의 바로 아래에 배치되어, 상기 제1 방향으로 교차하는 제2 방향으로 연장되는 제2 기입선과,
    상기 제1 기입선의 상면을 덮는 제1 요크재와,
    상기 제1 기입선의 측면을 덮는 제2 요크재, 및
    상기 제1 요크재와 상기 제1 기입선과의 사이 및 상기 제2 요크재와 상기 제1 기입선과의 사이에 배치되고, 또한 상기 제1 요크재와 상기 제2 요크재를 분리하는 제1 배리어층을 포함하는 자기 랜덤 액세스 메모리.
  2. 제1항에 있어서,
    상기 제1 배리어층은 상기 제1 기입선의 측면 상에 배치되는 자기 랜덤 액세스 메모리.
  3. 제1항에 있어서,
    상기 제1 배리어층은 도전 물질로 구성되는 자기 랜덤 액세스 메모리.
  4. 제1항에 있어서,
    상기 제1 배리어층은 절연 물질로 구성되는 자기 랜덤 액세스 메모리.
  5. 제1항에 있어서,
    상기 제1 배리어층은 상기 제1 및 제2 요크재를 구성하는 원자의 확산을 방지하는 기능을 갖는 자기 랜덤 액세스 메모리.
  6. 제1항에 있어서,
    상기 제1 기입선의 상면과 상기 제1 요크재와의 사이에 배치되는 제2 배리어층을 더 포함하는 자기 랜덤 액세스 메모리.
  7. 제6항에 있어서,
    상기 제2 배리어층은 도전 물질로 구성되는 자기 랜덤 액세스 메모리.
  8. 제6항에 있어서,
    상기 제2 배리어층은 절연 물질로 구성되는 자기 랜덤 액세스 메모리.
  9. 제6항에 있어서,
    상기 상기 제2 배리어층은 상기 제1 요크재를 구성하는 원자와 상기 제1 기 입선을 구성하는 원자의 상호 확산을 방지하는 기능을 갖는 자기 랜덤 액세스 메모리.
  10. 제1항에 있어서,
    상기 제1 요크재, 상기 제2 요크재 및 상기 제1 기입선을 덮는 제2 배리어층을 더 포함하는 자기 랜덤 액세스 메모리.
  11. 제10항에 있어서,
    상기 제2 배리어층은 절연 물질로 구성되는 자기 랜덤 액세스 메모리.
  12. 제10항에 있어서,
    상기 제2 배리어층은 도전 물질로 구성되는 자기 랜덤 액세스 메모리.
  13. 제10항에 있어서,
    상기 제2 배리어층은 상기 제1 및 제2 요크재를 구성하는 원자의 확산을 방지하는 기능을 갖는 자기 랜덤 액세스 메모리.
  14. 제1항에 있어서,
    상기 제1 요크재 상에 배치되고, 상기 제1 기입선의 패터닝을 위한 마스크로서 사용되는 마스크층을 더 포함하는 자기 랜덤 액세스 메모리.
  15. 제1항에 있어서,
    상기 제1 기입선은 상기 메모리 셀에 접촉되고, 상기 제2 기입선은 상기 메모리 셀로부터 떨어져 있는 자기 랜덤 액세스 메모리.
  16. 제1항에 있어서,
    상기 제2 기입선은 상기 메모리 셀에 접촉되고, 상기 제1 기입선은 상기 메모리 셀로부터 떨어져 있는 자기 랜덤 액세스 메모리.
  17. 제1항에 있어서,
    상기 제1 및 제2 기입선은 모두 상기 메모리 셀에 접촉되어 있는 자기 랜덤 액세스 메모리.
  18. 제1항에 있어서,
    상기 메모리 셀은 TMR 소자 또는 GMR 소자인 자기 랜덤 액세스 메모리.
  19. 제1항에 있어서,
    상기 제1 배리어층은 적어도 20㎚의 두께를 갖고 있는 자기 랜덤 액세스 메모리.
  20. 제6항에 있어서,
    상기 제2 배리어층은 적어도 20㎚의 두께를 갖고 있는 자기 랜덤 액세스 메모리.
  21. 제10항에 있어서,
    상기 제2 배리어층은 적어도 20㎚의 두께를 갖고 있는 자기 랜덤 액세스 메모리.
  22. 자기 랜덤 액세스 메모리에 있어서,
    자기 저항 효과를 이용하여 데이터를 기억하는 메모리 셀과,
    상기 메모리 셀의 바로 윗쪽에 배치되어, 제1 방향으로 연장되는 제1 기입선과,
    상기 메모리 셀의 바로 아래에 배치되어, 상기 제1 방향으로 교차하는 제2 방향으로 연장되는 제2 기입선과,
    상기 제2 기입선의 하면을 덮는 제1 요크재와,
    상기 제2 기입선의 측면을 덮는 제2 요크재 및,
    상기 제1 요크재와 상기 제1 기입선과의 사이 및 상기 제2 요크재와 상기 제1 기입선과의 사이에 배치되고, 또한 상기 제1 요크재와 상기 제2 요크재를 분리하는 제1 배리어층을 포함하는 자기 랜덤 액세스 메모리.
  23. 제22항에 있어서,
    상기 제1 배리어층은 상기 제2 기입선의 측면 상에 배치되는 자기 랜덤 액세스 메모리.
  24. 제22항에 있어서,
    상기 제1 배리어층은 도전 물질로 구성되는 자기 랜덤 액세스 메모리.
  25. 제22항에 있어서,
    상기 제1 배리어층은 절연 물질로 구성되는 자기 랜덤 액세스 메모리.
  26. 제22항에 있어서,
    상기 제1 배리어층은 상기 제1 및 제2 요크재를 구성하는 원자의 확산을 방지하는 기능을 갖는 자기 랜덤 액세스 메모리.
  27. 제22항에 있어서,
    상기 제2 기입선의 하면과 상기 제1 요크재와의 사이에 배치되는 제2 배리어층을 더 포함하는 자기 랜덤 액세스 메모리.
  28. 제27항에 있어서,
    상기 제2 배리어층은 도전 물질로 구성되는 자기 랜덤 액세스 메모리.
  29. 제27항에 있어서,
    상기 제2 배리어층은 절연 물질로 구성되는 자기 랜덤 액세스 메모리.
  30. 제27항에 있어서,
    상기 제2 배리어층은 상기 제1 요크재를 구성하는 원자와 상기 제2 기입선을 구성하는 원자의 상호 확산을 방지하는 기능을 갖는 자기 랜덤 액세스 메모리.
  31. 제22항에 있어서,
    상기 제1 요크재, 상기 제2 요크재 및 상기 제2 기입선을 덮는 제2 배리어층을 더 포함하는 자기 랜덤 액세스 메모리.
  32. 제31항에 있어서,
    상기 제2 배리어층은 절연 물질로 구성되는 자기 랜덤 액세스 메모리.
  33. 제31항에 있어서,
    상기 제2 배리어층은 도전 물질로 구성되는 자기 랜덤 액세스 메모리.
  34. 제31항에 있어서,
    상기 제2 배리어층은 상기 제1 및 제2 요크재를 구성하는 원자의 확산을 방 지하는 기능을 갖는 자기 랜덤 액세스 메모리.
  35. 제22항에 있어서,
    상기 제2 기입선 상에 배치되고, 상기 제2 기입선의 패터닝을 위한 마스크로서 사용되는 마스크층을 더 포함하는 자기 랜덤 액세스 메모리.
  36. 제22항에 있어서,
    상기 제1 기입선은 상기 메모리 셀에 접촉되고, 상기 제2 기입선은 상기 메모리 셀로부터 떨어져 있는 자기 랜덤 액세스 메모리.
  37. 제22항에 있어서,
    상기 제2 기입선은 상기 메모리 셀에 접촉되고, 상기 제1 기입선은 상기 메모리 셀로부터 떨어져 있는 자기 랜덤 액세스 메모리.
  38. 제22항에 있어서,
    상기 제1 및 제2 기입선은 모두 상기 메모리 셀에 접촉되어 있는 자기 랜덤 액세스 메모리.
  39. 제22항에 있어서,
    상기 메모리 셀은 TMR 소자 또는 GMR 소자인 자기 랜덤 액세스 메모리.
  40. 제22항에 있어서,
    상기 제1 배리어층은 적어도 20㎚의 두께를 갖고 있는 자기 랜덤 액세스 메모리.
  41. 제27항에 있어서,
    상기 제2 배리어층은 적어도 20㎚의 두께를 갖고 있는 자기 랜덤 액세스 메모리.
  42. 제31항에 있어서,
    상기 제2 배리어층은 적어도 20㎚의 두께를 갖고 있는 자기 랜덤 액세스 메모리.
  43. 자기 랜덤 액세스 메모리의 제조 방법에 있어서,
    반도체 기판 상의 절연층 상에 제1 요크재를 형성하는 공정과,
    상기 제1 요크재 상에 도전재를 형성하는 공정과,
    상기 도전재 및 상기 제1 요크재를 패터닝하여, 하면이 상기 제1 요크재에 의해 덮이는 기입선을 형성하는 공정과,
    상기 기입선을 덮는 제1 배리어층을 형성하는 공정과,
    상기 제1 배리어층 상에 상기 기입선을 덮는 제2 요크재를 형성하는 공정과,
    상기 제1 배리어층 및 상기 제2 요크재를 에칭하여, 상기 제1 배리어층 및 상기 제2 요크재를 상기 기입선의 측면 상에 잔존시키는 공정과,
    상기 제1 기입선의 바로 윗쪽에, 자기 저항 효과를 이용하여 데이터를 기억하는 메모리 셀을 형성하는 공정을 포함하는 자기 랜덤 액세스 메모리의 제조 방법.
  44. 제43항에 있어서,
    상기 제1 요크재와 상기 도전재와의 사이에 제2 배리어층을 형성하는 공정을 더 포함하는 자기 랜덤 액세스 메모리의 제조 방법.
  45. 제43항에 있어서,
    상기 제1 요크재, 상기 제2 요크재 및 상기 기입선을 덮는 제2 배리어층을 형성하는 공정을 더 포함하는 자기 랜덤 액세스 메모리의 제조 방법.
  46. 제43항에 있어서,
    상기 패터닝은 포토레지스트를 마스크로 한 RIE에 의해 실행되는 자기 랜덤 액세스 메모리의 제조 방법.
  47. 제43항에 있어서,
    상기 패터닝은 실리콘 절연층을 마스크로 한 RIE에 의해 실행되는 자기 랜덤 액세스 메모리의 제조 방법.
  48. 제43항에 있어서,
    상기 메모리 셀은 상기 기입선으로부터 떨어진 위치에 형성되는 자기 랜덤 액세스 메모리의 제조 방법.
  49. 제43항에 있어서,
    상기 메모리 셀은 상기 기입선에 접촉하는 위치에 형성되는 자기 랜덤 액세스 메모리의 제조 방법.
  50. 자기 랜덤 액세스 메모리의 제조 방법에 있어서,
    반도체 기판 상의 절연층 상에, 자기 저항 효과를 이용하여 데이터를 기억하는 메모리 셀을 형성하는 공정과,
    상기 메모리 셀의 바로 윗쪽에 도전재를 형성하는 공정과,
    상기 도전재 상에 제1 요크재를 형성하는 공정과,
    상기 제1 요크재 및 상기 도전재를 패터닝하여, 상면이 상기 제1 요크재에 의해 덮이는 기입선을 형성하는 공정과,
    상기 기입선을 덮는 제1 배리어층을 형성하는 공정과,
    상기 제1 배리어층 상에 상기 기입선을 덮는 제2 요크재를 형성하는 공정과,
    상기 제1 배리어층 및 상기 제2 요크재를 에칭하여, 상기 제1 배리어층 및 상기 제2 요크재를 상기 기입선의 측면 상에 잔존시키는 공정을 포함하는 자기 랜덤 액세스 메모리의 제조 방법.
  51. 제50항에 있어서,
    상기 도전재와 상기 제1 요크재와의 사이에 제2 배리어층을 형성하는 공정을 더 포함하는 자기 랜덤 액세스 메모리의 제조 방법.
  52. 제50항에 있어서,
    상기 제1 요크재, 상기 제2 요크재 및 상기 기입선을 덮는 제2 배리어층을 형성하는 공정을 더 포함하는 자기 랜덤 액세스 메모리의 제조 방법.
  53. 제50항에 있어서,
    상기 패터닝은 포토레지스트를 마스크로 한 RIE에 의해 실행되는 자기 랜덤 액세스 메모리의 제조 방법.
  54. 제50항에 있어서,
    상기 패터닝은 실리콘 절연층을 마스크로 한 RIE에 의해 실행되는 자기 랜덤 액세스 메모리의 제조 방법.
  55. 제50항에 있어서,
    상기 메모리 셀은 상기 기입선으로부터 떨어진 위치에 형성되는 자기 랜덤 액세스 메모리의 제조 방법.
  56. 제50항에 있어서,
    상기 메모리 셀은 상기 기입선에 접촉하는 위치에 형성되는 자기 랜덤 액세스 메모리의 제조 방법.
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4053825B2 (ja) * 2002-01-22 2008-02-27 株式会社東芝 半導体集積回路装置
JP3906139B2 (ja) * 2002-10-16 2007-04-18 株式会社東芝 磁気ランダムアクセスメモリ
JP4400037B2 (ja) * 2002-10-31 2010-01-20 日本電気株式会社 磁気ランダムアクセスメモリ，及びその製造方法
US6864551B2 (en) * 2003-02-05 2005-03-08 Applied Spintronics Technology, Inc. High density and high programming efficiency MRAM design
US7294877B2 (en) 2003-03-28 2007-11-13 Nantero, Inc. Nanotube-on-gate FET structures and applications
CA2526946A1 (en) * 2003-05-14 2005-04-07 Nantero, Inc. Sensor platform using a non-horizontally oriented nanotube element
US7274064B2 (en) * 2003-06-09 2007-09-25 Nanatero, Inc. Non-volatile electromechanical field effect devices and circuits using same and methods of forming same
US7161218B2 (en) * 2003-06-09 2007-01-09 Nantero, Inc. One-time programmable, non-volatile field effect devices and methods of making same
JP4863151B2 (ja) * 2003-06-23 2012-01-25 日本電気株式会社 磁気ランダム・アクセス・メモリとその製造方法
JP4142993B2 (ja) * 2003-07-23 2008-09-03 株式会社東芝 磁気メモリ装置の製造方法
US6818458B1 (en) * 2003-07-29 2004-11-16 Hitachi Global Storage Technologies Netherlands B.V. Methods involving a low resistance magnetic tunnel junction structure
CA2535634A1 (en) 2003-08-13 2005-05-26 Nantero, Inc Nanotube-based switching elements with multiple controls and circuits made from same
US7289357B2 (en) 2003-08-13 2007-10-30 Nantero, Inc. Isolation structure for deflectable nanotube elements
US7528437B2 (en) * 2004-02-11 2009-05-05 Nantero, Inc. EEPROMS using carbon nanotubes for cell storage
US20070170413A1 (en) * 2004-05-14 2007-07-26 Yuichi Matsui Semiconductor memory
JP2005340366A (ja) * 2004-05-25 2005-12-08 Toshiba Corp 磁気記憶装置およびその製造方法
US7161403B2 (en) * 2004-06-18 2007-01-09 Nantero, Inc. Storage elements using nanotube switching elements
US7652342B2 (en) 2004-06-18 2010-01-26 Nantero, Inc. Nanotube-based transfer devices and related circuits
US7164744B2 (en) 2004-06-18 2007-01-16 Nantero, Inc. Nanotube-based logic driver circuits
US7288970B2 (en) * 2004-06-18 2007-10-30 Nantero, Inc. Integrated nanotube and field effect switching device
US7132707B2 (en) * 2004-08-03 2006-11-07 Headway Technologies, Inc. Magnetic random access memory array with proximate read and write lines cladded with magnetic material
JP4828807B2 (ja) * 2004-07-20 2011-11-30 ルネサスエレクトロニクス株式会社 磁気記憶装置およびその製造方法
KR100660539B1 (ko) * 2004-07-29 2006-12-22 삼성전자주식회사 자기 기억 소자 및 그 형성 방법
JP4868198B2 (ja) * 2004-08-19 2012-02-01 日本電気株式会社 磁性メモリ
JPWO2006022183A1 (ja) * 2004-08-27 2008-05-08 独立行政法人科学技術振興機構 磁気抵抗素子及びその製造方法
JP4569231B2 (ja) * 2004-09-07 2010-10-27 Ｔｄｋ株式会社 磁気メモリ及びその製造方法
US8471238B2 (en) * 2004-09-16 2013-06-25 Nantero Inc. Light emitters using nanotubes and methods of making same
US7241631B2 (en) * 2004-12-29 2007-07-10 Grandis, Inc. MTJ elements with high spin polarization layers configured for spin-transfer switching and spintronics devices using the magnetic elements
US8362525B2 (en) * 2005-01-14 2013-01-29 Nantero Inc. Field effect device having a channel of nanofabric and methods of making same
US7598544B2 (en) * 2005-01-14 2009-10-06 Nanotero, Inc. Hybrid carbon nanotude FET(CNFET)-FET static RAM (SRAM) and method of making same
KR100719345B1 (ko) * 2005-04-18 2007-05-17 삼성전자주식회사 자기 기억 장치의 형성 방법
US7394687B2 (en) * 2005-05-09 2008-07-01 Nantero, Inc. Non-volatile-shadow latch using a nanotube switch
US7781862B2 (en) * 2005-05-09 2010-08-24 Nantero, Inc. Two-terminal nanotube devices and systems and methods of making same
US7479654B2 (en) 2005-05-09 2009-01-20 Nantero, Inc. Memory arrays using nanotube articles with reprogrammable resistance
TWI324773B (en) * 2005-05-09 2010-05-11 Nantero Inc Non-volatile shadow latch using a nanotube switch
DE102005046739B4 (de) * 2005-09-29 2009-01-08 Qimonda Ag Ein quasi-selbstpositionierender MRAM-Kontakt
US7780820B2 (en) * 2005-11-16 2010-08-24 Headway Technologies, Inc. Low resistance tunneling magnetoresistive sensor with natural oxidized double MgO barrier
US7479394B2 (en) * 2005-12-22 2009-01-20 Magic Technologies, Inc. MgO/NiFe MTJ for high performance MRAM application
JP5266630B2 (ja) * 2006-10-06 2013-08-21 Ｔｄｋ株式会社 磁気メモリ
JP2008130995A (ja) * 2006-11-24 2008-06-05 Toshiba Corp 半導体記憶装置
JP2008159613A (ja) * 2006-12-20 2008-07-10 Toshiba Corp 磁気ランダムアクセスメモリ及びその書き込み方法
JP5163638B2 (ja) * 2007-03-07 2013-03-13 日本電気株式会社 磁性体装置及び磁気記憶装置
KR101446332B1 (ko) * 2008-03-04 2014-10-08 삼성전자주식회사 멀티 플러그를 이용한 멀티 비트 ｏｔｐ 메모리 소자와 그제조 및 동작방법
US7782660B2 (en) * 2008-03-20 2010-08-24 International Business Machines Corporation Magnetically de-coupling magnetic memory cells and bit/word lines for reducing bit selection errors
JP5242467B2 (ja) 2009-03-19 2013-07-24 株式会社東芝 不揮発性メモリおよび再構成可能な回路
US7999361B1 (en) * 2010-02-19 2011-08-16 Altera Corporation Shielding structure for transmission lines
CN102790170B (zh) * 2011-05-19 2014-11-05 宇能电科技股份有限公司 磁阻感测元件及其形成方法
JP5686698B2 (ja) * 2011-08-05 2015-03-18 ルネサスエレクトロニクス株式会社 半導体装置
US20140037991A1 (en) * 2012-07-31 2014-02-06 International Business Machines Corporation Magnetic random access memory with synthetic antiferromagnetic storage layers
US8852762B2 (en) 2012-07-31 2014-10-07 International Business Machines Corporation Magnetic random access memory with synthetic antiferromagnetic storage layers and non-pinned reference layers
US9595663B2 (en) * 2014-03-12 2017-03-14 Kabushiki Kaisha Toshiba Magnetic memory having magnetoresistive element and method of manufacturing magnetoresistive element
EP3800642A4 (en) 2018-06-14 2021-06-23 Huawei Technologies Co., Ltd. Memory
DE112019005542T5 (de) * 2018-11-06 2021-07-15 Sony Semiconductor Solutions Corporation Magnetoresistives element
US12317509B2 (en) 2021-08-04 2025-05-27 International Business Machines Corporation Stacked spin-orbit-torque magnetoresistive random-access memory

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5659499A (en) * 1995-11-24 1997-08-19 Motorola Magnetic memory and method therefor
US5956267A (en) * 1997-12-18 1999-09-21 Honeywell Inc Self-aligned wordline keeper and method of manufacture therefor
US5940319A (en) * 1998-08-31 1999-08-17 Motorola, Inc. Magnetic random access memory and fabricating method thereof
US6211090B1 (en) * 2000-03-21 2001-04-03 Motorola, Inc. Method of fabricating flux concentrating layer for use with magnetoresistive random access memories
DE10020128A1 (de) * 2000-04-14 2001-10-18 Infineon Technologies Ag MRAM-Speicher
JP4309075B2 (ja) * 2000-07-27 2009-08-05 株式会社東芝 磁気記憶装置
US6400600B1 (en) * 2000-09-30 2002-06-04 Hewlett-Packard Company Method of repairing defective tunnel junctions
US6555858B1 (en) * 2000-11-15 2003-04-29 Motorola, Inc. Self-aligned magnetic clad write line and its method of formation
JP2002270790A (ja) * 2000-12-27 2002-09-20 Toshiba Corp 半導体記憶装置
US6413788B1 (en) * 2001-02-28 2002-07-02 Micron Technology, Inc. Keepers for MRAM electrodes
US6525957B1 (en) * 2001-12-21 2003-02-25 Motorola, Inc. Magnetic memory cell having magnetic flux wrapping around a bit line and method of manufacturing thereof
US6548849B1 (en) * 2002-01-31 2003-04-15 Sharp Laboratories Of America, Inc. Magnetic yoke structures in MRAM devices to reduce programming power consumption and a method to make the same
JP3873015B2 (ja) * 2002-09-30 2007-01-24 株式会社東芝 磁気メモリ
JP3906139B2 (ja) * 2002-10-16 2007-04-18 株式会社東芝 磁気ランダムアクセスメモリ
JP4264533B2 (ja) * 2003-01-06 2009-05-20 ソニー株式会社 不揮発性磁気メモリ装置及びその製造方法
JP4142993B2 (ja) * 2003-07-23 2008-09-03 株式会社東芝 磁気メモリ装置の製造方法

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