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JP2008130995A - 半導体記憶装置 - Google Patents

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吉昭 浅尾
Takeshi Kajiyama
健 梶山
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Abstract

【課題】より微細化が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板２１の上方に設けられ、かつ第１の方向に延在する第１乃至第３の配線と、半導体基板２１に設けられ、かつ第１の方向に対して斜め方向に延在する複数の活性領域ＡＡと、活性領域ＡＡに設けられ、かつ第２の配線に電気的に接続されたソース領域２５を共有する第１および第２の選択トランジスタ１２と、一端が第１の選択トランジスタ１２のドレイン領域２６に電気的に接続され、他端が第１の配線に電気的に接続された第１の記憶素子１１と、一端が第２の選択トランジスタ１２のドレイン領域２６に電気的に接続され、他端が第３の配線に電気的に接続された第２の記憶素子１１とを含む。
【選択図】 図１

Description

本発明は、半導体記憶装置に係り、特に情報を記録する記録層として抵抗値の変化する記録層を含むメモリセルを備えた半導体記憶装置に関する。
近年、新しい原理に基づいて情報を記録する固体メモリが多数提案されているが、中でも、固体磁気メモリとして、トンネル磁気抵抗（ＴＭＲ:Tunneling Magnetoresistive）効果を利用する磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）が脚光を浴びている。ＭＲＡＭは、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）素子の磁化状態によりデータを記憶する点に特徴を有する。
従来型の配線電流による磁場でデータの書き込みを行うＭＲＡＭにおいては、ＭＴＪ素子サイズを縮小すると保持力が大きくなるために、書き込みに必要な電流が大きくなる傾向がある。上述した従来型ＭＲＡＭでは、大容量化に向けたセルサイズの微細化と低電流化の両立は不可能である。
このような課題を克服する書き込み方式としてスピン角運動量移動（ＳＭＴ：Spin Momentum Transfer）書き込み方式を用いたスピン注入型ＭＲＡＭが提案されている。スピン注入型ＭＲＡＭでは、データの書き込みは、ＭＴＪ素子を膜面垂直方向に流れる電流で行い、この電流の向きでフリー層のスピンの向きを変える。また、１つのメモリセルは、１つのＭＴＪ素子と１つの選択トランジスタとから構成されている。例えば、この選択トランジスタは、セル面積縮小のために、ソース領域を隣接セルと共有している。
しかしながら、スピン注入型ＭＲＡＭにおいて、２つの選択トランジスタでソース領域を共有する場合、そのソース電位を配線で供給するには（１）選択トランジスタのゲート電極に平行にソース電位配線をレイアウトするか、（２）選択トランジスタのゲート電極に垂直にソース電位配線をレイアウトするかの２通りがある。（２）の場合、選択トランジスタのゲート電極に垂直に配置されている活性領域では、ソース電位配線から選択トランジスタのソース領域に直接コンタクトを形成できないという問題がある。
この種の関連技術として、電流磁場を用いてデータを書き込むＭＲＡＭにおいて高集積化による信頼性の向上およびクロストークを抑制する技術が開示されている（特許文献１参照）。
特開２００３−２１８３２６号公報
本発明は、より微細化が可能な半導体記憶装置を提供する。
本発明の一視点に係る半導体記憶装置は、半導体基板と、前記半導体基板の上方に設けられ、かつ第１の方向に延在する第１乃至第３の配線と、前記半導体基板に設けられ、かつ前記第１の方向に対して斜め方向に延在する複数の活性領域と、前記活性領域に設けられ、かつ前記第２の配線に電気的に接続されたソース領域を共有する第１および第２の選択トランジスタと、一端が前記第１の選択トランジスタのドレイン領域に電気的に接続され、他端が前記第１の配線に電気的に接続された第１の記憶素子と、一端が前記第２の選択トランジスタのドレイン領域に電気的に接続され、他端が前記第３の配線に電気的に接続された第２の記憶素子とを具備する。
本発明によれば、より微細化が可能な半導体記憶装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示す平面図である。図２は、図１に示したＩＩ−ＩＩ線に沿った半導体記憶装置の断面図である。なお、図２では、構成の理解を容易にするために、基板と配線層との間に設けられた層間絶縁層の図示（ハッチング）を省略している。その他の断面図についても同様である。
本実施形態では、情報を記憶する記憶素子１１としてＭＴＪ素子１１を用いている。すなわち、図１に示した半導体記憶装置は、ＭＲＡＭにより構成される。
図２において、Ｐ型導電性の基板２１は、例えばＰ型半導体基板、Ｐ型ウェルを有する半導体基板、Ｐ型半導体層を有するＳＯＩ（Silicon On Insulator）型基板などである。半導体基板２１としては、例えばシリコン（Ｓｉ）が用いられる。半導体基板２１は、表面領域に素子分離絶縁層２２を具備し、素子分離絶縁層２２が形成されていない半導体基板２１の表面領域が素子を形成する複数の活性領域ＡＡとなる。素子分離絶縁層２２は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。ＳＴＩ２２としては、例えばシリコン酸化膜が用いられる。
各々の活性領域ＡＡには、２つの選択トランジスタ１２が設けられている。具体的には、活性領域ＡＡ内には、ソース領域２５およびドレイン領域２６が設けられている。ソース領域２５およびドレイン領域２６はそれぞれ、活性領域ＡＡに高濃度のＮ＋型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）を導入して形成されたＮ＋型拡散領域により構成される。
ソース領域２５およびドレイン領域２６間で活性領域ＡＡ上（すなわち、チャネル領域上）には、ゲート絶縁膜２４を介してゲート電極２３が設けられている。このゲート電極２３は、図１に示したワード線ＷＬに対応する。ゲート絶縁膜２４としては、例えばシリコン酸化膜が用いられる。ゲート電極２３としては、例えば多結晶シリコンが用いられる。
ドレイン領域２６上には、コンタクト層２７を介してＭＴＪ素子１１が設けられている。ＭＴＪ素子１１の平面形状については特に限定されない。例えば、円形であってもよいし、四角形、楕円形などであってもよい。本実施形態では、四角形を一例として示している。ＭＴＪ素子１１上には、コンタクト層２８を介してＸ方向に延在するビット線ＢＬが設けられている。ソース領域２５上には、コンタクト層２９を介してＸ方向に延在するソース線ＳＬが設けられている。
同一の活性領域ＡＡに設けられた２つの選択トランジスタ１２は、ソース領域２５を共有している。そして、これら２つの選択トランジスタ１２はそれぞれ、ソース領域２５を介して共通のソース線ＳＬに接続されている。
図３は、図１に示したＭＲＡＭの回路図である。ＭＲＡＭは、それぞれがＸ方向に延在する複数のビット線ＢＬ（本実施形態では、ビット線ＢＬ１〜ＢＬ４）、それぞれがＹ方向に延在する複数のワード線ＷＬ（本実施形態では、ワード線ＷＬ１〜ＷＬ８）、およびそれぞれがＸ方向に延在する複数のソース線ＳＬを備えている。この複数のソース線ＳＬは、電気的に接続されている。
ビット線ＢＬとワード線ＷＬとの交差する領域には、メモリセルＭＣが配置されている。１つのメモリセルＭＣは、１つのＭＴＪ素子１１および１つの選択トランジスタ１２から構成されている。ＭＴＪ素子１１の一方の端子は、ビット線ＢＬに接続されている。ＭＴＪ素子１１の他方の端子は、選択トランジスタ１２のドレイン端子に接続されている。選択トランジスタ１２のソース端子は、ソース線ＳＬに接続されている。選択トランジスタ１２のゲート端子は、ワード線ＷＬに接続されている。そして、ビット線ＢＬ１に接続された複数のメモリセルと、ビット線ＢＬ２に接続された複数のメモリセルとは、共通のソース線ＳＬに接続されている。
メモリセルＭＣの選択は、ワード線ＷＬおよびビット線ＢＬにより行なわれる。また、メモリセルＭＣへの情報の書き込み、およびメモリセルＭＣからの情報の読み出しは、電源回路（図示せず）によりビット線ＢＬおよびソース線ＳＬに所定電圧を印加することで行なわれる。具体的には、ソース線ＳＬには、固定電圧が供給される。一方、ビット線ＢＬには、書き込む情報に応じて異なる電圧が供給される。
次に、ＭＴＪ素子１１の構成の一例について説明する。図４は、ＭＴＪ素子１１の構成を示す断面図である。図４において、磁性層中に描かれた矢印は、磁化方向を示している。
ＭＴＪ素子１１は、固定層（ピン層）３２および記録層（フリー層）３４と、これらピン層３２およびフリー層３４の間に挟まれた非磁性層３３とで構成された積層構造を有している。この積層構造の底面および上面にはそれぞれ、下部電極３１および上部電極３５が設けられている。下部電極３１および上部電極３５としては、例えばタンタル（Ｔａ）が用いられる。
ピン層３２は、強磁性体からなり、磁化（或いはスピン）の方向が固定されている。フリー層３４は、強磁性体からなり、磁化の方向が変化（反転）する。このＭＴＪ素子１１は、膜面（或いは積層面）に垂直な方向に双方向に通電されることにより、フリー層３４の磁化の方向を反転させ、情報の記録を行う磁気抵抗効果型素子である。すなわち、双方向の電流通電により、ピン層３２からフリー層３４へピン層３２のスピンの角運動量が移動され、スピン角運動量の保存則に従い、スピン角運動量がフリー層３４のスピンに移動されることで、フリー層３４の磁化の方向が反転する、いわゆる、スピン注入書込み方式に用いられる磁気抵抗効果型素子である。
ピン層３２の膜厚は、磁化方向を固定するために、フリー層３４の膜厚より厚くなっている。或いは、強磁性層に反強磁性層を付加することで、交換結合により磁化方向を固定してもよい。これにより、ピン層３２は、電流が流れても磁化はほとんど影響を受けない。
強磁性層としては、Ｆｅ、Ｃｏ、及びＮｉ等の金属或いはそれらの合金を用いることができる。反強磁性層としては、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、或いはＦｅ２Ｏ３等を用いることができる。非磁性層３３は、金属であってもよいし、絶縁体であってもよい。ＭＴＪ素子１１は、非磁性層３３が絶縁体の場合はＴＭＲ（Tunneling Magnetoresistive）効果、金属の場合はＧＭＲ（Giant Magnetoresistive）効果を有することになる。非磁性層３３は、絶縁体としては、ＭｇＯ、ＡｌＯ（例えばＡｌ２Ｏ３）等が用いられ、金属の場合は、Ｃｕ、Ｐｔ等が用いられる。
このように構成されたＭＴＪ素子１１において、データの書き込みは、以下のように行われる。先ず、ＭＴＪ素子１１は、膜面（或いは積層面）に垂直な方向において、双方向に電流通電される。
ピン層３２側から電子（すなわち、ピン層３２からフリー層３４へ向かう電子）を供給した場合、ピン層３２の容易磁化方向と同じ方向にスピン偏極された電子がフリー層３４に注入される。この場合、フリー層３４の磁化の方向は、ピン層３２の容易磁化方向と同じ方向に揃えられる。これにより、ピン層３２とフリー層３４との磁化の方向が平行配列となる。この平行配列のときはＭＴＪ素子１１の抵抗値は最も小さくなり、この場合をデータ“０”と規定する。
一方、フリー層３４側から電子（すなわち、フリー層３４からピン層３２へ向かう電子）を供給した場合、ピン層３２により反射されることでピン層３２の容易磁化方向と反対方向にスピン偏極された電子がフリー層３４に注入される。この場合、フリー層３４の磁化の方向は、ピン層３２の容易磁化方向と反対方向に揃えられる。これにより、ピン層３２とフリー層３４との磁化の方向が反平行配列となる。この反平行配列のときはＭＴＪ素子１１の抵抗値は最も大きくなり、この場合をデータ“１”と規定する。なお、平行とは、２つの磁性層のスピンの向きが同じであることを意味し、反平行とは、２つの磁性層のスピンの向きが逆平行（平行でかつ向きが反対）であることを意味する。
データの読み出しは、ＭＴＪ素子１１に読み出し電流を供給することで行われる。この読み出し電流は、書き込み電流よりも小さい値に設定される。前述したように、ＭＴＪ素子１１は、磁気抵抗効果により、ピン層３２とフリー層３４との磁化の方向が平行配列か反平行配列かで異なる抵抗値を有する。この抵抗値の変化を読み出し電流に基づいて検出する。
ところで、図１に示すように、各活性領域ＡＡは、Ｘ方向あるいはＹ方向に対して斜め方向に延在するように配置されている。また、各活性領域ＡＡの平面形状は、例えば六角形である。活性領域ＡＡの平面形状は、Ｘ方向あるいはＹ方向に対して斜め方向に延在していれば特に形状には限定されず、四角形であってもよいし、先端部が丸まっていてもよい。
活性領域ＡＡの一端（すなわち、選択トランジスタ１２−１のドレイン領域２６上）には、コンタクト層２７を介してＭＴＪ素子１１−１が設けられている。ＭＴＪ素子１１−１上には、コンタクト層２８を介してＸ方向に延在するビット線ＢＬ３が設けられている。
活性領域ＡＡの他端（すなわち、選択トランジスタ１２−２のドレイン領域２６上）には、コンタクト層２７を介してＭＴＪ素子１１−２が設けられている。ＭＴＪ素子１１−２上には、コンタクト層２８を介してＸ方向に延在するビット線ＢＬ４が設けられている。
１本のソース線ＳＬは、２本のビット線ＢＬ３およびＢＬ４の間に配置されている。そして、ソース線ＳＬを挟んで斜め方向に隣接する２つの選択トランジスタは、共通のソース線ＳＬに接続されている。そして、ビット線ＢＬとソース線ＳＬとは、同じ配線層に形成されている。
活性領域ＡＡは、平面図において、３本の配線（ビット線ＢＬ３、ソース線ＳＬ、およびビット線ＢＬ４）と交差するように（或いは、またぐように）設けられている。すなわち、活性領域ＡＡのＹ方向の長さは、上記３本の配線分の長さとほぼ同じかそれ以上に設定される。
Ｘ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。なお、並進対称とは、１つの活性領域ＡＡを同一方向に一定間隔で並行移動したときに、当該活性領域ＡＡと他の活性領域ＡＡとが重なることをいう。また、斜め方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。
以上詳述したように本実施形態によれば、ＭＲＡＭの面積を縮小することができる。また、ビット線ＢＬとソース線ＳＬとを同じ配線層に形成することができるため、ＭＲＡＭの配線層を１層少なくすることができる。これにより、プロセスステップを少なくすることができるため、製造コストを低減することができる。また、ＭＲＡＭの縦方向の微細化が可能となる。
また、活性領域ＡＡを斜め方向に延在するように配置したことにより、ソース線ＳＬと、選択トランジスタ１２のソース領域２５とを、コンタクト層２９を介して直接接続することができる。これにより、ソース領域２５にソース線ＳＬを接続するために使用される引き出し配線が不要となる。この結果、製造コストを低減することが可能となる。
また、ＭＲＡＭの面積を縮小しつつ、隣接する活性領域ＡＡの距離を大きくとることができる。これにより、ＭＴＪ素子１１や選択トランジスタ１２が近づきすぎることがなく、所定の間隔を保って配置されるため、これら素子の特性が劣化するのを防ぐことができる。
図５は、ＭＲＡＭの他の実施例を示す平面図である。図６は、図５に示したＭＲＡＭの回路図である。なお、図５に示したＩＩ−ＩＩ線に沿った断面図は、図２と同じである。
図５において、各活性領域ＡＡは、Ｘ方向あるいはＹ方向に対して斜め方向に延在するように配置されている。また、Ｘ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、Ｙ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。
このようにしてＭＲＡＭを構成した場合でも、ビット線ＢＬとソース線ＳＬとを同じ配線層に形成することができる。また、ソース線ＳＬと、選択トランジスタ１２のソース領域２５とを、コンタクト層２９を介して直接接続することができる。
なお、本実施形態では、記憶素子１１としてＭＴＪ素子１１を用いる場合を例に説明したが、他の種類の記憶素子１１、例えば相変化素子１１を用いることも可能である。すなわち、半導体記憶装置として相変化ランダムアクセスメモリ（ＰＲＡＭ：Phase change ＲＡＭ）を用いることも可能である。
相変化素子１１は、記録層としての相変化膜３６を有している。図７は、相変化素子１１の構成を示す断面図である。相変化膜３６は、下部電極３１と上部電極３５との間に配置されている。
相変化膜３６は、上部電極３５から下部電極３１へ向かって電流を流すことで発生する熱により結晶状態から非晶質状態へ、或いは非晶質状態から結晶状態へ相変化する。相変化膜３６は、結晶状態の場合は抵抗値が低くなり（低抵抗状態）、非晶質状態の場合は抵抗値が高くなる（高抵抗状態）。
相変化膜３６の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。
次に、相変化素子１１と選択トランジスタ１２とから構成されたメモリセルＭＣへの情報の書き込み動作について説明する。まず、相変化膜３６にパルス状の電流を印加する。相変化膜３６は、この電流パルスにより加熱される。この電流パルスの電流値は、相変化膜３６の温度が結晶化温度閾値ＴＨ以上になるように設定される。なお、結晶化温度閾値ＴＨとは、結晶状態から非晶質状態に変化するときの温度である。電流パルス印加により加熱された相変化膜３６の温度は、電流パルス印加後に急速に下がる。このとき、相変化膜３６は、非晶質状態（高抵抗状態）となる。
一方、相変化膜３６にパルス状の電流に続いて、電流値を下げた低電流を印加する。この場合には、電流パルス印加により加熱された相変化膜３６の温度は低下するものの、低電流印加により温度は緩やかに低下する。このとき、相変化膜３６は、結晶状態（低抵抗状態）となる。
すなわち、電流により加熱された相変化膜３６は、結晶化温度閾値ＴＨ以上に加熱され、印加電流パルスの立ち下がりの条件により、結晶化温度閾値ＴＨ付近での温度降下が小さい場合には結晶化状態（低抵抗状態）になり、結晶化温度閾値ＴＨ付近で温度降下が大きい場合には非晶質状態（高抵抗状態）を維持する。
そして、相変化膜３６が非晶質状態（高抵抗状態）の場合を“０”データ、結晶状態（低抵抗状態）の場合を“１”データと規定することで、メモリセルＭＣに２進情報を書き込むことができる。なお、相変化膜３６に供給する電流は、ビット線ＢＬおよびソース線ＳＬを制御することにより設定される。情報の読み出しは、前述したＭＴＪ素子の場合と同じである。
このように、本実施形態は、記憶素子１１として相変化素子１１を用いたＰＲＡＭに適用することも可能である。以下の実施形態についても同様である。
（第２の実施形態）
第２の実施形態は、活性領域ＡＡをビット線の延在方向に対して斜め方向に配置し、さらに、複数の活性領域ＡＡをＹ方向に並進対称になるように配置している。
図８は、本発明の第２の実施形態に係るＭＲＡＭの構成を示す平面図である。図９は、図８に示したＩＸ−ＩＸ線に沿ったＭＲＡＭの断面図である。図１０は、図８に示したＭＲＡＭの回路図である。
ＭＲＡＭは、それぞれがＸ方向に延在する複数の第１のビット線ＢＬ（本実施形態では、ビット線ＢＬ１〜ＢＬ３）、それぞれがＸ方向に延在する複数の第２のビット線／ＢＬ（本実施形態では、ビット線／ＢＬ１〜／ＢＬ３）、およびそれぞれがＹ方向に延在する複数のワード線ＷＬ（本実施形態では、ワード線ＷＬ１〜ＷＬ８）を備えている。そして、複数の第１のビット線ＢＬと複数の第２のビット線／ＢＬとは交互に配置されている。
各活性領域ＡＡは、Ｘ方向あるいはＹ方向に対して斜め方向に延在するように配置されている。活性領域ＡＡには、２つの選択トランジスタ１２−１、１２−２が設けられている。この選択トランジスタ１２−１、１２−２はソース領域２５を共有しており、このソース領域２５上には、コンタクト層２９を介してＸ方向に延在する第２のビット線／ＢＬ２が設けられている。
活性領域ＡＡの一端（すなわち、選択トランジスタ１２−１のドレイン領域２６上）には、コンタクト層２７を介してＭＴＪ素子１１−１が設けられている。ＭＴＪ素子１１−１上には、コンタクト層２８を介してＸ方向に延在する第１のビット線ＢＬ２が設けられている。
活性領域ＡＡの他端（すなわち、選択トランジスタ１２−２のドレイン領域２６上）には、コンタクト層２７を介してＭＴＪ素子１１−２が設けられている。ＭＴＪ素子１１−２上には、コンタクト層２８を介してＸ方向に延在する第１のビット線ＢＬ３が設けられている。そして、第１のビット線ＢＬと第２のビット線／ＢＬとは、同一の配線層に設けられている。
図８において、Ｙ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、斜め方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、各活性領域ＡＡは、平面図において、３本の配線（第１のビット線ＢＬ２、第２のビット線／ＢＬ２、および第１のビット線ＢＬ３）と交差するように設けられている。すなわち、活性領域ＡＡのＹ方向の長さは、上記３本の配線分の長さとほぼ同じかそれ以上に設定される。
また、図１０に示すように、第１のビット線ＢＬには、ＭＴＪ素子１１と、選択トランジスタ１２のソース端子とが接続されている。同様に、第２のビット線／ＢＬには、ＭＴＪ素子１１と、選択トランジスタ１２のソース端子とが接続されている。したがって、第１のビット線ＢＬには、書き込む情報に応じて異なる電圧が供給される。同様に、第２のビット線ＢＬには、書き込む情報に応じて異なる電圧が供給される。
このように構成されたＭＲＡＭでは、ＭＲＡＭの面積を縮小しつつ、隣接する活性領域ＡＡの距離を大きくとることができる。また、第１のビット線ＢＬと第２のビット線／ＢＬとを同じ配線層に形成することができる。また、ビット線と、選択トランジスタ１２のソース領域２５とを、コンタクト層２９を介して直接接続することができる。
図１１は、ＭＲＡＭの他の実施例を示す平面図である。図１２は、図１１に示したＭＲＡＭの回路図である。なお、図１１に示したＩＩ−ＩＩ線に沿った断面図は、図２と同じである。
図１１において、Ｘ方向に延在する複数のビット線ＢＬと複数のソース線とは、交互に配置されている。また、各活性領域ＡＡは、Ｘ方向あるいはＹ方向に対して斜め方向に延在するように配置されている。また、Ｙ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、Ｘ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。
このようにしてＭＲＡＭを構成した場合でも、ビット線ＢＬとソース線ＳＬとを同じ配線層に形成することができる。また、ソース線ＳＬと、選択トランジスタ１２のソース領域２５とを、コンタクト層２９を介して直接接続することができる。
（第３の実施形態）
第３の実施形態は、各活性領域ＡＡをビット線或いはワード線の延在方向に対して斜め方向に配置し、さらに、複数の活性領域ＡＡを斜め方向に並進対称になるように配置している。
図１３は、本発明の第３の実施形態に係るＭＲＡＭの構成を示す平面図である。図１４は、図１３に示したＭＲＡＭの回路図である。図１３に示したＩＸ−ＩＸ線に沿った断面図は、図９と同じである。
ＭＲＡＭは、それぞれがＸ方向に延在する複数の第１のビット線ＢＬ（本実施形態では、ビット線ＢＬ１〜ＢＬ３）、それぞれがＸ方向に延在する複数の第２のビット線／ＢＬ（本実施形態では、ビット線／ＢＬ１〜／ＢＬ３）、およびそれぞれがＹ方向に延在する複数のワード線ＷＬ（本実施形態では、ワード線ＷＬ１〜ＷＬ８）を備えている。そして、複数の第１のビット線ＢＬと複数の第２のビット線／ＢＬとは交互に配置されている。
各活性領域ＡＡは、Ｘ方向あるいはＹ方向に対して斜め方向に延在するように配置されている。また、活性領域ＡＡの延在方向に直交する斜め方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、第１の活性領域ＡＡは、この第１の活性領域ＡＡと斜め方向に隣接する第２の活性領域ＡＡに対して、Ｘ方向にワード線１本分、かつＹ方向にビット線１本分ずらして配置される。
このように構成されたＭＲＡＭでは、ＭＲＡＭの面積を縮小することができる。また、第１のビット線ＢＬと第２のビット線／ＢＬとを同じ配線層に形成することができる。また、ビット線と、選択トランジスタ１２のソース領域２５とを、コンタクト層２９を介して直接接続することができる。
図１５は、ＭＲＡＭの他の実施例を示す平面図である。図１６は、図１５に示したＭＲＡＭの回路図である。なお、図１５に示したＩＸ−ＩＸ線に沿った断面図は、図９と同じである。
図１５において、各活性領域ＡＡは、Ｘ方向あるいはＹ方向に対して斜め方向に延在するように配置されている。活性領域ＡＡの延在方向に直交する斜め方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、第１の活性領域ＡＡは、この第１の活性領域ＡＡと斜め方向に隣接する第２の活性領域ＡＡに対して、Ｘ方向にワード線２本分、かつＹ方向にビット線１本分ずらして配置される。このようにしてＭＲＡＭを構成した場合でも、上記効果を同様の効果を得ることができる。
図１７は、ＭＲＡＭの他の実施例を示す平面図である。図１８は、図１７に示したＭＲＡＭの回路図である。なお、図１７に示したＩＸ−ＩＸ線に沿った断面図は、図９と同じである。
図１７において、各活性領域ＡＡは、Ｘ方向あるいはＹ方向に対して斜め方向に延在するように配置されている。活性領域ＡＡの延在方向に直交する斜め方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、第１の活性領域ＡＡは、この第１の活性領域ＡＡと斜め方向に隣接する第２の活性領域ＡＡに対して、Ｘ方向にワード線１本分、かつＹ方向にビット線２本分ずらして配置される。このようにしてＭＲＡＭを構成した場合でも、上記効果を同様の効果を得ることができる。
（第４の実施形態）
第４の実施形態は、各活性領域ＡＡをビット線或いはワード線の延在方向に対して斜め方向に配置し、さらに、第１のビット線ＢＬと第２のビット線／ＢＬとを、異なる配線層に形成するようにしている。
図１９は、本発明の第４の実施形態に係るＭＲＡＭの構成を示す平面図である。図２０は、図１９に示したＸＸ−ＸＸ線に沿ったＭＲＡＭの断面図である。図２１は、図１９に示したＭＲＡＭの回路図である。
ＭＲＡＭは、それぞれがＸ方向に延在する複数の第１のビット線ＢＬ（本実施形態では、ビット線ＢＬ１〜ＢＬ６）、それぞれがＸ方向に延在する複数の第２のビット線／ＢＬ（本実施形態では、ビット線／ＢＬ１〜／ＢＬ５）、およびそれぞれがＹ方向に延在する複数のワード線ＷＬ（本実施形態では、ワード線ＷＬ１〜ＷＬ８）を備えている。そして、複数の第１のビット線ＢＬと複数の第２のビット線／ＢＬとは、交互に配置されている。
また、図２０に示すように、第１のビット線ＢＬと第２のビット線／ＢＬとは、異なる配線層に設けられている。すなわち、第１のビット線ＢＬは、第１メタル配線層に設けられ、第２のビット線／ＢＬは、第１メタル配線層の上層の第２メタル配線層に設けられている。
各活性領域ＡＡは、Ｘ方向あるいはＹ方向に対して斜め方向に延在するように配置されている。また、本実施形態では、各活性領域ＡＡの先端部が丸まっている場合を一例として示している。
活性領域ＡＡには、２つの選択トランジスタ１２−１、１２−２が設けられている。この選択トランジスタ１２−１、１２−２はソース領域２５を共有しており、このソース領域２５上には、コンタクト層２９を介してＸ方向に延在する第１のビット線ＢＬ４が設けられている。
活性領域ＡＡの一端（すなわち、選択トランジスタ１２−１のドレイン領域２６上）には、コンタクト層２７を介してＭＴＪ素子１１−１が設けられている。ＭＴＪ素子１１−１上には、コンタクト層２８を介してＸ方向に延在する第２のビット線／ＢＬ３が設けられている。
活性領域ＡＡの他端（すなわち、選択トランジスタ１２−２のドレイン領域２６上）には、コンタクト層２７を介してＭＴＪ素子１１−２が設けられている。ＭＴＪ素子１１−２上には、コンタクト層２８を介してＸ方向に延在する第２のビット線／ＢＬ４が設けられている。
活性領域ＡＡは、平面図において、３本の配線（第２のビット線／ＢＬ３、第１のビット線ＢＬ４、および第２のビット線／ＢＬ４）と交差するように設けられている。すなわち、活性領域ＡＡのＹ方向の長さは、上記３本の配線分の長さとほぼ同じかそれ以上に設定される。
Ｙ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、斜め方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。
このように構成されたＭＲＡＭでは、ＭＲＡＭの面積を縮小しつつ、斜め方向に隣接する活性領域ＡＡの距離を大きくとることができる。また、ビット線と、選択トランジスタ１２のソース領域２５とを、コンタクト層２９を介して直接接続することができる。
図２２は、ＭＲＡＭの他の実施例を示す平面図である。図２３は、図２２に示したＸＸＩＩＩ−ＸＸＩＩＩ線に沿ったＭＲＡＭの断面図である。図２４は、図２２に示したＭＲＡＭの回路図である。
ＭＲＡＭは、それぞれがＸ方向に延在する複数のビット線ＢＬ（本実施例では、ビット線ＢＬ１〜ＢＬ５）、それぞれがＹ方向に延在する複数のワード線ＷＬ（本実施例では、ワード線ＷＬ１〜ＷＬ８）、およびそれぞれがＸ方向に延在する複数のソース線ＳＬを備えている。この複数のソース線ＳＬは、電気的に接続されている。複数のビット線ＢＬと複数のソース線ＳＬとは、交互に配置されている。
図２３に示すように、ビット線ＢＬとソース線ＳＬとは、異なる配線層に設けられている。すなわち、ソース線ＳＬは、第１メタル配線層に設けられ、ビット線ＢＬは、第１メタル配線層の上層の第２メタル配線層に設けられている。
図２２において、各活性領域ＡＡは、Ｘ方向あるいはＹ方向に対して斜め方向に延在するように配置されている。また、Ｙ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、Ｘ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。
このように構成されたＭＲＡＭでは、ＭＲＡＭの面積を縮小することができる。また、ソース線と、選択トランジスタ１２のソース領域２５とを、コンタクト層２９を介して直接接続することができる。
（第５の実施形態）
第５の実施形態は、各活性領域ＡＡをビット線或いはワード線の延在方向に対して斜め方向に配置し、さらに、複数の活性領域ＡＡを斜め方向に並進対称になるように配置している。
図２５は、本発明の第５の実施形態に係るＭＲＡＭの構成を示す平面図である。図２６は、図２５に示したＭＲＡＭの回路図である。なお、図２５に示したＸＸ−ＸＸ線に沿った断面図は、図２０と同じである。
ＭＲＡＭは、それぞれがＸ方向に延在する複数の第１のビット線ＢＬ（本実施形態では、ビット線ＢＬ１〜ＢＬ６）、それぞれがＸ方向に延在する複数の第２のビット線／ＢＬ（本実施形態では、ビット線／ＢＬ１〜／ＢＬ５）、およびそれぞれがＹ方向に延在する複数のワード線ＷＬ（本実施形態では、ワード線ＷＬ１〜ＷＬ８）を備えている。そして、複数の第１のビット線ＢＬと複数の第２のビット線／ＢＬとは交互に配置されている。
また、第１のビット線ＢＬと第２のビット線／ＢＬとは、異なる配線層に設けられている。すなわち、第１のビット線ＢＬは、第１メタル配線層に設けられ、第２のビット線／ＢＬは、第１メタル配線層の上層の第２メタル配線層に設けられている。
各活性領域ＡＡは、Ｘ方向あるいはＹ方向に対して斜め方向に延在するように配置されている。また、この斜め方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、活性領域ＡＡの延在方向に直交する斜め方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、第１の活性領域ＡＡは、この第１の活性領域ＡＡと斜め方向に隣接する第２の活性領域ＡＡに対して、Ｘ方向にワード線１本分、かつＹ方向にビット線１本分ずらして配置される。
このように構成されたＭＲＡＭでは、ＭＲＡＭの面積を縮小しつつ、斜め方向に隣接する活性領域ＡＡの距離を大きくとることができる。また、ビット線と、選択トランジスタ１２のソース領域２５とを、コンタクト層２９を介して直接接続することができる。
図２７は、ＭＲＡＭの他の実施例を示す平面図である。図２８は、図２７に示したＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿ったＭＲＡＭの断面図である。図２９は、図２７に示したＸＸＩＸ−ＸＸＩＸ線に沿ったＭＲＡＭの断面図である。図３０は、図２７に示したＭＲＡＭの回路図である。
図２７に示すように、斜め方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、活性領域ＡＡ−２は、この活性領域ＡＡ−２と斜め方向に隣接する活性領域ＡＡ−１に対して、Ｘ方向にワード線２本分、かつＹ方向にビット線１本分ずらして配置される。このように構成されたＭＲＡＭでは、ＭＲＡＭの面積を縮小することができる。また、ビット線と、選択トランジスタ１２のソース領域２５とを、コンタクト層２９を介して直接接続することができる。
図３１は、ＭＲＡＭの他の実施例を示す平面図である。図３２は、図３１に示したＭＲＡＭの回路図である。なお、図３１に示したＸＸＩＩＩ−ＸＸＩＩＩ線に沿った断面図は、図２３と同じである。
ＭＲＡＭは、それぞれがＸ方向に延在する複数のビット線ＢＬ（本実施例では、ビット線ＢＬ１〜ＢＬ５）、それぞれがＹ方向に延在する複数のワード線ＷＬ（本実施例では、ワード線ＷＬ１〜ＷＬ８）、およびそれぞれがＸ方向に延在する複数のソース線ＳＬを備えている。この複数のソース線ＳＬは、電気的に接続されている。複数のビット線ＢＬと複数のソース線ＳＬとは、交互に配置されている。
また、ビット線ＢＬとソース線ＳＬとは、異なる配線層に設けられている。すなわち、ソース線ＳＬは、第１メタル配線層に設けられ、ビット線ＢＬは、第１メタル配線層の上層の第２メタル配線層に設けられている。
図３１に示すように、各活性領域ＡＡは、Ｘ方向あるいはＹ方向に対して斜め方向に延在するように配置されている。また、斜め方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、Ｘ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、第１の活性領域ＡＡは、この第１の活性領域ＡＡと斜め方向に隣接する第２の活性領域ＡＡに対して、Ｘ方向にワード線１本分、かつＹ方向に配線２本分（ビット線ＢＬ１本およびソース線ＳＬ１本）ずらして配置される。
図３３は、ＭＲＡＭの他の実施例を示す平面図である。図３４は、図３３に示したＭＲＡＭの回路図である。なお、図３３に示したＸＸＩＩＩ−ＸＸＩＩＩ線に沿った断面図は、図２３と同じである。
図３３に示すように、斜め方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、Ｘ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、第１の活性領域ＡＡは、この第１の活性領域ＡＡと斜め方向に隣接する第２の活性領域ＡＡに対して、Ｘ方向にワード線２本分、かつＹ方向に配線２本分（ビット線ＢＬ１本およびソース線ＳＬ１本）ずらして配置される。このようにしてＭＲＡＭを構成した場合でも、上記同様の効果を得ることができる。
（第６の実施形態）
第６の実施形態は、各活性領域ＡＡをビット線或いはワード線の延在方向に対して斜め方向に配置し、さらに、Ｘ方向に隣接する２つの活性領域ＡＡを対称に配置している。
図３５は、本発明の第６の実施形態に係るＭＲＡＭの構成を示す平面図である。図３６は、図３５に示したＸＸＸＶＩ−ＸＸＸＶＩ線に沿ったＭＲＡＭの断面図である。図３７は、図３５に示したＭＲＡＭの回路図である。
ＭＲＡＭは、それぞれがＸ方向に延在する複数のビット線ＢＬ（本実施形態では、ビット線ＢＬ１〜ＢＬ５）、それぞれがＹ方向に延在する複数のワード線ＷＬ（本実施形態では、ワード線ＷＬ１〜ＷＬ８）、およびそれぞれがＸ方向に延在する複数のソース線ＳＬを備えている。この複数のソース線ＳＬは、電気的に接続されている。複数のビット線ＢＬと複数のソース線ＳＬとは、交互に配置されている。
また、ビット線ＢＬとソース線ＳＬとは、異なる配線層に設けられている。すなわち、ソース線ＳＬは、第１メタル配線層に設けられ、ビット線ＢＬは、第１メタル配線層の上層の第２メタル配線層に設けられている。
図３５に示すように、各活性領域ＡＡは、Ｘ方向あるいはＹ方向に対して斜め方向に延在するように配置されている。また、Ｙ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、Ｘ方向に隣接する２つの活性領域ＡＡは、これらの間に配置されたワード線ＷＬに対して対称（ワード線ＷＬを対称軸として対称）である。このように構成されたＭＲＡＭでは、ＭＲＡＭの面積を縮小することができる。また、ソース線ＳＬと、選択トランジスタ１２のソース領域２５とを、コンタクト層２９を介して直接接続することができる。
図３８は、ＭＲＡＭの他の実施例を示す平面図である。図３９は、図３８に示したＭＲＡＭの回路図である。なお、図３８に示したＸＸＸＶＩ−ＸＸＸＶＩ線に沿った断面図は、図３６と同じである。
図３８に示すように、各活性領域ＡＡは、Ｘ方向あるいはＹ方向に対して斜め方向に延在するように配置されている。また、Ｘ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、Ｙ方向に隣接する２つの活性領域ＡＡは、これらの間に配置されたソース線ＳＬに対して対称である。
図４０は、ＭＲＡＭの他の実施例を示す平面図である。図４１は、図４０に示したＭＲＡＭの回路図である。なお、図４０に示したＸＸＸＶＩ−ＸＸＸＶＩ線に沿った断面図は、図３６と同じである。
図４０に示すように、各活性領域ＡＡは、Ｘ方向あるいはＹ方向に対して斜め方向に延在するように配置されている。また、Ｘ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、斜め方向に隣接する２つの活性領域ＡＡは、Ｘ方向に対して互いに異なる方向に傾いて配置されている。
図４２は、ＭＲＡＭの他の実施例を示す平面図である。図４３は、図４２に示したＭＲＡＭの回路図である。なお、図４２に示したＸＸＸＶＩ−ＸＸＸＶＩ線に沿った断面図は、図３６と同じである。
ＭＲＡＭは、それぞれがＸ方向に延在する複数のビット線ＢＬ（本実施例では、ビット線ＢＬ１〜ＢＬ８）、それぞれがＹ方向に延在する複数のワード線ＷＬ（本実施例では、ワード線ＷＬ１〜ＷＬ８）、およびそれぞれがＸ方向に延在する複数のソース線ＳＬを備えている。この複数のソース線ＳＬは、電気的に接続されている。そして、２つのビット線ＢＬとこれらの間に配置されたソース線ＳＬとからなる１組が、Ｙ方向に順に配置されている。
また、ビット線ＢＬとソース線ＳＬとは、異なる配線層に設けられている。すなわち、ソース線ＳＬは、第１メタル配線層に設けられ、ビット線ＢＬは、第１メタル配線層の上層の第２メタル配線層に設けられている。
図４２に示すように、各活性領域ＡＡは、Ｘ方向あるいはＹ方向に対して斜め方向に延在するように配置されている。また、Ｙ方向に隣接する複数の活性領域ＡＡは、互いに並進対称である。また、Ｙ方向に隣接する２つの活性領域ＡＡは、Ｘ方向に対して互いに異なる方向に傾いて配置されている。このようにしてＭＲＡＭを構成した場合でも、上記同様の効果を得ることができる。
（第７の実施形態）
第７の実施形態は、活性領域ＡＡをジグザグ形にすることで、ＭＲＡＭの面積を縮小するようにしている。
図４４は、本発明の第７の実施形態に係るＭＲＡＭの構成を示す平面図である。図４５は、図４４に示したＸＬＩＶ−ＸＬＩＶ線に沿ったＭＲＡＭの断面図である。図４６は、図４４に示したＭＲＡＭの回路図である。
ＭＲＡＭは、それぞれがＸ方向に延在する複数のビット線ＢＬ（本実施形態では、ビット線ＢＬ１〜ＢＬ４）、それぞれがＹ方向に延在する複数のワード線ＷＬ（本実施形態では、ワード線ＷＬ１〜ＷＬ８）、およびそれぞれがＸ方向に延在する複数のソース線ＳＬを備えている。この複数のソース線ＳＬは、電気的に接続されている。複数のビット線ＢＬと複数のソース線ＳＬとは、交互に配置されている。ビット線ＢＬとソース線ＳＬとは、同一配線層に設けられている。
図４４に示すように、活性領域ＡＡは、Ｘ方向に延在し、かつジグザグ形を有している。すなわち、複数のＶ字形の活性領域がＸ方向に沿って接続されることで、１つの活性領域ＡＡが形成されている。このＶ字形の活性領域は、Ｘ方向に対して斜め方向に延在する２つの活性領域ＡＡ−１、ＡＡ−２から構成され、この２つの活性領域ＡＡ−１、ＡＡ−２は、Ｘ方向に対して互いに異なる方向に傾いている。換言すると、Ｘ方向に対して一方に傾いた複数の活性領域と、Ｘ方向に対して他方に傾いた複数の活性領域とが交互に接続されて、１つの活性領域ＡＡが形成されている。
ＭＴＪ素子１１は、ジグザグ形の活性領域ＡＡのうち、尖った部分の上方に配置されている。任意のＭＴＪ素子１１に情報を書き込む場合、このＭＴＪ素子１１の両側の２つのワード線ＷＬが活性化される。これにより、１つのＭＴＪ素子１１の両側の２つの選択トランジスタ１２がオンする。この結果、書き込み電流を大きくすることが可能となる。
このように構成されたＭＲＡＭでは、ＭＲＡＭの面積を縮小することができる。また、ソース線ＳＬと、選択トランジスタ１２のソース領域２５とを、コンタクト層２９を介して直接接続することができる。
また、ビット線ＢＬとソース線ＳＬとを同じ配線層に形成することができるため、ＭＲＡＭの配線層を１層少なくすることができる。これにより、プロセスステップを少なくすることができるため、製造コストを低減することができる。
図４７は、ＭＲＡＭの他の実施例を示す平面図である。図４８は、図４７に示したＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿ったＭＲＡＭの断面図である。図４９は、図４７に示したＭＲＡＭの回路図である。
ＭＲＡＭは、それぞれがＸ方向に延在する複数のビット線ＢＬ（本実施例では、ビット線ＢＬ１〜ＢＬ５）、それぞれがＹ方向に延在する複数のワード線ＷＬ（本実施例では、ワード線ＷＬ１〜ＷＬ８）、およびそれぞれがＸ方向に延在する複数のソース線ＳＬを備えている。この複数のソース線ＳＬは、電気的に接続されている。複数のビット線ＢＬと複数のソース線ＳＬとは、交互に配置されている。
また、ビット線ＢＬとソース線ＳＬとは、異なる配線層に設けられている。すなわち、ソース線ＳＬは、第１メタル配線層に設けられ、ビット線ＢＬは、第１メタル配線層の上層の第２メタル配線層に設けられている。
図４７に示すように、活性領域ＡＡは、Ｘ方向に延在し、かつジグザグ形を有している。すなわち、複数のＶ字形の活性領域がＸ方向に沿って接続されることで、１つの活性領域ＡＡが形成されている。このＶ字形の活性領域は、Ｘ方向に対して斜め方向に延在する２つの活性領域ＡＡ−１、ＡＡ−２から構成され、この２つの活性領域ＡＡ−１、ＡＡ−２は、Ｘ方向に対して互いに異なる方向に傾いている。
ＭＴＪ素子１１は、ジグザグ形の活性領域ＡＡのうち、尖った部分の上方に配置されている。任意のＭＴＪ素子１１に情報を書き込む場合、このＭＴＪ素子１１の両側の２つのワード線ＷＬが活性化される。これにより、１つのＭＴＪ素子１１の両側の２つの選択トランジスタ１２がオンする。この結果、書き込み電流を大きくすることが可能となる。
このように構成されたＭＲＡＭは、図４４のＭＲＡＭに比べて、面積をより縮小することができる。また、ソース線ＳＬと、選択トランジスタ１２のソース領域２５とを、コンタクト層２９を介して直接接続することができる。
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明の第１の実施形態に係るＭＲＡＭの構成を示す平面図。 図１に示したＩＩ−ＩＩ線に沿ったＭＲＡＭの断面図。 図１に示したＭＲＡＭの回路図。 ＭＴＪ素子１１の構成を示す断面図。 ＭＲＡＭの他の実施例を示す平面図。 図５に示したＭＲＡＭの回路図。 相変化素子１１の構成を示す断面図。 本発明の第２の実施形態に係るＭＲＡＭの構成を示す平面図。 図８に示したＩＸ−ＩＸ線に沿ったＭＲＡＭの断面図。 図８に示したＭＲＡＭの回路図。 ＭＲＡＭの他の実施例を示す平面図。 図１１に示したＭＲＡＭの回路図。 本発明の第３の実施形態に係るＭＲＡＭの構成を示す平面図。 図１３に示したＭＲＡＭの回路図。 ＭＲＡＭの他の実施例を示す平面図。 図１５に示したＭＲＡＭの回路図。 ＭＲＡＭの他の実施例を示す平面図。 図１７に示したＭＲＡＭの回路図。 本発明の第４の実施形態に係るＭＲＡＭの構成を示す平面図。 図１９に示したＸＸ−ＸＸ線に沿ったＭＲＡＭの断面図。 図１９に示したＭＲＡＭの回路図。 ＭＲＡＭの他の実施例を示す平面図。 図２２に示したＸＸＩＩＩ−ＸＸＩＩＩ線に沿ったＭＲＡＭの断面図。 図２２に示したＭＲＡＭの回路図。 本発明の第５の実施形態に係るＭＲＡＭの構成を示す平面図。 図２５に示したＭＲＡＭの回路図。 ＭＲＡＭの他の実施例を示す平面図。 図２７に示したＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿ったＭＲＡＭの断面図。 図２７に示したＸＸＩＸ−ＸＸＩＸ線に沿ったＭＲＡＭの断面図。 図２７に示したＭＲＡＭの回路図。 ＭＲＡＭの他の実施例を示す平面図。 図３１に示したＭＲＡＭの回路図。 ＭＲＡＭの他の実施例を示す平面図。 図３３に示したＭＲＡＭの回路図。 本発明の第６の実施形態に係るＭＲＡＭの構成を示す平面図。 図３５に示したＸＸＸＶＩ−ＸＸＸＶＩ線に沿ったＭＲＡＭの断面図。 図３５に示したＭＲＡＭの回路図。 ＭＲＡＭの他の実施例を示す平面図。 図３８に示したＭＲＡＭの回路図。 ＭＲＡＭの他の実施例を示す平面図。 図４０に示したＭＲＡＭの回路図。 ＭＲＡＭの他の実施例を示す平面図。 図４２に示したＭＲＡＭの回路図。 本発明の第７の実施形態に係るＭＲＡＭの構成を示す平面図。 図４４に示したＸＬＩＶ−ＸＬＩＶ線に沿ったＭＲＡＭの断面図。 図４４に示したＭＲＡＭの回路図。 ＭＲＡＭの他の実施例を示す平面図。 図４７に示したＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿ったＭＲＡＭの断面図。 図４７に示したＭＲＡＭの回路図。
符号の説明
ＡＡ…活性領域、ＢＬ，／ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＭＣ…メモリセル、１１…記憶素子（ＭＴＪ素子、相変化素子）、１２…選択トランジスタ、２１…半導体基板、２２…素子分離絶縁層、２３…ゲート電極、２４…ゲート絶縁膜、２５…ソース領域、２６…ドレイン領域、２７〜２９…コンタクト層、３１…下部電極、３２…固定層（ピン層）、３３…非磁性層、３４…記録層（フリー層）、３５…上部電極、３６…相変化膜。

Claims (5)

  1. 半導体基板と、
    前記半導体基板の上方に設けられ、かつ第１の方向に延在する第１乃至第３の配線と、
    前記半導体基板に設けられ、かつ前記第１の方向に対して斜め方向に延在する複数の活性領域と、
    前記活性領域に設けられ、かつ前記第２の配線に電気的に接続されたソース領域を共有する第１および第２の選択トランジスタと、
    一端が前記第１の選択トランジスタのドレイン領域に電気的に接続され、他端が前記第１の配線に電気的に接続された第１の記憶素子と、
    一端が前記第２の選択トランジスタのドレイン領域に電気的に接続され、他端が前記第３の配線に電気的に接続された第２の記憶素子と
    を具備することを特徴とする半導体記憶装置。
  2. 前記第１乃至第３の配線は、同じ配線層に設けられることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第２の配線と前記ソース領域とを接続するコンタクト層をさらに具備することを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記複数の活性領域のうち前記第１の方向に隣接するグループは、並進対称であることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
  5. 前記複数の活性領域のうち前記第１の方向に直交する第２の方向に隣接するグループは、並進対称であることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010103302A (ja) * 2008-10-23 2010-05-06 Toshiba Corp 半導体記憶装置
JP2011023476A (ja) * 2009-07-14 2011-02-03 Toshiba Corp 磁気記憶装置
JP2012164754A (ja) * 2011-02-04 2012-08-30 Renesas Electronics Corp 半導体装置
JP2012204399A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
JP2012235063A (ja) * 2011-05-09 2012-11-29 Toshiba Corp 半導体記憶装置
US8524552B2 (en) 2011-02-01 2013-09-03 Renesas Electronics Corporation Normally-off power JFET and manufacturing method thereof
JP2014093530A (ja) * 2012-11-06 2014-05-19 Samsung Electronics Co Ltd 半導体記憶素子
US9954029B2 (en) 2014-09-17 2018-04-24 Kabushiki Kaisha Toshiba Resistance change memory

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4496242B2 (ja) * 2007-08-29 2010-07-07 株式会社東芝 スピントランジスタ及び磁気メモリ
US20090218559A1 (en) * 2008-02-29 2009-09-03 Ulrich Klostermann Integrated Circuit, Memory Cell Array, Memory Module, and Method of Manufacturing an Integrated Circuit
KR101442175B1 (ko) * 2008-05-23 2014-09-18 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법
JP5100514B2 (ja) * 2008-06-02 2012-12-19 株式会社東芝 半導体メモリ
US8587989B2 (en) * 2008-06-20 2013-11-19 Nantero Inc. NRAM arrays with nanotube blocks, nanotube traces, and nanotube planes and methods of making same
US9030867B2 (en) * 2008-10-20 2015-05-12 Seagate Technology Llc Bipolar CMOS select device for resistive sense memory
JP2010192718A (ja) * 2009-02-19 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP4846817B2 (ja) * 2009-03-23 2011-12-28 株式会社東芝 抵抗変化型メモリ
JP2011155222A (ja) * 2010-01-28 2011-08-11 Toshiba Corp 磁気ランダムアクセスメモリ
JP2012256693A (ja) * 2011-06-08 2012-12-27 Toshiba Corp 半導体記憶装置
JP5658704B2 (ja) * 2012-03-13 2015-01-28 株式会社東芝 シフトレジスタ型メモリおよびその駆動方法
US9129894B2 (en) * 2012-09-17 2015-09-08 Intermolecular, Inc. Embedded nonvolatile memory elements having resistive switching characteristics
US9349638B2 (en) * 2013-08-30 2016-05-24 Kabushiki Kaisha Toshiba Memory device
US9299410B2 (en) 2013-09-04 2016-03-29 Shintaro SAKAI Reading magnetic memory based on regions within a cell array
US9105572B2 (en) * 2013-09-09 2015-08-11 Hiroyuki Kanaya Magnetic memory and manufacturing method thereof
US9299409B2 (en) 2013-09-11 2016-03-29 Tadashi Miyakawa Semiconductor storage device
US9208848B2 (en) 2014-03-12 2015-12-08 Kabushiki Kaisha Toshiba Semiconductor storage device
US9536952B2 (en) * 2014-05-12 2017-01-03 Intersil Americas LLC Body contact layouts for semiconductor structures
US9406720B2 (en) * 2014-08-11 2016-08-02 Kabushiki Kaisha Toshiba Semiconductor storage device
KR102266709B1 (ko) 2014-09-22 2021-06-22 삼성전자주식회사 반도체 메모리 장치
US10134459B2 (en) * 2015-02-03 2018-11-20 Globalfoundries Singapore Pte. Ltd. MRAM with metal-insulator-transition material
US9882125B2 (en) * 2015-02-11 2018-01-30 Globalfoundries Singapore Pte. Ltd. Selector device for a non-volatile memory cell
JP6677240B2 (ja) * 2015-03-09 2020-04-08 ソニー株式会社 メモリセルおよび記憶装置
US11145349B1 (en) * 2020-09-28 2021-10-12 Globalfoundries U.S. Inc. Physically unclonable function architecture including memory cells with parallel-connected access transistors and common write wordlines
CN114639773A (zh) * 2020-12-15 2022-06-17 长鑫存储技术有限公司 一种半导体结构、存储单元及存储阵列
CN114639772A (zh) 2020-12-15 2022-06-17 长鑫存储技术有限公司 一种半导体结构和存储电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004289029A (ja) * 2003-03-25 2004-10-14 Hitachi Ltd 記憶装置
JP2006332671A (ja) * 2005-05-26 2006-12-07 Hynix Semiconductor Inc 相変化記憶素子及びその製造方法
JP2007300079A (ja) * 2006-05-04 2007-11-15 Hitachi Ltd 磁気メモリ素子

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3580719B2 (ja) 1999-03-03 2004-10-27 株式会社東芝 半導体記憶装置及びその製造方法
JP2002230965A (ja) * 2001-01-24 2002-08-16 Internatl Business Mach Corp <Ibm> 不揮発性メモリ装置
JP3879518B2 (ja) 2002-01-21 2007-02-14 ソニー株式会社 磁気記憶装置およびその製造方法
JP3906139B2 (ja) * 2002-10-16 2007-04-18 株式会社東芝 磁気ランダムアクセスメモリ
US7184301B2 (en) * 2002-11-27 2007-02-27 Nec Corporation Magnetic memory cell and magnetic random access memory using the same
JP2006245310A (ja) * 2005-03-03 2006-09-14 Toshiba Corp 磁気記憶装置
JP2006261592A (ja) * 2005-03-18 2006-09-28 Fujitsu Ltd 磁気抵抗効果素子及びその製造方法
US7272035B1 (en) * 2005-08-31 2007-09-18 Grandis, Inc. Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004289029A (ja) * 2003-03-25 2004-10-14 Hitachi Ltd 記憶装置
JP2006332671A (ja) * 2005-05-26 2006-12-07 Hynix Semiconductor Inc 相変化記憶素子及びその製造方法
JP2007300079A (ja) * 2006-05-04 2007-11-15 Hitachi Ltd 磁気メモリ素子

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8111540B2 (en) 2008-10-23 2012-02-07 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2010103302A (ja) * 2008-10-23 2010-05-06 Toshiba Corp 半導体記憶装置
JP2011023476A (ja) * 2009-07-14 2011-02-03 Toshiba Corp 磁気記憶装置
US8587042B2 (en) 2009-07-14 2013-11-19 Kabushiki Kaisha Toshiba Magnetoresistive random access memory device
US9041049B2 (en) 2011-02-01 2015-05-26 Renesas Electronics Corporation Power JFET
US9543395B2 (en) 2011-02-01 2017-01-10 Renesas Electronics Corporation Normally-off power JFET and manufacturing method thereof
US8524552B2 (en) 2011-02-01 2013-09-03 Renesas Electronics Corporation Normally-off power JFET and manufacturing method thereof
JP2012164754A (ja) * 2011-02-04 2012-08-30 Renesas Electronics Corp 半導体装置
KR101921756B1 (ko) 2011-02-04 2018-11-23 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
US9129893B2 (en) 2011-02-04 2015-09-08 Renesas Electronics Corporation Semiconductor device
US8866244B2 (en) 2011-02-04 2014-10-21 Renesas Electronics Corporation Semiconductor device
US9165628B2 (en) 2011-03-23 2015-10-20 Kabushiki Kaisha Toshiba Semiconductor memory device
US9093140B2 (en) 2011-03-23 2015-07-28 Kabushiki Kaisha Toshiba Semiconductor memory device
US8711602B2 (en) 2011-03-23 2014-04-29 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2012204399A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
US9064792B2 (en) 2011-05-09 2015-06-23 Kabushiki Kaisha Toshiba Semiconductor storage device
US9224786B2 (en) 2011-05-09 2015-12-29 Kabushiki Kaisha Toshiba Semiconductor storage device
US9385160B2 (en) 2011-05-09 2016-07-05 Kabushiki Kaisha Toshiba Semiconductor storage device
JP2012235063A (ja) * 2011-05-09 2012-11-29 Toshiba Corp 半導体記憶装置
JP2014093530A (ja) * 2012-11-06 2014-05-19 Samsung Electronics Co Ltd 半導体記憶素子
US9954029B2 (en) 2014-09-17 2018-04-24 Kabushiki Kaisha Toshiba Resistance change memory

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