JP2003309251A

JP2003309251A - 磁気ランダムアクセスメモリ

Info

Publication number: JP2003309251A
Application number: JP2002116387A
Authority: JP
Inventors: Yoshiaki Asao; 吉昭浅尾; Yoshihisa Iwata; 佳久岩田; Yoshiaki Saito; 好昭斉藤; Hiroaki Yoda; 博明與田; Tomomasa Ueda; 知正上田; Minoru Amano; 実天野; Shigeki Takahashi; 茂樹高橋; Tatsuya Kishi; 達也岸
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-04-18
Filing date: 2002-04-18
Publication date: 2003-10-31

Abstract

(57)【要約】【課題】ＭＲＡＭのＴＭＲ素子に書き込み磁界を効率
よく作用させる。【解決手段】ＴＭＲ素子２３の直下には、書き込みワ
ード線２０Ｂが配置される。書き込みワード線２０Ｂ
は、Ｘ方向に延び、その下面は、高透磁率を有するヨー
ク材２５Ｂにより覆われている。ＴＭＲ素子２３の直上
には、データ選択線（読み出し／書き込みビット線）２
４が配置される。データ選択線２４は、Ｘ方向に交差す
るＹ方向に延び、その上面は、高透磁率を有するヨーク
材２７により覆われている。書き込み動作時、書き込み
ワード線２０Ｂ及びデータ選択線２４に流れる書き込み
電流により発生する磁界は、ヨーク材２５Ｂ，２７によ
り、効率よく、ＴＭＲ素子２３に作用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トンネル型磁気抵
抗(Tunneling Magneto Resistive)効果により“１”，
“０”−情報を記憶するＴＭＲ素子を利用してメモリセ
ルを構成した磁気ランダムアクセスメモリ（MRAM: Magn
etic Random Access Memory）に関する。

【０００２】

【従来の技術】近年、新たな原理により情報を記憶する
メモリが数多く提案されているが、そのうちの一つに、
Roy Scheuerlein et.al.によって提案されたトンネル型
磁気抵抗(Tunneling Magneto Resistive: 以後、TMRと
表記する。) 効果を利用したメモリがある（例えば、IS
SCC2000 Technical Digest p.128「A 10ns Read and Wr
ite Non-Volatile Memory Array Using a Magnetic Tun
nel Junction and FET Switch in each Cell」を参
照）。

【０００３】磁気ランダムアクセスメモリは、ＴＭＲ素
子により“１”，“０”−情報を記憶する。ＴＭＲ素子
は、図６１に示すように、２つの磁性層（強磁性層）に
より絶縁層（トンネルバリア）を挟んだ構造を有する。
ＴＭＲ素子に記憶される情報は、２つの磁性層のスピン
の向きが平行か又は反平行かによって判断される。

【０００４】ここで、図６２に示すように、平行とは、
２つの磁性層のスピンの向き（磁化の方向）が同じであ
ることを意味し、反平行とは、２つの磁性層のスピンの
向きが逆向きであることを意味する（矢印の向きがスピ
ンの向きを示している。）。

【０００５】なお、通常、２つの磁性層の一方側には、
反強磁性層が配置される。反強磁性層は、一方側の磁性
層のスピンの向きを固定し、他方側のスピンの向きのみ
を変えることにより情報を容易に書き換えるための部材
である。

【０００６】スピンの向きが固定された磁性層は、固定
層又はピン層と呼ばれる。また、書き込みデータに応じ
て、スピンの向きを自由に変えることができる磁性層
は、自由層又は記憶層と呼ばれる。

【０００７】図６２に示すように、２つの磁性層のスピ
ンの向きが平行となった場合、これら２つの磁性層に挟
まれた絶縁層（トンネルバリア）のトンネル抵抗は、最
も低くなる。この状態が“１”−状態である。また、２
つの磁性層のスピンの向きが反平行となった場合、これ
ら２つの磁性層に挟まれた絶縁層（トンネルバリア）の
トンネル抵抗は、最も高くなる。この状態が“０”−状
態である。

【０００８】次に、図６３を参照しつつ、ＴＭＲ素子に
対する書き込み動作原理について簡単に説明する。

【０００９】ＴＭＲ素子は、互いに交差する書き込みワ
ード線とデータ選択線（読み出し／書き込みビット線）
との交点に配置される。そして、書き込みは、書き込み
ワード線及びデータ選択線に電流を流し、両配線に流れ
る電流により作られる磁界を用いて、ＴＭＲ素子のスピ
ンの向きを平行又は反平行にすることにより達成され
る。

【００１０】例えば、ＴＭＲ素子の磁化容易軸がＸ方向
であり、Ｘ方向に書き込みワード線が延び、Ｘ方向に直
交するＹ方向にデータ選択線が延びている場合、書き込
み時には、書き込みワード線に、一方向に向かう電流を
流し、データ選択線に、書き込みデータに応じて、一方
向又は他方向に向かう電流を流す。

【００１１】データ選択線に一方向に向かう電流を流す
とき、ＴＭＲ素子のスピンの向きは、平行（“１”−状
態）となる。一方、データ選択線に他方向に向かう電流
を流すとき、ＴＭＲ素子のスピンの向きは、反平行
（“０”−状態）となる。

【００１２】ＴＭＲ素子のスピンの向きが変わるしくみ
は、次の通りである。

【００１３】図６４のＴＭＲ曲線に示すように、ＴＭＲ
素子の長辺（Easy-Axis）方向に磁界Ｈｘをかけると、
ＴＭＲ素子の抵抗値は、例えば、１７％程度変化する。
この変化率、即ち、変化の前後の抵抗値の比は、ＭＲ比
と呼ばれる。

【００１４】なお、ＭＲ比は、磁性層の性質により変化
する。現在では、ＭＲ比が５０％程度のＴＭＲ素子も得
られている。

【００１５】ＴＭＲ素子には、Easy-Axis方向の磁界Ｈ
ｘとHard-Axis方向の磁界Ｈｙとの合成磁界がかかる。
図６５の実線に示すように、Hard-Axis方向の磁界Ｈｙ
の大きさによって、ＴＭＲ素子の抵抗値を変えるために
必要なEasy-Axis方向の磁界Ｈｘの大きさも変化する。
この現象を利用することにより、アレイ状に配置される
メモリセルのうち、選択された書き込みワード線及び選
択されたデータ選択線の交点に存在するＴＭＲ素子のみ
にデータを書き込むことができる。

【００１６】この様子をさらに図６５のアステロイド曲
線を用いて説明する。ＴＭＲ素子のアステロイド曲線
は、例えば、図６５の実線で示すようになる。即ち、Ea
sy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの
合成磁界の大きさがアステロイド曲線（実線）の外側
（例えば、黒丸の位置）にあれば、磁性層のスピンの向
きを反転させることができる。

【００１７】逆に、Easy-Axis方向の磁界ＨｘとHard-Ax
is方向の磁界Ｈｙとの合成磁界の大きさがアステロイド
曲線（実線）の内側（例えば、白丸の位置）にある場合
には、磁性層のスピンの向きを反転させることはできな
い。

【００１８】従って、Easy-Axis方向の磁界Ｈｘの大き
さとHard-Axis方向の磁界Ｈｙの大きさを変え、合成磁
界の大きさのＨｘ−Ｈｙ平面内における位置を変えるこ
とにより、ＴＭＲ素子に対するデータの書き込みを制御
できる。

【００１９】なお、読み出しは、選択されたＴＭＲ素子
に電流を流し、そのＴＭＲ素子の抵抗値を検出すること
により容易に行うことができる。

【００２０】例えば、ＴＭＲ素子に直列にスイッチ素子
を接続し、選択された読み出しワード線に接続されるス
イッチ素子のみをオン状態として電流経路を作る。その
結果、選択されたＴＭＲ素子のみに電流が流れるため、
そのＴＭＲ素子のデータを読み出すことができる。

【００２１】

【発明が解決しようとする課題】磁気ランダムアクセス
メモリにおいては、上述ように、データ書き込みは、書
き込みワード線とデータ選択線（読み出し／書き込みビ
ット線）に，それぞれ、書き込み電流を流し、これによ
り発生する合成磁界をＴＭＲ素子に作用させることによ
り行う。

【００２２】従って、データ書き込みを効率よく行うた
めには、この合成磁界を、効率よく、ＴＭＲ素子に与え
ることが重要となる。合成磁界が効率よくＴＭＲ素子に
印加されれば、書き込み動作の信頼性が向上し、さら
に、書き込み電流を減らし、低消費電力化を実現するこ
とができる。

【００２３】しかし、書き込みワード線及びデータ選択
線にそれぞれ流れる書き込み電流により発生する合成磁
界を、効率よく、ＴＭＲ素子に作用させるために有効な
デバイス構造については、十分に検討されていない。即
ち、このようなデバイス構造は、実際に、合成磁界が効
率よくＴＭＲ素子に加わることはもちろん、簡単に製造
できるか否かという製造プロセスの面からも検討される
必要がある。

【００２４】本発明は、このような問題を解決するため
になされたもので、その目的は、磁気ランダムアクセス
メモリにおいて、書き込み動作時、合成磁界を、効率よ
く、ＴＭＲ素子に作用させることができるデバイス構造
及びその製造方法を提案することにある。

【００２５】

【課題を解決するための手段】(1) 本発明の磁気ラ
ンダムアクセスメモリは、半導体基板の上部に形成さ
れ、磁気抵抗効果を利用してデータを記憶するメモリセ
ルと、前記メモリセルの直下に配置され、第１方向に延
びる第１書き込み線と、前記メモリセルの直上に配置さ
れ、前記第１方向に交差する第２方向に延びる第２書き
込み線と、前記第２書き込み線の表面の一部のみを覆う
第１ヨーク材とを備える。

【００２６】前記第１ヨーク材は、前記第２書き込み線
の上面及び側面を覆っている。前記第１ヨーク材は、前
記第２書き込み線の上面のみを覆っている。前記第１ヨ
ーク材は、前記第２書き込み線の側面のみを覆ってい
る。

【００２７】本発明の磁気ランダムアクセスメモリは、
さらに、前記第１書き込み線の下面のみを覆う第２ヨー
ク材を備える。本発明の磁気ランダムアクセスメモリ
は、さらに、前記第１書き込み線の側面のみを覆う第２
ヨーク材を備える。

【００２８】前記第１及び第２書き込み線のうちの１つ
は、前記メモリセルに電気的に接続され、読み出しビッ
ト線としても機能する。

【００２９】本発明の磁気ランダムアクセスメモリ
は、半導体基板の上部に形成され、磁気抵抗効果を利用
してデータを記憶するメモリセルと、前記メモリセルの
直下に配置され、第１方向に延びる第１書き込み線と、
前記メモリセルの直上に配置され、前記第１方向に交差
する第２方向に延びる第２書き込み線と、前記第１書き
込み線の下面のみを覆う第１ヨーク材とを備える。

【００３０】本発明の磁気ランダムアクセスメモリは、
さらに、前記第２書き込み線の上面及び側面を覆う第２
ヨーク材を備える。本発明の磁気ランダムアクセスメモ
リは、さらに、前記第２書き込み線の上面のみを覆う第
２ヨーク材を備える。本発明の磁気ランダムアクセスメ
モリは、さらに、前記第２書き込み線の側面のみを覆う
第２ヨーク材を備える。

【００３１】前記第１及び第２書き込み線のうちの１つ
は、前記メモリセルに電気的に接続され、読み出しビッ
ト線としても機能する。

【００３２】本発明の磁気ランダムアクセスメモリ
は、半導体基板の上部に形成され、磁気抵抗効果を利用
してデータを記憶するメモリセルと、前記メモリセルの
直下に配置され、第１方向に延びる第１書き込み線と、
前記メモリセルの直上に配置され、前記第１方向に交差
する第２方向に延びる第２書き込み線と、前記第１書き
込み線の側面のみを覆う第１ヨーク材とを備える。

【００３３】本発明の磁気ランダムアクセスメモリは、
さらに、前記第２書き込み線の上面及び側面を覆う第２
ヨーク材を備える。本発明の磁気ランダムアクセスメモ
リは、さらに、前記第２書き込み線の上面のみを覆う第
２ヨーク材を備える。本発明の磁気ランダムアクセスメ
モリは、さらに、前記第２書き込み線の側面のみを覆う
第２ヨーク材を備える。

【００３４】前記第１及び第２書き込み線のうちの１つ
は、前記メモリセルに電気的に接続され、読み出しビッ
ト線としても機能する。

【００３５】本発明の磁気ランダムアクセスメモリ
は、半導体基板の上部に積み重ねられ、磁気抵抗効果を
利用してデータを記憶する第１及び第２メモリセルと、
前記第１及び第２メモリセルの間に配置され、第１方向
に延びる第１書き込み線と、前記第１書き込み線の側面
のみを覆う第１ヨーク材とを備える。

【００３６】前記第２メモリセルは、前記第１メモリセ
ルよりも上に配置される。

【００３７】本発明の磁気ランダムアクセスメモリは、
さらに、前記第１メモリセルの直下に配置され、前記第
１方向に交差する第２方向に延びる第２書き込み線と、
前記第２メモリセルの直上に配置され、前記第２方向に
延びる第３書き込み線とを備える。

【００３８】本発明の磁気ランダムアクセスメモリは、
さらに、前記第２書き込み線の側面のみを覆う第２ヨー
ク材と、前記第３書き込み線の側面のみを覆う第３ヨー
ク材とを備える。

【００３９】前記第１書き込み線は、前記第１及び第２
メモリセルから離れている。前記第１書き込み線は、前
記第１及び第２メモリセルに接触している。

【００４０】本発明の磁気ランダムアクセスメモリ
は、半導体基板の上部において前記半導体基板の表面に
平行な方向に並んで配置され、磁気抵抗効果を利用して
データを記憶する複数のメモリセルと、前記複数のメモ
リセルに共有され、第１方向に延びる第１書き込み線
と、前記複数のメモリセルに個別に設けられ、前記第１
方向に交差する第２方向に延びる複数の第２書き込み線
と、前記第１書き込み線の側面のみを覆う第１ヨーク材
と、前記複数の第２書き込み線の側面のみを覆う第２ヨ
ーク材とを備える。

【００４１】前記第１書き込み線は、前記複数のメモリ
セルの直上に配置され、前記複数のメモリセルの一端に
接触している。前記複数のメモリセルの他端は、共通接
続されている。前記複数の第２書き込み線は、前記複数
のメモリセルの直下に配置され、前記複数のメモリセル
から離れている。

【００４２】前記第１書き込み線は、前記複数のメモリ
セルの直上に配置され、前記複数のメモリセルから離れ
ている。前記複数の第２書き込み線は、前記複数のメモ
リセルの直下に配置され、前記複数のメモリセルの一端
に接触している。前記複数のメモリセルの他端は、共通
接続されている。

【００４３】(2) 本発明の磁気ランダムアクセスメ
モリの製造方法は、半導体基板の上部にＴＭＲ素子を形
成する工程と、前記ＴＭＲ素子上に絶縁層を形成する工
程と、前記ＴＭＲ素子の直上の前記絶縁層に配線溝を形
成する工程と、前記配線溝の側壁部のみに第１ヨーク材
を形成する工程と、前記配線溝内のみに導電材を満たし
て書き込み配線を形成する工程とを備える。

【００４４】本発明の磁気ランダムアクセスメモリの製
造方法は、さらに、前記導電材上のみに第２ヨーク材を
形成する工程を備える。

【００４５】前記第１ヨーク材は、ＣＶＤ法により前記
配線溝の底面及び側面に形成された後、ＲＩＥ法によ
り、前記配線溝の側面のみに残存させられる。前記導電
材は、ＣＶＤ法により前記配線溝内及び前記絶縁層上に
形成された後、ＣＭＰ法により前記配線溝内のみに残存
させられる。

【００４６】本発明の磁気ランダムアクセスメモリ
の製造方法は、半導体基板の上部にＴＭＲ素子を形成す
る工程と、前記ＴＭＲ素子上に導電材を形成する工程
と、前記導電材上にヨーク材を形成する工程と、前記ヨ
ーク材及び前記導電材をエッチングして書き込み線を形
成する工程とを備える。

【００４７】前記ヨーク材及び前記導電材は、ＲＩＥ法
によりエッチングされ、前記ヨーク材は、前記導電材の
上面のみに残存する。

【００４８】本発明の磁気ランダムアクセスメモリ
の製造方法は、半導体基板の上部にヨーク材を形成する
工程と、前記ヨーク材上に導電材を形成する工程と、前
記導電材及び前記ヨーク材をエッチングして書き込み線
を形成する工程と、前記書き込み線の直上にＴＭＲ素子
を形成する工程とを備える。

【００４９】前記導電材及び前記ヨーク材は、ＲＩＥ法
によりエッチングされ、前記ヨーク材は、前記導電材の
下面のみに残存する。

【００５０】本発明の磁気ランダムアクセスメモリ
の製造方法は、半導体基板の上部に絶縁層を形成する工
程と、前記絶縁層に配線溝を形成する工程と、前記配線
溝の側壁部のみにヨーク材を形成する工程と、前記配線
溝内のみに導電材を満たして書き込み線を形成する工程
と、前記書き込み線の直上にＴＭＲ素子を形成する工程
とを備える。

【００５１】前記ヨーク材は、ＣＶＤ法により前記配線
溝の底面及び側面に形成された後、ＲＩＥ法により、前
記配線溝の側面のみに残存させられる。

【００５２】前記導電材は、ＣＶＤ法により前記配線溝
内及び前記絶縁層上に形成された後、ＣＭＰ法により前
記配線溝内のみに残存させられる。

【００５３】

【発明の実施の形態】以下、図面を参照しながら、本発
明の磁気ランダムアクセスメモリの例について詳細に説
明する。

【００５４】１．参考例１まず、本発明の磁気ランダムアクセスメモリの例を説明
するに当たり、その前提となるデバイス構造について説
明する。

【００５５】なお、このデバイス構造は、本発明の磁気
ランダムアクセスメモリの例を簡単に説明することを目
的に示すもので、本発明が、このデバイス構造に限定さ
れるというものではない。

【００５６】図１及び図２は、それぞれ、本発明の磁気
ランダムアクセスメモリの例の前提となるデバイス構造
を示している。

【００５７】半導体基板（例えば、ｐ型シリコン基板、
ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Tr
ench Isolation )構造を有する素子分離絶縁層１２が形
成される。素子分離絶縁層１２により取り囲まれた領域
は、読み出し選択スイッチ（例えば、ＭＯＳトランジス
タ、ダイオードなど）が形成される素子領域となる。

【００５８】図１のデバイス構造では、読み出し選択ス
イッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳト
ランジスタ）から構成される。半導体基板１１上には、
ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５
が形成される。ゲート電極１４は、Ｘ方向に延びてお
り、読み出し動作時に、読み出しセル（ＴＭＲ素子）を
選択するための読み出しワード線として機能する。

【００５９】半導体基板１１内には、ソース領域（例え
ば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、
ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み
出しワード線）１４は、ソース領域１６−Ｓとドレイン
領域１６−Ｄの間のチャネル領域上に配置される。

【００６０】図２のデバイス構造では、読み出し選択ス
イッチは、ダイオードから構成される。半導体基板１１
内には、カソード領域（例えば、ｎ型拡散層）１６ａ及
びアノード領域（例えば、ｐ型拡散層）１６ｂが形成さ
れる。

【００６１】第１金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層１８Ａとして機能し、他の１つは、ソース線１
８Ｂ（図１の場合）又は読み出しワード線１８Ｂ（図２
の場合）として機能する。

【００６２】図１のデバイス構造の場合、中間層１８Ａ
は、コンタクトプラグ１７Ａにより、読み出し選択スイ
ッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに
電気的に接続される。ソース線１８Ｂは、コンタクトプ
ラグ１７Ｂにより、読み出し選択スイッチのソース領域
１６−Ｓに電気的に接続される。ソース線１８Ｂは、ゲ
ート電極（読み出しワード線）１４と同様に、Ｘ方向に
延びている。

【００６３】図２のデバイス構造の場合、中間層１８Ａ
は、コンタクトプラグ１７Ａにより、読み出し選択スイ
ッチ（ダイオード）のアノード領域１６ｂに電気的に接
続される。読み出しワード線１８Ｂは、コンタクトプラ
グ１７Ｂにより、読み出し選択スイッチのカソード領域
１６ａに電気的に接続される。読み出しワード線１８Ｂ
は、Ｘ方向に延びている。

【００６４】第２金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層２０Ａとして機能し、他の１つは、書き込みワ
ード線２０Ｂとして機能する。中間層２０Ａは、コンタ
クトプラグ１９により、中間層１８Ａに電気的に接続さ
れる。書き込みワード線２０Ｂは、例えば、Ｘ方向に延
びている。

【００６５】第３金属配線層を構成する金属層のうちの
１つは、ＴＭＲ素子２３の下部電極２２として機能す
る。下部電極２２は、コンタクトプラグ２１により、中
間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、
下部電極２２上に搭載される。ここで、ＴＭＲ素子２３
は、書き込みワード線２０Ｂの直上に配置されると共
に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形
成される。

【００６６】第４金属配線層を構成する金属層のうちの
１つは、データ選択線（読み出し／書き込みビット線）
２４として機能する。データ選択線２４は、ＴＭＲ素子
２３に電気的に接続されると共に、Ｙ方向に延びてい
る。

【００６７】なお、ＴＭＲ素子２３の構造に関しては、
特に、限定されない。図６１に示すような構造であって
もよいし、その他の構造であってもよい。また、ＴＭＲ
素子２３は、複数ビットのデータを記憶できる多値記憶
型であっても構わない。

【００６８】ＴＭＲ素子２３の強磁性層としては、特に
制限はないが、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はこれらの
合金、スピン分極率の大きいマグネタイト、ＣｒＯ_２，
ＲＸＭｎＯ_３−ｙ（Ｒ：希土類、Ｘ：Ｃａ，Ｂａ，Ｓ
ｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂな
どのホイスラー合金などを用いることができる。

【００６９】強磁性層には、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，
Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐ
ｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多
少含まれていても、強磁性を失わないかぎり、全く問題
ない。

【００７０】強磁性層の厚さは、あまりに薄いと、超常
磁性となってしまう。そこで、強磁性層の厚さは、少な
くとも超常磁性とならない程度の厚さが必要である。具
体的には、強磁性層の厚さは、０．１ｎｍ以上、好まし
くは、０．４ｎｍ以上１００ｎｍ以下に設定される。

【００７１】ＴＭＲ素子２３の反磁性層としては、例え
ば、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ
−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ_２Ｏ_３などを用いる
ことができる。

【００７２】ＴＭＲ素子２３の絶縁層(トンネルバリア)
としては、例えば、Ａｌ_２Ｏ_３，ＳｉＯ_２，ＭｇＯ，Ａ
ｌＮ，Ｂｉ_２Ｏ_３，ＭｇＦ_２，ＣａＦ_２，ＳｒＴｉ
Ｏ_２，ＡｌＬａＯ_３などの誘電体を使用することができ
る。これらは、酸素欠損、窒素欠損、フッ素欠損などが
存在していてもかまわない。

【００７３】絶縁層（トンネルバリア）の厚さは、でき
るだけ薄い方がよいが、特に、その機能を実現するため
の決まった制限はない。但し、製造上、絶縁層の厚さ
は、１０ｎｍ以下に設定される。

【００７４】２．参考例２次に、参考例１のデバイス構造に対して、ＴＭＲ素子に
磁界を効率よく集中させるために提案されたデバイス構
造について説明する。

【００７５】図３乃至図６は、本発明の磁気ランダムア
クセスメモリの例の前提となるデバイス構造を示してい
る。なお、図３及び図５は、Ｙ方向の断面であり、図４
は、図３のＴＭＲ素子部のＸ方向の断面であり、図６
は、図５のＴＭＲ素子部のＸ方向の断面である。Ｘ方向
とＹ方向は、互いに直交する。

【００７６】半導体基板（例えば、ｐ型シリコン基板、
ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Tr
ench Isolation )構造を有する素子分離絶縁層１２が形
成される。素子分離絶縁層１２により取り囲まれた領域
は、読み出し選択スイッチ（例えば、ＭＯＳトランジス
タ）が形成される素子領域となる。

【００７７】本例のデバイス構造では、読み出し選択ス
イッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳト
ランジスタ）から構成される。半導体基板１１上には、
ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５
が形成される。ゲート電極１４は、Ｘ方向に延びてお
り、読み出し動作時に、読み出しセル（ＴＭＲ素子）を
選択するための読み出しワード線として機能する。

【００７８】半導体基板１１内には、ソース領域（例え
ば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、
ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み
出しワード線）１４は、ソース領域１６−Ｓとドレイン
領域１６−Ｄの間のチャネル領域上に配置される。

【００７９】第１金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層１８Ａとして機能し、他の１つは、ソース線１
８Ｂとして機能する。

【００８０】中間層１８Ａは、コンタクトプラグ１７Ａ
により、読み出し選択スイッチ（ＭＯＳトランジスタ）
のドレイン領域１６−Ｄに電気的に接続される。ソース
線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し
選択スイッチのソース領域１６−Ｓに電気的に接続され
る。ソース線１８Ｂは、例えば、ゲート電極（読み出し
ワード線）１４と同様に、Ｘ方向に延びている。

【００８１】第２金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層２０Ａとして機能し、他の１つは、書き込みワ
ード線２０Ｂとして機能する。中間層２０Ａは、コンタ
クトプラグ１９により、中間層１８Ａに電気的に接続さ
れる。書き込みワード線２０Ｂは、例えば、ゲート電極
（読み出しワード線）１４と同様に、Ｘ方向に延びてい
る。

【００８２】本例のデバイス構造では、中間層２０Ａ及
び書き込みワード線２０Ｂの下面及び側面は、高い透磁
率を有する材料、即ち、ヨーク材（ yoke material ）
２５Ａ，２５Ｂにより覆われている。ここで使用される
ヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定
される。

【００８３】磁束は、高い透磁率を有する材料に集中す
る性質があるため、この高い透磁率を有する材料を磁力
線の牽引役として使用すれば、書き込み動作時、書き込
みワード線２０Ｂに流れる書き込み電流により発生する
磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させる
ことができる。

【００８４】本願の目的を達成するには、ヨーク材は、
書き込みワード線２０Ｂの下面及び側面を覆っていれ
ば、十分である。但し、実際は、ヨーク材は、中間層２
０Ａの下面及び側面にも形成される。これは、第２金属
配線層としての中間層２０Ａ及び書き込みワード線２０
Ｂが同時に形成されることに起因する。

【００８５】第３金属配線層を構成する金属層のうちの
１つは、ＴＭＲ素子２３の下部電極２２として機能す
る。下部電極２２は、コンタクトプラグ２１により、中
間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、
下部電極２２上に搭載される。ここで、ＴＭＲ素子２３
は、書き込みワード線２０Ｂの直上に配置されると共
に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形
成される。

【００８６】第４金属配線層を構成する金属層のうちの
１つは、データ選択線（読み出し／書き込みビット線）
２４として機能する。データ選択線２４は、ＴＭＲ素子
２３に電気的に接続されると共に、Ｙ方向に延びてい
る。

【００８７】本例のデバイス構造では、データ選択線２
４の上面及び側面は、高い透磁率を有する材料、即ち、
ヨーク材２６，２７により覆われている。ここで使用さ
れるヨーク材２６，２７としては、図３及び図４に示す
ように、導電性を有する材料から構成することができる
し、また、図５及び図６に示すように、絶縁性を有する
材料から構成することもできる。

【００８８】磁束は、上述のように、高い透磁率を有す
る材料に集中する性質があるため、この高い透磁率を有
する材料を磁力線の牽引役として使用すれば、書き込み
動作時、データ選択線２４に流れる書き込み電流により
発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集
中させることができる。

【００８９】なお、ＴＭＲ素子２３の構造に関しては、
特に、限定されない。図６１に示すような構造であって
もよいし、その他の構造であってもよい。また、ＴＭＲ
素子２３は、複数ビットのデータを記憶できる多値記憶
型であっても構わない。

【００９０】このようなデバイス構造においては、ＴＭ
Ｒ素子２３の直下に配置される書き込みワード線２０Ｂ
に対しては、その下面及び側面にヨーク材２５Ｂが形成
される。また、ＴＭＲ素子２３の直上に配置されるデー
タ選択線（読み出し／書き込みビット線）２４に対して
は、その上面及び側面にヨーク材２２６，２７が形成さ
れる。

【００９１】この場合、書き込みワード線２０Ｂ及びヨ
ーク材２５Ｂは、ダマシンプロセス（ damascene proce
ss ）を採用して形成するのが好都合である。逆に言う
と、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、Ｒ
ＩＥプロセス( Reactive IonEtching process )を採用
して形成することは、プロセスが非常に複雑となるた
め、現実的に不可能となる。

【００９２】一方、データ選択線２４及びヨーク材２
６，２７は、ＲＩＥプロセスを採用して形成するのが好
都合である。逆に言うと、データ選択線２４及びヨーク
材２６，２７を、ダマシンプロセスを採用して形成する
ことは、プロセスが非常に複雑となる。

【００９３】つまり、図３乃至図６に示すようなデバイ
ス構造を実現する製造方法に関しては、現実的には、書
き込みワード線２０Ｂ及びヨーク材２５Ｂをダマシンプ
ロセスで形成し、データ選択線２４及びヨーク材２６，
２７をＲＩＥプロセスで形成する、という製造方法が採
用される。

【００９４】なお、後述する製造方法の説明では、図３
及び図４のデバイス構造をダマシンプロセスのみで実現
する製法方法について説明する。

【００９５】３．実施例１次に、製造に適し、かつ、ＴＭＲ素子に磁界を効率よく
集中させることができるデバイス構造の例について説明
する。

【００９６】図７乃至図１０は、本発明の磁気ランダム
アクセスメモリの実施例１に関わるデバイス構造を示し
ている。なお、図７及び図９は、Ｙ方向の断面であり、
図８は、図７のＴＭＲ素子部のＸ方向の断面であり、図
１０は、図９のＴＭＲ素子部のＸ方向の断面である。Ｘ
方向とＹ方向は、互いに直交する。

【００９７】本例のデバイス構造の特徴は、ＴＭＲ素子
２３の直下に配置される書き込みワード線２０Ｂに関し
ては、その下面のみをヨーク材２５Ｂで覆い、ＴＭＲ素
子２３の直上に配置されるデータ選択線（読み出し／書
き込みビット線）２４に関しては、その上面及び側面を
ヨーク材２６，２７で覆った点にある。

【００９８】半導体基板（例えば、ｐ型シリコン基板、
ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Tr
ench Isolation )構造を有する素子分離絶縁層１２が形
成される。素子分離絶縁層１２により取り囲まれた領域
は、読み出し選択スイッチが形成される素子領域とな
る。

【００９９】本例のデバイス構造では、読み出し選択ス
イッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳト
ランジスタ）から構成される。半導体基板１１上には、
ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５
が形成される。ゲート電極１４は、Ｘ方向に延びてお
り、読み出し動作時に、読み出しセル（ＴＭＲ素子）を
選択するための読み出しワード線として機能する。

【０１００】半導体基板１１内には、ソース領域（例え
ば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、
ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み
出しワード線）１４は、ソース領域１６−Ｓとドレイン
領域１６−Ｄの間のチャネル領域上に配置される。

【０１０１】第１金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層１８Ａとして機能し、他の１つは、ソース線１
８Ｂとして機能する。

【０１０２】中間層１８Ａは、コンタクトプラグ１７Ａ
により、読み出し選択スイッチ（ＭＯＳトランジスタ）
のドレイン領域１６−Ｄに電気的に接続される。ソース
線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し
選択スイッチのソース領域１６−Ｓに電気的に接続され
る。ソース線１８Ｂは、例えば、ゲート電極（読み出し
ワード線）１４と同様に、Ｘ方向に延びている。

【０１０３】第２金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層２０Ａとして機能し、他の１つは、書き込みワ
ード線２０Ｂとして機能する。中間層２０Ａは、コンタ
クトプラグ１９により、中間層１８Ａに電気的に接続さ
れる。書き込みワード線２０Ｂは、例えば、ゲート電極
（読み出しワード線）１４と同様に、Ｘ方向に延びてい
る。

【０１０４】本例のデバイス構造では、中間層２０Ａ及
び書き込みワード線２０Ｂの下面は、高い透磁率を有す
る材料、即ち、ヨーク材（ yoke material ）２５Ａ，
２５Ｂにより覆われている。ここで使用されるヨーク材
２５Ａ，２５Ｂは、導電性を有するものに限定される。

【０１０５】磁束は、高い透磁率を有する材料に集中す
る性質があるため、この高い透磁率を有する材料を磁力
線の牽引役として使用すれば、書き込み動作時、書き込
みワード線２０Ｂに流れる書き込み電流により発生する
磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させる
ことができる。

【０１０６】本願の目的を達成するには、ヨーク材は、
書き込みワード線２０Ｂの下面を覆っていれば、十分で
ある。但し、実際は、ヨーク材は、中間層２０Ａの下面
にも形成される。これは、第２金属配線層としての中間
層２０Ａ及び書き込みワード線２０Ｂが同時に形成され
ることに起因する。

【０１０７】第３金属配線層を構成する金属層のうちの
１つは、ＴＭＲ素子２３の下部電極２２として機能す
る。下部電極２２は、コンタクトプラグ２１により、中
間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、
下部電極２２上に搭載される。ここで、ＴＭＲ素子２３
は、書き込みワード線２０Ｂの直上に配置されると共
に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形
成される。

【０１０８】第４金属配線層を構成する金属層のうちの
１つは、データ選択線（読み出し／書き込みビット線）
２４として機能する。データ選択線２４は、ＴＭＲ素子
２３に電気的に接続されると共に、Ｙ方向に延びてい
る。

【０１０９】本例のデバイス構造では、データ選択線２
４の上面及び側面は、高い透磁率を有する材料、即ち、
ヨーク材２６，２７により覆われている。ここで使用さ
れるヨーク材２６，２７としては、図７及び図８に示す
ように、導電性を有する材料から構成することができる
し、また、図９及び図１０に示すように、絶縁性を有す
る材料から構成することもできる。

【０１１０】磁束は、上述のように、高い透磁率を有す
る材料に集中する性質があるため、この高い透磁率を有
する材料を磁力線の牽引役として使用すれば、書き込み
動作時、データ選択線２４に流れる書き込み電流により
発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集
中させることができる。

【０１１１】なお、ＴＭＲ素子２３の構造に関しては、
特に、限定されない。図６１に示すような構造であって
もよいし、その他の構造であってもよい。また、ＴＭＲ
素子２３は、複数ビットのデータを記憶できる多値記憶
型であっても構わない。

【０１１２】このようなデバイス構造においては、ＴＭ
Ｒ素子２３の直下に配置される書き込みワード線２０Ｂ
に対しては、その下面のみにヨーク材２５Ｂが形成され
る。また、ＴＭＲ素子２３の直上に配置されるデータ選
択線（読み出し／書き込みビット線）２４に対しては、
その上面及び側面にヨーク材２６，２７が形成される。

【０１１３】この場合、書き込みワード線２０Ｂ及びヨ
ーク材２５Ｂは、ＲＩＥプロセス(Reactive Ion Etchin
g process )を採用して形成するのが好都合である。逆
に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂ
を、ダマシンプロセス（ damascene process ）を採用
して形成することは、プロセスが非常に複雑となるた
め、現実的に不可能となる。

【０１１４】また、データ選択線２４及びヨーク材２
６，２７についても、ＲＩＥプロセスを採用して形成す
るのが好都合である。逆に言うと、データ選択線２４及
びヨーク材２６，２７を、ダマシンプロセスを採用して
形成することは、プロセスが非常に複雑となる。

【０１１５】つまり、図７乃至図１０に示すようなデバ
イス構造を実現する製造方法に関しては、書き込みワー
ド線２０Ｂ及びヨーク材２５ＢをＲＩＥプロセスで形成
すると共に、データ選択線２４及びヨーク材２６，２７
についてもＲＩＥプロセスで形成する、という製造方法
が採用される。

【０１１６】４．実施例２図１１乃至図１４は、本発明の磁気ランダムアクセスメ
モリの実施例２に関わるデバイス構造を示している。な
お、図１１及び図１３は、Ｙ方向の断面であり、図１２
は、図１１のＴＭＲ素子部のＸ方向の断面であり、図１
４は、図１３のＴＭＲ素子部のＸ方向の断面である。Ｘ
方向とＹ方向は、互いに直交する。

【０１１７】本例のデバイス構造の特徴は、ＴＭＲ素子
２３の直下に配置される書き込みワード線２０Ｂに関し
ては、その下面及び側面をヨーク材２５Ｂで覆い、ＴＭ
Ｒ素子２３の直上に配置されるデータ選択線（読み出し
／書き込みビット線）２４に関しては、その上面のみを
ヨーク材２７で覆った点にある。

【０１１８】半導体基板（例えば、ｐ型シリコン基板、
ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Tr
ench Isolation )構造を有する素子分離絶縁層１２が形
成される。素子分離絶縁層１２により取り囲まれた領域
は、読み出し選択スイッチが形成される素子領域とな
る。

【０１１９】本例のデバイス構造では、読み出し選択ス
イッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳト
ランジスタ）から構成される。半導体基板１１上には、
ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５
が形成される。ゲート電極１４は、Ｘ方向に延びてお
り、読み出し動作時に、読み出しセル（ＴＭＲ素子）を
選択するための読み出しワード線として機能する。

【０１２０】半導体基板１１内には、ソース領域（例え
ば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、
ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み
出しワード線）１４は、ソース領域１６−Ｓとドレイン
領域１６−Ｄの間のチャネル領域上に配置される。

【０１２１】第１金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層１８Ａとして機能し、他の１つは、ソース線１
８Ｂとして機能する。

【０１２２】中間層１８Ａは、コンタクトプラグ１７Ａ
により、読み出し選択スイッチ（ＭＯＳトランジスタ）
のドレイン領域１６−Ｄに電気的に接続される。ソース
線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し
選択スイッチのソース領域１６−Ｓに電気的に接続され
る。ソース線１８Ｂは、例えば、ゲート電極（読み出し
ワード線）１４と同様に、Ｘ方向に延びている。

【０１２３】第２金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層２０Ａとして機能し、他の１つは、書き込みワ
ード線２０Ｂとして機能する。中間層２０Ａは、コンタ
クトプラグ１９により、中間層１８Ａに電気的に接続さ
れる。書き込みワード線２０Ｂは、例えば、ゲート電極
（読み出しワード線）１４と同様に、Ｘ方向に延びてい
る。

【０１２４】本例のデバイス構造では、中間層２０Ａ及
び書き込みワード線２０Ｂの下面及び側面は、高い透磁
率を有する材料、即ち、ヨーク材（ yoke material ）
２５Ａ，２５Ｂにより覆われている。ここで使用される
ヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定
される。

【０１２５】磁束は、高い透磁率を有する材料に集中す
る性質があるため、この高い透磁率を有する材料を磁力
線の牽引役として使用すれば、書き込み動作時、書き込
みワード線２０Ｂに流れる書き込み電流により発生する
磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させる
ことができる。

【０１２６】本願の目的を達成するには、ヨーク材は、
書き込みワード線２０Ｂの下面及び側面を覆っていれ
ば、十分である。但し、実際は、ヨーク材は、中間層２
０Ａの下面及び側面にも形成される。これは、第２金属
配線層としての中間層２０Ａ及び書き込みワード線２０
Ｂが同時に形成されることに起因する。

【０１２７】第３金属配線層を構成する金属層のうちの
１つは、ＴＭＲ素子２３の下部電極２２として機能す
る。下部電極２２は、コンタクトプラグ２１により、中
間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、
下部電極２２上に搭載される。ここで、ＴＭＲ素子２３
は、書き込みワード線２０Ｂの直上に配置されると共
に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形
成される。

【０１２８】第４金属配線層を構成する金属層のうちの
１つは、データ選択線（読み出し／書き込みビット線）
２４として機能する。データ選択線２４は、ＴＭＲ素子
２３に電気的に接続されると共に、Ｙ方向に延びてい
る。

【０１２９】本例のデバイス構造では、データ選択線２
４の上面は、高い透磁率を有する材料、即ち、ヨーク材
２７により覆われている。ここで使用されるヨーク材２
７としては、図１１及び図１２に示すように、導電性を
有する材料から構成することができるし、また、図１３
及び図１４に示すように、絶縁性を有する材料から構成
することもできる。

【０１３０】磁束は、上述のように、高い透磁率を有す
る材料に集中する性質があるため、この高い透磁率を有
する材料を磁力線の牽引役として使用すれば、書き込み
動作時、データ選択線２４に流れる書き込み電流により
発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集
中させることができる。

【０１３１】なお、ＴＭＲ素子２３の構造に関しては、
特に、限定されない。図６１に示すような構造であって
もよいし、その他の構造であってもよい。また、ＴＭＲ
素子２３は、複数ビットのデータを記憶できる多値記憶
型であっても構わない。

【０１３２】このようなデバイス構造においては、ＴＭ
Ｒ素子２３の直下に配置される書き込みワード線２０Ｂ
に対しては、その下面及び側面にヨーク材２５Ｂが形成
される。また、ＴＭＲ素子２３の直上に配置されるデー
タ選択線（読み出し／書き込みビット線）２４に対して
は、その上面のみにヨーク材２６，２７が形成される。

【０１３３】この場合、書き込みワード線２０Ｂ及びヨ
ーク材２５Ｂは、ダマシンプロセス（ damascene proce
ss ）を採用して形成するのが好都合である。逆に言う
と、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、Ｒ
ＩＥプロセス( Reactive IonEtching process )を採用
して形成することは、プロセスが非常に複雑となるた
め、現実的に不可能となる。

【０１３４】また、データ選択線２４及びヨーク材２７
については、ＲＩＥプロセスを採用して形成するのが好
都合である。逆に言うと、データ選択線２４及びヨーク
材２７を、ダマシンプロセスを採用して形成すること
は、プロセスが非常に複雑となる。

【０１３５】つまり、図１１乃至図１４に示すようなデ
バイス構造を実現する製造方法に関しては、書き込みワ
ード線２０Ｂ及びヨーク材２５Ｂをダマシンプロセスで
形成すると共に、データ選択線２４及びヨーク材２７に
ついては、ＲＩＥプロセスで形成する、という製造方法
が採用される。

【０１３６】５．実施例３図１５乃至図１８は、本発明の磁気ランダムアクセスメ
モリの実施例３に関わるデバイス構造を示している。な
お、図１５及び図１７は、Ｙ方向の断面であり、図１６
は、図１５のＴＭＲ素子部のＸ方向の断面であり、図１
８は、図１７のＴＭＲ素子部のＸ方向の断面である。Ｘ
方向とＹ方向は、互いに直交する。

【０１３７】本例のデバイス構造の特徴は、ＴＭＲ素子
２３の直下に配置される書き込みワード線２０Ｂに関し
ては、その下面のみをヨーク材２５Ｂで覆い、ＴＭＲ素
子２３の直上に配置されるデータ選択線（読み出し／書
き込みビット線）２４に関しては、その上面のみをヨー
ク材２７で覆った点にある。

【０１３８】半導体基板（例えば、ｐ型シリコン基板、
ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Tr
ench Isolation )構造を有する素子分離絶縁層１２が形
成される。素子分離絶縁層１２により取り囲まれた領域
は、読み出し選択スイッチが形成される素子領域とな
る。

【０１３９】本例のデバイス構造では、読み出し選択ス
イッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳト
ランジスタ）から構成される。半導体基板１１上には、
ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５
が形成される。ゲート電極１４は、Ｘ方向に延びてお
り、読み出し動作時に、読み出しセル（ＴＭＲ素子）を
選択するための読み出しワード線として機能する。

【０１４０】半導体基板１１内には、ソース領域（例え
ば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、
ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み
出しワード線）１４は、ソース領域１６−Ｓとドレイン
領域１６−Ｄの間のチャネル領域上に配置される。

【０１４１】第１金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層１８Ａとして機能し、他の１つは、ソース線１
８Ｂとして機能する。

【０１４２】中間層１８Ａは、コンタクトプラグ１７Ａ
により、読み出し選択スイッチ（ＭＯＳトランジスタ）
のドレイン領域１６−Ｄに電気的に接続される。ソース
線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し
選択スイッチのソース領域１６−Ｓに電気的に接続され
る。ソース線１８Ｂは、例えば、ゲート電極（読み出し
ワード線）１４と同様に、Ｘ方向に延びている。

【０１４３】第２金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層２０Ａとして機能し、他の１つは、書き込みワ
ード線２０Ｂとして機能する。中間層２０Ａは、コンタ
クトプラグ１９により、中間層１８Ａに電気的に接続さ
れる。書き込みワード線２０Ｂは、例えば、ゲート電極
（読み出しワード線）１４と同様に、Ｘ方向に延びてい
る。

【０１４４】本例のデバイス構造では、中間層２０Ａ及
び書き込みワード線２０Ｂの下面は、高い透磁率を有す
る材料、即ち、ヨーク材（ yoke material ）２５Ａ，
２５Ｂにより覆われている。ここで使用されるヨーク材
２５Ａ，２５Ｂは、導電性を有するものに限定される。

【０１４５】磁束は、高い透磁率を有する材料に集中す
る性質があるため、この高い透磁率を有する材料を磁力
線の牽引役として使用すれば、書き込み動作時、書き込
みワード線２０Ｂに流れる書き込み電流により発生する
磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させる
ことができる。

【０１４６】本願の目的を達成するには、ヨーク材は、
書き込みワード線２０Ｂの下面を覆っていれば、十分で
ある。但し、実際は、ヨーク材は、中間層２０Ａの下面
にも形成される。これは、第２金属配線層としての中間
層２０Ａ及び書き込みワード線２０Ｂが同時に形成され
ることに起因する。

【０１４７】第３金属配線層を構成する金属層のうちの
１つは、ＴＭＲ素子２３の下部電極２２として機能す
る。下部電極２２は、コンタクトプラグ２１により、中
間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、
下部電極２２上に搭載される。ここで、ＴＭＲ素子２３
は、書き込みワード線２０Ｂの直上に配置されると共
に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形
成される。

【０１４８】第４金属配線層を構成する金属層のうちの
１つは、データ選択線（読み出し／書き込みビット線）
２４として機能する。データ選択線２４は、ＴＭＲ素子
２３に電気的に接続されると共に、Ｙ方向に延びてい
る。

【０１４９】本例のデバイス構造では、データ選択線２
４の上面は、高い透磁率を有する材料、即ち、ヨーク材
２７により覆われている。ここで使用されるヨーク材２
７としては、図１５及び図１６に示すように、導電性を
有する材料から構成することができるし、また、図１７
及び図１８に示すように、絶縁性を有する材料から構成
することもできる。

【０１５０】磁束は、上述のように、高い透磁率を有す
る材料に集中する性質があるため、この高い透磁率を有
する材料を磁力線の牽引役として使用すれば、書き込み
動作時、データ選択線２４に流れる書き込み電流により
発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集
中させることができる。

【０１５１】なお、ＴＭＲ素子２３の構造に関しては、
特に、限定されない。図６１に示すような構造であって
もよいし、その他の構造であってもよい。また、ＴＭＲ
素子２３は、複数ビットのデータを記憶できる多値記憶
型であっても構わない。

【０１５２】このようなデバイス構造においては、ＴＭ
Ｒ素子２３の直下に配置される書き込みワード線２０Ｂ
に対しては、その下面のみにヨーク材２５Ｂが形成され
る。また、ＴＭＲ素子２３の直上に配置されるデータ選
択線（読み出し／書き込みビット線）２４に対しては、
その上面のみにヨーク材２７が形成される。

【０１５３】この場合、書き込みワード線２０Ｂ及びヨ
ーク材２５Ｂは、ＲＩＥプロセス(Reactive Ion Etchin
g process )を採用して形成するのが好都合である。逆
に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂ
を、ダマシンプロセス（ damascene process ）を採用
して形成することは、プロセスが非常に複雑となるた
め、現実的に不可能となる。

【０１５４】また、データ選択線２４及びヨーク材２７
についても、ＲＩＥプロセスを採用して形成するのが好
都合である。逆に言うと、データ選択線２４及びヨーク
材２７を、ダマシンプロセスを採用して形成すること
は、プロセスが非常に複雑となる。

【０１５５】つまり、図１５乃至図１８に示すようなデ
バイス構造を実現する製造方法に関しては、書き込みワ
ード線２０Ｂ及びヨーク材２５ＢをＲＩＥプロセスで形
成すると共に、データ選択線２４及びヨーク材２７につ
いても、ＲＩＥプロセスで形成する、という製造方法が
採用される。

【０１５６】なお、本例のデバイス構造の製造方法につ
いては、後に詳述する。

【０１５７】６．実施例４図１９乃至図２２は、本発明の磁気ランダムアクセスメ
モリの実施例４に関わるデバイス構造を示している。な
お、図１９及び図２１は、Ｙ方向の断面であり、図２０
は、図１９のＴＭＲ素子部のＸ方向の断面であり、図２
２は、図２１のＴＭＲ素子部のＸ方向の断面である。Ｘ
方向とＹ方向は、互いに直交する。

【０１５８】本例のデバイス構造の特徴は、ＴＭＲ素子
２３の直下に配置される書き込みワード線２０Ｂに関し
ては、その側面のみをヨーク材２５Ｂで覆い、ＴＭＲ素
子２３の直上に配置されるデータ選択線（読み出し／書
き込みビット線）２４に関しては、その上面及び側面を
ヨーク材２６，２７で覆った点にある。

【０１５９】半導体基板（例えば、ｐ型シリコン基板、
ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Tr
ench Isolation )構造を有する素子分離絶縁層１２が形
成される。素子分離絶縁層１２により取り囲まれた領域
は、読み出し選択スイッチが形成される素子領域とな
る。

【０１６０】本例のデバイス構造では、読み出し選択ス
イッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳト
ランジスタ）から構成される。半導体基板１１上には、
ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５
が形成される。ゲート電極１４は、Ｘ方向に延びてお
り、読み出し動作時に、読み出しセル（ＴＭＲ素子）を
選択するための読み出しワード線として機能する。

【０１６１】半導体基板１１内には、ソース領域（例え
ば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、
ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み
出しワード線）１４は、ソース領域１６−Ｓとドレイン
領域１６−Ｄの間のチャネル領域上に配置される。

【０１６２】第１金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層１８Ａとして機能し、他の１つは、ソース線１
８Ｂとして機能する。

【０１６３】中間層１８Ａは、コンタクトプラグ１７Ａ
により、読み出し選択スイッチ（ＭＯＳトランジスタ）
のドレイン領域１６−Ｄに電気的に接続される。ソース
線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し
選択スイッチのソース領域１６−Ｓに電気的に接続され
る。ソース線１８Ｂは、例えば、ゲート電極（読み出し
ワード線）１４と同様に、Ｘ方向に延びている。

【０１６４】第２金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層２０Ａとして機能し、他の１つは、書き込みワ
ード線２０Ｂとして機能する。中間層２０Ａは、コンタ
クトプラグ１９により、中間層１８Ａに電気的に接続さ
れる。書き込みワード線２０Ｂは、例えば、ゲート電極
（読み出しワード線）１４と同様に、Ｘ方向に延びてい
る。

【０１６５】本例のデバイス構造では、中間層２０Ａ及
び書き込みワード線２０Ｂの側面は、高い透磁率を有す
る材料、即ち、ヨーク材（ yoke material ）２５Ａ，
２５Ｂにより覆われている。ここで使用されるヨーク材
２５Ａ，２５Ｂに関しては、図１９及び図２０に示すよ
うに、導電性を有する材料から構成してもよいし、ま
た、図２１及び図２２に示すように、絶縁性を有する材
料から構成してもよい。

【０１６６】磁束は、高い透磁率を有する材料に集中す
る性質があるため、この高い透磁率を有する材料を磁力
線の牽引役として使用すれば、書き込み動作時、書き込
みワード線２０Ｂに流れる書き込み電流により発生する
磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させる
ことができる。

【０１６７】本願の目的を達成するには、ヨーク材は、
書き込みワード線２０Ｂの側面を覆っていれば、十分で
ある。但し、実際は、ヨーク材は、中間層２０Ａの側面
にも形成される。これは、第２金属配線層としての中間
層２０Ａ及び書き込みワード線２０Ｂが同時に形成され
ることに起因する。

【０１６８】第３金属配線層を構成する金属層のうちの
１つは、ＴＭＲ素子２３の下部電極２２として機能す
る。下部電極２２は、コンタクトプラグ２１により、中
間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、
下部電極２２上に搭載される。ここで、ＴＭＲ素子２３
は、書き込みワード線２０Ｂの直上に配置されると共
に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形
成される。

【０１６９】第４金属配線層を構成する金属層のうちの
１つは、データ選択線（読み出し／書き込みビット線）
２４として機能する。データ選択線２４は、ＴＭＲ素子
２３に電気的に接続されると共に、Ｙ方向に延びてい
る。

【０１７０】本例のデバイス構造では、データ選択線２
４の上面及び側面は、高い透磁率を有する材料、即ち、
ヨーク材２６，２７により覆われている。ここで使用さ
れるヨーク材２６，２７としては、図１９及び図２０に
示すように、導電性を有する材料から構成することがで
きるし、また、図２１及び図２２に示すように、絶縁性
を有する材料から構成することもできる。

【０１７１】磁束は、上述のように、高い透磁率を有す
る材料に集中する性質があるため、この高い透磁率を有
する材料を磁力線の牽引役として使用すれば、書き込み
動作時、データ選択線２４に流れる書き込み電流により
発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集
中させることができる。

【０１７２】なお、ＴＭＲ素子２３の構造に関しては、
特に、限定されない。図６１に示すような構造であって
もよいし、その他の構造であってもよい。また、ＴＭＲ
素子２３は、複数ビットのデータを記憶できる多値記憶
型であっても構わない。

【０１７３】このようなデバイス構造においては、ＴＭ
Ｒ素子２３の直下に配置される書き込みワード線２０Ｂ
に対しては、その側面のみにヨーク材２５Ｂが形成され
る。また、ＴＭＲ素子２３の直上に配置されるデータ選
択線（読み出し／書き込みビット線）２４に対しては、
その上面及び側面にヨーク材２７が形成される。

【０１７４】この場合、書き込みワード線２０Ｂ及びヨ
ーク材２５Ｂは、ＲＩＥプロセス(Reactive Ion Etchin
g process )及びダマシンプロセス（ damascene proces
s）のうちのいずれか一方のプロセスで形成することが
できる。

【０１７５】また、データ選択線２４及びヨーク材２
６，２７については、ＲＩＥプロセスを採用して形成す
るのが好都合である。逆に言うと、データ選択線２４及
びヨーク材２６，２７を、ダマシンプロセスを採用して
形成することは、プロセスが非常に複雑となる。

【０１７６】７．実施例５図２３乃至図２６は、本発明の磁気ランダムアクセスメ
モリの実施例５に関わるデバイス構造を示している。な
お、図２３及び図２５は、Ｙ方向の断面であり、図２４
は、図２３のＴＭＲ素子部のＸ方向の断面であり、図２
６は、図２５のＴＭＲ素子部のＸ方向の断面である。Ｘ
方向とＹ方向は、互いに直交する。

【０１７７】本例のデバイス構造の特徴は、ＴＭＲ素子
２３の直下に配置される書き込みワード線２０Ｂに関し
ては、その下面及び側面をヨーク材２５Ｂで覆い、ＴＭ
Ｒ素子２３の直上に配置されるデータ選択線（読み出し
／書き込みビット線）２４に関しては、その側面のみを
ヨーク材２６で覆った点にある。

【０１７８】半導体基板（例えば、ｐ型シリコン基板、
ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Tr
ench Isolation )構造を有する素子分離絶縁層１２が形
成される。素子分離絶縁層１２により取り囲まれた領域
は、読み出し選択スイッチが形成される素子領域とな
る。

【０１７９】本例のデバイス構造では、読み出し選択ス
イッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳト
ランジスタ）から構成される。半導体基板１１上には、
ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５
が形成される。ゲート電極１４は、Ｘ方向に延びてお
り、読み出し動作時に、読み出しセル（ＴＭＲ素子）を
選択するための読み出しワード線として機能する。

【０１８０】半導体基板１１内には、ソース領域（例え
ば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、
ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み
出しワード線）１４は、ソース領域１６−Ｓとドレイン
領域１６−Ｄの間のチャネル領域上に配置される。

【０１８１】第１金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層１８Ａとして機能し、他の１つは、ソース線１
８Ｂとして機能する。

【０１８２】中間層１８Ａは、コンタクトプラグ１７Ａ
により、読み出し選択スイッチ（ＭＯＳトランジスタ）
のドレイン領域１６−Ｄに電気的に接続される。ソース
線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し
選択スイッチのソース領域１６−Ｓに電気的に接続され
る。ソース線１８Ｂは、例えば、ゲート電極（読み出し
ワード線）１４と同様に、Ｘ方向に延びている。

【０１８３】第２金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層２０Ａとして機能し、他の１つは、書き込みワ
ード線２０Ｂとして機能する。中間層２０Ａは、コンタ
クトプラグ１９により、中間層１８Ａに電気的に接続さ
れる。書き込みワード線２０Ｂは、例えば、ゲート電極
（読み出しワード線）１４と同様に、Ｘ方向に延びてい
る。

【０１８４】本例のデバイス構造では、中間層２０Ａ及
び書き込みワード線２０Ｂの下面及び側面は、高い透磁
率を有する材料、即ち、ヨーク材（ yoke material ）
２５Ａ，２５Ｂにより覆われている。ここで使用される
ヨーク材２５Ａ，２５Ｂに関しては、導電性を有するも
のに限定される。

【０１８５】磁束は、高い透磁率を有する材料に集中す
る性質があるため、この高い透磁率を有する材料を磁力
線の牽引役として使用すれば、書き込み動作時、書き込
みワード線２０Ｂに流れる書き込み電流により発生する
磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させる
ことができる。

【０１８６】本願の目的を達成するには、ヨーク材は、
書き込みワード線２０Ｂの下面及び側面を覆っていれ
ば、十分である。但し、実際は、ヨーク材は、中間層２
０Ａの下面及び側面にも形成される。これは、第２金属
配線層としての中間層２０Ａ及び書き込みワード線２０
Ｂが同時に形成されることに起因する。

【０１８７】第３金属配線層を構成する金属層のうちの
１つは、ＴＭＲ素子２３の下部電極２２として機能す
る。下部電極２２は、コンタクトプラグ２１により、中
間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、
下部電極２２上に搭載される。ここで、ＴＭＲ素子２３
は、書き込みワード線２０Ｂの直上に配置されると共
に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形
成される。

【０１８８】第４金属配線層を構成する金属層のうちの
１つは、データ選択線（読み出し／書き込みビット線）
２４として機能する。データ選択線２４は、ＴＭＲ素子
２３に電気的に接続されると共に、Ｙ方向に延びてい
る。

【０１８９】本例のデバイス構造では、データ選択線２
４の側面は、高い透磁率を有する材料、即ち、ヨーク材
２６により覆われている。ここで使用されるヨーク材２
６としては、図２３及び図２４に示すように、導電性を
有する材料から構成することができるし、また、図２５
及び図２６に示すように、絶縁性を有する材料から構成
することもできる。

【０１９０】磁束は、上述のように、高い透磁率を有す
る材料に集中する性質があるため、この高い透磁率を有
する材料を磁力線の牽引役として使用すれば、書き込み
動作時、データ選択線２４に流れる書き込み電流により
発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集
中させることができる。

【０１９１】なお、ＴＭＲ素子２３の構造に関しては、
特に、限定されない。図６１に示すような構造であって
もよいし、その他の構造であってもよい。また、ＴＭＲ
素子２３は、複数ビットのデータを記憶できる多値記憶
型であっても構わない。

【０１９２】このようなデバイス構造においては、ＴＭ
Ｒ素子２３の直下に配置される書き込みワード線２０Ｂ
に対しては、その下面及び側面にヨーク材２５Ｂが形成
される。また、ＴＭＲ素子２３の直上に配置されるデー
タ選択線（読み出し／書き込みビット線）２４に対して
は、その側面のみにヨーク材２６が形成される。

【０１９３】この場合、書き込みワード線２０Ｂ及びヨ
ーク材２５Ｂは、ダマシンプロセス（ damascene proce
ss ）採用して形成するのが好都合である。逆に言う
と、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、Ｒ
ＩＥプロセス( Reactive Ion Etching process )を採用
して形成することは、プロセスが非常に複雑となる。

【０１９４】また、データ選択線２４及びヨーク材２６
については、ダマシンプロセス及びＲＩＥプロセスのう
ちのいずれか一方のプロセスを採用して形成することが
できる。

【０１９５】８．実施例６図２７乃至図３０は、本発明の磁気ランダムアクセスメ
モリの実施例６に関わるデバイス構造を示している。な
お、図２７及び図２９は、Ｙ方向の断面であり、図２８
は、図２７のＴＭＲ素子部のＸ方向の断面であり、図３
０は、図２９のＴＭＲ素子部のＸ方向の断面である。Ｘ
方向とＹ方向は、互いに直交する。

【０１９６】本例のデバイス構造の特徴は、ＴＭＲ素子
２３の直下に配置される書き込みワード線２０Ｂに関し
ては、その側面のみをヨーク材２５Ｂで覆い、ＴＭＲ素
子２３の直上に配置されるデータ選択線（読み出し／書
き込みビット線）２４に関しても、その側面のみをヨー
ク材２６で覆った点にある。

【０１９７】半導体基板（例えば、ｐ型シリコン基板、
ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Tr
ench Isolation )構造を有する素子分離絶縁層１２が形
成される。素子分離絶縁層１２により取り囲まれた領域
は、読み出し選択スイッチが形成される素子領域とな
る。

【０１９８】本例のデバイス構造では、読み出し選択ス
イッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳト
ランジスタ）から構成される。半導体基板１１上には、
ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５
が形成される。ゲート電極１４は、Ｘ方向に延びてお
り、読み出し動作時に、読み出しセル（ＴＭＲ素子）を
選択するための読み出しワード線として機能する。

【０１９９】半導体基板１１内には、ソース領域（例え
ば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、
ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み
出しワード線）１４は、ソース領域１６−Ｓとドレイン
領域１６−Ｄの間のチャネル領域上に配置される。

【０２００】第１金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層１８Ａとして機能し、他の１つは、ソース線１
８Ｂとして機能する。

【０２０１】中間層１８Ａは、コンタクトプラグ１７Ａ
により、読み出し選択スイッチ（ＭＯＳトランジスタ）
のドレイン領域１６−Ｄに電気的に接続される。ソース
線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し
選択スイッチのソース領域１６−Ｓに電気的に接続され
る。ソース線１８Ｂは、例えば、ゲート電極（読み出し
ワード線）１４と同様に、Ｘ方向に延びている。

【０２０２】第２金属配線層を構成する金属層のうちの
１つは、複数のコンタクトプラグを縦に積み重ねるため
の中間層２０Ａとして機能し、他の１つは、書き込みワ
ード線２０Ｂとして機能する。中間層２０Ａは、コンタ
クトプラグ１９により、中間層１８Ａに電気的に接続さ
れる。書き込みワード線２０Ｂは、例えば、ゲート電極
（読み出しワード線）１４と同様に、Ｘ方向に延びてい
る。

【０２０３】本例のデバイス構造では、中間層２０Ａ及
び書き込みワード線２０Ｂの側面は、高い透磁率を有す
る材料、即ち、ヨーク材（ yoke material ）２５Ａ，
２５Ｂにより覆われている。ここで使用されるヨーク材
２５Ａ，２５Ｂに関しては、図２７及び図２８に示すよ
うに、導電性を有する材料から構成することができる
し、また、図２９及び図３０に示すように、絶縁性を有
する材料から構成することもできる。

【０２０４】磁束は、高い透磁率を有する材料に集中す
る性質があるため、この高い透磁率を有する材料を磁力
線の牽引役として使用すれば、書き込み動作時、書き込
みワード線２０Ｂに流れる書き込み電流により発生する
磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させる
ことができる。

【０２０５】本願の目的を達成するには、ヨーク材は、
書き込みワード線２０Ｂの側面を覆っていれば、十分で
ある。但し、実際は、ヨーク材は、中間層２０Ａの側面
にも形成される。これは、第２金属配線層としての中間
層２０Ａ及び書き込みワード線２０Ｂが同時に形成され
ることに起因する。

【０２０６】第３金属配線層を構成する金属層のうちの
１つは、ＴＭＲ素子２３の下部電極２２として機能す
る。下部電極２２は、コンタクトプラグ２１により、中
間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、
下部電極２２上に搭載される。ここで、ＴＭＲ素子２３
は、書き込みワード線２０Ｂの直上に配置されると共
に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形
成される。

【０２０７】第４金属配線層を構成する金属層のうちの
１つは、データ選択線（読み出し／書き込みビット線）
２４として機能する。データ選択線２４は、ＴＭＲ素子
２３に電気的に接続されると共に、Ｙ方向に延びてい
る。

【０２０８】本例のデバイス構造では、データ選択線２
４の側面は、高い透磁率を有する材料、即ち、ヨーク材
２６により覆われている。ここで使用されるヨーク材２
６としては、図２７及び図２８に示すように、導電性を
有する材料から構成することができるし、また、図２９
及び図３０に示すように、絶縁性を有する材料から構成
することもできる。

【０２０９】磁束は、上述のように、高い透磁率を有す
る材料に集中する性質があるため、この高い透磁率を有
する材料を磁力線の牽引役として使用すれば、書き込み
動作時、データ選択線２４に流れる書き込み電流により
発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集
中させることができる。

【０２１０】なお、ＴＭＲ素子２３の構造に関しては、
特に、限定されない。図６１に示すような構造であって
もよいし、その他の構造であってもよい。また、ＴＭＲ
素子２３は、複数ビットのデータを記憶できる多値記憶
型であっても構わない。

【０２１１】このようなデバイス構造においては、ＴＭ
Ｒ素子２３の直下に配置される書き込みワード線２０Ｂ
に対しては、その側面のみにヨーク材２５Ｂが形成され
る。また、ＴＭＲ素子２３の直上に配置されるデータ選
択線（読み出し／書き込みビット線）２４に対しては、
その側面のみにヨーク材２６が形成される。

【０２１２】この場合、書き込みワード線２０Ｂ及びヨ
ーク材２５Ｂは、ダマシンプロセス（ damascene proce
ss ）及びＲＩＥプロセス( Reactive Ion Etching proc
ess)のいずれか一方を採用できる。また、データ選択線
２４及びヨーク材２６に対しても、ダマシンプロセス及
びＲＩＥプロセスのうちのいずれか一方のプロセスを採
用できる。

【０２１３】なお、本例のデバイス構造の製造方法につ
いては、後に詳述する。

【０２１４】９．実施例７〜１２次に、実施例４〜６に関わるデバイス構造の改良例とし
ての実施例７〜１２について説明する。

【０２１５】これら実施例７〜１２のデバイス構造の特
徴は、ＴＭＲ素子を複数段に積み重ねた場合（実施例７
〜１０）又は複数個のＴＭＲ素子を横方向に並べた場合
（実施例１１，１２）に、複数のＴＭＲ素子で１つの書
き込み線を共有し、かつ、その書き込み線の側面を高透
磁率を有するヨーク材で覆った点にある。

【０２１６】(1) 実施例７図３１及び図３２は、本発明の磁気ランダムアクセスメ
モリの実施例７に関わるデバイス構造を示している。

【０２１７】本例のデバイス構造では、半導体基板１１
上に、２つのＴＭＲ素子２３が積み重ねられており、こ
れら２つのＴＭＲ素子２３は、１つのデータ選択線（読
み出し／書き込みビット線）２４を共有している。

【０２１８】データ選択線２４は、２つのＴＭＲ素子の
間に配置され、Ｙ方向に延びている。また、１つのＴＭ
Ｒ素子２３は、データ選択線２４の下面に接触し、他の
１つのＴＭＲ素子２３は、データ選択線２４の上面に接
触している。データ選択線２４の側面は、高透磁率を有
するヨーク材２６により覆われている。

【０２１９】書き込み動作時には、データ選択線２４に
書き込み電流が流れる。この書き込み電流により発生し
た磁界は、ヨーク材２６により、効率よく、ＴＭＲ素子
２３に印加される。

【０２２０】ＴＭＲ素子２３の直下又は直上には、Ｙ方
向に直交するＸ方向に延びる書き込みワード線２０Ｂが
配置される。書き込みワード線２０Ｂの側面は、高透磁
率を有するヨーク材２５Ｂにより覆われている。

【０２２１】書き込み動作時には、書き込みワード線２
０Ｂに書き込み電流が流れる。この書き込み電流により
発生した磁界は、ヨーク材２５Ｂにより、効率よく、Ｔ
ＭＲ素子２３に印加される。

【０２２２】なお、ヨーク材２５Ｂ，２６は、図３１に
示すように、導電材から構成されていてもよいし、図３
２に示すように、絶縁材から構成されていてもよい。

【０２２３】(2) 実施例８図３３及び図３４は、本発明の磁気ランダムアクセスメ
モリの実施例８に関わるデバイス構造を示している。

【０２２４】本例のデバイス構造では、半導体基板１１
上に、４つのＴＭＲ素子２３が積み重ねられている。こ
れらＴＭＲ素子２３のうちの２つは、１つの書き込みワ
ード線２０Ｂ、又は、１つのデータ選択線（読み出し／
書き込みビット線）２４を共有している。

【０２２５】データ選択線２４は、２つのＴＭＲ素子２
３の間に配置され、Ｙ方向に延びている。また、１つの
ＴＭＲ素子２３は、データ選択線２４の下面に接触し、
他の１つのＴＭＲ素子２３は、データ選択線２４の上面
に接触している。データ選択線２４の側面は、高透磁率
を有するヨーク材２６により覆われている。

【０２２６】書き込み動作時には、データ選択線２４に
書き込み電流が流れる。この書き込み電流により発生し
た磁界は、ヨーク材２６により、効率よく、ＴＭＲ素子
２３に印加される。

【０２２７】上段のデータ選択線２４の下面に接触して
いるＴＭＲ素子２３と下段のデータ選択線２４の上面に
接触しているＴＭＲ素子２３との間には、Ｙ方向に直交
するＸ方向に延びる１つの書き込みワード線２０Ｂが配
置される。この書き込みワード線２０Ｂは、これら２つ
のＴＭＲ素子に共有される。書き込みワード線２０Ｂの
側面は、高透磁率を有するヨーク材２５Ｂにより覆われ
ている。

【０２２８】また、上段のデータ選択線２４の上面に接
触しているＴＭＲ素子２３の直上及び下段のデータ選択
線２４の下面に接触しているＴＭＲ素子２３の直下に
は、それぞれ、Ｘ方向に延びる書き込みワード線２０Ｂ
が配置される。書き込みワード線２０Ｂの側面は、高透
磁率を有するヨーク材２５Ｂにより覆われている。

【０２２９】書き込み動作時には、書き込みワード線２
０Ｂに書き込み電流が流れる。この書き込み電流により
発生した磁界は、ヨーク材２５Ｂにより、効率よく、Ｔ
ＭＲ素子２３に印加される。

【０２３０】なお、ヨーク材２５Ｂ，２６は、図３３に
示すように、導電材から構成されていてもよいし、図３
４に示すように、絶縁材から構成されていてもよい。

【０２３１】(3) 実施例９図３５乃至図３８は、本発明の磁気ランダムアクセスメ
モリの実施例９に関わるデバイス構造を示している。

【０２３２】本例のデバイス構造では、半導体基板１１
上に、直列接続された４つのＴＭＲ素子２３が積み重ね
られている。これら直列接続されたＴＭＲ素子２３の一
端は、読み出し選択スイッチＲＳＷに接続され、他端
は、読み出しビット線ＢＬに接続される。これらＴＭＲ
素子２３のうちの２つは、１つの書き込みワード線２０
Ｂ、又は、１つの書き込みビット線２４を共有してい
る。

【０２３３】書き込みビット線２４は、２つのＴＭＲ素
子２３の間に配置され、Ｙ方向に延びている。書き込み
ビット線２４の側面は、高透磁率を有するヨーク材２６
により覆われている。書き込み動作時には、書き込みビ
ット線２４に書き込み電流が流れる。この書き込み電流
により発生した磁界は、ヨーク材２６により、効率よ
く、ＴＭＲ素子２３に印加される。

【０２３４】書き込みワード線２０Ｂは、２つのＴＭＲ
素子２３の間に配置され、Ｙ方向に直交するＸ方向に延
びている。書き込みワード線２０Ｂの側面は、高透磁率
を有するヨーク材２５Ｂにより覆われている。また、書
き込みワード線２０Ｂは、ＴＭＲ素子２３の直下又は直
上に配置され、Ｘ方向に延びている。書き込みワード線
２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂによ
り覆われている。

【０２３５】書き込み動作時には、書き込みワード線２
０Ｂに書き込み電流が流れる。この書き込み電流により
発生した磁界は、ヨーク材２５Ｂにより、効率よく、Ｔ
ＭＲ素子２３に印加される。

【０２３６】なお、ヨーク材２５Ｂ，２６は、図３５及
び図３６に示すように、導電材から構成されていてもよ
いし、図３７及び図３８に示すように、絶縁材から構成
されていてもよい。

【０２３７】(4) 実施例１０図３９乃至図４２は、本発明の磁気ランダムアクセスメ
モリの実施例１０に関わるデバイス構造を示している。

【０２３８】本例のデバイス構造では、半導体基板１１
上に、並列接続された４つのＴＭＲ素子２３が積み重ね
られている。これら並列接続されたＴＭＲ素子２３の一
端は、読み出し選択スイッチＲＳＷに接続され、他端
は、読み出しビット線ＢＬに接続される。これらＴＭＲ
素子２３のうちの２つは、１つの書き込みワード線２０
Ｂ、又は、１つの書き込みビット線２４を共有してい
る。

【０２３９】書き込みビット線２４は、２つのＴＭＲ素
子２３の間に配置され、Ｙ方向に延びている。書き込み
ビット線２４の側面は、高透磁率を有するヨーク材２６
により覆われている。書き込み動作時には、書き込みビ
ット線２４に書き込み電流が流れる。この書き込み電流
により発生した磁界は、ヨーク材２６により、効率よ
く、ＴＭＲ素子２３に印加される。

【０２４０】書き込みワード線２０Ｂは、２つのＴＭＲ
素子２３の間に配置され、Ｙ方向に直交するＸ方向に延
びている。書き込みワード線２０Ｂの側面は、高透磁率
を有するヨーク材２５Ｂにより覆われている。また、書
き込みワード線２０Ｂは、ＴＭＲ素子２３の直下又は直
上に配置され、Ｘ方向に延びている。書き込みワード線
２０Ｂの側面は、高透磁率を有するヨーク材２５Ｂによ
り覆われている。

【０２４１】書き込み動作時には、書き込みワード線２
０Ｂに書き込み電流が流れる。この書き込み電流により
発生した磁界は、ヨーク材２５Ｂにより、効率よく、Ｔ
ＭＲ素子２３に印加される。

【０２４２】なお、ヨーク材２５Ｂ，２６は、図３９及
び図４０に示すように、導電材から構成されていてもよ
いし、図４１及び図４２に示すように、絶縁材から構成
されていてもよい。

【０２４３】(5) 実施例１１図４３及び図４４は、本発明の磁気ランダムアクセスメ
モリの実施例１１に関わるデバイス構造を示している。

【０２４４】本例のデバイス構造では、半導体基板１１
上において、横方向（半導体基板の表面に平行な方向）
に複数（本例では、４つ）のＴＭＲ素子２３が配置され
ている。これらＴＭＲ素子２３の一端は、読み出し選択
スイッチＲＳＷに共通に接続され、他端は、データ選択
線（読み出し／書き込みビット線）２４に共通に接続さ
れる。これらＴＭＲ素子２３は、１つのデータ選択線
（読み出し／書き込みビット線）２４を共有している。

【０２４５】データ選択線２４は、複数のＴＭＲ素子２
３の直上に配置され、Ｙ方向に延びている。データ選択
線２４の側面は、高透磁率を有するヨーク材２６により
覆われている。書き込み動作時には、データ選択線２４
に書き込み電流が流れる。この書き込み電流により発生
した磁界は、ヨーク材２６により、効率よく、ＴＭＲ素
子２３に印加される。

【０２４６】書き込みワード線２０Ｂは、ＴＭＲ素子２
３の直下に配置され、Ｙ方向に直交するＸ方向に延びて
いる。書き込みワード線２０Ｂの側面は、高透磁率を有
するヨーク材２５Ｂにより覆われている。書き込み動作
時には、書き込みワード線２０Ｂに書き込み電流が流れ
る。この書き込み電流により発生した磁界は、ヨーク材
２５Ｂにより、効率よく、ＴＭＲ素子２３に印加され
る。

【０２４７】なお、ヨーク材２５Ｂ，２６は、図４３に
示すように、導電材から構成されていてもよいし、図４
４に示すように、絶縁材から構成されていてもよい。

【０２４８】(6) 実施例１２図４５及び図４６は、本発明の磁気ランダムアクセスメ
モリの実施例１２に関わるデバイス構造を示している。

【０２４９】本例のデバイス構造では、半導体基板１１
上において、横方向（半導体基板の表面に平行な方向）
に複数（本例では、４つ）のＴＭＲ素子２３が配置され
ている。これらＴＭＲ素子２３の一端は、読み出し選択
スイッチＲＳＷに共通に接続され、他端は、それぞれ独
立に、データ選択線（読み出しビット腺／書き込みワー
ド線）２０Ｂに接続される。

【０２５０】これらＴＭＲ素子２３は、１つの書き込み
ビット線２４を共有している。書き込みビット線２４
は、複数のＴＭＲ素子２３の直上に配置され、Ｙ方向に
延びている。書き込みビット線２４の側面は、高透磁率
を有するヨーク材２６により覆われている。書き込み動
作時には、書き込みビット線２４に書き込み電流が流れ
る。この書き込み電流により発生した磁界は、ヨーク材
２６により、効率よく、ＴＭＲ素子２３に印加される。

【０２５１】データ選択線２０Ｂは、ＴＭＲ素子２３の
直下に配置され、Ｙ方向に直交するＸ方向に延びてい
る。データ選択線２０Ｂの側面は、高透磁率を有するヨ
ーク材２５Ｂにより覆われている。書き込み動作時に
は、データ選択線２０Ｂに書き込み電流が流れる。この
書き込み電流により発生した磁界は、ヨーク材２５Ｂに
より、効率よく、ＴＭＲ素子２３に印加される。

【０２５２】なお、ヨーク材２５Ｂ，２６は、図４５に
示すように、導電材から構成されていてもよいし、図４
６に示すように、絶縁材から構成されていてもよい。

【０２５３】１０．メモリセルアレイ構造参考例１，２及び実施例１〜１２に関わるデバイス構造
により実現されるメモリセルアレイ構造（回路構造）の
例について説明する。

【０２５４】図４７は、磁気ランダムアクセスメモリの
メモリセルアレイ構造の主要部を示している。

【０２５５】このセルアレイ構造は、ＴＭＲ素子の磁化
容易軸がＹ方向を向いていることを前提とするため、書
き込みワード線に流れる書き込み電流の向きが、書き込
みデータに応じて変化する。

【０２５６】制御信号φ１，φ３１，φ３２，φ３３
は、ＮチャネルＭＯＳトランジスタＱＮ１，ＱＮ３１，
ＱＮ３２，ＱＮ３３のオン／オフを制御して、データ選
択線（読み出し／書き込みビット線）ＢＬ１，ＢＬ２，
ＢＬ３に電流を流すか否かを決定する。データ選択線Ｂ
Ｌ１，ＢＬ２，ＢＬ３の一端（ＮチャネルＭＯＳトラン
ジスタＱＮ１側）には、電流駆動電源４０が接続され
る。電流駆動電源４０は、データ選択線ＢＬ１，ＢＬ
２，ＢＬ３の一端の電位をＶｙにする。

【０２５７】ＮチャネルＭＯＳトランジスタＱＮ３１，
ＱＮ３２，ＱＮ３３は、データ選択線ＢＬ１，ＢＬ２，
ＢＬ３の他端と接地点Ｖｓｓとの間に接続される。

【０２５８】書き込み動作時においては、制御信号φ１
が“Ｈ”レベルとなり、かつ、制御信号φ３１，φ３
２，φ３３のうちの１つが“Ｈ”レベルとなる。例え
ば、メモリセルＭＣ１のＴＭＲ素子に対してデータ書き
込みを行う場合には、図４８のタイミングチャートに示
すように、制御信号φ１，φ３１が“Ｈ”レベルとなる
ため、データ選択線ＢＬ１に電流が流れる。この時、制
御信号φ４１，φ４２，φ４３は、“Ｌ”レベルとなっ
ている。

【０２５９】また、Ｖｘ１は、“１”−書き込みのため
の電流駆動電源電位であり、Ｖｘ２は、“０”−書き込
みのための電流駆動電源電位である。

【０２６０】例えば、“１”−書き込み時には、図４８
に示すように、制御信号φ５，φ１１が“Ｈ”レベルに
なる。この時、制御信号φ６，φ１２は、“Ｌ”レベル
となっている。このため、書き込みワード線ＷＷＬ１に
は、左から右（電流駆動電源４１から接地点）に向かっ
て電流が流れる。従って、データ選択線ＢＬ１と書き込
みワード線ＷＷＬ１の交点に配置されるメモリセルＭＣ
１のＴＭＲ素子に“１”−データが書き込まれる。

【０２６１】また、“０”−書き込み時には、図４８に
示すように、制御信号φ６，φ１１が“Ｈ”レベルにな
る。この時、制御信号φ５，φ１２は、“Ｌ”レベルと
なっている。このため、書き込みワード線ＷＷＬ１に
は、右から左（接地点Ｖｓｓから電流駆動電源４２）に
向かって電流が流れる。従って、データ選択線ＢＬ１と
書き込みワード線ＷＷＬ１の交点に配置されるメモリセ
ルＭＣ１のＴＭＲ素子に“０”−データが書き込まれ
る。

【０２６２】このように、書き込み動作時において、制
御信号φ１は、全てのデータ選択線に駆動電流を供給す
るために用いられ、制御信号φ３１，φ３２，φ３３
は、駆動電流を流すデータ選択線を選択するために用い
られる。なお、本例では、データ選択線に流れる駆動電
流の向きは、一定である。制御信号φ５，φ６は、書き
込みワード線に流れる電流の向き（書き込みデータに対
応）を制御するために用いられ、制御信号φ１１，φ１
２は、駆動電流を流す書き込みワード線を選択するため
に用いられる。

【０２６３】本例では、説明を簡単にするため、３×２
のメモリセルアレイを前提としている。書き込みワード
線ＷＷＬ１，ＷＷＬ２とデータ選択線ＢＬ１，ＢＬ２，
ＢＬ３の交点には、それぞれ、メモリセル（ＴＭＲ素
子）が配置される。ここで、メモリセルＭＣ１に記憶さ
れたデータを読み出すためには、制御信号φ２１，φ２
２，φ４１，φ４２，φ４３を、以下のように制御す
る。

【０２６４】即ち、読み出し動作時には、読み出しワー
ド線ＲＷＬ１に与える制御信号φ２１を“Ｈ”レベルに
し、読み出しワード線ＲＷＬ１に繋がるＮチャネルＭＯ
Ｓトランジスタをオン状態とする。この時、他の読み出
しワード線ＲＷＬ２に与える制御信号φ２２は、“Ｌ”
レベルとなっている。

【０２６５】また、制御信号φ４１を“Ｈ”レベルと
し、他の制御信号φ４２，φ４３を“Ｌ”レベルとする
と、読み出し電源４３から、メモリセルＭＣ１（Ｎチャ
ネルＭＯＳトランジスタ及びＴＭＲ素子）、データ選択
線ＢＬ１、ＮチャネルＭＯＳトランジスタＱＮ４１及び
検出抵抗Ｒｓを経由して、接地点に向かって、駆動電流
が流れる。

【０２６６】このため、検出抵抗Ｒｓの両端には、メモ
リセルＭＣ１のデータ値に応じた検出電圧Ｖｏが発生す
る。この検出電圧Ｖｏを、例えば、センスアンプＳ／Ａ
により検出することにより、メモリセル（ＴＭＲ素子）
のデータを読み出すことができる。

【０２６７】１１．製造方法次に、参考例１，２及び実施例１〜１２に関わるデバイ
ス構造のうち、主なものについて、その製造方法を詳細
に説明する。

【０２６８】(1) 参考例２に関わるデバイス構造の製
造方法まず、図４９に示すように、ＰＥＰ( Photo Engraving
Process )法、ＣＶＤ(Chemical Vapour Deposition )
法、ＣＭＰ( Chemical Mechanical Polishing )法など
の周知の方法を用いて、半導体基板１１内に、ＳＴＩ構
造の素子分離絶縁層１２を形成する。

【０２６９】また、素子分離絶縁層１２に取り囲まれた
素子領域内に、読み出し選択スイッチとしてのＭＯＳト
ランジスタを形成する。

【０２７０】ＭＯＳトランジスタは、ＣＶＤ法、ＰＥＰ
法及びＲＩＥ( Reactive Ion Etching )法により、ゲー
ト絶縁層１３及びゲート電極（読み出しワード線）１４
を形成した後、イオン注入法により、ソース領域１６−
Ｓ及びドレイン領域１６−Ｄを形成することにより、容
易に形成できる。なお、ゲート電極１４の側壁部には、
ＣＶＤ法及びＲＩＥ法により、側壁絶縁層１５を形成し
てもよい。

【０２７１】この後、ＣＶＤ法により、ＭＯＳトランジ
スタを完全に覆う絶縁層２８Ａを形成する。また、ＣＭ
Ｐ法を用いて、絶縁層２８Ａの表面を平坦化する。ＰＥ
Ｐ法及びＲＩＥ法を用いて、絶縁層２８Ａ内に、ＭＯＳ
トランジスタのソース拡散層１６−Ｓ及びドレイン拡散
層１６−Ｄに達するコンタクトホールを形成する。

【０２７２】スパッタ法により、絶縁層２８Ａ上及びそ
のコンタクトホールの内面上に、バリアメタル（例え
ば、Ｔｉ、ＴｉＮ又はこれらの積層など）５１を形成す
る。続けて、スパッタ法により、絶縁層２８Ａ上に、コ
ンタクトホールを完全に満たす導電材（例えば、不純物
を含む導電性ポリシリコン膜、金属膜など）を形成す
る。そして、ＣＭＰ法により、導電材及びバリアメタル
５１を研磨し、コンタクトプラグ１７Ａ，１７Ｂを形成
する。

【０２７３】ＣＶＤ法を用いて、絶縁層２８Ａ上に、絶
縁層２８Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用い
て、絶縁層２８Ｂ内に、配線溝を形成する。スパッタ法
により、絶縁層２８Ｂ上及びその配線溝の内面上に、バ
リアメタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層な
ど）５２を形成する。続けて、スパッタ法により、絶縁
層２８Ｂ上に、配線溝を完全に満たす導電材（例えば、
アルミニウム、銅などの金属膜）を形成する。この後、
ＣＭＰにより、導電材及びバリアメタル５２を研磨し、
中間層１８Ａ及びソース線１８Ｂを形成する。

【０２７４】続けて、ＣＶＤ法を用いて、絶縁層２８Ｂ
上に、絶縁層２８Ｃを形成する。ＰＥＰ法及びＲＩＥ法
を用いて、絶縁層２８Ｃ内に、バイアホール（via hol
e）を形成する。スパッタ法により、絶縁層２８Ｃ上及
びそのバイアホールの内面上に、バリアメタル（例え
ば、Ｔｉ、ＴｉＮ又はこれらの積層など）５３を形成す
る。続けて、スパッタ法により、絶縁層２８Ｃ上に、バ
イアホールを完全に満たす導電材（例えば、アルミニウ
ム、銅などの金属膜）を形成する。この後、ＣＭＰ法に
より、導電材及びバリアメタル５３を研磨し、バイアプ
ラグ１９を形成する。

【０２７５】次に、図５０に示すように、ＣＶＤ法を用
いて、絶縁層２８Ｃ上に、絶縁層２９を形成する。ＰＥ
Ｐ法及びＲＩＥ法を用いて、絶縁層２９内に、配線溝を
形成する。スパッタ法を用いて、絶縁層２９上及び配線
溝内に、高透磁率を有するヨーク材（例えば、ＮｉＦ
ｅ）２５を、約２０ｎｍの厚さで形成する。

【０２７６】続けて、スパッタ法により、絶縁層２９上
及び配線溝内に、バリアメタル（例えば、Ｔｉ(10nm)と
ＴｉＮ(10nm)の積層）５４を形成する。続けて、スパッ
タ法を用いて、絶縁層２９上に、配線溝を完全に満たす
導電材（例えば、アルミニウム、銅、又は、これらの合
金(AlCu)など）２０を、約２００ｎｍの厚さで形成す
る。この後、ＣＭＰにより導電材２０を研磨すると、中
間層２０Ａ及び書き込みワード線２０Ｂが形成される
（図５１を参照）。

【０２７７】ここで、導電材を銅（Ｃｕ）から構成する
場合、この導電層は、例えば、まず、８０ｎｍ程度のＣ
ｕシード層を形成した後に、メッキ法により、Ｃｕシー
ド層上に、十分に厚い（例えば、約８００ｎｍ）Ｃｕ層
を積み重ねる、という方法で形成することができる。

【０２７８】次に、図５１に示すように、ＣＶＤ法を用
いて、絶縁層２９上に、絶縁層３０Ａを形成する。ＰＥ
Ｐ法及びＲＩＥ法を用いて、絶縁層３０Ａ内に、バイア
ホールを形成する。スパッタ法により、絶縁層３０Ａ上
及びそのバイアホールの内面上に、バリアメタル（例え
ば、Ｔｉ、ＴｉＮ又はこれらの積層など）５５を形成す
る。続けて、ＣＶＤ法により、絶縁層３０Ａ上に、バイ
アホールを完全に満たす導電材（例えば、タングステン
などの金属膜）を形成する。この後、ＣＭＰ法により、
導電材及びバリアメタル５５を研磨し、バイアプラグ２
１を形成する。

【０２７９】ここで、絶縁層３０Ａの厚さ（又はバイア
プラグ２１の高さ）は、書き込みワード線２０ＢとＴＭ
Ｒ素子２３との距離を決定する。磁界の強さは、距離に
反比例して減少していくため、ＴＭＲ素子を書き込みワ
ード線２０Ｂにできるだけ近づけ、小さな駆動電流によ
りデータの書き換えが行えるようにすることが望まし
い。よって、絶縁層３０Ａの厚さは、できるだけ薄くす
る。

【０２８０】ＣＶＤ法を用いて、絶縁層３０Ａ上に、絶
縁層３０Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用い
て、絶縁層３０Ｂ内に、配線溝を形成する。スパッタ法
により、絶縁層３０Ｂ上に、配線溝を完全に満たす導電
材（例えば、タンタルなどの金属膜）を形成する。この
後、ＣＭＰにより、導電材を研磨し、ローカルインター
コネクト線（ＴＭＲ素子の下部電極）２２を形成する。

【０２８１】ＣＶＤ法を用いて、ローカルインターコネ
クト線２２上に、例えば、ＮｉＦｅ（約５ｎｍ）、Ｉｒ
Ｍｎ（約１２ｎｍ）、ＣｏＦｅ（約３ｎｍ）、ＡｌＯｘ
（約１．２ｎｍ）、ＣｏＦｅ（約５ｎｍ）及びＮｉＦｅ
（約１５ｎｍ）を、順次、形成する。この後、これら積
層膜をパターニングし、ＴＭＲ素子２３を形成する。

【０２８２】また、ＣＶＤ法を用いて、ＴＭＲ素子２３
を覆う絶縁層３０Ｃを形成した後、例えば、ＣＭＰ法に
よりＴＭＲ素子２３上の絶縁層３０Ｃを除去し、この絶
縁層３０ＣがＴＭＲ素子２３の側面のみを覆うようにす
る。

【０２８３】次に、図５２に示すように、ＣＶＤ法を用
いて、絶縁層３０Ｃ上に絶縁層３１を形成する。ＰＥＰ
法及びＲＩＥ法を用いて、絶縁層３１内に、配線溝を形
成する。スパッタ法及びＲＩＥ法を用いて、絶縁層３１
の配線溝の側壁部に、高透磁率を有するヨーク材（例え
ば、ＮｉＦｅ）２６を、約２０ｎｍの厚さで形成する。

【０２８４】スパッタ法により、絶縁層３１上及び配線
溝の内面上に、バリアメタル（例えば、Ｔｉ、ＴｉＮ又
はこれらの積層など）５６を形成する。続けて、スパッ
タ法により、絶縁層３１上に、配線溝を完全に満たす導
電材（例えば、アルミニウム、銅、又は、それらの合金
(AlCu)など）を形成する。この後、ＣＭＰにより導電材
及びバリアメタル５６を研磨し、データ選択線（読み出
し／書き込みビット線）２４を形成する。

【０２８５】さらに、スパッタ法法、ＰＥＰ法及びＲＩ
Ｅ法を用いて、データ選択線２４の上面を覆う高透磁率
を有するヨーク材２７を形成する。

【０２８６】以上の工程により、参考例１（図３及び図
４）の磁気ランダムアクセスメモリが完成する。

【０２８７】なお、本例の製造方法では、金属配線２０
Ａ，２０Ｂ，２４は、ダマシンプロセスにより形成され
たが、例えば、ＲＩＥプロセスにより、金属配線２０
Ａ，２０Ｂ，２４を形成することも可能である。

【０２８８】また、本例の製造方法では、ヨーク材２５
Ａ，２５Ｂを形成した後にバリアメタル５４を形成した
が、これに代えて、例えば、バリアメタル５４を形成し
た後にヨーク材２５Ａ，２５Ｂを形成してもよい。

【０２８９】(2) 実施例１〜３に関わるデバイス構造
の製造方法参考例２は、書き込みワード線の下面及び側面がヨーク
材により覆われ、データ選択線の上面及び側面がヨーク
材により覆われたデバイス構造に関する。

【０２９０】これに対し、実施例１は、書き込みワード
線の下面のみがヨーク材により覆われ、実施例２は、デ
ータ選択線の上面のみがヨーク材により覆われ、実施例
３は、書き込みワード線の下面のみ及びデータ選択線の
上面のみがヨーク材により覆われる。その他の点に関し
ては、実施例１−３は、参考例２と同じである。

【０２９１】従って、実施例３に関わるデバイス構造の
製造方法について説明すれば、実施例１，２に関わるデ
バイス構造については、参考例２に関わるデバイス構造
の製造方法と実施例３に関わるデバイス構造の製造方法
との組み合わせにより、容易に形成できる。

【０２９２】そこで、以下では、実施例３に関わるデバ
イス構造の製造方法について説明する。

【０２９３】まず、図５３に示すように、ＰＥＰ( Phot
o Engraving Process )法、ＣＶＤ(Chemical Vapour De
position )法、ＣＭＰ( Chemical Mechanical Polishin
g )法などの周知の方法を用いて、半導体基板１１内
に、ＳＴＩ構造の素子分離絶縁層１２を形成する。

【０２９４】また、素子分離絶縁層１２に取り囲まれた
素子領域内に、読み出し選択スイッチとしてのＭＯＳト
ランジスタを形成する。

【０２９５】ＭＯＳトランジスタは、ＣＶＤ法、ＰＥＰ
法及びＲＩＥ( Reactive Ion Etching )法により、ゲー
ト絶縁層１３及びゲート電極（読み出しワード線）１４
を形成した後、イオン注入法により、ソース領域１６−
Ｓ及びドレイン領域１６−Ｄを形成することにより、容
易に形成できる。なお、ゲート電極１４の側壁部には、
ＣＶＤ法及びＲＩＥ法により、側壁絶縁層１５を形成し
てもよい。

【０２９６】この後、ＣＶＤ法により、ＭＯＳトランジ
スタを完全に覆う絶縁層２８Ａを形成する。また、ＣＭ
Ｐ法を用いて、絶縁層２８Ａの表面を平坦化する。ＰＥ
Ｐ法及びＲＩＥ法を用いて、絶縁層２８Ａ内に、ＭＯＳ
トランジスタのソース拡散層１６−Ｓ及びドレイン拡散
層１６−Ｄに達するコンタクトホールを形成する。

【０２９７】スパッタ法により、絶縁層２８Ａ上及びそ
のコンタクトホールの内面上に、バリアメタル（例え
ば、Ｔｉ、ＴｉＮ又はこれらの積層など）５１を形成す
る。続けて、スパッタ法により、絶縁層２８Ａ上に、コ
ンタクトホールを完全に満たす導電材（例えば、不純物
を含む導電性ポリシリコン膜、金属膜など）を形成す
る。そして、ＣＭＰ法により、導電材及びバリアメタル
５１を研磨し、コンタクトプラグ１７Ａ，１７Ｂを形成
する。

【０２９８】ＣＶＤ法を用いて、絶縁層２８Ａ上に、絶
縁層２８Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用い
て、絶縁層２８Ｂ内に、配線溝を形成する。スパッタ法
により、絶縁層２８Ｂ上及び配線溝の内面上に、バリア
メタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）
５２を形成する。続けて、スパッタ法により、絶縁層２
８Ｂ上に、配線溝を完全に満たす導電材（例えば、アル
ミニウム、銅などの金属膜）を形成する。この後、ＣＭ
Ｐにより、導電材及びバリアメタル５２を研磨し、中間
層１８Ａ及びソース線１８Ｂを形成する。

【０２９９】続けて、ＣＶＤ法を用いて、絶縁層２８Ｂ
上に、絶縁層２８Ｃを形成する。ＰＥＰ法及びＲＩＥ法
を用いて、絶縁層２８Ｃ内に、バイアホール（via hol
e）を形成する。スパッタ法により、絶縁層２８Ｃ上及
びバイアホールの内面上に、バリアメタル（例えば、Ｔ
ｉ、ＴｉＮ又はこれらの積層など）５３を形成する。続
けて、スパッタ法により、絶縁層２８Ｃ上に、バイアホ
ールを完全に満たす導電材（例えば、アルミニウム、銅
などの金属膜）を形成する。この後、ＣＭＰ法により、
導電材及びバリアメタル５３を研磨し、バイアプラグ１
９を形成する。

【０３００】次に、図５４に示すように、スパッタ法を
用いて、絶縁層２８Ｃ上に、高透磁率を有するヨーク材
（例えば、ＮｉＦｅ）２５Ａ，２５Ｂを、約２０ｎｍの
厚さで形成する。続けて、スパッタ法により、ヨーク材
２５Ａ，２５Ｂ上に、バリアメタル（例えば、Ｔｉ(10n
m)とＴｉＮ(10nm)の積層）５４を形成する。続けて、ス
パッタ法を用いて、バリアメタル５４上に、導電材（例
えば、ＡｌＣｕ）を、約２００ｎｍの厚さで形成する。
この後、ＰＥＰ法及びＲＩＥ法を用いて、導電材、バリ
アメタル５４及びヨーク材２５Ａ，２５Ｂをエッチング
すると、中間層２０Ａ及び書き込みワード線２０Ｂが形
成される。

【０３０１】この後、ＣＶＤ法を用いて、絶縁層２８Ｃ
上に、中間層２０Ａ及び書き込みワード線２０Ｂを完全
に覆う絶縁層２９を形成する。また、例えば、ＣＭＰ法
により、絶縁層２９の表面を平坦化する。

【０３０２】次に、図５５に示すように、ＰＥＰ法及び
ＲＩＥ法を用いて、絶縁層２９内に、中間層２０Ａに達
するバイアホールを形成する。スパッタ法により、絶縁
層２９上及びバイアホールの内面上に、バリアメタル
（例えば、ＴｉＮ）５５を、約１０ｎｍの厚さで形成す
る。続けて、ＣＶＤ法により、絶縁層２９上に、バイア
ホールを完全に満たす導電材（例えば、タングステンな
どの金属膜）を形成する。この後、ＣＭＰ法により、導
電材及びバリアメタル５５を研磨し、バイアプラグ２１
を形成する。

【０３０３】ＣＶＤ法を用いて、絶縁層２９上に、絶縁
層３０Ａを形成する。ＰＥＰ法及びＲＩＥ法を用いて、
絶縁層３０Ａ内に、配線溝を形成する。スパッタ法によ
り、絶縁層３０Ａ上に、配線溝を完全に満たす導電材
（例えば、Ｔａなどの金属膜）を、約５０ｎｍの厚さで
形成する。この後、ＣＭＰにより導電材を研磨し、ロー
カルインターコネクト線（ＴＭＲ素子の下部電極）２２
を形成する。

【０３０４】ＣＶＤ法を用いて、ローカルインターコネ
クト線２２上に、例えば、ＮｉＦｅ（約５ｎｍ）、Ｉｒ
Ｍｎ（約１２ｎｍ）、ＣｏＦｅ（約３ｎｍ）、ＡｌＯｘ
（約１．２ｎｍ）、ＣｏＦｅ（約５ｎｍ）及びＮｉＦｅ
（約１５ｎｍ）を、順次、形成する。この後、これら積
層膜をパターニングし、ＴＭＲ素子２３を形成する。

【０３０５】また、ＣＶＤ法を用いて、ＴＭＲ素子２３
を覆う絶縁層３０Ｂを形成した後、例えば、ＣＭＰ法に
よりＴＭＲ素子２３上の絶縁層３０Ｂを除去し、この絶
縁層３０ＢがＴＭＲ素子２３の側面のみを覆うようにす
る。

【０３０６】次に、図５６に示すように、スパッタ法に
より、絶縁層３０Ｂ上に、バリアメタル（例えば、Ｔｉ
(25nm)とＴｉＮ(25nm)の積層）５６を形成する。続け
て、スパッタ法により、バリアメタル５６上に、導電材
（例えば、ＡｌＣｕなど）を、約６５０ｎｍの厚さで形
成する。続けて、スパッタ法により、この導電材上に、
高透磁率を有するヨーク材（例えば、ＮｉＦｅなど）２
７を、約５０ｎｍの厚さで形成する。この後、ＰＥＰ法
及びＲＩＥ法を用いて、ヨーク材２７、導電材及びバリ
アメタル５６をエッチングし、データ選択線（読み出し
／書き込みビット線）２４を形成する。

【０３０７】以上の工程により、実施例３（図１５及び
図１６）の磁気ランダムアクセスメモリが完成する。

【０３０８】なお、本例の製造方法では、金属配線２４
は、ＲＩＥプロセスにより形成されたが、例えば、ダマ
シンプロセスにより、金属配線２４を形成することも可
能である。

【０３０９】また、本例の製造方法では、ヨーク材２５
Ａ，２５Ｂを形成した後にバリアメタル５４を形成した
が、これに代えて、例えば、バリアメタル５４を形成し
た後にヨーク材２５Ａ，２５Ｂを形成してもよい。

【０３１０】(3) 実施例４〜１２に関わるデバイス構
造の製造方法参考例２は、書き込みワード線の下面及び側面がヨーク
材により覆われ、データ選択線の上面及び側面がヨーク
材により覆われたデバイス構造に関する。

【０３１１】これに対し、実施例４は、書き込みワード
線の側面のみがヨーク材により覆われ、実施例５は、デ
ータ選択線の側面のみがヨーク材により覆われ、実施例
６は、書き込みワード線の側面のみ及びデータ選択線の
側面のみがヨーク材により覆われる。また、実施例７〜
１２は、実施例４〜６の改良例に関する。その他の点に
関しては、実施例４−６は、参考例２と同じである。

【０３１２】従って、実施例６に関わるデバイス構造の
製造方法について説明すれば、実施例４，５に関わるデ
バイス構造、さらには、実施例７−１２に関わるデバイ
ス構造については、参考例２に関わるデバイス構造の製
造方法と実施例６に関わるデバイス構造の製造方法との
組み合わせにより、容易に形成できる。

【０３１３】そこで、以下では、実施例６に関わるデバ
イス構造の製造方法について説明する。

【０３１４】まず、図５７に示すように、ＰＥＰ( Phot
o Engraving Process )法、ＣＶＤ(Chemical Vapour De
position )法、ＣＭＰ( Chemical Mechanical Polishin
g )法などの周知の方法を用いて、半導体基板１１内
に、ＳＴＩ構造の素子分離絶縁層１２を形成する。

【０３１５】また、素子分離絶縁層１２に取り囲まれた
素子領域内に、読み出し選択スイッチとしてのＭＯＳト
ランジスタを形成する。

【０３１６】ＭＯＳトランジスタは、ＣＶＤ法、ＰＥＰ
法及びＲＩＥ( Reactive Ion Etching )法により、ゲー
ト絶縁層１３及びゲート電極（読み出しワード線）１４
を形成した後、イオン注入法により、ソース領域１６−
Ｓ及びドレイン領域１６−Ｄを形成することにより、容
易に形成できる。なお、ゲート電極１４の側壁部には、
ＣＶＤ法及びＲＩＥ法により、側壁絶縁層１５を形成し
てもよい。

【０３１７】この後、ＣＶＤ法により、ＭＯＳトランジ
スタを完全に覆う絶縁層２８Ａを形成する。また、ＣＭ
Ｐ法を用いて、絶縁層２８Ａの表面を平坦化する。ＰＥ
Ｐ法及びＲＩＥ法を用いて、絶縁層２８Ａ内に、ＭＯＳ
トランジスタのソース拡散層１６−Ｓ及びドレイン拡散
層１６−Ｄに達するコンタクトホールを形成する。

【０３１８】スパッタ法により、絶縁層２８Ａ上及びコ
ンタクトホールの内面上に、バリアメタル（例えば、Ｔ
ｉ、ＴｉＮ又はこれらの積層など）５１を形成する。続
けて、スパッタ法により、絶縁層２８Ａ上に、コンタク
トホールを完全に満たす導電材（例えば、不純物を含む
導電性ポリシリコン膜、金属膜など）を形成する。そし
て、ＣＭＰ法により導電材及びバリアメタル５１を研磨
し、コンタクトプラグ１７Ａ，１７Ｂを形成する。

【０３１９】ＣＶＤ法を用いて、絶縁層２８Ａ上に、絶
縁層２８Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用い
て、絶縁層２８Ｂ内に、配線溝を形成する。スパッタ法
により、絶縁層２８Ｂ上及び配線溝の内面上に、バリア
メタル（例えば、Ｔｉ、ＴｉＮ又はこれらの積層など）
５２を形成する。続けて、スパッタ法により、絶縁層２
８Ｂ上に、配線溝を完全に満たす導電材（例えば、アル
ミニウム、銅などの金属膜）を形成する。この後、ＣＭ
Ｐにより導電材及びバリアメタル５２を研磨し、中間層
１８Ａ及びソース線１８Ｂを形成する。

【０３２０】続けて、ＣＶＤ法を用いて、絶縁層２８Ｂ
上に、絶縁層２８Ｃを形成する。ＰＥＰ法及びＲＩＥ法
を用いて、絶縁層２８Ｃ内に、バイアホール（via hol
e）を形成する。スパッタ法により、絶縁層２８Ｃ上及
びバイアホールの内面上に、バリアメタル（例えば、Ｔ
ｉ、ＴｉＮ又はこれらの積層など）５３を形成する。続
けて、スパッタ法により、絶縁層２８Ｃ上に、バイアホ
ールを完全に満たす導電材（例えば、アルミニウム、銅
などの金属膜）を形成する。この後、ＣＭＰ法により導
電材及びバリアメタル５３を研磨し、バイアプラグ１９
を形成する。

【０３２１】次に、図５８に示すように、ＣＶＤ法を用
いて、絶縁層２８Ｃ上に、絶縁層２９を形成する。ＰＥ
Ｐ法及びＲＩＥ法を用いて、絶縁層２９内に、配線溝を
形成する。スパッタ法を用いて、絶縁層２９上及び配線
溝内に、高透磁率を有するヨーク材（例えば、ＮｉＦ
ｅ）２５Ａ，２５Ｂを、約２０ｎｍの厚さで形成する。
この後、ＲＩＥ法を用いて、ヨーク材２５Ａ，２５Ｂを
エッチングすると、このヨーク材２５Ａ，２５Ｂは、配
線溝の側壁部のみに残存する。

【０３２２】また、スパッタ法を用いて、絶縁層２９上
及び配線溝の内面上に、バリアメタル（例えば、Ｔｉ、
ＴｉＮ又はこれらの積層など）５４を形成する。続け
て、スパッタ法を用いて、配線溝を完全に満たす導電材
（例えば、アルミニウム、銅などの金属膜）２０を形成
する。この後、ＣＭＰにより導電材２０及びバリアメタ
ル５４を研磨すると、中間層２０Ａ及び書き込みワード
線２０Ｂが形成される（図５９を参照）。

【０３２３】次に、図５９に示すように、ＣＶＤ法を用
いて、絶縁層２９上に、絶縁層３０Ａを形成する。ＰＥ
Ｐ法及びＲＩＥ法を用いて、絶縁層３０Ａ内に、バイア
ホールを形成する。スパッタ法により、絶縁層３０Ａ上
及びバイアホールの内面上に、バリアメタル（例えば、
ＴｉＮ）５５を、約１０ｎｍの厚さで形成する。続け
て、ＣＶＤ法により、絶縁層３０Ａ上に、バイアホール
を完全に満たす導電材（例えば、タングステンなどの金
属膜）を、約４００ｎｍの厚さで形成する。この後、Ｃ
ＭＰ法により、導電材及びバリアメタル５５を研磨し、
バイアプラグ２１を形成する。

【０３２４】ここで、絶縁層３０Ａの厚さ（又はバイア
プラグ２１の高さ）は、書き込みワード線２０ＢとＴＭ
Ｒ素子２３との距離を決定する。磁界の強さは、距離に
反比例して減少していくため、ＴＭＲ素子を書き込みワ
ード線２０Ｂにできるだけ近づけ、小さな駆動電流によ
りデータの書き換えが行えるようにすることが望まし
い。よって、絶縁層３０Ａの厚さは、できるだけ薄くす
る。

【０３２５】ＣＶＤ法を用いて、絶縁層３０Ａ上に、絶
縁層３０Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用い
て、絶縁層３０Ｂ内に、配線溝を形成する。スパッタ法
により、絶縁層３０Ｂ上に、配線溝を完全に満たす導電
材（例えば、タンタルなどの金属膜）を形成する。この
後、ＣＭＰにより導電材を研磨し、ローカルインターコ
ネクト線（ＴＭＲ素子の下部電極）２２を形成する。

【０３２６】ＣＶＤ法を用いて、ローカルインターコネ
クト線２２上に、例えば、ＮｉＦｅ（約５ｎｍ）、Ｉｒ
Ｍｎ（約１２ｎｍ）、ＣｏＦｅ（約３ｎｍ）、ＡｌＯｘ
（約１．２ｎｍ）、ＣｏＦｅ（約５ｎｍ）及びＮｉＦｅ
（約１５ｎｍ）を、順次、形成する。この後、これら積
層膜をパターニングし、ＴＭＲ素子２３を形成する。

【０３２７】また、ＣＶＤ法を用いて、ＴＭＲ素子２３
を覆う絶縁層３０Ｃを形成した後、例えば、ＣＭＰ法に
よりＴＭＲ素子２３上の絶縁層３０Ｃを除去し、この絶
縁層３０ＣがＴＭＲ素子２３の側面のみを覆うようにす
る。

【０３２８】次に、図６０に示すように、ＣＶＤ法を用
いて、絶縁層３０Ｃ上に絶縁層３１を形成する。ＰＥＰ
法及びＲＩＥ法を用いて、絶縁層３１内に、配線溝を形
成する。スパッタ法及びＲＩＥ法を用いて、絶縁層３１
の配線溝の側壁部に、高透磁率を有するヨーク材（例え
ば、ＮｉＦｅ）２６を、約５０ｎｍの厚さで形成する。

【０３２９】スパッタ法により、絶縁層３１上及び配線
溝の内面上に、バリアメタル（例えば、Ｔｉ(25nm)とＴ
ｉＮ(25nm)の積層）５５を形成する。続けて、スパッタ
法により、絶縁層３１上に、配線溝を完全に満たす導電
材（例えば、ＡｌＣｕ）を、６５０ｎｍの厚さで形成す
る。この後、ＣＭＰにより、導電材及びバリアメタル５
６を研磨し、データ選択線（読み出し／書き込みビット
線）２４を形成する。

【０３３０】以上の工程により、実施例６（図２７及び
図２８）の磁気ランダムアクセスメモリが完成する。

【０３３１】なお、本例の製造方法では、金属配線２０
Ａ，２０Ｂ，２４は、ダマシンプロセスにより形成され
たが、例えば、ＲＩＥプロセスにより、金属配線２０
Ａ，２０Ｂ，２４を形成することも可能である。

【０３３２】また、本例の製造方法では、ヨーク材２５
Ａ，２５Ｂを形成した後にバリアメタル５４を形成した
が、これに代えて、例えば、バリアメタル５４を形成し
た後にヨーク材２５Ａ，２５Ｂを形成してもよい。

【０３３３】１２．その他参考例１，２及び実施例１
−６並びに製造方法の説明においては、１つのＴＭＲ素
子と１つの読み出し選択スイッチ（ＭＯＳトランジス
タ）によりメモリセルが構成され、書き込みワード線と
データ選択線（読み出し／書き込みビット線）を有する
磁気ランダムアクセスメモリを例に説明した。

【０３３４】しかし、本発明は、当然に、このようなセ
ルアレイ構造の磁気ランダムアクセスメモリに限定され
るものではなく、例えば、実施例７−１２にも示したよ
うに、それらのデバイス構造も含めて、全ての磁気ラン
ダムアクセスメモリに適用可能である。

【０３３５】例えば、読み出し選択スイッチを有しない
磁気ランダムアクセスメモリ（クロスポイント型な
ど）、読み出しビット線と書き込みビットを別々に設け
た磁気ランダムアクセスメモリ、１つのＴＭＲ素子に複
数ビットを記憶させるようにした磁気ランダムアクセス
メモリなどにも適用できる。

【０３３６】また、高透磁率を有するヨーク材は、書き
込みワード線及び書き込みビット線の表面の一部に存在
すればよく、実施例１−６のパターン以外のパターン、
例えば、i. 書き込みワード線（下側書き込み線）の下
面とデータ選択線（上側書き込み線）の側面、ii. 書き
込みワード線（下側書き込み線）の側面とデータ選択線
（上側書き込み線）の上面、iii. 書き込みワード線
（下側書き込み線）の下面、側面とデータ選択線（上側
書き込み線）の上面、側面に配置してもよい。

【０３３７】

【発明の効果】以上、説明したように、本発明の磁気ラ
ンダムアクセスメモリによれば、書き込みワード線及び
書き込みビット線の表面の一部に、高透磁率を有するヨ
ーク材を設けることにより、書き込み動作時、合成磁界
を、効率よく、ＴＭＲ素子に作用させることができる。

【図面の簡単な説明】

【図１】本発明の磁気ランダムアクセスメモリの参考例
１を示す断面図。

【図２】本発明の磁気ランダムアクセスメモリの参考例
１を示す断面図。

【図３】本発明の磁気ランダムアクセスメモリの参考例
２を示す断面図。

【図４】本発明の磁気ランダムアクセスメモリの参考例
２を示す断面図。

【図５】本発明の磁気ランダムアクセスメモリの参考例
２を示す断面図。

【図６】本発明の磁気ランダムアクセスメモリの参考例
２を示す断面図。

【図７】本発明の磁気ランダムアクセスメモリの実施例
１を示す断面図。

【図８】本発明の磁気ランダムアクセスメモリの実施例
１を示す断面図。

【図９】本発明の磁気ランダムアクセスメモリの実施例
１を示す断面図。

【図１０】本発明の磁気ランダムアクセスメモリの実施
例１を示す断面図。

【図１１】本発明の磁気ランダムアクセスメモリの実施
例２を示す断面図。

【図１２】本発明の磁気ランダムアクセスメモリの実施
例２を示す断面図。

【図１３】本発明の磁気ランダムアクセスメモリの実施
例２を示す断面図。

【図１４】本発明の磁気ランダムアクセスメモリの実施
例２を示す断面図。

【図１５】本発明の磁気ランダムアクセスメモリの実施
例３を示す断面図。

【図１６】本発明の磁気ランダムアクセスメモリの実施
例３を示す断面図。

【図１７】本発明の磁気ランダムアクセスメモリの実施
例３を示す断面図。

【図１８】本発明の磁気ランダムアクセスメモリの実施
例３を示す断面図。

【図１９】本発明の磁気ランダムアクセスメモリの実施
例４を示す断面図。

【図２０】本発明の磁気ランダムアクセスメモリの実施
例４を示す断面図。

【図２１】本発明の磁気ランダムアクセスメモリの実施
例４を示す断面図。

【図２２】本発明の磁気ランダムアクセスメモリの実施
例４を示す断面図。

【図２３】本発明の磁気ランダムアクセスメモリの実施
例５を示す断面図。

【図２４】本発明の磁気ランダムアクセスメモリの実施
例５を示す断面図。

【図２５】本発明の磁気ランダムアクセスメモリの実施
例５を示す断面図。

【図２６】本発明の磁気ランダムアクセスメモリの実施
例５を示す断面図。

【図２７】本発明の磁気ランダムアクセスメモリの実施
例６を示す断面図。

【図２８】本発明の磁気ランダムアクセスメモリの実施
例６を示す断面図。

【図２９】本発明の磁気ランダムアクセスメモリの実施
例６を示す断面図。

【図３０】本発明の磁気ランダムアクセスメモリの実施
例６を示す断面図。

【図３１】本発明の磁気ランダムアクセスメモリの実施
例７を示す断面図。

【図３２】本発明の磁気ランダムアクセスメモリの実施
例７を示す断面図。

【図３３】本発明の磁気ランダムアクセスメモリの実施
例８を示す断面図。

【図３４】本発明の磁気ランダムアクセスメモリの実施
例８を示す断面図。

【図３５】本発明の磁気ランダムアクセスメモリの実施
例９を示す断面図。

【図３６】本発明の磁気ランダムアクセスメモリの実施
例９を示す断面図。

【図３７】本発明の磁気ランダムアクセスメモリの実施
例９を示す断面図。

【図３８】本発明の磁気ランダムアクセスメモリの実施
例９を示す断面図。

【図３９】本発明の磁気ランダムアクセスメモリの実施
例１０を示す断面図。

【図４０】本発明の磁気ランダムアクセスメモリの実施
例１０を示す断面図。

【図４１】本発明の磁気ランダムアクセスメモリの実施
例１０を示す断面図。

【図４２】本発明の磁気ランダムアクセスメモリの実施
例１０を示す断面図。

【図４３】本発明の磁気ランダムアクセスメモリの実施
例１１を示す断面図。

【図４４】本発明の磁気ランダムアクセスメモリの実施
例１１を示す断面図。

【図４５】本発明の磁気ランダムアクセスメモリの実施
例１２を示す断面図。

【図４６】本発明の磁気ランダムアクセスメモリの実施
例１２を示す断面図。

【図４７】本発明の磁気ランダムアクセスメモリのセル
アレイの構造例を示す回路図。

【図４８】図４７のセルアレイの動作波形を示す図。

【図４９】参考例２のデバイス構造の製造方法の一工程
を示す断面図。

【図５０】参考例２のデバイス構造の製造方法の一工程
を示す断面図。

【図５１】参考例２のデバイス構造の製造方法の一工程
を示す断面図。

【図５２】参考例２のデバイス構造の製造方法の一工程
を示す断面図。

【図５３】実施例３のデバイス構造の製造方法の一工程
を示す断面図。

【図５４】実施例３のデバイス構造の製造方法の一工程
を示す断面図。

【図５５】実施例３のデバイス構造の製造方法の一工程
を示す断面図。

【図５６】実施例３のデバイス構造の製造方法の一工程
を示す断面図。

【図５７】実施例６のデバイス構造の製造方法の一工程
を示す断面図。

【図５８】実施例６のデバイス構造の製造方法の一工程
を示す断面図。

【図５９】実施例６のデバイス構造の製造方法の一工程
を示す断面図。

【図６０】実施例６のデバイス構造の製造方法の一工程
を示す断面図。

【図６１】ＴＭＲ素子の構造例を示す図。

【図６２】ＴＭＲ素子の２つの状態を示す図。

【図６３】磁気ランダムアクセスメモリの書き込み動作
原理を示す図。

【図６４】ＴＭＲ曲線を示す図。

【図６５】アステロイド曲線を示す図。

【符号の説明】

１１：半導体基板、１２：素子分離絶縁層、１３：ゲート絶縁層、１４：ゲート電極（読み出しワー
ド線）、１５：側壁絶縁層、１６−Ｓ：ソース領域、１６−Ｄ：ドレイン領域、１７Ａ，１７Ｂ：コンタクトプラグ、１８Ａ，２０Ａ：中間層、１８Ｂ：ソース線（読み出しワード
線）、１９，２１：バイアプラグ、２０Ｂ：書き込みワード線、２２：下部電極、２３：ＴＭＲ素子、２４：データ選択線（読み出し／
書き込みビット線）、２５，２５Ａ，２５Ｂ，２６，２７：ヨーク材、２８Ａ〜２８Ｃ，２９，３０Ａ〜３０Ｃ：絶縁層、４０，４１，４２：電流駆動電源、４３：読み出し電源、４４：検出回路。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１５年４月２２日（２００３．４．２
２）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (72)発明者斉藤好昭神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者與田博明神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者上田知正神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者天野実神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者高橋茂樹神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者岸達也神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内Ｆターム(参考） 5F083 FZ10 JA36 JA37 JA38 JA39 JA40 JA60 KA01 KA05 MA05 MA06 MA16 MA19 NA01 PR40 ZA21

Claims

【特許請求の範囲】

【請求項１】半導体基板の上部に形成され、磁気抵抗
効果を利用してデータを記憶するメモリセルと、前記メ
モリセルの直下に配置され、第１方向に延びる第１書き
込み線と、前記メモリセルの直上に配置され、前記第１
方向に交差する第２方向に延びる第２書き込み線と、前
記第２書き込み線の表面の一部のみを覆う第１ヨーク材
とを具備することを特徴とする磁気ランダムアクセスメ
モリ。
【請求項２】前記第１ヨーク材は、前記第２書き込み
線の上面及び側面を覆っていることを特徴とする請求項
１記載の磁気ランダムアクセスメモリ。
【請求項３】前記第１ヨーク材は、前記第２書き込み
線の上面のみを覆っていることを特徴とする請求項１記
載の磁気ランダムアクセスメモリ。
【請求項４】前記第１ヨーク材は、前記第２書き込み
線の側面のみを覆っていることを特徴とする請求項１記
載の磁気ランダムアクセスメモリ。
【請求項５】前記第１書き込み線の下面のみを覆う第
２ヨーク材をさらに具備することを特徴とする請求項１
記載の磁気ランダムアクセスメモリ。
【請求項６】前記第１書き込み線の側面のみを覆う第
２ヨーク材をさらに具備することを特徴とする請求項１
記載の磁気ランダムアクセスメモリ。
【請求項７】前記第１及び第２書き込み線のうちの１
つは、前記メモリセルに電気的に接続され、読み出しビ
ット線としても機能することを特徴とする請求項１記載
の磁気ランダムアクセスメモリ。
【請求項８】半導体基板の上部に形成され、磁気抵抗
効果を利用してデータを記憶するメモリセルと、前記メ
モリセルの直下に配置され、第１方向に延びる第１書き
込み線と、前記メモリセルの直上に配置され、前記第１
方向に交差する第２方向に延びる第２書き込み線と、前
記第１書き込み線の下面のみを覆う第１ヨーク材とを具
備することを特徴とする磁気ランダムアクセスメモリ。
【請求項９】前記第２書き込み線の上面及び側面を覆
う第２ヨーク材をさらに具備することを特徴とする請求
項８記載の磁気ランダムアクセスメモリ。
【請求項１０】前記第２書き込み線の上面のみを覆う
第２ヨーク材をさらに具備することを特徴とする請求項
８記載の磁気ランダムアクセスメモリ。
【請求項１１】前記第２書き込み線の側面のみを覆う
第２ヨーク材をさらに具備することを特徴とする請求項
８記載の磁気ランダムアクセスメモリ。
【請求項１２】前記第１及び第２書き込み線のうちの
１つは、前記メモリセルに電気的に接続され、読み出し
ビット線としても機能することを特徴とする請求項８記
載の磁気ランダムアクセスメモリ。
【請求項１３】半導体基板の上部に形成され、磁気抵
抗効果を利用してデータを記憶するメモリセルと、前記
メモリセルの直下に配置され、第１方向に延びる第１書
き込み線と、前記メモリセルの直上に配置され、前記第
１方向に交差する第２方向に延びる第２書き込み線と、
前記第１書き込み線の側面のみを覆う第１ヨーク材とを
具備することを特徴とする磁気ランダムアクセスメモ
リ。
【請求項１４】前記第２書き込み線の上面及び側面を
覆う第２ヨーク材をさらに具備することを特徴とする請
求項１３記載の磁気ランダムアクセスメモリ。
【請求項１５】前記第２書き込み線の上面のみを覆う
第２ヨーク材をさらに具備することを特徴とする請求項
１３記載の磁気ランダムアクセスメモリ。
【請求項１６】前記第２書き込み線の側面のみを覆う
第２ヨーク材をさらに具備することを特徴とする請求項
１３記載の磁気ランダムアクセスメモリ。
【請求項１７】前記第１及び第２書き込み線のうちの
１つは、前記メモリセルに電気的に接続され、読み出し
ビット線としても機能することを特徴とする請求項１３
記載の磁気ランダムアクセスメモリ。
【請求項１８】半導体基板の上部に積み重ねられ、磁
気抵抗効果を利用してデータを記憶する第１及び第２メ
モリセルと、前記第１及び第２メモリセルの間に配置さ
れ、第１方向に延びる第１書き込み線と、前記第１書き
込み線の側面のみを覆う第１ヨーク材とを具備すること
を特徴とする磁気ランダムアクセスメモリ。
【請求項１９】前記第２メモリセルは、前記第１メモ
リセルよりも上に配置されることを特徴とする請求項１
８記載の磁気ランダムアクセスメモリ。
【請求項２０】前記第１メモリセルの直下に配置さ
れ、前記第１方向に交差する第２方向に延びる第２書き
込み線と、前記第２メモリセルの直上に配置され、前記
第２方向に延びる第３書き込み線とをさらに具備するこ
とを特徴とする請求項１９記載の磁気ランダムアクセス
メモリ。
【請求項２１】前記第２書き込み線の側面のみを覆う
第２ヨーク材と、前記第３書き込み線の側面のみを覆う
第３ヨーク材とをさらに具備することを特徴とする請求
項２０記載の磁気ランダムアクセスメモリ。
【請求項２２】前記第１書き込み線は、前記第１及び
第２メモリセルから離れていることを特徴とする請求項
１８記載の磁気ランダムアクセスメモリ。
【請求項２３】前記第１書き込み線は、前記第１及び
第２メモリセルに接触していることを特徴とする請求項
１８記載の磁気ランダムアクセスメモリ。
【請求項２４】半導体基板の上部において前記半導体
基板の表面に平行な方向に並んで配置され、磁気抵抗効
果を利用してデータを記憶する複数のメモリセルと、前
記複数のメモリセルに共有され、第１方向に延びる第１
書き込み線と、前記複数のメモリセルに個別に設けら
れ、前記第１方向に交差する第２方向に延びる複数の第
２書き込み線と、前記第１書き込み線の側面のみを覆う
第１ヨーク材と、前記複数の第２書き込み線の側面のみ
を覆う第２ヨーク材とを具備することを特徴とする磁気
ランダムアクセスメモリ。
【請求項２５】前記第１書き込み線は、前記複数のメ
モリセルの直上に配置され、前記複数のメモリセルの一
端に接触していることを特徴とする請求項２４記載の磁
気ランダムアクセスメモリ。
【請求項２６】前記複数のメモリセルの他端は、共通
接続されていることを特徴とする請求項２５記載の磁気
ランダムアクセスメモリ。
【請求項２７】前記複数の第２書き込み線は、前記複
数のメモリセルの直下に配置され、前記複数のメモリセ
ルから離れていることを特徴とする請求項２４記載の磁
気ランダムアクセスメモリ。
【請求項２８】前記第１書き込み線は、前記複数のメ
モリセルの直上に配置され、前記複数のメモリセルから
離れていることを特徴とする請求項２４記載の磁気ラン
ダムアクセスメモリ。
【請求項２９】前記複数の第２書き込み線は、前記複
数のメモリセルの直下に配置され、前記複数のメモリセ
ルの一端に接触していることを特徴とする請求項２４記
載の磁気ランダムアクセスメモリ。
【請求項３０】前記複数のメモリセルの他端は、共通
接続されていることを特徴とする請求項２９記載の磁気
ランダムアクセスメモリ。
【請求項３１】半導体基板の上部にＴＭＲ素子を形成
する工程と、前記ＴＭＲ素子上に絶縁層を形成する工程
と、前記ＴＭＲ素子の直上の前記絶縁層に配線溝を形成
する工程と、前記配線溝の側壁部のみに第１ヨーク材を
形成する工程と、前記配線溝内のみに導電材を満たして
書き込み配線を形成する工程とを具備することを特徴と
する磁気ランダムアクセスメモリの製造方法。
【請求項３２】前記導電材上のみに第２ヨーク材を形
成する工程をさらに具備することを特徴とする請求項３
１記載の磁気ランダムアクセスメモリの製造方法。
【請求項３３】前記第１ヨーク材は、ＣＶＤ法により
前記配線溝の底面及び側面に形成された後、ＲＩＥ法に
より、前記配線溝の側面のみに残存させられることを特
徴とする請求項３１記載の磁気ランダムアクセスメモリ
の製造方法。
【請求項３４】前記導電材は、ＣＶＤ法により前記配
線溝内及び前記絶縁層上に形成された後、ＣＭＰ法によ
り前記配線溝内のみに残存させられることを特徴とする
請求項３１記載の磁気ランダムアクセスメモリの製造方
法。
【請求項３５】半導体基板の上部にＴＭＲ素子を形成
する工程と、前記ＴＭＲ素子上に導電材を形成する工程
と、前記導電材上にヨーク材を形成する工程と、前記ヨ
ーク材及び前記導電材をエッチングして書き込み線を形
成する工程とを具備することを特徴とする磁気ランダム
アクセスメモリの製造方法。
【請求項３６】前記ヨーク材及び前記導電材は、ＲＩ
Ｅ法によりエッチングされ、前記ヨーク材は、前記導電
材の上面のみに残存することを特徴とする請求項３５記
載の磁気ランダムアクセスメモリの製造方法。
【請求項３７】半導体基板の上部にヨーク材を形成す
る工程と、前記ヨーク材上に導電材を形成する工程と、
前記導電材及び前記ヨーク材をエッチングして書き込み
線を形成する工程と、前記書き込み線の直上にＴＭＲ素
子を形成する工程とを具備することを特徴とする磁気ラ
ンダムアクセスメモリの製造方法。
【請求項３８】前記導電材及び前記ヨーク材は、ＲＩ
Ｅ法によりエッチングされ、前記ヨーク材は、前記導電
材の下面のみに残存することを特徴とする請求項３７記
載の磁気ランダムアクセスメモリの製造方法。
【請求項３９】半導体基板の上部に絶縁層を形成する
工程と、前記絶縁層に配線溝を形成する工程と、前記配
線溝の側壁部のみにヨーク材を形成する工程と、前記配
線溝内のみに導電材を満たして書き込み線を形成する工
程と、前記書き込み線の直上にＴＭＲ素子を形成する工
程とを具備することを特徴とする磁気ランダムアクセス
メモリの製造方法。
【請求項４０】前記ヨーク材は、ＣＶＤ法により前記
配線溝の底面及び側面に形成された後、ＲＩＥ法によ
り、前記配線溝の側面のみに残存させられることを特徴
とする請求項３９記載の磁気ランダムアクセスメモリの
製造方法。
【請求項４１】前記導電材は、ＣＶＤ法により前記配
線溝内及び前記絶縁層上に形成された後、ＣＭＰ法によ
り前記配線溝内のみに残存させられることを特徴とする
請求項３９記載の磁気ランダムアクセスメモリの製造方
法。