KR100609265B1

KR100609265B1 - 메모리 장치 및 메모리 장치의 듀얼 포트 동작 방법

Info

Publication number: KR100609265B1
Application number: KR1020040091223A
Authority: KR
Inventors: 권기원
Original assignee: 삼성전자주식회사
Priority date: 2004-11-10
Filing date: 2004-11-10
Publication date: 2006-08-09
Also published as: US7286415B2; US20060098519A1; TW200703365A; TWI340395B; JP4527643B2; JP2006139897A; KR20060043911A

Abstract

듀얼 포트 기능을 가지는 메모리 장치는 스위칭부, 제1 경로, 제2 경로 및 메모리 셀 어레이를 포함한다. 스위칭부는 데이터 핀을 통하여 전송된 데이터를 클럭의 선단부에 응답하여 제1 포트에 할당하고, 상기 클럭의 후단부에 응답하여 제2 포트에 할당한다. 제1 경로는 상기 제1 포트에 할당된 제1 데이터를 전송하고, 제2 경로는 상기 제2 포트에 할당된 제2 데이터를 전송한다. 메모리 셀 어레이는 상기 제1 및 제2 경로를 통하여 전송된 제1 데이터 및 제2 데이터를 저장한다. 모바일 응용 장치에서 동시에 적어도 두 개의 메모리 액세스 요청시, 클럭의 상승 에지 및 하강 에지에 각각 제1 포트 및 제2 포트를 할당함으로써 메모리 장치의 핀 수의 증가 없이 듀얼 포트를 구현할 수 있다. 또한, 핀 수 증가 없이 듀얼 포트를 구현함으로써 소비전력이 감소될 수 있다.

Description

메모리 장치 및 메모리 장치의 듀얼 포트 동작 방법{MEMORY DEVICE AND METHOD OF OPERATING MEMORY DEVICE IN DUAL PORT}

도 1은 본 발명의 일실시예에 따른 듀얼 포트 기능을 수행하는 메모리 장치를 나타낸 블록도이다.

도 2는 본 발명의 일실시예에 따른 듀얼 포트 기능을 가진 메모리 장치와 제어 장치를 나타내는 블록도이다.

도 3은 본 발명의 다른 실시예에 따른 듀얼 포트 기능을 가진 메모리 장치와 제어 장치를 나타내는 블록도이다.

도 4는 도 1의 메모리 장치의 본 발명의 일 실시예에 따른 듀얼 포트 동작을 설명하는 타이밍도이다.

도 5는 도1의 메모리 장치의 본 발명의 다른 실시예에 따른 듀얼 포트 동작을 설명하는 타이밍도이다.

도 6은 본 발명의 일실시예에 따른 듀얼 포트 기능을 가진 메모리 장치를 액세스하는 과정을 설명하기 위한 블록도이다.

도 7은 본 발명의 또 다른 실시예에 따른 듀얼 포트 기능을 가진 메모리 장치와 제어 장치를 나타내는 블록도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 메모리 장치 101 : 데이터 핀

103 : 커맨드/어드레스 핀 107 : 제어 핀

200 : 제어 장치 120 : 제2 스위칭부

130 : 제1 경로 140 : 제2 경로

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 메모리 장치 및 그러한 메모리 장치의 듀얼 포트 동작 방법에 관한 것이다.

최근의 모바일 응용(mobile application) 장치에 사용되는 중앙처리장치(CPU)의 다양한 서브 블록들이 각각 메모리 장치 액세스를 요구한다.

구체적으로, 최근의 모바일 응용 장치는 복합 기능을 가지므로 중앙 처리 장치는 다양한 기능을 수행하는 서브 블록들-예를 들어 베이스 밴드 처리 블록, 게임 관련 처리 블록, 카메라 관련 처리 블록, 음악 관련 처리 블록-을 가진다. 음악을 들으면서 게임을 하거나, 통화를 하면서 사진을 찍는 등의 2가지 이상의 기능을 동시에 수행하기 위해서는 각각의 해당 서브 블록들이 동시에 메모리 장치를 액세스할 필요가 있다.

상기와 같은 다중 메모리 액세스 요구를 만족시키기 위해서 멀티 포트(multiple port)를 가지는 메모리 장치를 구현함으로써 전체 시스템의 성능을 높일 수 있다. 구체적으로, 두 개의 서브 블록이 동시에 메모리 장치를 액세스할 경우, 메모리 장치는 각각의 서브 블록에 대해 데이터 입출력핀 및 어드레스/커맨드 핀을 구비해야한다.

따라서, 전체적으로 핀 수가 2배로 증가하며, 상기 핀 수의 증가에 상응하여 소비 전력(power)이 증가한다.

따라서, 본 발명의 제1 목적은 동시에 적어도 두 개의 메모리 액세스 요구를 핀 수의 증가 없이 처리할 수 있는 메모리 장치를 제공하는 것이다.

본 발명의 제2 목적은 적어도 두 개의 메모리 액세스 요구를 핀 수의 증가 없이 처리할 수 있는 메모리 장치의 듀얼 포트 동작 방법을 제공하는 것이다.

상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 메모리 장치는 데이터 핀을 통하여 전송된 데이터를 클럭의 선단부에 응답하여 제1 포트에 할당하고, 상기 클럭의 후단부에 응답하여 제2 포트에 할당하는 스위칭부; 상기 제1 포트에 할당된 제1 데이터를 전송하는 제1 경로; 상기 제2 포트에 할당된 제2 데이터를 전송하는 제2 경로; 및 상기 제1 및 제2 경로를 통하여 전송된 제1 데이터 및 제2 데이터를 저장하는 메모리 셀 어레이를 포함한다.

또한, 본 발명의 제1 목적을 달성하기 위한 본 발명의 다른 측면에 따른 메모리 장치는 제어 장치로부터 커맨드 및 어드레스를 입력받는 커맨드/어드레스 핀; 상기 제어 장치와 데이터를 입출력하는 데이터 핀; 상기 제어 장치로부터 클럭 신 호를 제공받는 클럭 핀; 상기 데이터 핀을 통하여 전송된 데이터 신호를 상기 클럭의 선단부에 응답하여 제1 포트에 할당하고, 상기 클럭의 후단부에 응답하여 제2 포트에 할당하는 스위칭부; 상기 제1 포트에 할당된 제1 데이터를 전송하는 제1 경로; 상기 제2 포트에 할당된 제2 데이터를 전송하는 제2 경로; 및 상기 제1 및 제2 경로를 통하여 전송된 제1 데이터 및 제2 데이터를 저장하는 메모리 셀 어레이를 포함한다.

또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 메모리 장치의 듀얼 포트 동작 방법은 적어도 2개의 컨트롤러들을 포함하는 제어 장치로부터 메모리 장치의 동시 액세스 요구가 있는 경우 데이터 핀을 통하여 전송된 데이터 신호를 클럭의 선단부에 응답하여 제1 포트에 할당하고 상기 데이터 신호를 상기 클럭의 후단부에 응답하여 제2 포트에 할당하는 단계; 상기 제1 포트에 할당된 제1 데이터를 제1 경로를 통하여 메모리 셀 어레이로 제공하여 저장하는 단계; 및 상기 제2 포트에 할당된 제2 데이터를 제2 경로를 통하여 상기 메모리 셀 어레이로 제공하여 저장하는 단계를 포함한다.

본 발명의 듀얼 포트 기능을 가진 메모리 장치는 모바일 폰과 같이 메모리 액세스를 요구하는 로직 회로들을 하나의 반도체 칩 안에 다수개 포함하는 경우에 적용할 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일실시예에 따른 듀얼 포트 기능을 수행하는 메모리 장치 를 나타낸 블록도이다.

도 1을 참조하면, 듀얼 포트 기능을 수행하는 메모리 장치(100)는 데이터 입출력핀(DQ; 101), 커맨드/어드레스 핀(CA; 103), 클럭 핀(CLK; 105) 및 제어 핀(S/D SEL; 107)을 포함한다.

메모리 장치(100)는 데이터 입출력핀(101)을 통하여 쓰기(write) 동작시 적어도 하나의 외부의 제어 장치로부터 데이터를 전송받거나, 읽기(read) 동작시 적어도 하나의 외부의 제어 장치로 데이터를 전송 받는다.

외부의 제어 장치로부터 커맨드/어드레스 핀(103)을 통하여 읽기 동작 관련된 커맨드들, 쓰기 동작 관련된 커맨드들 또는 메모리 어드레스가 메모리 장치(100)으로 전송된다.

클럭 핀(105)을 통하여 메모리 클럭이 메모리 장치(100)로 전송된다.

상기 메모리 장치(100)는 싱글 포트 모드 또는 듀얼 포트 모드를 지시하는 제어 신호를 제어 핀(S/D SEL; 107)을 통하여 수신한다.

상기 메모리 장치(100)는 예를 들어, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 또는 플래쉬 메모리등이 될 수 있다.

상기 외부 제어 장치는 베이스 밴드 처리를 위한 베이스 밴드 블록, 게임 관련 처리를 위한 게임 블록, 카메라 관련 처리를 위한 카메라 블록 및/또는 음악 관련 처리를 위한 음악 블록을 포함할 수 있다.

예를 들어, 음악을 들으면서 게임을 하는 경우 상기 음악 블록 및 상기 게임 블록이 동시에 상기 메모리 장치(100)로의 액세스를 요구하게 된다. 또는, 통화를 하면서 사진을 찍는 경우, 상기 베이스 밴드 블록 및 상기 카메라 블록이 동시에 상기 메모리 장치(100)로의 액세스를 요구하게 된다.

이 경우, 상기 하나의 커맨드/어드레스 핀(103), 하나의 데이터 입출력핀(101) 및 하나의 클럭 핀(105)을 통하여 상기 두 개의 블록들로부터 커맨드, 어드레스, 데이터 및 클럭이 상기 메모리 장치(100)로 전송되거나, 상기 하나의 데이터 입출력핀(101)을 통하여 상기 메모리 장치(100)로부터 데이터가 전송된다.

도 2를 참조하면, 제어 장치(200)는 제1 컨트롤러(210), 제2 컨트롤러(230) 및 제1 스위칭부(220)를 포함한다. 메모리 장치(100)는 메모리 어레이(110), 제2 스위칭부(120), 제1 경로(130) 및 제2 경로(140)를 포함한다. 제1 경로(130)는 제1 커맨드/어드레스 버퍼(132) 및 제1 데이터 버퍼(134)를 포함하며, 제2 경로(140)는 제2 커맨드/어드레스 버퍼(142) 및 제2 데이터 버퍼(144)를 포함한다.

제1 스위칭부(220)는 제1 컨트롤러(210) 및/또는 제2 컨트롤러(230)로부터 메모리 장치(100) 액세스 요청을 받는다. 제1 스위칭부(220)는 제1 컨트롤러(210) 및 제2 컨트롤러(230)로부터 동시에 메모리 장치(100) 액세스 요청을 받는 경우 듀얼 포트 모드로 지시하는 제어 신호를 발생하여 제어핀(107)을 통하여 제2 스위칭부(120)로 제공한다. 제1 스위칭부(220)는 제1 컨트롤러(210) 및 제2 컨트롤러(230)로부터 동시에 메모리 장치(100) 액세스 요청을 받지 않는 경우에는 싱글 포트 모드로 지시하는 제어 신호를 발생하여 제어핀(107)을 통하여 제2 스위칭부(120)로 제공한다.

예를 들어, 제1 스위칭부(220)는 먹스/디먹스(MUX/DEMUX)를 이용하여 구현될 수 있다.

상기 제어 장치(200)는 예를 들어, 모바일 폰의 중앙처리장치(CPU)가 될 수 있다. 제1 프로세서(210) 또는 제2 프로세서(230)는 예를 들어, 베이스 밴드 처리를 위한 베이스 밴드 블록, 게임 관련 처리를 위한 게임 블록, 카메라 관련 처리를 위한 카메라 블록 또는 음악 관련 처리를 위한 음악 블록이 될 수 있다.

제어 장치(200)는 제1 컨트롤러(210) 및 제2 컨트롤러(230)로부터 생성된 메모리 액세스와 관련된 커맨드 또는 어드레스를 커맨드/어드레스 핀(103)을 통하여 메모리 장치(100)로 전송한다. 제어 장치(200)는 제1 컨트롤러(210) 및 제2 컨트롤러(230)로부터 생성된 데이터를 데이터 핀(101)을 통하여 메모리 장치(100)로 전송한다.

제2 스위칭부(120)는 제어 장치(200)로부터 데이터 핀(101), 커맨드/어드레스 핀(103), 클럭 핀(105) 및 제어 핀(107)을 통하여 각각 데이터, 커맨드/어드레스, 클럭 및 제어 신호를 제공받는다. 제2 스위칭부(120)는 상기 제어 신호가 싱글 포트 모드를 나타내는 경우에는 클럭의 상승 에지에 응답하여 상기 데이터, 커맨드, 어드레스를 래칭하여 제1 경로(130) 또는 제2 경로(140)를 통하여 메모리 셀 어레이(110)로 제공한다. 또는, 제2 스위칭부(120)는 클럭의 하강 에지에 응답하여 상기 데이터, 커맨드, 어드레스를 래칭할 수도 있다.

제2 스위칭부(120)는 상기 제어 신호가 듀얼 포트 모드를 나타내는 경우에는 클럭의 상승 에지(또는 하강 에지)에 응답하여 상기 데이터, 커맨드, 어드레스를 래칭하여 제1 포트에 할당하여 제1 경로(130)를 통하여 메모리 셀 어레이(110)로 전송하고, 클럭의 하강 에지(또는 상승 에지)에 응답하여 상기 데이터, 커맨드, 어드레스를 래칭하여 제2 포트에 할당하여 제2 경로(140)를 통하여 메모리 셀 어레이(110)로 전송한다.

구체적으로, 쓰기 동작시, 제2 스위칭부(120)는 상기 제어 신호가 듀얼 포트 모드를 나타내는 경우, 커맨드/어드레스 핀(103)을 통하여 전송된 쓰기 커맨드 및 어드레스를 상기 클럭의 상승 에지(또는 하강 에지)에 응답하여 래칭하여 제1 커맨드/어드레스 버퍼(132)로 제공하고, 데이터 핀(101)을 통하여 전송된 데이터 신호를 클럭의 상승 에지(또는 하강 에지)에 응답하여 제1 데이터 버퍼(134)로 제공한다. 또한, 쓰기 동작시, 제2 스위칭부(120)는 상기 제어 신호가 듀얼 포트 모드를 나타내는 경우, 커맨드/어드레스 핀(103)을 통하여 전송된 쓰기 커맨드 및 어드레스를 상기 클럭의 하강 에지(또는 상승 에지)에 응답하여 래칭하여 제2 커맨드/어드레스 버퍼(142)로 제공하고, 데이터 핀(101)을 통하여 전송된 데이터 신호를 클럭의 하강 에지(또는 상승 에지)에 응답하여 제2 데이터 버퍼(144)로 제공한다.

제2 스위칭부(120)는 상기 제1 포트 및 상기 제2 포트에서 요구되는 대역폭에 기초하여 상기 데이터를 상기 제1 포트 및 상기 제2 포트에 할당하는 빈도 수를 조절할 수 있다. 예를 들어, 제2 스위칭부(120)는 제1 포트에서 요구되는 대역폭이 제2 포트에서 요구되는 대역폭보다 큰 경우 상기 데이터를 상기 제1 포트에 할당하는 빈도 수가 상기 제2 포트에 할당하는 빈도 수보다 더 크도록 조절할 수 있다.

구체적으로, 읽기 동작시, 제2 스위칭부(120)는 상기 제어 신호가 듀얼 포트 모드를 나타내는 경우, 상기 클럭의 상승 에지(또는 하강 에지)에 응답하여 상기 제1 포트에 상응하는 제1 경로(130)의 제1 데이터 버퍼(134)를 통하여 메모리 셀 어레이(110)로부터 데이터를 읽어들여 데이터 핀(101)으로 출력한다. 또한, 읽기 동작시, 제2 스위칭부(120)는 상기 제어 신호가 듀얼 포트 모드를 나타내는 경우, 상기 클럭의 하강 에지(또는 상승 에지)에 응답하여 상기 제2 포트에 상응하는 제2 경로(130)의 제2 데이터 버퍼(144)를 통하여 메모리 셀 어레이(110)로부터 데이터를 읽어들여 데이터 핀(101)으로 출력한다.

상기 제1 컨트롤러(210) 및 제2 컨트롤러(230)는 동시에 메모리 장치(100)로 데이터 쓰기 요청을 할 수도 있고, 데이터 읽기 요청을 할 수도 있다. 또는, 상기 제1 컨트롤러(210)는 상기 메모리 장치(100)로 데이터 쓰기 요청을 하고, 제2 컨트롤러(220)는 상기 메모리 장치(100)로 데이터 읽기 요청을 할 수도 있음은 물론이다.

한편, 메모리 장치(100)는, 도 3에 도시된 바와 같이, 싱글 포트 모드 또는 듀얼 포트 모드를 지시하는 제어 신호를 수신하는 제어 핀을 포함하지 않고도 듀얼 포트 기능을 수행할 수도 있음은 물론이다.

도 4를 참조하면, 클럭의 하강 에지 및 상승 에지에 응답하여 데이터(또는 어드레스, 커맨드)를 제1 포트(port0; P0) 및 제2 포트(port1; P1)에 교대로 할당 한다.

예를 들어, 클럭의 하강 에지에 응답하여 데이터(또는 어드레스, 커맨드)를 제1 포트(port0)에 할당하고, 클럭의 상승 에지에 응답하여 데이터(또는 어드레스, 커맨드)를 제2 포트(port1)에 할당함으로써 듀얼 포트 기능을 구현할 수 있다.

구체적으로, 쓰기 동작시, 클럭의 상승 에지에 대응하는 t1 구간에서 데이터 핀(DQ; 101)에서 출력되는 데이터는 '0'이고, 상기 데이터는 제2 포트(P1)에 할당되어 제2 포트(P1)에 '0'이 출력된다. 또한, 클럭의 하강 에지에 대응하는 t2 구간에서 데이터 핀(DQ; 101)에서 출력되는 데이터는 '1'이고, 상기 데이터는 제1 포트(P0)에 할당되어 제1 포트(P0)에 '1'이 출력된다.

읽기 동작시에는, 클럭의 상승 에지에 대응하는 t1 구간에서 제2 포트(P1)의 데이터 '0'이 데이터 핀(DQ; 101)으로 출력된다. 또한, 클럭의 하강 에지에 대응하는 t2 구간에서 제1 포트(P0)의 데이터 '1'이 데이터 핀(DQ; 101)으로 출력된다.

도 4에서는 데이터 핀을 통해 수신한 데이터를 2개의 포트로 할당하는 과정에 대해 설명하였지만, 커맨드/어드레스 핀을 통해 수신한 커맨드(또는 어드레스)에 대해 포트 P0 및 P1을 할당하는 과정도 동일하게 설명할 수 있다.

도 5를 참조하면, 예를 들어, 제2 포트(P1)에서 요구되는 대역폭이 제1 포트(P0)에서 요구되는 대역폭보다 3배 많은 경우 클럭의 하강 에지 및 상승 에지에 응답하여 데이터(또는 어드레스, 커맨드)가 P1-P1-P1-P0-P1-P1-P1-P0 순으로 포트에 할당된다. 또는, 제2 포트(P1)에서 요구되는 대역폭이 제1 포트(P0)에서 요구되는 대역폭보다 2배 많은 경우에는 클럭의 하강 에지 및 상승 에지에 응답하여 데이터(또는 어드레스, 커맨드)가 P1-P1-P0-P1-P1-P0 순으로 포트에 할당될 수 있다.

구체적으로, 쓰기 동작시, 데이터(또는 어드레스, 커맨드)를 P1-P1-P1-P0-P1-P1-P1-P0 순으로 포트에 할당할 경우, 클럭의 연속된 상승 에지, 하강 에지, 상승 에지에 대응하는 t1, t2, t3 구간에서 데이터 핀(DQ; 101)에서 출력되는 데이터는 각각 '0', '1', '1'이고, 상기 데이터는 모두 제2 포트(P1)에 할당되어 제2 포트(P1)에 '0', '1', '1'이 출력된다. 또한, 클럭의 다음 하강 에지에 대응하는 t4 구간에서 데이터 핀(DQ; 101)에서 출력되는 데이터는 '0'이고, 상기 데이터는 제1 포트(P0)에 할당되어 제1 포트(P0)에 '0'이 출력된다.

읽기 동작시에는, 데이터(또는 어드레스, 커맨드)를 P1-P1-P1-P0-P1-P1-P1-P0 순으로 포트로부터 읽어들이며, 클럭의 연속된 상승 에지, 하강 에지, 상승 에지에 대응하는 t1, t2, t3 구간에서 제2 포트(P1)의 데이터 '0', '1', '1'이 데이터 핀(DQ; 101)으로 출력된다. 또한, 클럭의 하강 에지에 대응하는 t4 구간에서 제1 포트(P0)의 데이터 '0'이 데이터 핀(DQ; 101)으로 출력된다.

도 6을 참조하면, 제1 컨트롤러(210) 및 제2 컨트롤러(230)로부터 동시에 메모리 장치(100) 액세스 요청(쓰기 동작)이 발생하는 경우, 메모리 장치(100)는 클럭의 하강 에지에 응답하여 제1 컨트롤러(210)로부터 제공된 데이터(또는 커맨드, 메모리 어드레스)를 데이터 핀(또는 커맨드/어드레스 핀)으로 수신하고 제1 경로(130)를 통하여 메모리 셀 어레이(110)에 저장한다. 또는, 제1 컨트롤러(210) 및 제2 컨트롤러(230)로부터 동시에 메모리 장치(100) 액세스 요청(읽기 동작)이 발생하는 경우, 메모리 장치(100)는 클럭의 하강 에지에 응답하여 메모리 셀 어레이(110)로부터 읽은 데이터를 제1 경로(130)를 통하여 데이터 핀으로 출력하고, 상기 데이터 핀으로 출력된 데이터는 제1 컨트롤러(210)로 전송된다.

또한, 제1 컨트롤러(210) 및 제2 컨트롤러(230)로부터 동시에 메모리 장치(100) 액세스 요청(쓰기 동작)이 발생하는 경우, 메모리 장치(100)는 클럭의 상승 에지에 응답하여 제2 컨트롤러(230)로부터 제공된 상기 데이터(또는 커맨드, 메모리 어드레스)를 데이터 핀(또는 커맨드/어드레스 핀)으로 수신하고 제2 경로(140)를 통하여 메모리 셀 어레이(110)에 저장한다. 또는, 제1 컨트롤러(210) 및 제2 컨트롤러(230)로부터 동시에 메모리 장치(100) 액세스 요청(읽기 동작)이 발생하는 경우, 메모리 장치(100)는 클럭의 상승 에지에 응답하여 메모리 셀 어레이(110)로부터 읽은 데이터를 제2 경로(140)를 통하여 데이터 핀으로 출력하고, 상기 데이터 핀으로 출력된 데이터는 제2 컨트롤러(230)로 전송된다.

도 7을 참조하면, 제어 장치(700)는 다수의 기능 블록들, 즉 다수의 컨트롤러들, 즉 제1 컨트롤러 블록(710), 제2 컨트롤러 블록(720), ..., 제N 컨트롤러 블록(750)을 포함한다. 각 컨트롤러 블록(710, 720, ..., 750)은 각각 두 개의 컨트 롤러들(712, 714; 722, 724; 752, 754)로 이루어질 수 있다. 예를 들어, 상기 각 컨트롤러는 베이스 밴드 블록, 게임 블록, 카메라 블록 또는 음악 블록에 대응될 수 있다.

선택부(790)는 상기 복수의 컨트롤러들로부터의 메모리 액세스 요청을 수신하고, 상기 메모리 액세스를 요청한 컨트롤러로부터 커맨드(또는 어드레스) 및 데이터를 수신하여 커맨드/어드레스 핀 및 데이터 핀을 통하여 메모리 장치(100)로 전송한다.

각 컨트롤러는 동시에 메모리 장치(100)를 액세스할 가능성이 높은 두 개의 컨트롤러들이 한조가 되어 하나의 컨트롤러 블록을 구성할 수 있다. 예를 들어, 음악 처리를 하는 컨트롤러와 카메라 관련된 처리를 하는 컨트롤러가 하나의 컨트롤러 블록을 구성할 수 있다. 또한, 예를 들어, 게임 처리를 하는 컨트롤러와 음악 관련된 처리를 하는 컨트롤러가 하나의 컨트롤러 블록을 구성할 수 있다.

메모리 장치(100)의 구성 및 동작은 전술한 실시예들에서 이미 설명하였으므로 설명은 생략한다.

상기와 같은 메모리 장치 및 메모리 장치의 듀얼 포트 동작 방법에 따르면, 모바일 응용 장치에서 동시에 적어도 두 개의 메모리 액세스 요청시, 클럭의 상승 에지 및 하강 에지에 각각 제1 포트 및 제2 포트를 할당함으로써 메모리 장치의 핀 수의 증가 없이 듀얼 포트를 구현할 수 있다. 또한, 핀 수 증가 없이 듀얼 포트를 구현함으로써 소비전력이 감소될 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

제1 포트 및 제2 포트를 가지는 메모리 셀 어레이; 및

상기 제1 포트 및 상기 제2 포트에서 요구되는 각각의 대역폭에 기초하여 상기 제1 및 제2 포트에 데이터를 할당하는 빈도 수를 조절하는 스위칭부를 포함하는 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 스위칭부는 상기 제1 포트에서 요구되는 제1 대역폭이 상기 제2 포트에서 요구되는 제2 대역폭보다 큰 경우, 상기 데이터를 상기 제1 포트에 할당하는 제1 빈도 수가 상기 제2 포트에 할당하는 제2 빈도 수보다 더 크도록 조절하는 것을 특징으로 하는 메모리 장치.
제2항에 있어서, 상기 스위칭부는 싱글 포트 모드 또는 듀얼 포트 모드를 지시하는 제어 신호에 응답하여, 상기 제어 신호가 상기 듀얼 포트 모드를 지시하는 경우에 상기 제1 및 제2 빈도 수에 기초하여 상기 데이터를 상기 제1 및 제2 포트에 할당하는 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 메모리 장치는

제1 커맨드/어드레스 버퍼 및 제1 데이터 버퍼를 포함하고, 상기 제1 포트에 할당된 제1 데이터를 전송하는 제1 경로; 및

제2 커맨드/어드레스 버퍼 및 제2 데이터 버퍼를 포함하고, 상기 제2 포트에 할당된 제2 데이터를 전송하는 제2 경로를 더 포함하는 것을 특징으로 하는 메모리 장치.
제어 장치로부터 커맨드 및 어드레스를 입력받는 커맨드/어드레스 핀;

상기 제어 장치와 데이터를 입출력하는 데이터 핀;

상기 제어 장치로부터 클럭 신호를 제공받는 클럭 핀;

제1 포트 및 제2 포트를 가지는 메모리 셀 어레이;

상기 제1 포트에 할당된 제1 데이터를 전송하는 제1 경로;

상기 제2 포트에 할당된 제2 데이터를 전송하는 제2 경로; 및

상기 커맨드/어드레스 핀, 상기 데이터 핀 및 상기 클럭 핀과 연결되고, 상기 제1 및 제2 포트에서 요구되는 대역폭에 기초하여 상기 제1 및 제2 포트에 상기 데이터를 할당하는 빈도 수를 조절하는 스위칭부를 포함하는 것을 특징으로 하는 메모리 장치.
제5항에 있어서, 상기 스위칭부는 상기 제1 포트에서 요구되는 제1 대역폭이 상기 제2 포트에서 요구되는 제2 대역폭보다 큰 경우, 상기 데이터를 상기 제1 포트에 할당하는 제1 빈도 수가 상기 제2 포트에 할당하는 제2 빈도 수보다 더 크도록 조절하는 것을 특징으로 하는 메모리 장치.
제5항에 있어서, 상기 제1 경로는 제1 커맨드/어드레스 버퍼 및 제1 데이터 버퍼를 포함하고, 상기 제2 경로는 제2 커맨드/어드레스 버퍼 및 제2 데이터 버퍼를 포함하는 것을 특징으로 하는 메모리 장치.
제5항에 있어서, 상기 메모리 장치는 상기 제어 장치와 상기 스위칭부 사이에 연결되어 싱글 포트 모드 또는 듀얼 포트 모드를 지시하는 제어 신호를 입력받는 제어 핀을 더 포함하는 것을 특징으로 하는 메모리 장치.
제1 및 제2 포트를 가지는 메모리 셀 어레이를 포함하는 메모리 장치에 대해 적어도 2개의 컨트롤러들로부터 동시 액세스 요구가 있는 경우, 상기 제1 및 제2 포트에서 요구되는 대역폭에 기초하여 상기 제1 및 제2 포트 중 어느 한 포트에 데이터를 할당하는 단계;

상기 데이터가 상기 제1 포트에 할당된 경우, 제1 경로를 통하여 메모리 셀 어레이에 액세스하는 단계; 및

상기 데이터가 상기 제2 포트에 할당된 경우, 제2 경로를 통하여 상기 메모리 셀 어레이에 액세스하는 단계를 포함하는 메모리 장치의 듀얼 포트 동작 방법.
제9항에 있어서, 상기 제1 및 제2 포트 중 어느 한 포트에 할당하는 단계는 상기 제1 포트에서 요구되는 제1 대역폭이 상기 제2 포트에서 요구되는 제2 대역폭보다 큰 경우, 상기 데이터를 상기 제1 포트에 할당하는 제1 빈도가 상기 제2 포트에 할당하는 제2 빈도보다 더 크도록 조절하는 것을 특징으로 하는 메모리 장치의 듀얼 포트 동작 방법.
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