JP4527643B2 - メモリ装置及びメモリ装置の動作方法 - Google Patents

Description

本発明はメモリ装置に係り、より詳細には、メモリ装置及びそのメモリ装置のデューアルモード動作方法に関する。

最近のモバイル応用装置に使用される中央処理装置の多様なサブブロックがそれぞれメモリ装置アクセスを要求する。

具体的に、最近のモバイル応用装置は複合機能を有するので、中央処理装置は多様な機能を行うサブブロック−例えば、ベースバンド処理ブロック、ゲーム関連処理ブロック、カメラ関連処理ブロック、音楽関連処理ブロック−を有する。音楽を聴きながらゲームをしたり、通話をしながら写真を撮る等の２種類以上の機能を同時に行うためには、それぞれの該当サブブロックが同時にメモリ装置をアクセスする必要がある。

前記のような多重メモリアクセス要求を満足させるために、マルチポートを有するメモリ装置を具現することによって、全体システムの性能を高めることができる。具体的に、２つのサブブロックが同時にメモリ装置をアクセスする場合、メモリ装置はそれぞれのサブブロックに対して、データ入出力ピン及びアドレス／コマンドピンを具備しなければならない。

従って、全体的にピン数が２倍増加して、前記ピン数の増加によって消費電力が増加する。

従って、本発明の第１目的は、同時に少なくとも２つのメモリアクセス要求をピン数を増加させることなく、処理することができるメモリ装置を提供することにある。

本発明の第２目的は、少なくとも２つのメモリアクセス要求をピン数を増加させることなく、処理することができるメモリ装置のデューアルポート動作方法を提供することにある。

前述した本発明の第１目的を達成するための本発明の一側面によるメモリ装置は、データピンを通じて伝送されたデータをクロックの先端部に応答して第１ポートに割り当てて、前記クロックの後端部に応答して第２ポートに割り当てるスイッチング部、前記第１ポートに割り当てられた第１データを伝送する第１経路、前記第２ポートに割り当てられた第２データを伝送する第２経路、及び前記第１及び第２経路を通じて伝送された第１データ及び第２データを保存するメモリセルアレイを含む。

又、本発明の第１目的を達成するための本発明の他の側面によるメモリ装置は、制御装置からコマンド及びアドレスの入力を受けるコマンド／アドレスピン、前記制御装置とデータを入出力するデータピン、前記制御装置からクロック信号の提供を受けるクロックピン、前記データピンを通じて伝送されたデータ信号を前記クロックの先端部に応答して第１ポートに割り当てて、前記クロックの後端部に応答して第２ポートに割り当てるスイッチング部、前記第１ポートに割り当てられた第１データを伝送する第１経路、前記第２ポートに割り当てられた第２データを伝送する第２経路、及び前記第１及び第２経路を通じて伝送された第１データ及び第２データを保存するメモリセルアレイを含む。

又、本発明の第２目的を達成するための本発明の一側面によるメモリ装置のデューアルポート動作方法は、少なくとも２個のコントローラを含む制御装置からメモリ装置の同時アクセス要求がある場合、データピンを通じて伝送されたデータ信号をクロックの先端部に応答して第１ポートに割り当てて、前記データ信号を前記クロックの後端部に応答して第２ポートに割り当てる段階、前記第１ポートに割り当てられた第１データを第１経路を通じてメモリセルアレイに提供して保存する段階、及び前記第２ポートに割り当てられた第２データを第２経路を通じて前記メモリセルアレイに提供して保存する段階を含む。

本発明のデューアルポート機能を有するメモリ装置は、モバイルホーンのようにメモリアクセスを要求するロジック回路を一つの半導体チップ内に多数個含む場合に適用することができる。

以下、添付図面を参照して、本発明の好ましい実施例を詳細に説明する。

図１は、本発明の一実施例によるデューアルポート機能を行うメモリ装置を示すブロック図である。

図１を参照すると、デューアルポート機能を行うメモリ装置１００は、データ入出力ピン（ＤＱ）１０１、コマンド／アドレスピン（ＣＡ）１０３、クロックピン（ＣＬＫ）１０５、及び制御ピン（Ｓ／Ｄ ＳＥＬ）１０７を含む。

メモリ装置１００は、データ入出力ピン１０１を通じて書き込み（ｗｒｉｔｅ）動作時、少なくとも一つの外部の制御装置からデータの伝送を受けるか、読み込み（ｒｅａｄ）動作時、少なくとも一つの外部の制御装置にデータの伝送を受ける。

外部の制御装置からコマンド／アドレスピン１０３を通じて読み込み動作関連されたコマンド、書き込み動作関連されたコマンド、又はメモリアドレスがメモリ装置１００に伝送される。

クロックピン１０５を通じてメモリクロックがメモリ装置１００に伝送される。

本発明によるデューアルポート機能を行うメモリ装置１００は、シングルポートメモリ装置と構造が同じである。但し、前記メモリ装置１００は、シングルポートモード又はデューアルポートモードを指示する制御信号を制御ピン（Ｓ／Ｄ ＳＥＬ）１０７を通じて受信する。

前記メモリ装置１００は、例えば、ＤＲＡＭ、ＳＲＡＭ、又はフラッシュメモリ等である。

前記外部制御装置は、ベースバンド処理のためのベースバンドブロック、ゲーム関連処理のためのゲームブロック、カメラ関連処理のためのカメラブロック、及び／又は音楽関連処理のための音楽ブロックを含むことができる。

例えば、音楽を聴きながらゲームをする場合、前記音楽ブロック及び前記ゲームブロックが同時に前記メモリ装置１００へのアクセスを要求することになる。又は、通話をしながら写真を撮る場合、前記ベースバンドブロック及び前記カメラブロックが同時に前記メモリ装置１００へのアクセスを要求することになる。

この場合、前記一つのコマンド／アドレスピン１０３、一つのデータ入出力ピン１０１、及び一つのクロックピン１０５を通じて前記２つのブロックからコマンド、アドレス、データ、及びクロックが前記メモリ装置１００に伝送されるか、前記一つのデータ入出力ピン１０１を通じて前記メモリ装置１００からデータが伝送される。

図２は、本発明の一実施例によるデューアルポート機能を有するメモリ装置と制御装置を示すブロック図である。

図２を参照すると、制御装置２００は、第１コントローラ２１０、第２コントローラ２３０、及び第１スイッチング部２２０を含む。メモリ装置１００は、メモリセルアレイ１１０、第２スイッチング部１２０、第１経路１３０、及び第２経路１４０を含む。第１経路１３０は、第１コマンド／アドレスバッファー１３２、及び第１データバッファー１３４を含み、第２経路１４０は、第２コマンド／アドレスバッファー１４２、及び第２データバッファー１４４を含む。本発明のマルチポートメモリ装置及び制御装置は、２つ以上の経路及び２つ以上のコントローラをそれぞれ含み、マルチポート機能を行うことができる。しかし、図２の実施例では、説明の容易のために前記メモリ装置は、デューアルポート機能を有するメモリ装置として説明する。

第１スイッチング部２２０は、第１コントローラ２１０及び／又は第２コントローラ２３０からメモリ装置１１０アクセス要請を受ける。第１スイッチング部２２０は、第１コントローラ２１０及び第２コントローラ２３０から同時にメモリ装置１００アクセス要請を受ける場合、デューアルポートモードに指示する制御信号を発生して制御ピン１０７を通じて第２スイッチング部１２０に提供する。第１スイッチング部２２０は、第１コントローラ２１０及び第２コントローラ２３０から同時にメモリ装置１００アクセス要請を受けない場合には、シングルポートモードに指示する制御信号を発生して制御ピン１０７を通じて第２スイッチング部１２０に提供する。

例えば、第１スイッチング部２２０は、ＭＵＸ／ＤＥＭＵＸを利用して具現されることができる。

前記制御装置２００は、例えば、モバイルホーンの中央処理装置（ＣＰＵ）でも良い。第１コントローラ２１０又は第２コントローラ２３０は、例えば、ベースバンド処理のためのベースバンドブロック、ゲーム関連処理のためのゲームブロック、カメラ関連処理のためのカメラブロック、又は音楽関連処理のための音楽ブロックでも良い。

制御装置２００は、第１コントローラ２１０及び第２コントローラ２３０から生成されたメモリアクセスと関連されたコマンド又はアドレスをコマンド／アドレスピン１０３を通じてメモリ装置１００に伝送する。制御装置２００は、第１コントローラ２１０及び第２コントローラ２３０から生成されたデータをデータピン１０１を通じてメモリ装置１００に伝送する。

第２スイッチング部１２０は、制御装置２００からデータピン１０１、コマンド／アドレスピン１０３、クロックピン１０５、及び制御ピン１０７を通じてそれぞれデータ、コマンド／アドレス、クロック、及び制御信号の提供を受ける。第２スイッチング部１２０は、前記制御信号がシングルポートモードを示す場合には、クロックの上昇エッジに応答して、前記データ、コマンド、アドレスをラッチングして、第１経路１３０又は第２経路１４０を通じてメモリセルアレイ１１０に提供する。又は、第２スイッチング部１２０は、クロックの下降エッジに応答して前記データ、コマンド、アドレスをラッチングすることもできる。

第２スイッチング部１２０は、前記制御信号がデューアルポートモードを示す場合には、クロックの上昇エッジ（又は、下降エッジ）に応答して、前記データ、コマンド、アドレスをラッチングして、第１ポートに割り当てて第１経路１３０を通じてメモリセルアレイ１１０に伝送して、クロックの下降エッジ（又は、上昇エッジ）に応答して、前記データ、コマンド、アドレスをラッチングして、第２ポートに割り当てて第２経路１４０を通じてメモリセルアレイ１１０に伝送する。

具体的に、書き込み動作時、第２スイッチング部１２０は、前記制御信号がデューアルポートモードを示す場合、コマンド／アドレスピン１０３を通じて伝送された書き込みコマンド及びアドレスを前記クロックの上昇エッジ（又は、下降エッジ）に応答してラッチングして、第１コマンド／アドレスバッファー１３２に提供して、データピン１０１を通じて伝送されたデータ信号をクロックの上昇エッジ（又は、下降エッジ）に応答して、第１データバッファー１３４に提供する。又、書き込み動作時、第２スイッチング部１２０は、前記制御信号がデューアルポートモードを示す場合、コマンド／アドレスピン１０３を通じて伝送された書き込みコマンド及びアドレスを前記クロックの下降エッジ（又は、上昇エッジ）に応答してラッチングして、第２コマンド／アドレスバッファー１４２に提供して、データピン１０１を通じて伝送されたデータ信号をクロックの下降エッジ（又は、上昇エッジ）に応答して第２データバッファー１４４に提供する。

第２スイッチング部１２０は、前記第１ポート及び前記第２ポートで要求される大域幅に基づいて、前記データを前記第１ポート及び前記第２ポートに割り当てる頻度数を調節することができる。例えば、第２スイッチング部１２０は、第１ポートで要求される大域幅が第２ポートで要求される大域幅より大きい場合、前記データを前記第１ポートに割り当てる頻度数が前記第２ポートに割り当てる頻度数より大きくなるように調節することができる。

具体的に、読み込み動作時、第２スイッチング部１２０は、前記制御信号がデューアルポートモードを示す場合、前記クロックの上昇エッジ（又は、下降エッジ）に応答して、前記第１ポートに相応する第１経路１３０の第１データバッファー１３４を通じてメモリセルアレイ１１０からデータを読み込んでデータピン１０１に出力する。又、読み込み動作時、第２スイッチング部１２０は、前記制御信号がデューアルポートモードを示す場合、前記クロックの下降エッジ（又は、上昇エッジ）に応答して前記第２ポートに相応する第２経路１４０の第２データバッファー１４４を通じてメモリセルアレイ１１０からデータを読み込んでデータピン１０１に出力する。

前記第１コントローラ２１０及び第２コントローラ２３０は、同時にメモリ装置１００にデータ書き込み要請をすることもでき、データ読み込み要請をすることもできる。又は、前記第１コントローラ２１０は、前記メモリ装置１００にデータ書き込み要請をして、第２コントローラ２３０は、前記メモリ装置１００にデータ読み込み要請をすることもできるのは自明である。

一方、メモリ装置１００は、図３に示すように、シングルポートモード又はデューアルポートモードを指示する制御信号を受信する制御ピンを含まなくても、デューアルポート機能を行うこともできるのは自明である。

図４は、図１のメモリ装置の本発明の一実施例によるデューアルポート動作を説明するタイミング図である。

図４を参照すると、クロックの下降エッジ及び上昇エッジに応答して、データ（又は、アドレス、コマンド）を第１ポート（ｐｏｒｔ０）Ｐ０及び第２ポート（ｐｏｒｔ１）Ｐ１に交互に割り当てる。

例えば、クロックの下降エッジに応答して、データ（又は、アドレス、コマンド）を第１ポート（ｐｏｒｔ０）に割り当てて、クロックの上昇エッジに応答してデータ（又は、アドレス、コマンド）を第２ポート（ｐｏｒｔ１）に割り当てることによって、デューアルポート機能を具現することができる。

具体的に、書き込み動作時、クロックの上昇エッジに対応するｔ１区間において、データピン（ＤＱ）１０１から出力されるデータは「０」で、前記データは第２ポートＰ１に割り当てられて、第２ポートＰ１で「０」が出力される。又、クロックの下降エッジに対応するｔ２区間において、データピン（ＤＱ）１０１から出力されるデータは「１」で、前記データは第１ポートＰ０に割り当てられて第１ポートＰ０で「１」が出力される。

読み込み動作時には、クロックの上昇エッジに対応するｔ１区間において、第２ポートＰ１のデータ「０」がデータピン（ＤＱ）１０１に出力される。又、クロックの下降エッジに対応するｔ２区間において、第１ポートＰ０のデータ「１」がデータピン（ＤＱ）１０１に出力される。

図４では、データピンを通じて受信したデータを２個のポートに割り当てる過程について説明したが、コマンド／アドレスピンを通じて受信したコマンド（又は、アドレス）に対して、ポートＰ０及びＰ１を割り当てる過程も同様に説明することができる。

図５は、図１のメモリ装置の本発明の他の実施例によるデューアルポート動作を説明するタイミング図である。

図５を参照すると、例えば、第２ポートＰ１で要求される大域幅が第１ポートＰ０で要求される大域幅より３倍大きい場合、クロックの下降エッジ及び上昇エッジに応答して、データ（又は、アドレス、コマンド）がＰ１−Ｐ１−Ｐ１−Ｐ０−Ｐ１−Ｐ１−Ｐ１−Ｐ０順にポートに割り当てられる。又は、第２ポートＰ１で要求される大域幅が第１ポートＰ０で要求される大域幅より２倍大きい場合には、クロックの下降エッジ及び上昇エッジに応答してデータ（又は、アドレス、コマンド）がＰ１−Ｐ１−Ｐ０−Ｐ１−Ｐ１−Ｐ０順にポートに割り当てられることができる。

具体的に、書き込み動作時、データ（又は、アドレス、コマンド）をＰ１-Ｐ１-Ｐ１−Ｐ０−Ｐ１−Ｐ１−Ｐ１−Ｐ０順にポートに割り当てる場合、クロックの連続された上昇エッジ、下降エッジ、上昇エッジに対応するｔ１、ｔ２、ｔ３区間でデータピン（ＤＱ）１０１から出力されるデータはそれぞれ「０」、「１」、「１」で、前記データは全部第２ポートＰ１に割り当てられて第２ポートＰ１で「０」、「１」、「１」が出力される。又、クロックの次ぎの下降エッジに対応するｔ４区間において、データピン（ＤＱ）１０１から出力されるデータは「０」で、前記データは第１ポートＰ０に割り当てられて第１ポートＰ０で「０」が出力される。

読み込み動作時には、データ（又は、アドレス、コマンド）をＰ１−Ｐ１−Ｐ１−Ｐ０−Ｐ１−Ｐ１−Ｐ１−Ｐ０順にポートから読み込んで、クロックの連続された上昇エッジ、下降エッジ、上昇エッジに対応するｔ１、ｔ２、ｔ３区間で第２ポートＰ１のデータ「０」、「１」、「１」がデータピン（ＤＱ）１０１に出力される。又、クロックの下降エッジに対応するｔ４区間において、第１ポートＰ０のデータ「０」がデータピン（ＤＱ）１０１に出力される。

図６は、本発明の一実施例によるデューアルポート機能を有するメモリ装置をアクセスする過程を説明するためのブロック図である。

図６を参照すると、第１コントローラ２１０及び第２コントローラ２３０から同時にメモリ装置１００アクセス要請（書き込み動作）が発生する場合、メモリ装置１００はクロックの下降エッジに応答して第１コントローラ２１０から提供されたデータ（又は、コマンド、メモリアドレス）をデータピン（又は、コマンド／アドレスピン）に受信して、第１経路１３０を通じてメモリセルアレイ１１０に保存する。又、第１コントローラ２１０及び第２コントローラ２３０から同時にメモリ装置１００アクセス要請（書き込み動作）が発生する場合、メモリ装置１００はクロックの上昇エッジに応答して第２コントローラ２３０から提供された前記データ（又は、コマンド、アドレス）をデータピン（又は、コマンド／アドレスピン）に受信して、第２経路１４０を通じてメモリセルアレイ１１０に保存する。

第１コントローラ２１０及び第２コントローラ２３０から同時にメモリ装置１００アクセス要請（読み込み動作）が発生する場合、メモリ装置１００はクロックの下降エッジに応答して、メモリセルアレイ１１０から読み込んだデータを第１経路１３０を通じてデータピンに出力し、前記データピンに出力されたデータは第１コントローラ２１０に伝送される。又、第１コントローラ２１０及び第２コントローラ２３０から同時にメモリ装置１００アクセス要請（読み込み動作）が発生する場合、メモリ装置１００はクロックの上昇エッジに応答してメモリセルアレイ１１０から読み込んだデータを第２経路１４０を通じてデータピンに出力し、前記データピンに出力されたデータは第２コントローラ２３０に伝送される。

図７は、本発明の更に他の実施例によるデューアルポート機能を有するメモリ装置と制御装置を示すブロック図である。

図７を参照すると、制御装置７００は、多数の機能ブロック、即ち、多数のコントローラ、即ち、第１コントローラブロック７１０、第２コントローラブロック７２０、…、第Ｎコントローラブロック７５０を含む。各コントローラブロック７１０、７２０、…、７５０は、それぞれ２つのコントローラ７１２、７１４；７２２、７２４；７５２、７５４で構成されることができる。例えば、前記各コントローラは、ベースバンドブロック、ゲームブロック、カメラブロック、又は音楽ブロックに対応されることができる。

選択部７９０は、前記複数のコントローラからのメモリアクセス要請を受信し、前記メモリアクセスを要請したコントローラからコマンド（又は、アドレス）及びデータを受信して、コマンド／アドレスピン及びデータピンを通じてメモリ装置１００に伝送する。

各コントローラは、同時にメモリ装置１００をアクセスする可能性が高い２つのコントローラが一組になって、一つのコントローラブロックを構成することができる。例えば、音楽処理を行うコントローラとカメラ関連された処理を行うコントローラが一つのコントローラブロックを構成することができる。又、例えば、ゲーム処理を行うコントローラと音楽関連された処理を行うコントローラが一つのコントローラブロックを構成することができる。

メモリ装置１００の構成及び動作は、前述した実施例で説明したので、重複説明は省略する。

前記のようなメモリ装置及びメモリ装置のデューアルポート動作方法によると、モバイル応用装置で同時に少なくとも２つのメモリアクセス要請時、クロックの上昇エッジ及び下降エッジにそれぞれ第１ポート及び第２ポートを割り当てることによって、メモリ装置のピン数を増加させることなく、デューアルポートを具現することができる。又、ピン数を増加させることなく、デューアルポートを具現することによって、消費電力が減少されることができる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

本発明の一実施例によるデューアルポート機能を行うメモリ装置を示すブロック図である。 本発明の一実施例によるデューアルポート機能を有するメモリ装置と制御装置を示すブロック図である。 本発明の他の実施例によるデューアルポート機能を有するメモリ装置と制御装置を示すブロック図である。 図１のメモリ装置の本発明の一実施例によるデューアルポート動作を説明するタイミング図である。 図１のメモリ装置の本発明の他の実施例によるデューアルポート動作を説明するタイミング図である。 本発明の一実施例によるデューアルポート機能を有するメモリ装置をアクセスする過程を説明するためのブロック図である。 本発明の更に他の実施例によるデューアルポート機能を有するメモリ装置と制御装置を示すブロック図である。

符号の説明

１００ メモリ装置
１０１ データピン
１０３ コマンド／アドレスピン
１０７ 制御ピン
１２０ 第２スイッチング部
１３０ 第１経路
１４０ 第２経路
２００ 制御装置

Claims (16)

1. 第１ポート及び第２ポートを有するメモリセルアレイと、
   データバスを通じて伝送された第１データをクロックの先端部に応答して前記第１ポートに割り当てて、前記クロックの後端部に応答して前記データバスを通じて伝送された第２データを第２ポートに割り当てるスイッチング部と、
   を含み、前記スイッチング部は、前記第１ポート及び前記第２ポートで要求される大域幅に基づいて前記データを前記第１ポート及び前記第２ポートに割り当てる頻度数を調節することを特徴とするメモリ装置。
2. 前記スイッチング部は、書き込み動作時、コマンド／アドレスバスを通じて伝送された書き込みコマンド及びアドレスを前記クロックの先端部に応答して前記第１ポートに提供して、前記データバスを通じて伝送された前記データ信号を前記クロックの先端部に応答して前記第１ポートに割り当てることを特徴とする請求項１記載のメモリ装置。
3. 前記スイッチング部は、書き込み動作時、コマンド／アドレスバスを通じて伝送された書き込みコマンド及びアドレスを前記クロックの後端部に応答して前記第２ポートに提供して、前記データバスを通じて伝送された前記データ信号を前記クロックの後端部に応答して前記第２ポートに割り当てることを特徴とする請求項１記載のメモリ装置。
4. 前記スイッチング部は、読み込み動作時、前記クロックの先端部に応答して前記第１ポートを通じて前記第１データを前記データバスに提供することを特徴とする請求項１記載のメモリ装置。
5. 前記スイッチング部は、読み込み動作時、前記クロックの後端部に応答して前記第２ポートを通じて前記第２データを前記データバスに提供することを特徴とする請求項４記載のメモリ装置。
6. 前記スイッチング部は、前記第１ポートで要求される第１大域幅が前記第２ポートで要求される第２大域幅より大きい場合、前記データを前記第１ポートに割り当てる第１頻度数が前記第２ポートに割り当てる第２頻度数より大きくなるように調節することを特徴とする請求項１記載のメモリ装置。
7. 前記スイッチング部は、シングルポートモード又はマルチポートモードを指示する制御信号に応答して前記制御信号が前記マルチポートモードを指示する場合に、前記データバスを通じて伝送されたデータ信号をクロックの先端部に応答して第１ポートに割り当てて、前記クロックの後端部に応答して第２ポートに割り当てることを特徴とする請求項１記載のメモリ装置。
8. 前記第１データを前記メモリセルアレイの第１ポートに伝送する第１経路と、
   前記第２データを前記メモリセルアレイの第２ポートに伝送する第２経路とを更に含み、前記第１経路は前記メモリセルアレイと前記スイッチング部との間の第１コマンド／アドレスバッファー及び第１データバッファーを含み、前記第２経路は前記メモリセルアレイと前記スイッチング部との間の第２コマンド／アドレスバッファー及び第２データバッファーを含むことを特徴とする請求項１記載のメモリ装置。
9. クロックの先端部に応答してデータバスと第１信号経路との間をスイッチングし、前記クロックの後端部に応答して前記データバスと第２信号経路との間をスイッチングするスイッチング部と、
   前記第１及び第２経路と連結され前記第１及び第２経路を通じて伝送されたデータを保存するメモリセルアレイと、
   を含み、前記スイッチング部は、前記第１ポート及び前記第２ポートで要求される大域幅に基づいて前記データを前記第１ポート及び前記第２ポートに割り当てる頻度数を調節することを特徴とするメモリ装置。
10. 制御装置からコマンド及びアドレスの入力を受けるコマンド／アドレスバスと、
    前記制御装置とデータを入出力するデータバスと、
    前記制御装置からクロック信号の提供を受けるクロックピンと、
    前記データバスを通じて伝送された第１データを前記クロックの先端部に応答して第１ポートに割り当てて、前記クロックの後端部に応答して前記データバスを通じて伝送された第２データを第２ポートに割り当てるスイッチング部と、
    前記第１ポートに割り当てられた第１データを伝送する第１経路と、
    前記第２ポートに割り当てられた第２データを伝送する第２経路と、
    前記第１及び第２経路を通じて伝送された第１データ及び第２データを保存するメモリセルアレイと、
    を含み、前記スイッチング部は、前記第１ポート及び前記第２ポートで要求される大域幅に基づいて前記データを前記第１ポート及び前記第２ポートに割り当てる頻度数を調節することを特徴とするメモリ装置。
11. シングルポートモード又はデューアルポートモードを指示する制御信号の入力を受ける制御ピンを更に含むことを特徴とする請求項１０記載のメモリ装置。
12. 少なくとも２個のコントローラからメモリ装置の同時アクセス要求がある場合、データバスを通じて伝送された第１データをクロックの先端部に応答して第１ポートに割り当てて、前記データバスを通じて伝送された第２データを前記クロックの後端部に応答して第２ポートに割り当てる段階と、
    前記第１ポートに割り当てられた第１データを第１経路を通じてメモリセルアレイに提供して保存する段階と、
    前記第２ポートに割り当てられた第２データを第２経路を通じて前記メモリセルアレイに提供して保存する段階と、を含み、
    前記第１及び第２ポートに割り当てる段階は、前記第１ポート及び前記第２ポートで要求される大域幅に基づいて前記データを前記第１ポート及び前記第２ポートに割り当てる頻度数を調節することを特徴とするメモリ装置のデューアルポート動作方法。
13. 前記第１ポートに割り当てる段階は、書き込み動作時、コマンド／アドレスバスを通じて伝送された書き込みコマンド及びアドレスを前記クロックの先端部に応答して前記第１経路に提供する段階を含むことを特徴とする請求項１２記載のメモリ装置のデューアルポート動作方法。
14. 前記第２ポートに割り当てる段階は、書き込み動作時、コマンド／アドレスバスを通じて伝送された書き込みコマンド及びアドレスを前記クロックの後端部に応答して前記第２経路に提供する段階を含むことを特徴とする請求項１２記載のメモリ装置のデューアルポート動作方法。
15. 前記第１及び第２ポートに割り当てる段階は、前記第１ポートで要求される第１大域幅が前記第２ポートで要求される第２大域幅より大きい場合、前記データを前記第１ポートに割り当てる第１頻度が前記第２ポートに割り当てる第２頻度より大きくなるように調節することを特徴とする請求項１３記載のメモリ装置のデューアルポート動作方法。
16. 少なくとも２個のコントローラからメモリ装置の同時アクセス要求がある場合、メモリセルアレイに保存された第１データをクロックの先端部に応答して第１ポートに割り当てて、前記メモリセルアレイに保存された第２データを前記クロックの後端部に応答して第２ポートに割り当てる段階と、
    前記第１ポートから伝送された前記第１データを第１経路を通じてデータバスに提供する段階と、
    前記第２ポートから伝送された前記第２データを第２経路を通じて前記データバスに提供する段階と、を更に含むことを特徴とする請求項１２記載のメモリ装置のデューアルポート動作方法。

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