JP2572292B2 - 非同期データ伝送装置 - Google Patents
非同期データ伝送装置Info
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- JP2572292B2 JP2572292B2 JP2123461A JP12346190A JP2572292B2 JP 2572292 B2 JP2572292 B2 JP 2572292B2 JP 2123461 A JP2123461 A JP 2123461A JP 12346190 A JP12346190 A JP 12346190A JP 2572292 B2 JP2572292 B2 JP 2572292B2
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、２つのシステムコントローラ間で連続し
たデータを間欠的に非同期伝送する非同期データ伝送装
置に関する。
たデータを間欠的に非同期伝送する非同期データ伝送装
置に関する。
２つのシステムコントローラ間でデータ伝送を行なう
場合には、ハードウェアの同期および速度調整等をとる
ために、これらコントローラ間には通常バッファ装置が
設けられている。
場合には、ハードウェアの同期および速度調整等をとる
ために、これらコントローラ間には通常バッファ装置が
設けられている。
従来装置においては、このバッファ装置は１個設けら
れ、一方のコントローラからのアクセスを他方のコント
ローラのアクセスに対し優先させることで、アクセスの
衝突に備えるようにしている。
れ、一方のコントローラからのアクセスを他方のコント
ローラのアクセスに対し優先させることで、アクセスの
衝突に備えるようにしている。
しかし、かかる従来構成では、例えばシステムコント
ローラＡからシステムコントローラＢへのデータ転送を
考え、コントローラＡのライト要求がコントローラＢの
リード要求に優先すると設定した場合、リードの途中に
ライト要求がきたときには、リードの前後でデータが異
なることになり、コントローラＢはコントローラＡの同
時刻および同内容のデータを取り扱えないという問題が
発生する。
ローラＡからシステムコントローラＢへのデータ転送を
考え、コントローラＡのライト要求がコントローラＢの
リード要求に優先すると設定した場合、リードの途中に
ライト要求がきたときには、リードの前後でデータが異
なることになり、コントローラＢはコントローラＡの同
時刻および同内容のデータを取り扱えないという問題が
発生する。
このことは、システムコントローラＡからシステムコ
ントローラＢへ１つのまとまったデータを転送する場合
大きな問題であり、正確なデータ転送をなし得なくな
る。
ントローラＢへ１つのまとまったデータを転送する場合
大きな問題であり、正確なデータ転送をなし得なくな
る。
この発明はこのような事情に鑑みてなされたもので、
２つのシステムコントローラ間で正確かつ確実なデータ
伝送を高速になし得る非同期データ伝送装置を提供しよ
うとするものである。
２つのシステムコントローラ間で正確かつ確実なデータ
伝送を高速になし得る非同期データ伝送装置を提供しよ
うとするものである。
そこでこの発明では、第１のシステムコントローラの
出力データが書込まれるとともにこの書込みデータを第
２のシステムコントローラへ読み出す第１および第２の
メモリとを有し、前記第１のシステムコントローラは所
定の書き込み周期で前記第１及び第２のメモリに対する
データ書き込みを行うと共に前記第２のシステムコント
ローラは前記第１のシステムコントローラの書き込み周
期とは異なる周期で前記第１及び第２のメモリからのデ
ータ読み出しを行う事により第１のシステムコントロー
ラから第２のシステムコントローラへデータを非同期で
伝送する非同期データ伝送装置において、 前記第１のシステムコントローラの第２のシステムコ
ントローラへのデータ伝送に対応して第１のシステムコ
ントローラの出力データを前記第１および第２のメモリ
に対して交互に書き込む第１の制御手段と、前記第１の
システムコントローラによる書き込み動作の際、第２の
システムコントローラが前記第１または第２のメモリに
読み出し動作を行っているときはこの読み出し動作を行
っているメモリとは逆のメモリに前記第１のシステムコ
ントローラの出力データを書き込む第２の制御手段と、
前記第１のシステムコントローラによる書き込みが前記
第１又は第２の制御手段によって前記第１及び第２のメ
モリのうちの何れに対して行われたかを識別し、該識別
データを前記第１のシステムコントローラによる書き込
みが行われる度に更新記憶する識別記憶手段と、前記第
２のシステムコントローラがデータ受信を行うときに前
記第１のシステムコントローラによる書き込みが行われ
ていない場合は、前記識別記憶手段の記憶データに基づ
き前記第１および第２のメモリのうちの直前にデータが
書き込まれた側のメモリを選択しこの選択したメモリか
らデータを読出す第３の制御手段と、前記第２のシステ
ムコントローラによる読み出し動作の際、第１のシステ
ムコントローラが前記第１または第２のメモリに書き込
み動作を行っているときはこの書き込み動作を行ってい
る逆のメモリから読み出し動作を行う第４の制御手段と
を具えるようにする。
出力データが書込まれるとともにこの書込みデータを第
２のシステムコントローラへ読み出す第１および第２の
メモリとを有し、前記第１のシステムコントローラは所
定の書き込み周期で前記第１及び第２のメモリに対する
データ書き込みを行うと共に前記第２のシステムコント
ローラは前記第１のシステムコントローラの書き込み周
期とは異なる周期で前記第１及び第２のメモリからのデ
ータ読み出しを行う事により第１のシステムコントロー
ラから第２のシステムコントローラへデータを非同期で
伝送する非同期データ伝送装置において、 前記第１のシステムコントローラの第２のシステムコ
ントローラへのデータ伝送に対応して第１のシステムコ
ントローラの出力データを前記第１および第２のメモリ
に対して交互に書き込む第１の制御手段と、前記第１の
システムコントローラによる書き込み動作の際、第２の
システムコントローラが前記第１または第２のメモリに
読み出し動作を行っているときはこの読み出し動作を行
っているメモリとは逆のメモリに前記第１のシステムコ
ントローラの出力データを書き込む第２の制御手段と、
前記第１のシステムコントローラによる書き込みが前記
第１又は第２の制御手段によって前記第１及び第２のメ
モリのうちの何れに対して行われたかを識別し、該識別
データを前記第１のシステムコントローラによる書き込
みが行われる度に更新記憶する識別記憶手段と、前記第
２のシステムコントローラがデータ受信を行うときに前
記第１のシステムコントローラによる書き込みが行われ
ていない場合は、前記識別記憶手段の記憶データに基づ
き前記第１および第２のメモリのうちの直前にデータが
書き込まれた側のメモリを選択しこの選択したメモリか
らデータを読出す第３の制御手段と、前記第２のシステ
ムコントローラによる読み出し動作の際、第１のシステ
ムコントローラが前記第１または第２のメモリに書き込
み動作を行っているときはこの書き込み動作を行ってい
る逆のメモリから読み出し動作を行う第４の制御手段と
を具えるようにする。
かかる構成では、転送するデータを保持するメモリを
第１のメモリ，第２のメモリに２重化する。
第１のメモリ，第２のメモリに２重化する。
また、第１のシステムコントローラのデータ送信動作
および第２のシステムコントローラのデータ受信動作に
対応して、以下の論理に従ってアクセスするメモリを選
択する。
および第２のシステムコントローラのデータ受信動作に
対応して、以下の論理に従ってアクセスするメモリを選
択する。
・第１のシステムコントローラのデータ伝送に対応して
第１のシステムコントローラの出力データを第１および
第２のメモリに対して交互に書き込む。第２のシステム
コントローラがデータ受信を行うとき第１および第２の
メモリのうちの直前にデータが書き込まれた側のメモリ
からデータを読出す。すなわち、第１のシステムコント
ローラが書き込み動作を終了したら、その書き込みを終
了した側のメモリから第２のシステムコントローラの読
み出し動作を行い、次の第１のシステムコントローラに
よる書き込み動作はその逆側のメモリに対して行う。
第１のシステムコントローラの出力データを第１および
第２のメモリに対して交互に書き込む。第２のシステム
コントローラがデータ受信を行うとき第１および第２の
メモリのうちの直前にデータが書き込まれた側のメモリ
からデータを読出す。すなわち、第１のシステムコント
ローラが書き込み動作を終了したら、その書き込みを終
了した側のメモリから第２のシステムコントローラの読
み出し動作を行い、次の第１のシステムコントローラに
よる書き込み動作はその逆側のメモリに対して行う。
・書き込み動作の際、第２のシステムコントローラが第
１または第２のメモリに読み出し動作を行っているとき
は、この読み出し動作を行っている逆のメモリに前記第
１のシステムコントローラの出力データを書き込む。
１または第２のメモリに読み出し動作を行っているとき
は、この読み出し動作を行っている逆のメモリに前記第
１のシステムコントローラの出力データを書き込む。
・読み出し動作の際、第１のシステムコントローラが第
１または第２のメモリに書き込み動作を行っているとき
はこの書き込み動作を行っている逆のメモリから読み出
し動作を行う。
１または第２のメモリに書き込み動作を行っているとき
はこの書き込み動作を行っている逆のメモリから読み出
し動作を行う。
以下、この発明を添付図面に示す実施例にしたがって
詳述する。
詳述する。
第１図はこの発明の一実施例の概念的構成を示すもの
である。
である。
この第１図に示す構成では、システムコントローラＡ
からシステムコントローラ（以下コントローラと略す）
Ｂへデータを伝送する場合を想定している。コントロー
ラＡ、Ｂは全く非同期に動作している。
からシステムコントローラ（以下コントローラと略す）
Ｂへデータを伝送する場合を想定している。コントロー
ラＡ、Ｂは全く非同期に動作している。
メモリ10はコントローラA,Bの双方からアクセス可能
な書込み／読出し自在のデュアルポートメモリ（DPM）
であり、この場合該デュアルポートメモリのアドレス
「Ａ」の最上位ビット「ALH」、又は「ARH」をＨかＬか
にすることで、メモリ領域を第２図に示すようにＨ側お
よびＬ側に２分割するようになっており、これにより特
許請求の範囲中の第１及び第２のメモリを実現してい
る。コントローラＡ側からアクセスするときは、「AL
H」をH/LにすることでH/L側領域を選択し、コントロー
ラＢ側からアクセスするときは「ARH」をH/Lにすること
でH/L側領域を選択する。すなわち、この場合メモリ10
は謂ゆる２重化された構成である。
な書込み／読出し自在のデュアルポートメモリ（DPM）
であり、この場合該デュアルポートメモリのアドレス
「Ａ」の最上位ビット「ALH」、又は「ARH」をＨかＬか
にすることで、メモリ領域を第２図に示すようにＨ側お
よびＬ側に２分割するようになっており、これにより特
許請求の範囲中の第１及び第２のメモリを実現してい
る。コントローラＡ側からアクセスするときは、「AL
H」をH/LにすることでH/L側領域を選択し、コントロー
ラＢ側からアクセスするときは「ARH」をH/Lにすること
でH/L側領域を選択する。すなわち、この場合メモリ10
は謂ゆる２重化された構成である。
第１図中の各信号内容は以下のとおりである。
A;アドレス信号（最上位アドレスは含まない） D;データ W;ライト信号（１データ単位） R;リード信号（１データ単位） ▲▼；メモリ10の左側（コントローラＡ）からの
チップセレクト端子 ▲▼；メモリ10の右側（コントローラＢ）からの
チップセレクト端子 ALH;メモリ10の最上位アドレスビットであり、左側（コ
ントローラＡ側）からメモリ10をH/L領域に２分割する
ための信号端子 ARH;メモリ10の最上位アドレスビットであり、右側（コ
ントローラＢ側）からメモリ10をH/L領域に２分割する
ための信号端子 ▲▼；コントローラＡの一連のライト区間の間
「Ｌ（ロー）」を保持している。
チップセレクト端子 ▲▼；メモリ10の右側（コントローラＢ）からの
チップセレクト端子 ALH;メモリ10の最上位アドレスビットであり、左側（コ
ントローラＡ側）からメモリ10をH/L領域に２分割する
ための信号端子 ARH;メモリ10の最上位アドレスビットであり、右側（コ
ントローラＢ側）からメモリ10をH/L領域に２分割する
ための信号端子 ▲▼；コントローラＡの一連のライト区間の間
「Ｌ（ロー）」を保持している。
CRCEN;コントローラＢの一連のリード区間の間「Ｈ（ハ
イ）」を保持している。
イ）」を保持している。
AL10;書き込みエリア選択信号（ＬのときＬ領域を選択
し、ＨのときＨ領域を選択） AR10;読み出しエリア選択信号（ＬのときＬ領域を選択
し、ＨのときＨ領域を選択） なお、この場合は前述したようにコントローラＡから
コントローラＢへの一方向についてのみのデータ転送を
問題としているため、コントローラＡは書込みのみを、
コントローラＢは読出しのみを行なう。またこのデータ
伝送においては、１回ライト区間またはリード区間の間
に複数のデータを処理するようにしており、このため▲
▼信号がＬである区間には複数のライト信号Ｗ
が存在し、また同様にCRCEN信号がＨである区間には複
数のリード信号Ｒが存在する。
し、ＨのときＨ領域を選択） AR10;読み出しエリア選択信号（ＬのときＬ領域を選択
し、ＨのときＨ領域を選択） なお、この場合は前述したようにコントローラＡから
コントローラＢへの一方向についてのみのデータ転送を
問題としているため、コントローラＡは書込みのみを、
コントローラＢは読出しのみを行なう。またこのデータ
伝送においては、１回ライト区間またはリード区間の間
に複数のデータを処理するようにしており、このため▲
▼信号がＬである区間には複数のライト信号Ｗ
が存在し、また同様にCRCEN信号がＨである区間には複
数のリード信号Ｒが存在する。
コントロール回路20は、コントローラＡから出力され
る▲▼信号およびコントローラＢから出力され
るCRCEN信号に基ずき、メモリ10の書込み／読出し制
御、すなわちＬ側領域およびＨ側領域に２重化されたメ
モリ10のアクセス領域選択制御を行なうものであり、そ
の詳細構成を第３図に示す。
る▲▼信号およびコントローラＢから出力され
るCRCEN信号に基ずき、メモリ10の書込み／読出し制
御、すなわちＬ側領域およびＨ側領域に２重化されたメ
モリ10のアクセス領域選択制御を行なうものであり、そ
の詳細構成を第３図に示す。
コントロール回路20によるメモリ10に対しての書込み
／読出し制御の論理構成は以下の通りである。
／読出し制御の論理構成は以下の通りである。
論理 Ｌ側領域およびＨ側領域に２重化されたメモリ10に対
する書き込みは、書き込み開始時に読み出しが行われて
いない場合、▲▼信号の送出周期に対応して、
Ｌ側領域→Ｈ側領域→Ｌ側領域→Ｈ側領域→…というよ
うに交互に行なう。すなわち、▲▼信号が送出
された或るライト区間のときＨ側領域が選択されている
場合は、次のライト区間のときにはこれと逆のＬ側領域
を選択する。
する書き込みは、書き込み開始時に読み出しが行われて
いない場合、▲▼信号の送出周期に対応して、
Ｌ側領域→Ｈ側領域→Ｌ側領域→Ｈ側領域→…というよ
うに交互に行なう。すなわち、▲▼信号が送出
された或るライト区間のときＨ側領域が選択されている
場合は、次のライト区間のときにはこれと逆のＬ側領域
を選択する。
論理 読み出しを行う時に書き込みが行われていないときに
は、直前に書き込みを行った領域と同じ領域を選択し、
この選択した領域に対して読み出しを行う。このためコ
ントロール回路20では、直前に書き込みを行った領域を
常に記憶保持している。
は、直前に書き込みを行った領域と同じ領域を選択し、
この選択した領域に対して読み出しを行う。このためコ
ントロール回路20では、直前に書き込みを行った領域を
常に記憶保持している。
論理 書き込みを行うときに既に読み出しを行なっていると
きは読み出しを行っている領域の逆側領域に対して書き
込みを行う。
きは読み出しを行っている領域の逆側領域に対して書き
込みを行う。
論理 読み出しを行うときに既に書き込みを行なっていると
きは書き込みを行っている領域の逆側領域に対して読み
出しを行う。
きは書き込みを行っている領域の逆側領域に対して読み
出しを行う。
論理 例えば、読み出し領域はシステムクロックSCKの立上
がりで判断し、書き込み領域は同システムクロックSCK
の立下がりで判断することで、同時刻における領域決定
を防止するようにしている。
がりで判断し、書き込み領域は同システムクロックSCK
の立下がりで判断することで、同時刻における領域決定
を防止するようにしている。
以上がコントロール回路20の論理の概略である。
次に、上記論理を具体化したコントロール回路20内の
各回路構成を第３図にしたがって説明する。
各回路構成を第３図にしたがって説明する。
第３図において、コントローラＡから入力されたライ
ト区間信号▲▼はフリップフロップ（以下FFと
略す。）30に入力されており、FF30は▲▼信号
をシステムクロック信号SCKの立ち上がりでラッチす
る。FF30の出力はFF31、ゲート32、33などに入力され
る。FF30はFF30の出力をクロック信号SCKの立ち上がり
でラッチし、その出力をゲート32、33に入力する。
ト区間信号▲▼はフリップフロップ（以下FFと
略す。）30に入力されており、FF30は▲▼信号
をシステムクロック信号SCKの立ち上がりでラッチす
る。FF30の出力はFF31、ゲート32、33などに入力され
る。FF30はFF30の出力をクロック信号SCKの立ち上がり
でラッチし、その出力をゲート32、33に入力する。
ゲート32では、FF30の反転出力とFF31の出力のアンド
をとることで、▲▼信号がＬに立ち下がった
時、短い所定時間の間（正確にはシステムクロック信号
SCKの１周期の間）Ｈになるライト区間開始信号WSTを出
力する。ゲート33では、FF30の出力とFF31の反転出力の
アンドをとることで、▲▼信号がＨに立ち上が
った時、短い所定時間の間（正確にはシステムクロック
信号SCKの１周期の間）Ｈになるライト区間終了信号WED
を出力する。
をとることで、▲▼信号がＬに立ち下がった
時、短い所定時間の間（正確にはシステムクロック信号
SCKの１周期の間）Ｈになるライト区間開始信号WSTを出
力する。ゲート33では、FF30の出力とFF31の反転出力の
アンドをとることで、▲▼信号がＨに立ち上が
った時、短い所定時間の間（正確にはシステムクロック
信号SCKの１周期の間）Ｈになるライト区間終了信号WED
を出力する。
ゲート34、35、36、およびFF37からなる構成は、ゲー
ト38〜40からなる構成によって選択する書き込み領域を
示す信号（H/L領域のうちの一方を示す信号）をライト
区間開始信号WSTがＨになったときにラッチし次のライ
ト区間開始信号WSTがＨになるまでその値を保持する
（ライト区間開始毎に書き込み領域を決定する）もので
あり、FF37からはメモリ10のALH端子に供給される書き
込みエリア選択信号AL10が出力される。なお、RST信号
は、電源投入時にＨとなるリセット信号である。
ト38〜40からなる構成によって選択する書き込み領域を
示す信号（H/L領域のうちの一方を示す信号）をライト
区間開始信号WSTがＨになったときにラッチし次のライ
ト区間開始信号WSTがＨになるまでその値を保持する
（ライト区間開始毎に書き込み領域を決定する）もので
あり、FF37からはメモリ10のALH端子に供給される書き
込みエリア選択信号AL10が出力される。なお、RST信号
は、電源投入時にＨとなるリセット信号である。
ゲート38はAL10信号の論理反応信号とコントローラＢ
から入力されるリード区間信号CRCENの論理反転信号の
アンドをとり、これをオアゲート40に入力する。ゲート
39はCRCEN信号と読み出しエリア選択信号AR10の論理反
転信号とのアンドをとり、これをオアゲート40に入力す
る。すなわち、この部分はコントローラＢのアクセス状
態（CRCEN信号）に応じてコントローラＡの書き込み領
域を決定するところであり、コントローラＢが非アクセ
ス状態のときは（CRCEN信号がＬ）、コントローラＡが
前回アクセスした領域の逆側の領域を選択し（AL10信号
の論理反転）、コントローラＢがアクセス状態のときは
（CRCEN信号がＨ）コントローラＢの現時点のアクセス
領域と逆側の領域を選択する（AR10信号の論理反転）。
さらにいえば、前記各回路34〜37およびゲート38、40に
よる構成が前述の論理、すなわち書き込み制御の際の
H/L領域の交互切り替え制御を実現し、ゲート39が前述
の論理を実現している。
から入力されるリード区間信号CRCENの論理反転信号の
アンドをとり、これをオアゲート40に入力する。ゲート
39はCRCEN信号と読み出しエリア選択信号AR10の論理反
転信号とのアンドをとり、これをオアゲート40に入力す
る。すなわち、この部分はコントローラＢのアクセス状
態（CRCEN信号）に応じてコントローラＡの書き込み領
域を決定するところであり、コントローラＢが非アクセ
ス状態のときは（CRCEN信号がＬ）、コントローラＡが
前回アクセスした領域の逆側の領域を選択し（AL10信号
の論理反転）、コントローラＢがアクセス状態のときは
（CRCEN信号がＨ）コントローラＢの現時点のアクセス
領域と逆側の領域を選択する（AR10信号の論理反転）。
さらにいえば、前記各回路34〜37およびゲート38、40に
よる構成が前述の論理、すなわち書き込み制御の際の
H/L領域の交互切り替え制御を実現し、ゲート39が前述
の論理を実現している。
そして、これらゲート38〜40による書き込み領域の選
択結果が書き込み開始時にゲート35によって選択され、
さらにこの選択結果がFF37を介して書き込みエリア選択
信号AL10としてメモリ10のアドレス最上位ビットALHに
加えられる。
択結果が書き込み開始時にゲート35によって選択され、
さらにこの選択結果がFF37を介して書き込みエリア選択
信号AL10としてメモリ10のアドレス最上位ビットALHに
加えられる。
つぎに、ゲート41〜43およびFF44による構成は、ゲー
ト42によってライト区間終了信号WEDが出力されたとき
の書き込みエリア選択信号AL10を選択し、その他の回路
41、43、44でこの選択結果を保持することで、前述の論
理における直前に書き込みを行った領域の記憶保持、
を具体化している。
ト42によってライト区間終了信号WEDが出力されたとき
の書き込みエリア選択信号AL10を選択し、その他の回路
41、43、44でこの選択結果を保持することで、前述の論
理における直前に書き込みを行った領域の記憶保持、
を具体化している。
ゲート45〜47およびFF48による構成は前述の論理、
を実現した部分であり、ゲート45はAL10信号の論理反
転信号とFF30の出力（▲▼信号）の論理反転信号
のアンドをとり、これをオアゲート47に入力し、ゲート
46はFF44の出力とFF30の出力（▲▼信号）のアン
ドをとり、これをオアゲート47に入力する。すなわち、
この部分はFF30によって同期をとったコントローラＡの
アクセス状態（▲▼信号）に応じてコントローラ
Ｂの読み出し領域を決定するところであり、コントロー
ラＡが非アクセス状態のときは（▲▼信号が
Ｈ）、直前に書き込みを行った領域と同じ領域を選択し
（FF44の出力）、コントローラＡがアクセス状態のとき
は（▲▼信号がＬ）、コントローラＡの現時点の
アクセス領域と逆側の領域を選択する（AL10信号の論理
反転）。さらにいえば、ゲート46が前述の論理に対応
し、ゲート45が前述の論理に対応する。FF48はゲート
47の出力をCRCEN信号の立上がりにラッチするようにし
ており、これによりゲート45〜47による読み出し領域の
選択結果が読み出し動作の開始時にFF48に取り込まれ、
読み出しエリア選択信号AR10としてメモリ10のアドレス
最上位ビットARHに加えられる。
を実現した部分であり、ゲート45はAL10信号の論理反
転信号とFF30の出力（▲▼信号）の論理反転信号
のアンドをとり、これをオアゲート47に入力し、ゲート
46はFF44の出力とFF30の出力（▲▼信号）のアン
ドをとり、これをオアゲート47に入力する。すなわち、
この部分はFF30によって同期をとったコントローラＡの
アクセス状態（▲▼信号）に応じてコントローラ
Ｂの読み出し領域を決定するところであり、コントロー
ラＡが非アクセス状態のときは（▲▼信号が
Ｈ）、直前に書き込みを行った領域と同じ領域を選択し
（FF44の出力）、コントローラＡがアクセス状態のとき
は（▲▼信号がＬ）、コントローラＡの現時点の
アクセス領域と逆側の領域を選択する（AL10信号の論理
反転）。さらにいえば、ゲート46が前述の論理に対応
し、ゲート45が前述の論理に対応する。FF48はゲート
47の出力をCRCEN信号の立上がりにラッチするようにし
ており、これによりゲート45〜47による読み出し領域の
選択結果が読み出し動作の開始時にFF48に取り込まれ、
読み出しエリア選択信号AR10としてメモリ10のアドレス
最上位ビットARHに加えられる。
なお、、コントローラＢから入力されるCRCEN信号は
システムクロック信号SCKの立ち上がりで変化するよう
同期がとられており、このため、FF48によってみ出し領
域はシステムクロックSCKの立上がりで判断される。こ
れに対し、書き込み領域はFF37によってシステムクロッ
クSCKの立下がりで判断される。これにより、前述の論
理を実現している。
システムクロック信号SCKの立ち上がりで変化するよう
同期がとられており、このため、FF48によってみ出し領
域はシステムクロックSCKの立上がりで判断される。こ
れに対し、書き込み領域はFF37によってシステムクロッ
クSCKの立下がりで判断される。これにより、前述の論
理を実現している。
第４図は、▲▼信号およびCRCEN信号の各種
状態（ａ）〜（ｅ）に対応したH/L領域の選択態様を示
すタイムチャートである。なお、各信号の上に付した
、は、メモリ10の選択された側のH/L領域を示し、
矢印に付したは前述した論理、論理、論理
、論理、に対応する。
状態（ａ）〜（ｅ）に対応したH/L領域の選択態様を示
すタイムチャートである。なお、各信号の上に付した
、は、メモリ10の選択された側のH/L領域を示し、
矢印に付したは前述した論理、論理、論理
、論理、に対応する。
例えば、第４図（ａ）において、時刻t0においては、
コントローラＡがメモリ10のＬ側領域にアクセス中であ
るため、コントローラＢ側からのアクセス対象としてＨ
側領域が選択される（論理）。時刻t1についても同様
であり、論理によってＨ側領域が選択される。
コントローラＡがメモリ10のＬ側領域にアクセス中であ
るため、コントローラＢ側からのアクセス対象としてＨ
側領域が選択される（論理）。時刻t1についても同様
であり、論理によってＨ側領域が選択される。
時刻t2においては、コントローラＡはメモリ10を非ア
クセス中であるため、直前の書き込み領域と同じ領域、
すなわちこの場合Ｌ側領域がコントローラＢ側からのア
クセス対象として選択される（論理）。
クセス中であるため、直前の書き込み領域と同じ領域、
すなわちこの場合Ｌ側領域がコントローラＢ側からのア
クセス対象として選択される（論理）。
時刻t3においては、コントローラＢはメモリ10を非ア
クセス中であるため、直前の書き込み領域の反対の領
域、すなわちこの場合Ｈ側領域がコントローラＡ側から
のアクセス対象として選択される（論理）。
クセス中であるため、直前の書き込み領域の反対の領
域、すなわちこの場合Ｈ側領域がコントローラＡ側から
のアクセス対象として選択される（論理）。
時刻t4においては、コントローラＡがメモリ10のＨ側
領域にアクセス中であるため、コントローラＢ側からの
アクセス対象としてＬ側領域が選択される（論理）。
領域にアクセス中であるため、コントローラＢ側からの
アクセス対象としてＬ側領域が選択される（論理）。
また、第４図（ｂ）の時刻t5においては、コントロー
ラＡがメモリ10をアクセスするとき、コントローラＢが
メモリ10のＨ側領域にアクセス中であるため、コントロ
ーラＡ側からのアクセス対象としてＬ側領域が選択され
る（論理）。
ラＡがメモリ10をアクセスするとき、コントローラＢが
メモリ10のＨ側領域にアクセス中であるため、コントロ
ーラＡ側からのアクセス対象としてＬ側領域が選択され
る（論理）。
以下同様にして、論理のいずれかを用いてメ
モリ10のアクセス領域が決定される。
モリ10のアクセス領域が決定される。
この実施例構成によれば、第４図からも明らかなよう
に、コントローラＡおよびコントローラＢは全く同期を
とることなくコントローラＡからコントローラＢへのデ
ータ伝送を好適になし得る。
に、コントローラＡおよびコントローラＢは全く同期を
とることなくコントローラＡからコントローラＢへのデ
ータ伝送を好適になし得る。
なお、上記実施例では、メモリ10は最上位ビットアド
レスによって２分割する場合を示したが、メモリの２重
化構成として、最上位ビット以外のビットでメモリを２
分割するようにしてもよく、さらに２つの異なるチップ
から成るメモリを用い得るようにしてもよい。また、コ
ントロール回路20の論理構成も、これらと同様の機能を
達成するものであれば他の任意の論理構成としてもよ
い。
レスによって２分割する場合を示したが、メモリの２重
化構成として、最上位ビット以外のビットでメモリを２
分割するようにしてもよく、さらに２つの異なるチップ
から成るメモリを用い得るようにしてもよい。また、コ
ントロール回路20の論理構成も、これらと同様の機能を
達成するものであれば他の任意の論理構成としてもよ
い。
以上説明したようにこの発明によれば、２つのシステ
ムコントローラ間のデータ伝送において、片方のシステ
ムコントローラのアクセスを一時ウエイトさせることが
なくなるとともに、データが各システムコントローラの
アクセスの途中で途切れるといったことがなくなり、エ
ラーのない正確なデータ伝送を高速に成し得る。
ムコントローラ間のデータ伝送において、片方のシステ
ムコントローラのアクセスを一時ウエイトさせることが
なくなるとともに、データが各システムコントローラの
アクセスの途中で途切れるといったことがなくなり、エ
ラーのない正確なデータ伝送を高速に成し得る。
第１図はこの発明の一実施例を示すブロック図、第２図
はメモリ分割の概念図、第３図は実施例装置のコントロ
ール回路の詳細回路図、第４図は上記実施例装置の作用
を示すタイムチャートである。 A,B……システムコントローラ、10……メモリ（デュア
ルポートメモリ）、20……コントロール回路
はメモリ分割の概念図、第３図は実施例装置のコントロ
ール回路の詳細回路図、第４図は上記実施例装置の作用
を示すタイムチャートである。 A,B……システムコントローラ、10……メモリ（デュア
ルポートメモリ）、20……コントロール回路
Claims (1)
- 【請求項１】第１のシステムコントローラの出力データ
が書込まれるとともにこの書込みデータを第２のシステ
ムコントローラへ読み出す第１および第２のメモリとを
有し、前記第１のシステムコントローラは所定の書き込
み周期で前記第１及び第２のメモリに対するデータ書き
込みを行うと共に前記第２のシステムコントローラは前
記第１のシステムコントローラの書き込み周期とは異な
る周期で前記第１及び第２のメモリからのデータ読み出
しを行う事により第１のシステムコントローラから第２
のシステムコントローラへデータを非同期で伝送する非
同期データ伝送装置において、 前記第１のシステムコントローラの第２のシステムコン
トローラへのデータ伝送に対応して第１のシステムコン
トローラの出力データを前記第１および第２のメモリに
対して交互に書き込む第１の制御手段と、 前記第１のシステムコントローラによる書き込み動作の
際、第２のシステムコントローラが前記第１または第２
のメモリに読み出し動作を行っているときはこの読み出
し動作を行っているメモリとは逆のメモリに前記第１の
システムコントローラの出力データを書き込む第２の制
御手段と、 前記第１のシステムコントローラによる書き込みが前記
第１又は第２の制御手段によって前記第１及び第２のメ
モリのうちの何れに対して行われたかを識別し、該識別
データを前記第１のシステムコントローラによる書き込
みが行われる度に更新記憶する識別記憶手段と、 前記第２のシステムコントローラがデータ受信を行うと
きに前記第１のシステムコントローラによる書き込みが
行われていない場合は、前記識別記憶手段の記憶データ
に基づき前記第１および第２のメモリのうちの直前にデ
ータが書き込まれた側のメモリを選択しこの選択したメ
モリからデータを読出す第３の制御手段と、 前記第２のシステムコントローラによる読み出し動作の
際、第１のシステムコントローラが前記第１または第２
のメモリに書き込み動作を行っているときはこの書き込
み動作を行っている逆のメモリから読み出し動作を行う
第４の制御手段と、 を具える非同期データ伝送装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123461A JP2572292B2 (ja) | 1990-05-14 | 1990-05-14 | 非同期データ伝送装置 |
| PCT/JP1991/000632 WO1991018346A1 (fr) | 1990-05-14 | 1991-05-14 | Dispositif pour transmettre des donnees synchrones |
| US07/938,037 US5502822A (en) | 1990-05-14 | 1991-05-14 | Asynchronous data transmission system |
| EP91920973A EP0530363A4 (en) | 1990-05-14 | 1991-05-14 | Device for transmitting a synchronous data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123461A JP2572292B2 (ja) | 1990-05-14 | 1990-05-14 | 非同期データ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0421053A JPH0421053A (ja) | 1992-01-24 |
| JP2572292B2 true JP2572292B2 (ja) | 1997-01-16 |
Family
ID=14861207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2123461A Expired - Lifetime JP2572292B2 (ja) | 1990-05-14 | 1990-05-14 | 非同期データ伝送装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5502822A (ja) |
| EP (1) | EP0530363A4 (ja) |
| JP (1) | JP2572292B2 (ja) |
| WO (1) | WO1991018346A1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH06250931A (ja) * | 1993-02-26 | 1994-09-09 | Mitsubishi Electric Corp | 情報処理装置 |
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-
1990
- 1990-05-14 JP JP2123461A patent/JP2572292B2/ja not_active Expired - Lifetime
-
1991
- 1991-05-14 EP EP91920973A patent/EP0530363A4/en not_active Ceased
- 1991-05-14 WO PCT/JP1991/000632 patent/WO1991018346A1/ja not_active Ceased
- 1991-05-14 US US07/938,037 patent/US5502822A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0530363A1 (en) | 1993-03-10 |
| JPH0421053A (ja) | 1992-01-24 |
| US5502822A (en) | 1996-03-26 |
| EP0530363A4 (en) | 1995-11-08 |
| WO1991018346A1 (fr) | 1991-11-28 |
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