JP2673390B2 - マルチポートメモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は互いに独立にアクセス
可能な複数のポートを備えるマルチポートメモリに関
し、特に、２つのポートを有するデュアルポートメモリ
におけるアクセス競合回避を効率的に行なうための構成
に関する。

【０００２】

【従来の技術】近年、データ処理システムの性能を向上
させるためにマルチプロセサシステムが多く用いられ
る。マルチプロセサシステムは、１つのシステム内にお
いて複数のＣＰＵ（中央演算処理装置）を含む。ＣＰＵ
は互いに非同期で動作する。ＣＰＵ間のデータ伝送を非
同期で行なうために、マルチポートメモリが用いられ
る。マルチポートメモリは、互いに独立にアクセス可能
な複数のポートを含む。ポートの数が２つのマルチポー
トメモリはデュアルポートメモリと呼ばれる。

【０００３】図６は、マルチプロセサシステムの構成を
概略的に示す図である。図６において、第１のＣＰＵ１
００と第２のＣＰＵ１１０との間にデュアルポートメモ
リ１２０が配置される。デュアルポートメモリ１２０は
互いに独立にアクセス可能なＬポート１２０ＬとＲポー
ト１２０Ｒを含む。Ｌポート１２０Ｌは、制御信号を受
ける制御入力ポートＣＴＬと、データの入出力を行なう
ためのデータ入出力ポートＩＯＬと、アドレス信号を受
けるアドレス入力ポートＡＤＲを含む。Ｒポート１２０
Ｒも同様に、制御信号入力ポートＣＴＲ、データ入出力
ポートＩＯＲおよびアドレス入力ポートＡＤＲを含む。
第１のＣＰＵ１００はデュアルポートメモリ１２０のＬ
ポート１２０Ｌとデータの入出力が可能である。

【０００４】Ｒポート１２０Ｒは第２のＣＰＵ１１０と
データの入出力が可能である。Ｌポート１２０ＬとＲポ
ート１２０Ｒは互いに独立に動作可能である。したがっ
て、ＣＰＵ１００および１１０は互いに非同期的に動作
してデュアルポートメモリ１２０へアクセスし、データ
の書込および読出を行なうことができる。これにより、
デュアルポートメモリ１２０をバッファメモリとし、第
１のＣＰＵ１００と第２のＣＰＵ１１０は互いに非同期
的に動作しながらデータの伝送を相互に行なうことがで
きる。

【０００５】図７はデュアルポートメモリの構成を概略
的に示す図である。図７において、デュアルポートメモ
リ１２０は、Ｒポート１２０ＲおよびＬポート１２０Ｌ
に対して共通に設けられたメモリセルアレイ２１１を含
む。メモリセルアレイ２１１は、後にその構成を説明す
るが、行および列からなるマトリクス状に配列された複
数のメモリセルを含む。

【０００６】Ｒポート１２０Ｒは、アドレス入力ポート
ＡＤＲへ与えられたアドレスＡ０（Ｒ）〜Ａｎ（Ｒ）を
受けて内部アドレスを発生するアドレスバッファ２１２
と、アドレスバッファ２１２からの内部行アドレスをデ
コードしてメモリセルアレイ２１１の対応の行を選択す
るロウデコーダ２１３と、アドレスバッファ２１２から
の内部列アドレスをデコードし、メモリセルアレイ２１
１の対応の列を選択するコラムデコーダ２１４と、デー
タ入出力ポートＩＯＲとロウデコーダ２１３およびコラ
ムデコーダ２１４で選択されたメモリセルとの間でデー
タの授受を行なうためＩ／Ｏバッファ（入出力回路）２
１５を含む。Ｉ／Ｏバッファ２１５は、データ入出力ポ
ートＩＯＲに与えられた書込データＤＩＮ（Ｒ）から内
部書込データを生成する。またＩ／Ｏバッファ２１５
は、コラムデコーダ２１４により選択された列上のデー
タから外部読出データＤＯＵＴ（Ｒ）を生成する。

【０００７】Ｉ／Ｏバッファ２１５のデータ入力および
出力の制御は、図示しない制御回路により設定される。
ここで、図７においては、Ｉ／Ｏバッファ２１５はコラ
ムデコーダ２１４に接続されているように示されている
が、実際には、コラムデコーダ２１４によりメモリセル
アレイ２１１から対応の列が選択され、内部データバス
へ選択された列が接続される。Ｉ／Ｏバッファ２１５は
この内部データバスと接続される。図面を簡略化するた
めに、図７においては、このコラムデコーダ２１４によ
り選択された列を内部データバスに接続するための選択
ゲートの構成は示していない。

【０００８】Ｌポート１２０Ｌも同様に、アドレス入力
ポートＡＤＬに与えられたアドレスＡ０（Ｌ）〜Ａｎ
（Ｌ）から内部アドレスを発生するアドレスバッファ２
１６と、アドレスバッファ２１６からの内部行アドレス
をデコードしてメモリセルアレイ２１１の対応の行を選
択するロウデコーダ２１７と、アドレスバッファ２１６
からの内部列アドレスに応答してメモリセルアレイ２１
１の対応の列を選択するコラムデコーダ２１８を含む。
Ｌポート１２０Ｌは、さらに、ロウデコーダ２１７およ
びコラムデコーダ２１８によりメモリセルアレイ２１１
の選択されたメモリセルと装置外部（ＣＰＵ）との間で
のデータの授受を行なうためにＩ／Ｏバッファ２１９を
含む。Ｉ／Ｏバッファ２１９は、データ書込時において
は、データ入出力ポートＩＯＬへ与えられた外部書込デ
ータＤＩ（Ｌ）から内部書込データを生成して、コラム
デコーダ２１８により選択されたメモリセルアレイ２１
１内の列上へ伝達する。データ読出時においては、Ｉ／
Ｏバッファ２１９は、メモリセルアレイ２１１のコラム
デコーダ２１８により選択された列上のデータから外部
読出データＤＯＵＴ（Ｌ）を生成してデータ入出力ポー
トＩＯＬへ伝達する。

【０００９】Ｒポート１２０ＲおよびＬポート１２０Ｌ
に接続されたＣＰＵ１１０および１００は、それぞれ互
いに独立に動作してアドレス指定を行なうことができ
る。図７に示すデュアルポートメモリ１２０は、それぞ
れ明確に示さないがＬポートコントロール回路およびＲ
ポートコントロール回路を有しており、このコントロー
ル回路の制御の下に各ポートは独立に動作可能である。
したがって、ＣＰＵ１００およびＣＰＵ１１０は、それ
ぞれ非同期的に動作してアドレス指定し、対応のメモリ
セルからのデータの読出および対応するメモリセルへの
データの書込を行なうことができる。

【００１０】ＣＰＵ１００およびＣＰＵ１１０はそれぞ
れ互いに独立に動作するために、Ｌポート１２０Ｌへ与
えられるアドレスＡ０（Ｌ）〜Ａｎ（Ｌ）とＲポート１
２０Ｒへ与えられたアドレスＡ０（Ｒ）〜Ａｎ（Ｒ）と
が同一となり、メモリセルアレイ２１１の同一のメモリ
セルが選択される場合が生じる。このＬポート１２０Ｌ
へ与えられるアドレスＡ０（Ｌ）〜Ａｎ（Ｌ）とＲポー
ト１２０Ｒへ与えられるアドレスＡ０（Ｒ）〜Ａｎ
（Ｒ）とが全く同一となる状態を「アドレス競合」また
は「アクセス競合」と称す。このようなアドレス競合ま
たはアクセス競合が生じた場合、Ｌポート１２０Ｌおよ
びＲポート１２０Ｒがともにデータ読出モードの場合は
問題はないものの、少なくとも一方がデータ書込モード
となる場合に好ましくない状態が生じる。この状態につ
いて以下に説明する。

【００１１】図８は、メモリセルアレイ２１１における
１ビットのメモリセルに関連する部分の構成を示す図で
ある。図８において、メモリセルＭＣは、フリップフロ
ップ型のメモリセル構造を備える。図８においては、メ
モリセルＭＣは反平行に接続された１対のインバータに
より構成されるインバータラッチの構造を例示的に示
す。メモリセルＭＣの記憶ノードＮａおよびＮｂは互い
に相補なデータをラッチする。

【００１２】メモリセルＭＣに対して２本のワード線Ｗ
ＬＬおよびＷＬＲと２対のビット線ＢＬＬおよびＢＬＲ
が設けられる。ワード線ＷＬＬには図７に示すＬポート
のためのロウデコーダ２１７からのワード線駆動信号Ｗ
ＬＬが伝達され、ワード線ＷＬＲには、図７に示すＲポ
ート用のロウデコーダ２１３からのワード線駆動信号Ｗ
ＬＲが伝達される。ここで、信号線とその上に伝達され
る信号と同一の符号で示している。ワード線ＷＬＬおよ
びＷＬＲには、１行のメモリセルが接続される。

【００１３】ビット線対ＢＬＬは互いに相補なデータが
伝達されるビット線ＢＬＬａおよびＢＬＬｂを含む。ビ
ット線対ＢＬＲは、互いに相補なデータが伝達されるビ
ット線ＢＬＲａおよびＢＬＲｂを含む。

【００１４】メモリセルＭＣに対してさらに、ワード線
ＷＬＬ上の信号電位に応答してメモリセルＭＣの記憶ノ
ードＮａおよびＮｂをそれぞれビット線をＢＬＬａおよ
びＢＬＬｂへ接続する転送ゲートトランジスタＳＴＬａ
およびＳＴＬｂと、ワード線ＷＬＲ上の信号電位に応答
して記憶ノードＮａおよびＮｂをそれぞれビット線ＢＬ
ＲａおよびＢＬＲｂへ接続する転送ゲートトランジスタ
ＳＴＲａおよびＳＴＲｂが設けられる。

【００１５】ビット線対ＢＬＬに対しては、図７に示す
Ｌポート用のコラムデコーダ２１８からの列選択信号Ｃ
ＤＬｉに応答してオン状態となり、ビット線ＢＬＬａお
よびＢＬＬｂをそれぞれＬポート用の内部データバス線
ＣＢＬａおよびＣＢＬｂへ接続する列選択ゲートＣＳＬ
ａおよびＣＳＬｂが設けられる。

【００１６】ビット線対ＢＬＲに対しては、図７に示す
Ｒポート用のコラムデコーダ２１４からの列選択信号Ｃ
ＤＲｉに応答してオン状態となり、ビット線ＢＬＲａお
よびＢＬＲｂをＲポート用の内部データバス線ＣＢＲａ
およびＣＢＲｂへ接続する列選択ゲートＣＳＲａおよび
ＣＳＲｂが設けられる。

【００１７】ビット線対ＢＬＬおよびＢＬＲには１列の
メモリセルが接続される。内部データバス線ＣＢＬａお
よびＣＢＬｂは内部データバスＣＢＬを構成し、内部デ
ータバス線ＣＢＲａおよびＣＢＲｂは内部データバスＣ
ＢＲを構成する。内部データバスＣＢＬは図７に示すＬ
ポート用Ｉ／Ｏバッファ２１９に接続され、内部データ
バスＣＢＲは図８に示すＲポート用のＩ／Ｏバッファ２
１５に接続される。

【００１８】図８に示す構成においてはワード線ＷＬＬ
が選択された場合、メモリセルＭＣはビット線対ＢＬＬ
（ビット線ＢＬＬａおよびＢＬＬｂ）に接続される。ワ
ード線ＷＬＲが選択された場合、メモリセルＭＣはビッ
ト線対ＢＬＲ（ビット線ＢＬＲａおよびＢＬＲｂ）に接
続される。このビット線対ＢＬＬおよびＢＬＲはそれぞ
れ列選択信号ＣＤＬｉおよびＣＤＲｉより内部データバ
スＣＢＬおよびＣＢＲに接続される。

【００１９】アドレス競合またはアクセス競合の場合に
は、ワード線ＷＬＬおよびＷＬＲが同時に選択状態とな
り、かつビット線対ＢＬＬおよびＢＬＲも選択状態とな
る。

【００２０】Ｌポート１２０ＬおよびＲポート１２０Ｒ
がともにデータ読出モードの場合には、メモリセルＭＣ
のデータが共通内部データバスＣＢＬおよびＣＢＲへ伝
達されるだけであり、何ら問題は生じない。

【００２１】今、Ｌポート１２０ＬがメモリセルＭＣに
対しデータの書込を行ないかつＲポート１２０Ｒがこの
同一のメモリセルＭＣに対しデータの読出を行なう場合
を考える。Ｌポート１２０Ｌからのデータ書込がメモリ
セルＭＣに対し行なわれれば、メモリセルＭＣの記憶内
容はこの書き込まれたデータに従って変化する。したが
って、Ｒポート１２０Ｒが、データ書込を受ける前のメ
モリセルＭＣの記憶内容を読出すことができず、正確な
データの読出を行なうことができない場合が生じる。す
なわち、このＲポート１２０Ｒからのデータ読出時点
と、このＬポート１２０Ｌからのデータ書込によるメモ
リセルＭＣの記憶内容の変化時点とのタイミング関係に
応じて、（１）メモリセルＭＣの記憶内容の変化したデ
ータを読出す場合、（２）変化する前のデータを読出す
場合、およびちょうど変化時点（ビット線上の情報のク
ロスポイント）と重なりデータ不確定状態となり正確に
読出せない場合が生じる。

【００２２】したがって、アクセス競合の場合、少なく
とも一方のＣＰＵがデータ書込を要求した場合には、一
方のポートのみのアクセスを許可し、他方のポートのア
クセスは禁止するというアクセス調停を行なう必要があ
る。

【００２３】このようなアクセス競合を防止するため
に、一般に図７に示すような競合回避回路２２０が設け
られる。この競合回避回路２２０は、Ｌポートへ与えら
れるアドレスＡＤＬおよびチップセレクト信号＊ＣＳＬ
とＲポートへ与えられるアドレスＡＤＲとチップセレク
ト信号＊ＣＳＲを受ける。競合回避回路２２０は、Ｌポ
ートからのアドレスＡＤＬとＲポートからのアドレスＡ
ＤＲとが一致した場合には、この２つのポートのアドレ
スＡＤＬおよびＡＤＲのどちらが先に確定したかを判別
する。この判別結果にしたがって、競合回避回路２２０
は、先にアドレスが確定したポートに対しアクセスを受
付け、そのポートへのアクセスを可能にするとともに、
他方のポートへはアクセス禁止を示すビジー信号ＢＵＳ
Ｙを発生し、かつこのポートへのデータアクセスを禁止
する。

【００２４】競合回避回路２２０におけるこのアクセス
優先判別の基準としては、アドレス変化時点を検出する
方法およびチップセレクト信号の活性状態への移行時点
の検出などの方法が用いられる。このような競合回避回
路の具体的構成の例は、特開平１−３０３６９４号公
報、および特開昭６２−２１７４８１号公報等に示され
ている。

【００２５】この競合回避回路２２０を用いれば、２つ
のポートのアドレスが同一であっても、先にアドレスが
確定したポートに対してのみアクセスが許可されるた
め、アクセス競合が発生することがなく、正確なデータ
処理を行なうことができる。

【００２６】このようなデュアルポートメモリは、デー
タのビット幅が８ビットのものが多い、近年のＣＰＵ
は、１６ビット、３２ビットとこのデータビット幅が大
きくなっている。このような場合、デュアルポートメモ
リを複数個用いる必要がある。また、１６ビットＣＰＵ
に対して１６ビットのデータ幅のデュアルポートメモリ
を用いたとしても、図９に示すように、１６ビットＣＰ
Ｕが必要とするデータには、ワードデータおよびバイト
データが存在する。ワードデータは１６ビットのデータ
であり、バイトデータは８ビットのデータである。この
ため、１６ビットのデュアルポートメモリにおいても、
上位バイトメモリおよび下位バイトメモリと２つのメモ
リブロックに分割し、８ビット単位でアクセス可能とす
る必要がある。

【００２７】このように２つのメモリまたはメモリブロ
ックを用い、各メモリまたはメモリブロックに対し競合
回避回路を設けた場合、効率的にアクセス競合回避を行
なうことができなくなる場合が生じる。以下、この問題
について説明する。

【００２８】図１０は、８ビット単位でアクセス可能な
１６ビットのデュアルポートメモリの概略構成を示す図
である。図１０において、デュアルポートメモリ３００
は、上位バイトのデータを送出する上位バイトメモリブ
ロック（またはメモリチップ）３１０と、下位バイトの
データを入出力するための下位バイトメモリブロック
（またはメモリチップ）３２０を含む。上位バイトメモ
リブロック３１０に対してはこの上位バイトデータに対
する競合回避を行なうための競合回避回路３１１が設け
られる。下位バイトメモリブロック３２０に対しては、
下位バイトのデータに対するアクセス競合を回避するた
めの競合回避回路３２１が設けられる。上位バイトメモ
リブロック３１０は、上位バイトデータＤＬＨおよびＤ
ＲＨをそれぞれＬポートおよびＲポートを介して独立に
入出力する。競合回避回路３１１は、この上位バイトの
ＬポートおよびＲポートからのアクセスが競合している
か否かを判定し、該判定結果に従って競合回避動作を行
なうとともに、ＬポートおよびＲポートそれぞれアクセ
ス可能か否か示すアクセス許可信号（ビジー信号）ＢＹ
ＬＨおよびＢＹＲＨを出力する。

【００２９】下位バイトメモリブロック３２０は、Ｌポ
ートおよびＲポートを介して下位バイトデータＤＬＬお
よびＤＲＬを入出力する。アクセス競合回避回路３２１
は、この下位バイトデータに対するＬポートおよびＲポ
ートからのアクセスが競合しているか否かを判定し、該
判定結果に従ってアクセス競合回避動作を行なうととも
に、ＬポートおよびＲポートへそれぞれアクセス許可信
号ＢＹＬＬおよびＢＹＲＬを出力する。この図１０に示
す構成の場合、メモリブロック３１０に対して設けられ
たアクセス競合回避回路３１１と下位バイトメモリブロ
ック３２０に設けられたアクセス競合回避回路３２１は
それぞれ独立に競合回避動作を行なう。したがって、こ
の構成の場合、ＬポートおよびＲポートへバイト単位で
のアクセスが行なわれた場合、それぞれの競合回避回路
による競合回避動作に従ってデータの入出力を行なうこ
とができる。

【００３０】また、一方のポートへバイト単位のアクセ
スが行なわれ、他方のポートへワード単位でのアクセス
が行なわれた場合、バイトデータとワードデータとは通
常アドレスが異なっているため、アクセス競合は生じ
ず、この場合においても競合回避回路３１１および３２
１の回避動作に従ってデータの入出力を行なうことがで
きる。

【００３１】しかしながら、両ポートへワード単位での
アクセスが行なわれた場合に問題が生じる。すなわち、
競合回避回路３１１および３２１はそれぞれ独立の回路
構成となっている。この場合、回路のパラメータの製造
時のばらつきなどにより動作特性が異なり、またその内
部における信号配線における信号遅延なども異なるた
め、競合回避回路３１１における判定結果と競合回避回
路３２１における判定結果とが異なる場合が生じる。

【００３２】たとえば、上位バイトデータ用の競合回避
回路３１１はＬポートへ優先権を与え、一方、下位バイ
トデータ用の競合回避回路３２１がＲポートへ優先権を
与えるような状態が生じる。この場合、ＣＰＵは、ワー
ド単位でのデータの入出力を行なうことができなくな
る。この場合に、ＣＰＵのデータアクセス方法として
は、（１）アクセス許可されたバイト単位でのデータ入
出力を行ない、残りのバイトデータに対しては再度アク
セスするかまたはウェイト状態とされる、（２）ワード
単位でのアクセスが許可されるまでアクセスを繰返すこ
とが考えられる。いずれの場合においても、ＣＰＵの処
理速度は大幅に低下する。このような複数のメモリ回路
またはメモリブロックそれぞれ独立にアクセス競合回避
動作を行なう構成の欠点を回避するために、複数のメモ
リ回路またはメモリブロックに対し１個のアクセス競合
回避回路のみを動作させ、この１個のアクセス競合回避
回路の判定結果に従ってすべてのメモリ回路またはメモ
リブロックのアクセス調停を行なう構成がたとえば特開
昭６３−２９３７８号公報に示されている。

【００３３】図１１は、上述の先行技術文献に示されて
いる、複数のメモリ回路（メモリブロック）のアクセス
調停を１つのブロックに設けられた競合回避回路を用い
て行なうメモリ装置の外部構成を示す図である。図１１
において、メモリ装置は、メモリ回路４１０および４２
０を含む。ここで、メモリ回路４１０および４２０は別
々のチップに形成されていてもよく、また同一チップ上
に形成されており、それぞれ独立に動作可能なメモリブ
ロックであってもよい。メモリ回路４１０および４２０
は同一の構成を有しており、独立にアクセス可能なＬポ
ートとＲポートを有する。メモリ回路４１０および４２
０両者のＬポートはＬポート４４０を構成し、メモリ回
路４１０および４２０両者のＲポートはＲポート４３０
を構成する。メモリ回路４１０とメモリ回路４２０とは
互いに独立にアクセス可能である。

【００３４】メモリ回路４１０のＬポートは、チップセ
レクト信号φＵＳＬを受ける端子＊ＣＳＬと、他方のメ
モリ回路４２０に対するチップセレクト信号φＬＳＬを
受ける端子＊ＣＳＩＬと、アクセス競合回避判定結果を
出力する端子ＣＯＮＬと、データ入出力を行なうための
端子Ｉ／ＯＬと、アドレスＬを受けるアドレス入力端子
ＡＤＬを含む。端子ＣＯＮＬから出力される競合回避判
定結果ＣＯＮＬは、ＣＰＵへアクセス可能かどうかを示
す信号ＣＯＮＬを出力し、これは通常のビジー信号（Ｂ
ＵＳＹ信号）に対応する。

【００３５】メモリ回路４１０のＲポートも同様に、チ
ップセレクト信号φＵＳＲを受ける端子＊ＣＳＲと、他
方のメモリ回路４２０へ与えられたチップセレクト信号
φＬＳＲを受ける端子ＣＳＩＲと、競合回避判定結果を
示す信号ＣＯＮＲを出力する端子ＣＯＮＲと、データ入
出力端子Ｉ／ＯＲと、アドレスＲを受けるアドレス入力
端子ＡＤＲを含む。メモリ回路４１０はさらに、そこに
含まれるアクセス競合回避回路をイネーブル／ディスエ
ーブルするための制御信号φＭを受ける制御端子ＭＭを
備える。

【００３６】メモリ回路４２０のＬポートは、チップセ
レクト信号φＬＳＬを受ける端子＊ＣＳＬと、メモリ回
路４１０からのアクセス競合回避判定結果を示す信号Ｃ
ＯＮＬを受ける端子ＣＯＮＬと、データ入出力を行なう
ための端子Ｉ／ＯＬと、アドレスＬを受けるアドレス入
力端子ＡＤＬを含む。メモリ回路４２０のＲポートも同
様に、チップセレクト信号φＬＳＲを受ける端子＊ＣＳ
Ｒと、メモリ回路４１０からの競合回避判定結果を示す
信号ＣＯＮＲを受ける端子ＣＯＮＲと、データ入出力を
行なうための端子Ｉ／ＯＲおよびアドレスＲを受けるア
ドレス入力端子ＡＤＲと、そこに含まれるアクセス調停
競合回避回路をイネーブル／ディスエーブルするための
制御信号＊φＭを受ける端子ＭＭを含む。制御信号＊φ
Ｍは制御信号φＭの反転信号である。この図１１に示す
構成の場合、メモリ回路４１０に含まれるアクセス競合
回避回路がイネーブル状態とされ、メモリ回路４２０に
含まれるアクセス競合回避回路がディスエーブル状態と
される。メモリ回路４２０の端子＊ＣＳＩＬおよび＊Ｃ
ＳＩＲはともにオープン状態とされる。メモリ回路４１
０のアドレス入力端子ＡＤＬとメモリ回路４２０のアド
レス入力端子ＡＤＬへはともに同じアドレスＬが与えら
れる。メモリ回路４１０のアドレス入力端子ＡＤＲとメ
モリ回路４２０のアドレス入力端子ＡＤＲには同じアド
レスＲが与えられる。この構成において上位バイトデー
タのみ、下位バイトデータのみ、およびワードデータの
選択はチップセレクト信号φＵＳＬ，φＵＳＲ，φＬＳ
ＬおよびφＬＳＲにより行なわれる。

【００３７】この図１１に示す構成において、メモリ回
路４１０に含まれるアクセス競合回避回路は、端子＊Ｃ
ＳＬ，＊ＣＳＲ，＊ＣＳＩＬ，＊ＣＳＩＲ，ＡＤＬおよ
びＡＤＲへ与えられた信号φＵＳＬ，φＵＳＲ，φＬＳ
Ｌ，φＬＳＲおよびアドレスＬ，Ｒに従って動作して競
合回避判定結果指示信号ＣＯＮＬおよびＣＯＮＲを発生
する。

【００３８】メモリ回路４２０は、制御信号φＬＳＬ，
φＬＳＲ，アドレスＬ（ＡＤＬ）およびアドレスＲ（Ａ
ＤＲ）に応答して動作可能となり、メモリ回路４１０か
らの競合回避判定結果指示信号ＣＯＮＬおよびＣＯＮＲ
に従って、アクセス競合発生時には一方のポートに対す
るデータの書込／読出を行なう。すなわち、メモリ回路
４１０および４２０では、メモリ回路４１０に含まれる
アクセス競合回避回路の回避判定結果に従ってデータの
書込／読出が行なわれる。

【００３９】メモリ回路４２０へのデータの書込／読出
を行なう場合には、チップセレクト信号φＬＳＬおよび
φＬＳＲが活性状態の“Ｌ”レベルとなりチップセレク
ト信号φＵＳＬおよびφＵＳＲは不活性状態の“Ｈ”と
なる。信号φＬＳＬおよびφＬＳＲはメモリ回路４１０
の端子＊ＣＳＩＬおよび＊ＣＳＩＲへも与えられてい
る。メモリ回路４１０はこの端子＊ＣＳＩＬおよび＊Ｃ
ＬＩＲへ与えられた信号に従ってそこに含まれるアクセ
ス競合回避回路を作動し、アドレス入力端子ＡＤＬおよ
びＡＤＲへ与えられたアドレスの競合を検出して競合回
避判定動作を行ない、この判定結果を端子ＣＯＮＬおよ
びＣＯＮＲから出力する。メモリ回路４２０では、この
メモリ回路４１０からの競合回避判定結果指示信号ＣＯ
ＮＬおよびＣＯＮＲに従って競合発生時においては一方
のポートに対するデータの書込／読出が行なわれる。

【００４０】図１２は、図１１に示すメモリ回路の、ア
クセス競合回避に関連する部分の構成を示す図である。
図１２において、競合回避制御部は、端子＊ＣＳＬおよ
び＊ＣＳＩＬへ与えられるチップセレクト信号を受ける
ＡＮＤゲートＡＮ１と、端子＊ＣＳＩＲおよび＊ＣＳＲ
へ与えられたチップセレクト信号を受けるＡＮＤゲート
ＡＮ６と、ＡＮＤゲートＡＮ１およびＡＮ６の出力と内
部制御信号φＬ，φＲに従って競合回避を行なうための
判定動作を行ない、判定結果信号を出力するとともに、
この判定結果に従ってポートイネーブル信号を出力する
競合回避回路４５０を含む。

【００４１】内部制御信号φＬ，φＲは、図示しないメ
モリポートに対して設けられたメモリコントロールから
のポートイネーブル信号であってもよい。また、この内
部制御信号φＬ，φＲは、内部アドレス信号であっても
よい。制御信号φＬ，φＲが内部制御信号すなわちポー
トイネーブル信号の場合には、競合回避回路４５０に
は、別に内部アドレス信号が与えられる。競合回避回路
４５０は、この端子＊ＣＳＬ，＊ＣＳＩＬ，＊ＣＳＩ
Ｒ，＊ＣＳＲへ与えられたチップセレクト信号φＵＳ
Ｌ，φＵＳＲ，φＬＳＬ，＊φＬＳＲおよびアドレスＡ
ＤＬ，ＡＤＲに従って競合発生の有無およびその判定結
果に従った競合回避動作を行ない、回避判定結果信号お
よびポートイネーブル信号を出力する。

【００４２】競合回避制御部はさらに、端子ＣＯＮＬを
端子ＭＭへ与えられた制御信号に応答して入力端子また
は出力端子のいずれかに設定するためのトライステート
バッファＴ１、Ｔ２と、競合回避回路４５０からの回避
判定動作結果信号をトライステートバッファＴ２へ伝達
するトライステートバッファＴ３と、端子ＭＭに与えら
れた制御信号に従ってイネーブル／ディスエーブルさ
れ、内部制御信号とトライステートバッファＴ３または
Ｔ１の出力との論理積をとるＡＮＤゲートＡＮ２と、競
合回避回路４５０からのＬポートイネーブル信号と端子
ＭＭへ与えられた制御信号との論理積をとるＡＮＤゲー
トＡＮ３と、ＡＮＤゲートＡＮ２およびＡＮ３の出力の
論理和をとるＯＲゲートＯ１を含む。ＯＲゲートＯ１か
ら、Ｌポートイネーブル信号φＬＥが出力される。この
制御信号φＬＥは、Ｌポートの入出力回路をイネーブル
／ディスエーブルする制御信号であってもよい。また制
御信号φＬＥは、内部制御信号φＬが外部アドレス信号
の場合にはデコーダへ与えられる信号であってもよい。

【００４３】Ｒポートに対しても、Ｌポートに対してと
同様に、端子ＣＯＮＲを、制御端子ＭＭへ与えられる制
御信号に応答して入力端子または出力端子へ切換えるた
めのトライステートバッファＴ５およびＴ６と、競合回
避回路４５０からの競合回避判定結果信号を伝達するト
ライステートバッファＴ４と、端子ＭＭへ与えられる制
御信号に従ってイネーブル／ディスエーブルされ、内部
制御信号φＲとトライステートバッファＴ４の出力との
論理積をとるＡＮＤゲートＡＮ５と、競合回避回路４５
０からのＲポートイネーブル信号と端子ＭＭへ与えられ
た積信号との論理積をとるＡＮＤゲートＡＮ４と、ＡＮ
ＤゲートＡＮ４およびＡＮ５の出力の論理和をとるＯＲ
ゲートＯ２を含む。ＯＲゲートＯ２からＲポートイネー
ブル信号φＲＥが出力される。この制御信号φＲＥも、
制御信号φＬＥと同様に、デコーダへ与えられる内部ア
ドレス信号であってもよく、また入出力回路をイネーブ
ル／ディスエーブルするための制御信号であってもよ
い。次に動作について説明する。

【００４４】端子ＭＭへ与えられる制御信号が“Ｈ”レ
ベルに設定されると、トライステートバッファＴ１が出
力ハイインピーダンス状態となり、トライステートバッ
ファＴ２が動作状態となり、端子ＣＯＮＬは、回避判定
結果信号ＣＯＮＬを出力する出力端子となる。またトラ
イステートバッファＴ３およびＴ４も作動状態となり、
競合回避回路４５０からの競合回避判定結果信号を伝達
する状態に設定される。さらに、ＡＮＤゲートＡＮ２お
よびＡＮ５はその出力が“Ｌ”に固定され、ＡＮＤゲー
トＡＮ３およびＡＮ４は競合回避回路４５０からのＬポ
ートイネーブル信号およびＲポートイネーブル信号を伝
達する状態となる。この場合、ＯＲゲートＯ１およびＯ
２は、それぞれＡＮＤゲートＡＮ３およびＡＮ４の出力
をＬポートイネーブル信号φＬＥおよびＲポートイネー
ブル信号φＲＥとして出力する。

【００４５】さらに、端子ＭＭに“Ｈ”の信号が与えら
れると、トライステートバッファＴ５が作動状態、トラ
イステートバッファＴ６が出力ハイインピーダンス状態
となり、端子ＣＯＮＲは出力端子に設定される。

【００４６】この状態において端子＊ＣＳＬおよび＊Ｃ
ＳＲへチップセレクト信号がφＵＳＬおよびφＵＳＲが
与えられた場合、そこに含まれるメモリコントロール回
路は作動状態となり各ポートを作動状態とするための内
部制御信号を発生する。制御信号φＵＳＬおよびφＵＳ
Ｒは、ともに活性状態にときには“Ｌ”となり、不活性
状態の場合には“Ｈ”となる。したがってこのチップセ
レクト信号φＵＳＬおよびφＵＳＲはＡＮＤゲートＡＮ
１およびＡＮ６を介して競合回避回路４５０へ与えられ
る。競合回避回路４５０は、このＡＮＤゲートＡＮ１お
よびＡＮ６からの出力信号と制御信号φＬ，φＲと内部
アドレスＡＤＬ，ＡＤＲ（図には明確に示されず：ただ
し信号φＬ，φＲが内部アドレスを含まない場合）に従
って競合回避を行なうための判定を行なう。

【００４７】この競合回避回路４５０からの判定結果は
トライステートバッファＴ３およびＴ２を介して端子Ｃ
ＯＮＬから出力され、またトライステートバッファＴ４
およびＴ５を介して端子ＣＯＮＲから出力される。この
端子ＣＯＮＬおよびＣＯＮＲの判定結果信号は他方のメ
モリ回路の端子ＣＯＮＬおよびＣＯＮＲへ与えられ、他
方のメモリにおいてはこの判定結果信号ＣＯＮＬおよび
ＣＯＮＲに従ってアクセス競合回避動作が行なわれる。

【００４８】ＡＮＤゲートＡＮ３およびＡＮ４はそれぞ
れ競合回避回路４５０からのポートイネーブル信号を伝
達する。ＯＲゲートＯ１およびＯ２は、ポートイネーブ
ル信号φＬＥおよびφＲＥを出力する。

【００４９】他方のメモリ回路４２０からチップセレク
ト信号φＬＳＬおよびφＬＳＲが端子＊ＣＳＩＬおよび
＊ＣＳＩＲへ与えられた場合、このメモリ回路４１０に
おけるメモリコントロールは動作しない。競合回避回路
４５０は、このときＡＮＤゲートＡＮ１およびＡＮ６か
らのチップセレクト信号と内部アドレスとに従って競合
回避動作を実行する。内部制御信号φＬ，φＲが内部制
御信号の場合、両者はディスエーブル状態にあり、競合
回避回路４５０からはポートイネーブル信号は出力され
ず、ポートイネーブルφＬＥ，φＲＥは不活性状態にあ
る。この内部制御信号φＬ，φＲがアドレス信号の場
合、信号φＬＥおよびφＲＥは発生されるものの、各ポ
ートに設けられたメモリコントロールは不動作状態にあ
り、結果的にメモリの選択動作は行なわれず、このメモ
リにおける各ポートはディスエーブル状態とされる。

【００５０】競合回避回路４５０は、このアドレスおよ
びチップセレクト信号（ＡＮＤゲートＡＮ１およびＡＮ
６出力）に従って競合回避の判定動作行ない、該判定結
果を示す信号をトライステートバッファＴ３，Ｔ２を介
して端子ＣＯＮＬへ出力しかつトライステートバッファ
Ｔ４およびＴ５介して端子ＣＯＮＲへ出力する。したが
って。他方のすなわちハイバイトのメモリにアクセスが
行なわれた場合、この端子ＣＯＮＬおよびＣＯＮＲから
の回避判定結果信号に従ってメモリのポートのイネーブ
ルが行なわれる。

【００５１】次に、端子ＭＭを“Ｌ”に設定した場合の
動作について説明する。これは図１１におけるメモリ回
路４２０に含まれる競合回避回路の動作に対応する。こ
のときトライステートバッファＴ２，Ｔ３，およびＴ５
がディスエーブル状態の出力ハイインピーダンス状態に
され、トライステートバッファＴ１およびＴ６が作動状
態となる。また、ＡＮＤゲートＡＮ３およびＡＮ４は出
力が“Ｌ”に固定され、ＡＮＤゲートＡＮ２およびＡＮ
５はイネーブル状態とされる。したがってこの場合ＯＲ
ゲートＯ１およびＯ２はＡＮＤゲートＡＮ２およびＡＮ
５の出力を伝達するため、ポートイネーブル信号φＬＥ
およびφＲＥは、ＡＮＤゲートＡＮ２およびＡＮ５の出
力に対応した信号となる。

【００５２】端子ＭＭが“Ｌ”レベルに設定された場合
には、トライステートバッファＴ１およびＴ６を介して
判定結果信号ＣＯＮＬおよびＣＯＮＲがＡＮＤゲートＡ
Ｎ２およびＡＮ５へ与えられる。ＡＮＤゲートＡＮ２お
よびＡＮ５は回避判定結果信号ＣＯＮＬおよびＣＯＮＲ
に従って内部制御信号φＬおよびφＲを通過させる。こ
れにより、内部制御信号φＬＥ，φＲＥが出力される。
ここで端子ＭＭが“Ｌ”に設定されているメモリ回路４
２０においては、端子＊ＣＳＬに対しチップセレクト信
号φＬＳＬが与えられ、端子＊ＣＳＲへはチップセレク
ト信号φＬＳＲが与えられているため、各メモリコント
ロールはそれぞれ作動状態となっており、内部制御信号
φＬ，φＲは発生される。

【００５３】上述のように、複数のメモリ回路が並列に
動作可能状態とされている場合において１つのメモリ回
路におけるアクセス競合回避回路のみを駆動して複数の
メモリ回路の動作を制御することにより、メモリ回路そ
れぞれに設けられた競合回避回路を独立に動作させる場
合に発生する問題点の解消を図っている。

【００５４】

【発明が解決しようとする課題】上述のような、１つの
アクセス競合回避回路を用いて複数のメモリ回路のアク
セス競合回避判定を行なう構成の場合には、以下の問題
が生じる。すなわち、Ｌポートからたとえば上位バイト
データをアクセスし、Ｒポートから下位バイトデータを
アクセスした場合には、何らアクセス競合は発生してい
ないため、競合回避判定動作を行なう必要はない。しか
しながらこのように共通に設けられたアクセス競合回避
回路を用いた場合、アクセス競合回避判定動作が行なわ
れ（ＡＮＤゲートＡＮ１およびＡＮ６はアクセス検
出）、この判定結果に従って各メモリのポート制御が行
なわれる。したがってこの場合、誤ったポート制御が行
なわれ、ＣＰＵがウェイト状態となる場合が生じ、高速
でデータ処理を行なうことができないという問題が発生
する。

【００５５】

【００５６】すなわち、従来のアクセス競合回避回路の
構成においては、アドレス競合の組合わせにより、正確
なアクセス競合回避を行なうことができない場合が生
じ、また無駄なアクセス競合回避動作をするなどの欠点
がある。また、この上述の先行技術文献においては、一
方のメモリ回路において常時アクセス競合回避回路を作
動状態とし、この一方のメモリ回路においてアクセス競
合が発生した場合にはこの他方のメモリ回路のアクセス
競合回避動作をも制御するようにし、この一方のメモリ
回路においてアクセス競合が発生していない場合には、
それぞれ独立にアクセス競合回避動作をさせる構成が開
示されている。しかしながら、この構成においても、バ
イト単位でのデータのアクセス時において上位バイトデ
ータと下位バイトデータとがそれぞれアクセスされる場
合においても、一方のメモリ回路においてアクセス競合
が発生したと判定される場合が生じ、同様の問題が発生
する。

【００５７】それゆえに、この発明の目的は、どのよう
なアクセス競合の組合わせに対しても効率的かつ最適な
アクセス競合回避動作を行なうことのできるマルチポー
トメモリを提供することである。

【００５８】

【課題を解決するための手段】この発明に係るマルチポ
ートメモリは、各々が第１および第２のポートを介して
独立にアクセス可能な複数のメモリブロックと、これら
のメモリブロック各々に対して設けられ、それぞれ対応
のメモリブロックに対してアクセス競合が発生している
か否かを検出するアクセス競合検出手段と、これらのア
クセス競合検出手段各々に対応して設けられ、それぞれ
対応のアクセス競合検出手段からの検出信号に応答して
それぞれの対応のメモリブロックに対するアクセスの競
合を回避するための制御信号を発生するアクセス競合回
避手段と、これら複数のアクセス競合検出手段からの出
力信号に応答して複数のアクセス競合回避手段の出力信
号を選択的に通過させる選択手段と、この選択手段によ
り選択的に通過されて選択されたアクセス競合回避手段
からの出力信号であるアクセス競合回避制御信号に従っ
てそれぞれのメモリブロックの、選択手段から出力され
たアクセス競合回避制御信号が指定するポートをイネー
ブルする手段を含む。

【００５９】

【作用】選択手段は、複数のメモリブロックにおいてア
クセス競合が発生しているか否かに応じて各アクセス競
合回避回路の出力信号を選択している。ポートイネーブ
ル手段はこの選択手段の出力に従ってアクセス競合回避
が行なわれるようにポートをイネーブルしている。した
がって選択手段により、発生したアクセス競合の組合わ
せに応じて最適なアクセス競合回避が行なわれるように
競合回避手段の出力が選択されているため、どのような
組合わせのアクセス競合回避に対しても最適なアクセス
競合回避を行なうことができる。

【００６０】

【発明の実施例】図１はこの発明の一実施例であるデュ
アルポートメモリの構成を概略的に示す図である。図１
において、デュアルポートメモリ９０は、それぞれが互
いに独立にアクセス可能な２つのデュアルポートメモリ
ブロック７および８を含む。デュアルポートメモリブロ
ック７は下位バイトデータを格納し、デュアルポートメ
モリブロック８は、上位バイトデータを格納する。デュ
アルポートメモリブロック７および８はそれぞれＢポー
トデータバスＩ／ＯＢおよびＡポートデータバスＩ／Ｏ
Ａを介して装置外部（ＣＰＵ等）とデータの入出力が可
能である。ここで、デュアルポートメモリ９０のポート
は、それぞれＡポートおよびＢポートとを示す。これら
をＲポートおよびＬポートと称してもよいが、Ｒポート
およびＬポートは右側および左側の意味を有してるた
め、これらは相対的なものであり、以下の説明において
はＡポートおよびＢポートと称す。デュアルポートメモ
リブロック７および８はそれぞれ８ビットのバイトデー
タの入出力が可能である。したが、Ｂポートデータバス
Ｉ／ＯＢおよびＡポートデータバスＩ／ＯＡはそれぞれ
１６ビット幅の信号線となる。デュアルポートメモリ９
０はさらに、Ａポートを介して与えられるＡポートアド
レスＡＤＡとＢポートを介して与えられるＢポートＡＤ
Ｂとを受け、両者の一致不一致をみることによりアクセ
ス競合が発生したか否かを検出するアクセス競合検出回
路１および２を含む。アクセス競合検出回路１は、下位
バイトデータ用のデュアルポートメモリブロック７に対
応して設けられており、アクセス競合検出回路２は、上
位バイトデータ用のデュアルポートメモリブロック８に
対して設けられる。

【００６１】アクセス競合検出回路１および２それぞれ
に対して、アクセス競合回避動作を行ない、競合回避判
定結果信号を出力するアクセス競合回避回路４および５
が設けられる。アクセス競合回避回路４は、下位バイト
データ用のデュアルポートメモリブロック７に対するア
クセス競合回避動作を行ない、アクセス競合回避回路５
は、上位バイトデータ用のデュアルポートメモリブロッ
ク８に対するアクセス競合回避動作を実行する。

【００６２】デュアルポートメモリ９０はさらに、アク
セス競合回避動作を効果的に行なうために、アクセス競
合検出回路１および２の出力信号を受け、メモリブロッ
ク７および８両者においてアクセス競合が発生している
か否かを判別する判別回路３と、判別回路３の判別信号
に応答して、アクセス競合回避回路４および５からの回
避結果信号を選択的にメモリブロック７および８へ伝達
する選択制御回路６を含む。判別回路３はたとえば検出
回路１および２の出力信号の論理積をとるＡＮＤゲート
３０により構成される。選択制御回路６は、判別回路３
の出力信号に応答してオン状態となり、アクセス競合回
避回路４からの回避判定結果信号をメモリブロック８へ
伝達する転送ゲートＮＴ２と、判別回路３の判定結果信
号を受けるインバータ回路ＩＶと、インバータ回路ＩＶ
の出力信号によりオン状態となり、アクセス競合回避回
路５からの回避判定結果信号をメモリブロック８へ伝達
する伝送ゲートＮＴ２を含む。伝送ゲートＮＴ１および
ＮＴ２は互いに相補にオン状態となる。次に動作につい
て簡単に説明する。

【００６３】アクセス競合検出回路１および２は、Ａポ
ートアドレスＡＤＡとＢポートアドレスＡＤＢの一致不
一致を検出する。両者が一致した場合には、活性状態の
“Ｈ”の信号を出力する。

【００６４】（１） 検出回路１および２の出力がとも
に“Ｌ”の場合：この場合、メモリブロック７および８
に対するアクセスはともに競合していない。したがって
このときアクセス競合回避回路４および５の競合回避判
定動作は何ら行なわれない。このとき、判別回路３に含
まれるＡＮＤゲート３０の出力は“Ｌ”であり、転送ゲ
ートＮＴ１はオフ状態、転送ゲートＮＴ２がオン状態と
なる。これによりアクセス競合回避回路４がメモリブロ
ック７に接続され、アクセス競合回避回路５はメモリブ
ロック８に接続される。

【００６５】アクセス競合回避回路４および５はともに
アクセス競合検出回路１および２がアクセス競合を検出
していないため、何ら競合回避判定動作は行なわれな
い。メモリブロック７および８においては、Ａポートア
ドレスＡＤＡおよび／またはＢポートアドレスＡＤＢに
従ってアクセスが行なわれ、ＡポートデータバスＩ／Ｏ
Ａおよび／またはＢポートデータバスＩ／ＯＢを介して
データの入出力が行なわれる。

【００６６】（２） アクセス競合検出回路１が競合を
検出し、アクセス競合検出回路２がアクセス競合を検出
していないとき：この場合、判別回路３に含まれるＡＮ
Ｄゲート３０の出力は“Ｌ”である。アクセス競合回避
回路４は、アクセス競合検出回路１からのアクセス競合
検出信号に応答して活性化され、アクセス競合回避動作
を実行し、競合回避判定結果信号をメモリブロック７へ
与える。メモリブロック７においては、このアクセス競
合回避回路４からの競合回避判定結果信号に従ってポー
トの選択が行なわれ、一方のポートを介してのデータの
書込／読出が行なわれる。

【００６７】アクセス競合回避回路５は、競合検出回路
２の出力が“Ｌ”であるため、何ら競合回避動作は行な
わない。判別回路３に含まれるＡＮＤゲート３０の出力
は“Ｌ”であり、転送ゲートＮＴ２はオン状態、転送ゲ
ートＮＴ１はオフ状態である。デュアルポートメモリ８
では、このアクセス競合回避回路５では競合回避判定が
何ら行なわれていないため、通常時と同様にして、与え
られたアドレスＡＤＡおよび／またはＡＤＢに従ってデ
ータの書込／読出が行なわれる。

【００６８】（３） アクセス競合検出回路１がアクセ
ス競合を検出せず、アクセス競合検出回路２がアクセス
競合を検出した場合：この場合においても、判別回路３
のＡＮＤゲート３０の出力は“Ｌ”であり、転送ゲート
ＮＴ１はオフ状態、転送ゲートＮＴ２はオン状態とな
る。アクセス競合回避回路４は競合回避動作は実行しな
い。メモリブロック７は与えられたアドレスＡＤＡおよ
び／またはＡＤＢに従ってＡポートデータバスＩ／ＯＡ
および／またはＢポートデータバスＩ／ＯＢとを介して
データの読出／書込を実行する。

【００６９】アクセス競合回避回路５は、アクセス競合
検出回路２からのアクセス競合検出信号に応答して活性
化され、アクセス競合回避動作を実行し、この回避判定
結果信号を出力して転送ゲートＮＴ２を介してデュアル
ポートメモリブロック８へ伝達する。メモリブロック８
では、このアクセス競合回避回路５からの競合回避判定
結果信号に従ってポートの選択が行なわれ、選択された
ポートを介してのデータの書込／読出が実行される。

【００７０】上述のように、一方のメモリブロックにお
いてのみアクセス競合が発生した場合、アクセス競合が
発生したメモリブロックに対してのみアクセス競合回避
動作が実行されるため、たとえば上位バイトデータと下
位バイトデータとがそれぞれ異なるポートからアクセス
要求された場合においても、不必要な競合回避動作が行
なわれず、正確かつ効率的なアクセス競合回避動作を実
現することができる。

【００７１】（４） メモリブロック７および８両者に
対してアクセス競合が発生した場合：この場合、アクセ
ス競合検出回路１および２の出力はともに活性状態の
“Ｈ”となる。判別回路３は競合制御切換の必要がある
と判定し、このとき、ＡＮＤゲート３０の出力は“Ｈ”
となる。これにより選択制御回路６に含まれる転送ゲー
トＮＴ１がオン状態となり、転送ゲートＮＴ２がオフ状
態となる。この状態においては、アクセス競合回避回路
４からの競合回避判定結果がメモリブロック７および８
両者へ与えられる。競合回避回路４および５はアクセス
競合検出回路１および２からの競合検出信号に応答して
競合回避動作を実行する。しかしこの場合、アクセス競
合回避回路４からの競合判定結果信号がメモリブロック
７および８両者へ与えられる。したがってメモリブロッ
ク７および８においては同一のポートの選択が行なわれ
ることになり、メモリブロック７における被選択ポート
とメモリブロック８における被選択ポートとが異なると
いう問題は解消される。

【００７２】以上の構成において、判別回路３および選
択制御回路６は、アクセス競合検出回路１および２の検
出結果信号に応答してアクセス競合回避回路４および５
の競合回避を行なうための回避判定結果信号を選択して
各メモリブロック７および８へ与える選択手段を構成し
ている。

【００７３】上述の制御構成をとることにより、下位バ
イトデータ用のメモリブロック７または上位バイトデー
タ用のメモリブロック８の一方のみのアクセス競合制御
を必要とする場合には、各メモリブロック７および８対
応に設けられたアクセス競合回避回路４または５を用い
て競合回避制御を行ない、下位バイトデータ用のメモリ
ブロック７および上位バイトデータ用のメモリブロック
８両者に対するアクセス競合制御が必要な場合において
のみ一方、すなわち下位バイトデータ用メモリブロック
７に対して設けられたアクセス競合回避回路４の回避判
定結果のみを使用することにより上位バイトデータメモ
リブロック８および下位バイトデータ用メモリブロック
７に対する競合回避制御動作を一致させることができ
る。これによりどのようなアクセス競合の組合わせが発
生したとしても正確にかつ効率的に対応することができ
る。

【００７４】ここで、アクセス競合回避回路４および５
の出力信号はそれぞれ１ビットのように示されている
が、複数ビットの信号であってもよく、メモリブロック
７および８のそれぞれのポートをイネーブル／ディスエ
ーブルを制御する信号であればよい。また、選択制御回
路６に含まれる転送ゲートＮＴ２は、アクセス競合回避
回路４とメモリブロック７との間に設けられる構成であ
ってもよい。

【００７５】さらに、判別回路３に含まれるＡＮＤゲー
トは、検出回路１および２の出力の一致／不一致を検出
する一致検出回路であってもよい。この一致検出回路
（ＥｘＮＯＲ回路）を用いた場合、上位バイトデータ用
メモリブロック８または下位バイトデータ用メモリブロ
ック７の一方において競合が発生した場合においてはそ
れぞれのアクセス競合回避回路によりメモリブロック７
および８に対して独立なアクセス競合回避動作が実行さ
れる。アクセス競合検出回路１および２がともにアクセ
ス競合を検出していない場合においては、メモリブロッ
ク７および８に対しては一方のアクセス競合回避回路４
からの競合回避判定結果が出力されて伝達されるが、こ
の場合、競合回避動作は何ら実行されないため、アクセ
ス競合回避動作のためのポート選択を行なう必要がな
く、一方のアクセス競合回避回路のみが２つのメモリブ
ロック７および８へ接続されても外部からのアクセスに
従って各メモリブロックにおいて通常時と同様のアクセ
スが行なわれるため、問題は生じない。

【００７６】次にアクセス競合回避回路およびメモリブ
ロックの具体的構成について以下に簡単に説明する。こ
のアクセス競合回避回路としては、図１２に示す競合回
避制御回路の構成を用いることができる。この場合、内
部制御信号φＬＥおよびφＲＥがそれぞれＡポートおよ
びＢポートの制御信号として各ポートへ与えられ、各入
出力回路のイネーブル／ディスエーブルが行なわれる。
またこの内部制御信号φＬおよびφＲが内部アドレス信
号の場合においても同様に適用することができる。すな
わち、メモリブロック７および８がバイトデータを格納
しており、ワード単位でのアクセスが行なわれる場合、
このワードデータを構成するバイトデータは両メモリブ
ロック７および８の同一のアドレス領域に格納されてい
る場合が多い。したがって、両者においてアクセス競合
が発生した場合、一方のアドレスを他方のメモリ回路へ
アドレスとして伝達しても正確なメモリセルの選択を行
なうことができることになる。アクセス競合回避回路の
具体的構成について以下に説明する。

【００７７】図２は、図１に示す上位バイトメモリブロ
ック８に関連する部分の構成を概略的に示す図である。

【００７８】図２において、メモリブロック８は、メモ
リセルが行列状に配置されたメモリセルアレイＭＡと、
ＡポートアドレスＡＤＡをデコードしてメモリセルアレ
イＭＡの対応のメモリセルを選択するＡポート用デコー
ダ６０２ａと、アドレスＡＤＢをデコードし、メモリセ
ルアレイＭＡの対応のメモリセルを選択するＢポート用
デコーダ６０２ｂと、外部から与えられる各種制御信
号、すなわちチップセレクト信号＊ＣＳＡ，＊ＣＳＢ、
ライトイネーブル信号＊ＷＥＡ，＊ＷＥＢおよびアウト
プットイネーブル信号＊ＯＥＡ，＊ＯＥＢに応答して各
ポートに対し動作タイミングを与える内部クロック信号
を発生するコントロール回路６５と、メモリセルアレイ
ＭＡの選択されたメモリセルとデータを入出力を行なう
ためのＡポート入出力回路６０３ａと、メモリセルアレ
イＭＡのＢポート用アドレスＡＤＢより選択されたメモ
リセルとデータの入出力を行なうためのＢポート入出力
回路６０３ｂを含む。

【００７９】コントロール回路６５は、Ａポートに対す
る制御信号＊ＣＳＡ，＊ＷＥＡおよび＊ＯＥＡに応答し
てＡポートに対する制御信号を発生するＡポートコント
ロール回路６０１ａと、Ｂポートに対する制御信号＊Ｃ
ＳＢ，＊ＷＥＢおよび＊ＯＥＢに応答してＢポートに対
する各種内部制御信号を発生するＢポートコントロール
回路６０１ｂを含む。Ａポート入出力回路６０３ａはＡ
ポートデータＩ／ＯＡを入出力し、Ｂポート入出力回路
６０３ｂはＢポートデータＩ／ＯＢを入出力する。

【００８０】アクセス競合回避回路５は、Ａポートアド
レスＡＤＡの変化時点を検出するアドレス変化検出信号
ＡＴＤＡとＢポートアドレスＡＤＢのアドレス変化検出
信号ＡＴＤＢとに応答して、どちらが先に変化したかに
より優先順位を判別する優先判別回路５０を含む。この
優先判別回路５０は、検出回路２からのアクセス競合検
出信号に応答して活性状態となり、優先順位を判別す
る。優先判別回路５０は、この判別結果に従ってポート
イネーブル信号φＥＡＨおよびφＥＢＨとアクセス禁止
信号ＢＵＳＹＡＨ，ＢＵＳＹＢＨを発生する。アクセス
禁止信号ＢＵＳＹＡＨは、Ａポートに対するビジー信号
であり、アクセス禁止信号ＢＵＳＹＢＨは、Ｂポートに
対するビジー信号である。

【００８１】選択制御回路６へは、この優先判別回路か
らの信号φＥＡＨ，φＥＢＨおよびアクセス禁止信号Ｂ
ＵＳＹＡＨ，ＢＵＳＹＢＨと、回避回路４からの同様の
信号φＥＡＬ，φＥＢＬおよびアクセス禁止信号ＢＵＳ
ＹＢＬ，ＢＵＳＹＡＬが伝達される。選択制御回路６
は、判別回路３の出力信号に応答してこのうちの上位バ
イトデータに対する信号と下位バイトデータに対する制
御信号のいずれか一方を選択して伝達する。選択制御回
路６からは、Ａポートイネーブル信号φＥＡおよびＢポ
ートイネーブル信号φＥＢと、Ａポートアクセス禁止信
号ＢＵＳＹＡおよびＢポートアクセス禁止信号ＢＵＳＹ
Ｂが発生される。Ａポートアクセスイネーブル信号φＥ
ＡはＡポート入出力回路６０３ａへ与えられ、Ｂポート
イネーブル信号φＥＢはＢポート入出力回路６０３ｂへ
与えられる。

【００８２】アクセス競合が発生した場合には、Ａポー
トイネーブル信号φＥＡとＢポートイネーブル信号φＥ
Ｂのいずれか一方が活性状態とされ、対応の入出力回路
が作動状態とされる。したがって、この場合、デコーダ
６０２ａ，６０２ｂがコントロール回路６０１ａおよび
６０１ｂからの制御信号に従ってデコード動作をしてい
ても、選択されたメモリセルへのデータの入出力は行な
われないため、アクセス競合およびメモリセルデータの
破壊を生じることなくデータの入出力を行なうことがで
きる。入出力回路６０３ａおよび６０３ｂへはコントロ
ール回路６０１ａおよび６０１ｂから入出力制御信号が
与えられるが、この入出力制御信号は信号φＥＡおよび
φＥＢによりイネーブル／ディスエーブルされる。アク
セス競合がない場合、イネーブル信号φＥＡおよびφＥ
Ｂはともに活性状態とされる。

【００８３】図２に示す構成において、コントロール回
路６５と優先判別回路５０とを１つの回路ブロックにま
とめてこの１つの回路ブロックをアクセス競合回避回路
とすることもできる。この場合、選択制御回路６へは、
優先判別回路５０の出力とコントロール回路６５からの
各種内部制御信号が出力される。

【００８４】図３は上位バイトメモリブロック８に関連
する部分のさらに他の構成を示す図である。図３におい
てはアクセス競合回避回路５は、Ａポートに対するチッ
プセレクト信号＊ＣＳＡとＢポートに対するチップセレ
クト信号＊ＣＳＢに従って優先順位を判別する優先判別
回路５０′を含む。優先判別回路５０′は、検出回路２
からのアクセス競合検出信号に応答して活性化され、こ
のチップセレクト信号＊ＣＳＡおよび＊ＣＳＢのいずれ
が先に活性状態となったか否かを判別し、該判別結果に
従ってＡポートイネーブル信号φＡＥＨ，Ｂポートイネ
ーブル信号φＢＥＨを選択的に活性状態としかつＡポー
トアクセス禁止信号ＢＵＳＹＡＨおよびＢポートアクセ
ス禁止信号ＢＵＳＹＢＨを選択的に発生する。アクセス
競合が発生していない場合、信号＊ＣＳＡ、＊ＣＳＢが
イネーブル信号φＡＥＨ、φＢＥＨとして伝達される。

【００８５】選択制御回路６は図２に示す構成と同様で
あり、このアクセス競合回避回路５からの制御信号と下
位バイトデータ用のアクセス競合回避回路４からのＡポ
ートイネーブル信号φＡＥＬ，Ｂポートイネーブル信号
φＢＥＬ，Ａポートアクセス禁止信号ＢＵＳＹＡＬ，Ｂ
ポートアクセス禁止信号ＢＵＳＹＢＬとのいずれかを選
択的に伝達する。選択制御回路６からはＡポートイネー
ブル信号φＡＥおよびＢポートイネーブル信号φＢＥが
発生されてそれぞれＡポートコントロール回路７０１ａ
およびＢポートコントロール回路７０１ｂへ与えられ
る。

【００８６】Ａポートコントロール回路７０１ａは制御
信号＊ＣＳＡ，＊ＷＥＡ，＊ＯＥＡに応答して内部制御
信号を発生する。しかしこのポートイネーブル信号φＡ
Ｅに応答して、その動作がイネーブル／ディスエーブル
される。Ｂポートコントロール回路７０１ｂは制御信号
＊ＣＳＢ，＊ＷＥＢおよび＊ＯＥＢに応答して各種内部
制御信号を発生する。Ｂポートコントロール回路７０１
ｂは、Ｂポートイネーブル信号φＢＥに応答してイネー
ブル／ディスエーブルされる。このＡポートコントロー
ル回路７０１ａおよびＢポートコントロール回路７０１
ｂは、それぞれＡポートイネーブル信号φＡＥおよびＢ
ポートイネーブル信号φＢＥに応答して内部書込指示信
号および内部読出指示信号の発生のみが禁止される構成
であってもよく、またＡポートデコーダ７０２ａおよび
Ｂポートデコーダ７０２ｂのデコード動作をもイネーブ
ル／ディスエーブルする構成を有していてもよい。

【００８７】この図３の構成の場合、Ａポート入出力回
路７０３ａおよびＢポート入出力回路７０３ｂへはＡポ
ートイネーブル信号φＡＥおよびＢポートイネーブル信
号φＢＥは与えられていないが、Ａポートコントロール
回路７０１ａおよびＢポートコントロール回路７０２ｂ
からの内部書込／読出指示信号がアクセス競合の発生の
有無およびその状態に応じて発生または非発生状態とさ
れるため、各Ａポート入出力回路７０３ａおよびＢポー
ト入出力回路７０３ｂの動作は、アクセス競合回避を行
なうことができるように制御される。

【００８８】図４は、上位バイトデータメモリブロック
８に関連する部分のさらに他の構成例を示す図である。
図４において、アクセス競合回避回路５００は、外部か
ら与えられるＡポートに対する信号＊ＣＳＡ，＊ＷＥ
Ａ，＊ＯＥＡおよびアドレスＡＤＡとＢポートに対して
外部から与えられる制御信号＊ＣＳＢ，＊ＷＥＢ，ＯＥ
ＢおよびアドレスＡＤＢを受けて検出回路２からの検出
結果信号に応答してアクセス競合回避動作を行ない、該
回避判定結果に従ってＡポートに対する制御信号ΦＡＨ
およびＢポートに対する制御信号ΦＢＨを出力する。

【００８９】選択制御回路６は、判別回路３からの判別
結果信号に従って、このアクセス競合回避回路５００か
らの制御信号φＡＨ，φＢＨと、下位バイトデータのメ
モリブロックに対して設けられたアクセス競合回避回路
４からのＡポートおよびＢポートそれぞれに対する制御
信号ΦＡＬおよびΦＢＬの一方を選択的に通過させる。
選択制御回路６からの制御信号ΦＡはＡポートコントロ
ール回路８０１ａへ与えられ、Ｂポートに対する制御信
号ΦＢはＢポートコントロール回路８０１ｂへ与えられ
る。Ａポートコントロール回路８０１ａおよびＢポート
コントロール回路８０１ｂがこの選択制御回路６から与
えられたポートイネーブル信号ΦＡおよびΦＢの状態に
従って内部制御信号を発生する。

【００９０】このとき、内部ポートイネーブル信号ΦＡ
およびΦＢには、アドレス選択信号φａ，φｂが含まれ
ており、それぞれアドレス伝達回路８１０ａおよび８１
０ｂへ与えられる。アドレス伝達回路８１０ａはこのポ
ートイネーブル信号ΦＡに含まれる制御信号φａに従っ
てアドレスＡＤＡを伝達してデコーダ８０２ａへ与え
る。アドレス伝達回路８１０ｂは、内部制御信号ΦＢに
含まれる制御信号φｂに応答してＢポートアドレスＡＤ
Ｂをデコーダ８０２ｂへ伝達する。このアドレスＡＤＡ
およびＡＤＢが外部アドレスの場合、アドレス伝達回路
８１０ａおよび８１０ｂはアドレスバッファであっても
よい。またこのアドレスＡＤＡおよびＡＤＢがアドレス
バッファから発生される内部アドレスの場合、このアド
レス伝達回路８１０ａおよび８１０ｂはアドレスバッフ
ァとデコーダ８０２ａおよび８０２ｂの間にそれぞれ設
けられる。

【００９１】ポートイネーブル信号ΦＡはまたＡポート
入出力回路８０３ａの動作をも制御する信号を含んでお
り、これは内部書込／読出信号であってもよい。Ｂポー
トイネーブル信号ΦＢはＢポート入出力回路８０３ｂの
動作を制御する信号を含んでおり、これは内部書込／読
出制御信号を含んでいてもよい。

【００９２】この図４に示す構成において、アドレス伝
達回路８１０ａおよび８１０ｂはまたアクセス競合回避
回路５００内部に設けられる構成であってもよい。すな
わち、選択制御回路６はアドレスをも伝達する構成であ
ってもよい。この場合、上位バイトデータと下位バイト
データとはワード単位でのアクセスが行なわれる場合同
一のアドレスが伝達されるのが一般であり、何らメモリ
選択に対し誤動作は生じない。

【００９３】アクセス競合回避回路５の構成について説
明してきたが、本発明の構成は、アクセス競合回避回路
における判定結果に従ってメモリブロックの競合回避動
作が選択的に制御される構成であればどのような構成で
あってもよく、この図２ないし図４に示す構成に限定さ
れないことはいうまでもない。たとえば、このデュアル
ポートメモリがアドレス変化検出信号に従って内部クロ
ック信号を発生する構成であってもよい。

【００９４】図５はこの発明のデュアルポートメモリの
さらに他の構成例を示す図である。図１に示す構成は１
つのメモリ９０内に１６ビットのメモリブロックすなわ
ち上位バイトデータ用のメモリブロック７と下位バイト
データ用のメモリブロック８とが集積化されて構成され
ている場合を示している。この図５に示す構成は１つの
メモリチップが８ビット単位でのデータの入出力しか行
なうことができないデュアルポートメモリを用いて１６
ビットでのデータ入出力を行なうためのデュアルポート
メモリを構成する場合の構成例を示している。

【００９５】図５において、第１のデュアルポートメモ
リ１０ａと第２のデュアルポートメモリ１０ｂが並列に
設けられる。第１のデュアルポートメモリ１０ａは、信
号入出力端子として、外部からのＢポート用アドレスＡ
ＤＢを受けるＢポートアドレス入力端子２５ａと、Ａポ
ートアドレスＡＤＡを受けるアドレス入力端子２６ａ
と、アクセス競合検出結果信号入力端子２１ａと、アク
セス競合制御信号入力２２ａと、Ｂポート用のデータを
出力するＢポートデータ入力端子２７ａと、Ａポート用
データを入出力するためのデータ入出力端子２８ａと、
アクセス競合回避を行なうための制御信号を出力するア
クセス競合制御信号出力端子２４ａと、アクセス競合検
出結果信号出力端子２３ａを含む。第１のデュアルポー
トメモリ１０ａはその内部回路として、アドレス入力端
子２５ａおよび２６ａへ与えられたアドレスＡＤＢおよ
びＡＤＡに従ってアクセス競合の発生の有無を検出する
アクセス競合検出回路１１ａと、アクセス競合検出回路
１１ａの出力に従ってアクセス競合回避動作を行なうア
クセス競合回避回路１４ａと、アクセス競合検出回路１
１ａ出力とアクセス競合検出結果信号入力端子２１ａの
信号とを受け、アクセス競合検出制御を行なう必要があ
るか否かを判別する判別回路１３ａと、判別回路１３ａ
の出力に応答してアクセス競合回避回路１４ａからの制
御信号とアクセス競合制御信号入力端子２２ａからのア
クセス競合制御信号のいずれかを選択的に通過させる選
択制御回路１６ａと、選択制御回路１６ａの出力に応答
して動作するメモリブロック１７ａを含む。

【００９６】第２のデュアルポートメモリ１０ｂも、同
様に、アクセス競合検出結果信号入力端子２１ｂ、アク
セス競合制御信号入力端子２２ｂ、Ｂポートデータ入出
力端子２７ｂ、Ａポートデータ入出力端子２８ｂ、アク
セス競合制御信号出力端子２４ｂ、アクセス競合検出結
果信号出力端子２３ｂ、Ｂポートアドレス入力端子２５
ｂおよびＡポート入力端子２６ｂを外部端子として含
む。第２のデュアルポートメモリ１０ｂはさらに、内部
回路として、同様に、アクセス競合検出回路１１ｂ、ア
クセス競合回避回路１４ｂ、判別回路１３ｂ、選択制御
回路１６ｂ、およびメモリブロック１７ｂを含む。

【００９７】第１のデュアルポートメモリ１０ａは下位
バイトデータを入出力するためのメモリブロックとして
用いられ、第２のデュアルポートメモリ１０ｂは、上位
バイトデータを入出力するためのメモリブロックとして
用いられる。すなわち、第１のデュアルポートメモリ１
０ａのＡポートデータ入出力端子２８ａへはＡポートの
下位バイトデータＩ／ＯＡＬが入出力され、Ｂポートデ
ータ入出力端子２７ａは下位バイトデータＩ／ＯＢＬが
入出力される。第２のデュアルポートメモリ１０ｂにお
いては、Ｂポートデータ入出力端子２７ｂは上位バイト
データＩ／ＯＢＨが入出力され、Ａポートデータ入出力
端子２８ｂには上位バイトデータＯＡＨが入出力され
る。

【００９８】この２つのデュアルポートメモリ１０ａお
よび１０ｂがアクセス競合を回避するために、各制御信
号入出力端子が相互接続される。第１のデュアルポート
メモリ１０ａのアクセス競合検出結果信号入力端子２１
ａは接地電位に接続される。第１のデュアルポートメモ
リ１０ａのアクセス競合制御信号入力端子２２ａはオー
プン状態すなわちハイインピーダンス状態とされる。第
１のデュアルポートメモリ１０ａのアクセス競合検出結
果信号出力端子２３ａは第２のデュアルポートメモリ１
０ｂのアクセス競合検出結果信号入力端子２１ｂに接続
される。第１のデュアルポートメモリ１０ａのアクセス
競合制御信号出力端子２４ａは第２のデュアルポートメ
モリ１０ｂのアクセス競合制御信号入力端子２２ｂに接
続される。第２のデュアルポートメモリ１０ｂのアクセ
ス競合検出結果信号出力端子２３ｂおよびアクセス競合
制御信号出力端子２４ｂはオープン状態とされる。この
接続形態においては、判別回路１３ａはディスエーブル
状態とされ、判別動作を行なわず、選択制御回路１６ａ
は常時アクセス競合回避回路１４ａからのアクセス競合
制御信号すなわちアクセス競合判定結果信号をメモリブ
ロック１７ａへ伝達する。このアクセス競合回避回路１
４ａのアクセス競合判定結果すなわちアクセス競合制御
信号は選択制御回路１６ａおよび端子２４ａ，２２ｂを
介して第２のデュアルポートメモリ１０ｂの選択制御回
路１６ｂへ伝達される。

【００９９】判別回路１３ｂは、アクセス競合検出回路
１１ａおよび１１ｂのアクセス競合検出信号に応じて選
択制御回路１６ｂの選択動作を制御する。したがってこ
の場合においても、図１に示す構成の場合と同様の動作
が行なわれ、発生したアクセス競合の組合わせに応じて
最適なアクセス競合回避動作が実行される。

【０１００】なお上述の説明においては、独立にアクセ
ス可能なメモリブロックは８ビット単位であり、この８
ビット単位でデータの書込／読出が行なわれるメモリブ
ロックを２つ用い１６ビットＣＰＵのシステムに適用す
る構成について説明した。しかしながら、これは１つの
メモリブロックが１６ビット単位でのデータの書込／読
出が可能であり、３２ビットＣＰＵのシステムに適用さ
れる場合であっても上記実施例と同様の効果が得られ
る。

【０１０１】また、上記実施例においては、２つのメモ
リブロックのみが用いられているが、これは３２ビット
ＣＰＵシステムにおいて、８ビット単位でのデータの書
込／読出が行なわれるメモリブロックを４つ用いる場合
においても同様の構成を拡張することにより実現するこ
とができる。すなわち、たとえば、上位１６ビットと下
位１６ビットのデータのメモリブロックそれぞれに対し
第１の判別回路を設け、この判別回路出力に従って選択
制御回路の動作を駆動するように構成し、かつさらに上
位１６ビットと下位１６ビットのデータのメモリブロッ
クにおいてともにアクセス競合が発生している場合にお
いていずれか１つのアクセス競合回避回路の出力すなわ
ちアクセス競合制御信号をすべてのメモリブロックへ伝
達する構成とすれば同様に効率的なアクセス競合回避が
実現される。

【０１０２】上記実施例において、各メモリブロックが
独立に動作する場合、アドレス信号としては、すべての
メモリブロックへ共通のアドレスが与えられ、バイトデ
ータおよびワードデータの切換えはチップセレクト信号
により行なわれるような構成の場合、アクセス競合検出
回路において、チップセレクト信号とアドレスと両者を
制御信号として与え、チップセレクト信号がともに活性
状態となったときにアドレスの比較を行なってアクセス
競合が発生したか否かを判別する構成とすればよい。

【０１０３】またアドレス幅が８ビットデータの場合よ
りも１６ビットデータの場合の方が大きくなった場合に
おいて、下位バイトデータ用を選択するためのアドレス
と該上位バイトデータ用のアドレスと２つの領域があ
り、それぞれ独立に与える場合には、アクセス競合検出
回路へは単にアドレスのみが与えられればよい。

【０１０４】さらに、下位バイトデータ用メモリブロッ
クが奇数アドレスを割当てられ、上位バイトメモリブロ
ックが偶数アドレスを割当てられており、このアドレス
の偶数奇数を示すアドレスビットがチップセレクト信号
の一部として用いられる構成の場合においては、上位バ
イトデータ、下位バイトデータおよびワードデータの指
定は、アドレスビットＡ０からなる偶奇アドレスビット
とバイトハイイネーブル信号の組合わせにより行なわれ
る。上位バイトデータの指定は、バイトハイイネーブル
信号により行なわれ、下位バイトデータの指定はアドレ
スビットＡ０により行なわれる。この場合、バイトハイ
イネーブル信号もアクセス競合検出回路へ与えられて、
アクセス競合の検出が行なわれる。デコーダ回路はアド
レスビットＡ０を除くアドレスをデコードしている。

【０１０５】

【発明の効果】以上のようにこの発明によれば、各々が
独立に動作し、かつ複数のポートを介して独立にアクセ
ス可能な複数のメモリブロックからなるマルチポートメ
モリにおいて、各メモリブロックに対するアクセス競合
の発生状況に応じて各メモリブロック対応に設けられた
アクセス競合回避回路の判定結果信号を選択的かつメモ
リブロックへ与えてメモリブロックのアクセス競合回避
制御を実行するようにしている。このため、効率的に最
適のアクセス競合回避制御を実行することができ、アク
セス競合回避処理時間を短縮することができる。また、
アクセス競合回避発生状況に応じて選択的にアクセス競
合回避判定結果信号を利用するようにしているため、簡
易な制御回路の構成でアクセス競合回避を実現すること
ができ、正確なデータの書込／読出を行なうことかでき
るマルチポートメモリを得ることができる。また、外部
からは複雑な制御信号を与える必要がなく、内部で簡易
な回路構成によりアクセス回避競合回避が実行されてい
るため、アクセス競合によるデータの破壊の生じること
のない経済性に優れた信頼性の高いマルチポートメモリ
を得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例であるデュアルポートメモ
リの全体の構成を概略的に示す図である。

【図２】図１に示す上位バイトデータ用メモリに関連す
る部分の構成の一例を示す図である。

【図３】図１に示す上位バイトデータ用メモリに関連す
る部分の他の構成例を示す図である。

【図４】図１に示す上位バイト用メモリに関連する部分
のさらに他の構成例を示す図である。

【図５】この発明の他の実施例であるデュアルポートメ
モリシステムの構成例を示す図である。

【図６】マルチプロセサシステムの構成例を示す図であ
る。

【図７】従来のデュアルポートメモリの具体的構成の一
例を示す図である。

【図８】デュアルポートメモリのメモリセルアレイの具
体的構成を示す図である。

【図９】１６ビットＣＰＵシステムにおいて利用される
データの構造を示す図である。

【図１０】１６ビットＣＰＵシステムにおけるデュアル
ポートメモリのメモリブロックの構成を示す図である。

【図１１】従来のデュアルポートメモリにおけるアクセ
ス競合回避回路の構成例を示す図である。

【図１２】図１１に示すデュアルポートメモリに用いら
れるアクセス競合回避制御部の構成を示す図である。

【符号の説明】

１，２，１１ａ，１１ｂ アクセス競合検出回路 ３，１３ａ，１３３ｂ 判別回路 ４，５，５００ アクセス競合回避回路 ６ 選択制御回路 ７，８，１７ａ，１７ｂ メモリブロック

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 互いに独立にアクセス可能な第１のポー
   トと第２のポートとを少なくとも有するマルチポートメ
   モリであって、 各々が互いに独立にアクセス可能な複数のメモリブロッ
   クを備え、前記複数のメモリブロックの各々はそれぞれ
   第１および第２のポートを介してアクセス可能であり、 前記複数のメモリブロックの各々に対して設けられ、対
   応のメモリブロックに対して行なわれる前記第１および
   第２のポートからのアクセスが競合しているか否かを検
   出する複数のアクセス競合検出手段、 前記複数のアクセス競合検出手段各々に対応して設けら
   れ、対応のアクセス競合検出手段の出力信号に応答して
   それぞれの対応のメモリブロックに対するアクセスの競
   合を回避するための競合回避制御信号を発生するための
   複数のアクセス競合回避手段、 前記複数のアクセス競合検出手段からの出力信号に応答
   して、前記複数のアクセス競合回避手段の出力信号を選
   択的に通過させる選択手段、および 前記選択手段の出力信号に従ってそれぞれのメモリブロ
   ックの前記選択手段の出力信号が指定するポートをイネ
   ーブルするポート制御手段を備える、マルチポートメモ
   リ。