KR100560767B1

KR100560767B1 - 탈착 가능한 저장 장치를 포함하는 시스템 및 그것의 제어방법

Info

Publication number: KR100560767B1
Application number: KR1020030061089A
Authority: KR
Inventors: 최수환
Original assignee: 삼성전자주식회사
Priority date: 2003-09-02
Filing date: 2003-09-02
Publication date: 2006-03-13
Also published as: KR20050023705A; EP1513070A3; JP2005078648A; DE602004018719D1; JP4707352B2; US7617335B2; EP1513070A2; US20050050235A1; EP1513070B1

Abstract

본 발명에 따른 시스템은 호스트와, 낸드 플래시 메모리를 포함하는 서브시스템을 포함한다. 상기 호스트는 파워-업시 상기 플래시 메모리로부터 디바이스 정보를 읽고, 상기 읽혀진 디바이스 정보에 따라 상기 서브시스템이 다중 전원 모드를 갖는 지의 여부를 판별하며, 상기 서브시스템이 상기 다중 전원 모드를 가질 때 상기 호스트의 동작 특성에 대응하게 다중 전원 모드를 변경하도록 상기 서브시스템으로 소정 명령을 출력한다.

Description

탈착 가능한 저장 장치를 포함하는 시스템 및 그것의 제어 방법{SYSTEM INCLUDING INSERTABLE AND REMOVABLE STORAGE AND CONTROL METHOD THEREOF}

도 1은 본 발명에 따른 시스템을 개략적으로 보여주는 블록도;

도 2는 본 발명의 바람직한 실시예에 따른 도 1에 도시된 낸드 플래시 메모리를 개략적으로 보여주는 블록도;

도 3은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 내부 전원 전압 발생 회로를 보여주는 회로도;

도 4는 3.3V의 동작 전압을 사용하는 호스트의 제어 동작을 설명하기 위한 흐름도;

도 5는 본 발명에 따른 낸드 플래시 메모리의 디바이스 정보를 읽기 위한 동작 타이밍도; 그리고

도 6은 1.8V의 동작 전압을 사용하는 호스트의 제어 동작을 설명하기 위한 흐름도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 시스템 120 : 호스트

140 : 서브시스템 142 : 컨트롤러

144 : 낸드 플래시 메모리

본 발명은 전자 장치들에 관한 것으로, 좀 더 구체적으로는 탈착 가능한 저장 장치 (insertable and removable storage)를 포함하는 시스템에 관한 것이다.

전자 장치들, 특히 휴대용 전자 장치들에는, 발열 및 전력 소모의 감소를 위해서, 낮은 동작 전압이 절실히 요구되고 있다. 휴대용 전자 장치에는 본래의 기능과 함께 다른 기능들이 접목되고 있다. 예를 들면, 휴대용 전화기에는 본래의 통화 기능과 함께 정지 영상을 촬영하기 위한 카메라 기능과 동영상을 촬영하기 위한 캠코더 기능이 접목되고 있다. 본래 기능과 함께 추가된 기능들을 원활하게 처리하기 위해서는 그러한 전자 장치에는 대용량 저장 장치가 요구되고 있다.

대용량 저장 장치로서 휴대용 전자 장치에 적합한 메모리는, 잘 알려진 바와 같이, NAND 플래시 메모리이다. 그러한 이유로, NAND 플래시 메모리는 탈착 가능한 카드 내에 포장된다. 그러한 카드는 사용자의 요구에 따라 휴대용 전자 장치에 삽입되거나 그것으로부터 분리될 수 있다. 예를 들면, 멀티미디어 카드 (MMC), 시큐어 디지털 카드 (SD card)스마트미디어 카드 (smartmedia card)나 컴팩플래시카드 (CompactFlashCard)와 같은 카드는 디지털 카메라, MP3 플레이어, 개인용휴대단말기 (PDA), 휴대용컴퓨터 (Handheld PC), 게임기, 팩스기, 스캐너, 프린터 등의 음성 및 영상, 데이터 저장매체로 사용되어지고 있다.

특히, 휴대용 저장 장치로서 탈착 가능한 카드는 다양한 동작 환경들에 놓이 게 된다. 예를 들면, 탈착 가능한 카드는 3.3V의 동작 전압에서 동작하는 전자 장치에서 사용될 수 있다. 또는, 탈착 가능한 카드는 3.3V의 동작 전압보다 낮은 전압에서 동작하는 전자 장치에서 사용될 수 있다. 3.3V의 동작 전압에서 동작하는 카드가 낮은 동작 전압에서 동작하는 휴대용 전자 장치에 사용되는 경우, 그러한 카드가 정상적으로 동작하는 지의 여부는 보장할 수 없다. 이는 3.3V의 동작 전압에서 동작하도록 설계된 카드의 저전압 특성이 나빠지기 때문이다.

따라서, 3.3V의 동작 전압 뿐만 아니라 그 보다 낮은 동작 전압을 사용하는 휴대용 전자 장치들에 모두 사용 가능한 휴대용 저장 장치가 요구된다.

본 발명의 목적은 동작 전압 조건에 관계없이 정상적으로 동작하는 탈착 가능한 저장 장치를 포함하는 시스템 및 그것의 제어 방법을 제공하는 것이다.

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 플래시 메모리를 구비한 서브시스템과; 그리고 상기 서브시스템을 제어하는 호스트를 포함하는 시스템의 제어 방법이 제공된다. 먼저, 상기 호스트는 파워-업시 상기 서브시스템의 플래시 메모리로부터 디바이스 정보를 읽고, 상기 읽혀진 디바이스 정보에 따라 상기 서브시스템이 다중 전원 모드를 갖는 지의 여부를 판별한다. 상기 호스트는 상기 서브시스템이 상기 다중 전원 모드를 가질 때, 상기 호스트의 동작 특성에 대응하게 이중 전원 모드를 변경하도록 상기 서브시스템으로 소정 명령을 출력한다.

이 실시예에 있어서, 상기 서브시스템은 제 1 동작 전압과 상기 제 1 동작 전압보다 낮은 제 2 동작 전압에서 동작한다.

이 실시예에 있어서, 상기 호스트는 상기 제 1 동작 전압에서 동작할 때 상기 파워-업시 상기 서브시스템으로 상기 소정 명령을 출력하지 않는다.

이 실시예에 있어서, 상기 호스트는 상기 제 2 동작 전압에서 동작할 때 상기 파워-업시 상기 서브시스템으로 상기 소정 명령을 출력한다.

이 실시예에 있어서, 상기 서브시스템의 플래시 메모리는 낸드 플래시 메모리를 포함한다.

이 실시예에 있어서, 상기 플래시 메모리는 상기 소정 명령에 응답하여 제어 신호를 발생하는 제어 회로와; 그리고 외부 전원 전압을 내부 전원 전압으로 변환하는 내부 전원 전압 발생 회로를 포함하며, 상기 내부 전원 전압 발생 회로는 상기 제어 신호에 응답하여 상기 외부 전원 전압과 동일한 전압 레벨을 갖는 상기 내부 전원 전압을 출력한다.

본 발명의 다른 특징에 따르면, 시스템은 호스트와; 그리고 플래시 메모리를 포함하는 서브시스템을 포함한다. 상기 호스트는 파워-업시 상기 플래시 메모리로부터 디바이스 정보를 읽고, 상기 읽혀진 디바이스 정보에 따라 상기 서브시스템이 다중 전원 모드를 갖는 지의 여부를 판별하며, 상기 서브시스템이 상기 다중 전원 모드를 가질 때 상기 호스트의 동작 특성에 대응하게 다중 전원 모드를 변경하도록 상기 서브시스템으로 소정 명령을 출력한다.

이 실시예에 있어서, 상기 플래시 메모리는 상기 소정 명령에 응답하여 제어 신호를 발생하는 제어 회로와; 그리고 외부 전원 전압을 내부 전원 전압으로 변환 하는 내부 전원 전압 발생 회로를 포함하며, 상기 내부 전원 전압 발생 회로는 상기 제어 신호에 응답하여 상기 외부 전원 전압과 동일한 전압 레벨을 갖는 상기 내부 전원 전압을 출력한다.

이 실시예에 있어서, 상기 내부 전원 전압 발생 회로는 상기 외부 전원 전압과 상기 내부 전원 전압 사이에 연결된 PMOS 트랜지스터와; 상기 내부전원 전압이 기준 전압보다 높은 지의 여부에 따라 상기 PMOS 트랜지스터를 제어하는 비교기와; 그리고 상기 PMOS 트랜지스터의 게이트 및 접지 전압 사이에 연결되며, 상기 제어 신호에 의해서 제어되는 NMOS 트랜지스터를 포함한다.

본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.

본 명세서에서 탈착 가능한 저장 장치 (insertable and removable storage)는 NAND 플래시 메모리를 포함한 카드를 포함한다. 본 명세서에 있어서, 용어들 "탈착 가능한 저장 장치", "탈착 가능한 카드" 그리고 "탈착 가능한 메모리 카드"은 동일한 의미로 사용될 것이다. 또는, 용어들 "메모리 카드" 및 "메모리 스틱"은 동일한 의미로 사용될 것이다.

본 발명에 따른 시스템을 개략적으로 보여주는 블록도가 도 1에 도시되어 있다. 본 발명에 따른 시스템 (100)은 디지털 카메라, MP3 플레이어, 개인용휴대단말기 (PDA), 휴대용컴퓨터 (Handheld PC), 휴대용게임기, 휴대용팩스기 등과 같은 전자 장치들을 포함한다. 본 발명에 따른 시스템 (100)은 호스트 (host) (120)와 탈착 가능한 저장 장치로서 서브시스템 (subsystem) (140)을 포함한다. 호스트 (120) 는 서브시스템 (140)에 동작 전압을 공급하며, 서브시스템 (140)에 데이터 정보를 저장하거나 그것으로부터 데이터 정보를 읽는다. 서브시스템 (140)은 컨트롤러 (142)와 낸드 플래시 메모리 (144)를 포함한다. 컨트롤러 (142)는 호스트 (120)로부터 전송되는 명령에 응답하여 낸드 플래시 메모리 (144)의 동작을 제어한다. 낸드 플래시 메모리 (144)에는, 잘 알려진 바와 같이, 다양한 정보 (예를 들면, 메이커 코드, 디바이스 코드, 등등)가 저장되어 있다.

본 발명에 따른 시스템 (100)의 경우, 서브시스템 (140)이 호스트 (120)와 접속될 때, 호스트 (120)는 서브시스템 (140)이 어떠한 동작 환경 (예를 들면, 동작 전압)에서 동작하는 지의 여부를 판별하고, 판별 결과에 따라 호스트 (120)의 동작 환경에 적합하게 동작하도록 서브시스템 (140)을 제어한다. 예를 들면, 서브시스템 (140)이 단지 하나의 동작 전압 (예를 들면, 1.8V 또는 3.3V)에서만 동작하는 경우, 호스트 (120)는 별도의 제어 과정 없이 잘 알려진 읽기/쓰기 동작을 수행하도록 서브시스템 (140)을 제어한다. 또는, 서브시스템 (140)이 상이한 동작 전압들 (예를 들면, 1.8V 및 3.3V)에서 모두 동작하는 경우 (또는, 서브시스템 (140)이 이중 전원 모드를 갖는 경우), 호스트 (120)는 미리 설정된 제어 과정을 통해 서브시스템 (140)의 동작 환경 (예를 들면, 동작 전압)을 제어한다. 이러한 제어 과정을 따르면, 서브시스템 (140)은 시스템 (100) (또는 호스트 (120))의 동작 전압 (예를 들면, 3.3V 및 1.8V)에 관계없이 모두 사용될 수 있다. 이는 이하 상세히 설명될 것이다.

도 2는 본 발명의 바람직한 실시예에 따른 도 1에 도시된 낸드 플래시 메모 리를 개략적으로 보여주는 블록도이다.

도 2를 참조하면, 본 발명에 따른 낸드 플래시 메모리 장치 (144)는 데이터 정보를 저장하는 메모리 셀 어레이 (210)를 포함하며, 어레이 (210)는 복수 개의 낸드 또는 셀 스트링들을 포함한다. 잘 알려진 바와 같이, 낸드 스트링은 비트 라인에 연결된 스트링 선택 트랜지스터 (string select transistor), 공통 소오스 라인에 연결된 접지 선택 트랜지스터 (ground select transistor), 그리고 선택 트랜지스터들 사이에 직렬로 연결된 메모리 셀 트랜지스터들로 구성되며, 메모리 셀 트랜지스터들은 대응하는 워드 라인들에 의해서 각각 제어되도록 구성된다. 어드레스 버퍼 회로 (220)는 제어 회로 (270)의 제어에 따라 입출력 핀들 (IO0-IOn)에 제공되는 열 및 행 어드레스들을 래치한다. 그렇게 래치된 열 및 행 어드레스들은 열 디코더 회로 (column decoder circuit) (230) 및 행 디코더 회로 (row decoder circuit) (240)로 각각 전달된다. 행 디코더 회로 (240)는 입력된 어드레스에 응답하여 워드 라인들 중 하나를 선택하고 선택된 워드 라인 및 비선택된 워드 라인들로 각각 워드 라인 전압들을 공급한다. 예를 들면, 독출 동작 동안, 선택된 워드 라인에는 독출 전압이 공급되고 비선택된 워드 라인들에는 패스 전압이 각각 공급된다. 프로그램 동작 동안, 선택된 워드 라인에는 프로그램 전압이 공급되고 비선택된 워드 라인들에는 패스 전압이 각각 공급된다. 워드 라인 전압들로서, 독출 전압, 패스 전압, 그리고 프로그램 전압은 제어 회로 (270)의 제어에 따라 고전압 발생 회로 (280)에서 생성된다. 고전압 발생 회로는 잘 알려진 펌프 회로를 이용하여 구현 가능하다.

계속해서 도 2를 참조하면, 감지 증폭 회로 (250)는 잘 알려진 페이지 버퍼 회로로, 동작 모드에 따라 다양한 기능을 수행한다. 예를 들면, 독출 동작 동안, 감지 증폭 회로 (250)는 선택된 워드 라인의 메모리 셀들로부터 데이터를 독출한다. 프로그램 동작 동안, 감지 증폭 회로 (250)는 프로그램될 데이터 상태들에 따라 비트 라인들로 프로그램 전압 또는 프로그램 금지 전압을 공급한다. 데이터 레지스터 (260)는, 독출 동작 동안, 감지 증폭 회로 (250)에 의해서 독출된 데이터를 임시적으로 저장한다. 데이터 레지스터 (260)는, 프로그램 동작 동안, 메모리 셀들에 프로그램될 데이터를 임시 저장한다. 데이터 입력 버퍼 회로 (290)는 메모리 셀들에 프로그램될 데이터를 입출력 핀들 (IO0-IOn)을 통해 입력받고 입력된 데이터를 데이터 레지스터 (260)로 전달한다. 데이터 출력 버퍼 및 구동 회로 (300)는 데이터 레지스터 (260)로부터 출력되는 데이터에 따라 입출력 핀들 (IO0-IOn)을 구동한다. 데이터 입력 버퍼 회로 (290)와 데이터 출력 버퍼 및 구동 회로 (300)는 제어 회로 (270)에 의해서 제어된다.

제어 회로 (270)는 제어 신호들 (CE#, WE#, RE#, CLE, ALE)에 응답하여 동작하며, 입출력 핀들 (IO0-IOn)을 통해 제공되는 명령에 따라 프로그램/독출/소거 동작을 제어한다. 특히, 본 발명에 따른 제어 회로 (270)는 도 1의 호스트 (120)로부터 동작 전압을 설정하기 위한 소정 명령 (이하, "전압 설정 명령"이라 칭함)이 입력될 때 제어 신호 (nDUAL_VCC_EN)를 활성화시킨다. 제어 신호 (nDUAL_VCC_EN)는 낸드 플래시 메모리 (144)가 어떤 동작 전압에서 동작해야 하는 지를 나타낸다. 예를 들면, 제어 신호 (nDUAL_VCC_EN)가 비활성화될 때, 낸드 플래시 메모리 (144)는 3.3V의 동작 전압을 이용하여 읽기/쓰기 동작을 수행한다. 제어 신호 (nDUAL_VCC_EN)가 활성화될 때, 낸드 플래시 메모리 (144)는 1.8V의 동작 전압을 이용하여 읽기/쓰기 동작을 수행한다.

내부 전원 전압 발생 회로 (310)는 외부 전원 전압 (EVC)을 입력받아 낸드 플래시 메모리 (144)에 사용될 내부 전원 전압 (IVC)을 발생한다. 잘 알려진 바와 같이, 일정한 동작 특성을 확보하기 위해서, 동작 전압 변화 및 노이즈 특성을 고려하여 외부 전원 전압 (EVC)을 다운시킨 내부 전원 전압 (IVC)이 사용된다. 내부 전원 전압 발생 회로 (310)는, 일반적으로, 외부 전원 전압 (EVC)이 미리 설정된 내부 전원 전압보다 높다는 전제 조건하에서 설계된다. 그러한 이유로, 외부 전원 전압 (EVC)이 미리 설정된 내부 전원 전압보다 낮으면, 낸드 플래시 메모리 (144)의 동작 특성을 보장하기 어렵다. 예를 들면, 3.3V 호스트는 3.3V±10%의 동작 특성을 만족하는 서브시스템을 필요로 하고, 1.8V 호스트는 1.8V±5%의 동작 특성을 만족하는 서브시스템을 필요로 한다. 이를 만족시키기 위해서, 본 발명에 따른 내부 전원 전압 발생 회로 (310)는 제어 신호 (nDUAL_VCC_EN)의 비활성화에 응답하여 외부 전원 전압 (EVC)을 낮춰 내부 전원 전압 (IVC)을 발생한다. 내부 전원 전압 발생 회로 (310)는 제어 신호 (nDUAL_VCC_EN)의 활성화에 응답하여 전압 강하없이 외부 전원 전압 (EVC)을 내부 전원 전압 (IVC)으로서 출력한다.

도 3은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 내부 전원 전압 발생 회로를 보여주는 회로도이다.

도 3을 참조하면, 내부 전원 전압 발생 회로 (310)는 비교기 (311), PMOS 트 랜지스터 (312), NMOS 트랜지스터들 (313, 316), 그리고 인버터들 (314, 315)을 포함한다. 비교기 (311)는 기준 전압 (Vref)을 입력받는 반전 입력 단자 (-)와 내부 전원 전압 (IVC)을 입력받는 비반전 입력 단자 (+)를 갖는다. PMOS 트랜지스터 (312)는 외부 전원 전압 (EVC)과 내부 전원 전압 (IVC) 사이에 연결되며, 비교기 (311)의 출력에 의해서 제어된다. NMOS 트랜지스터 (313)는 PMOS 트랜지스터 (312)의 게이트와 접지 전압 사이에 연결되며, 인버터 (314)를 통해 전달되는 제어 신호 (nDUAL_VCC_EN)에 의해서 제어된다. 인버터 (315)는 인버터 (314)와 함께 래치를 구성하도록 연결된다. NMOS 트랜지스터 (316)는 NMOS 트랜지스터 (313)의 게이트와 접지 전압 사이에 연결되며, 제어 신호 (PWR)에 의해서 제어된다. 제어 신호 (PWR)는 파워-업 검출 회로 (미도시됨)로부터 생성된 신호로, 파워-업시 활성화되는 펄스 신호이다.

먼저, 제어 신호 (nDUAL_VCC_EN)가 비활성화 상태로 유지된다고 가정하자. 이러한 가정에 따르면, NMOS 트랜지스터 (313)는 턴 오프된다. 이러한 조건에서, 비교기 (311)는 내부 전원 전압 (IVC)이 기준 전압 (Vref)보다 높은 지의 여부를 판별한다. 내부 전원 전압 (IVC)이 기준 전압 (Vref)보다 높으면, PMOS 트랜지스터 (312)는 비교기 (311)의 출력에 의해서 턴 오프된다. 이때, 내부 전원 전압 (IVC)은 외부 전원 전압 (EVC)과 단절된다. 내부적으로 수행되는 동작으로 인해 내부 전원 전압 (IVC)이 낮아지게 된다. 만약 내부 전원 전압 (IVC)이 기준 전압 (Vref)보다 낮아지면, 비교기 (311)의 출력 신호는 접지 전압과 근사한 값을 가지게 되어 PMOS 트랜지스터 (312)는 턴 온된다. 이 경우, 내부 전원 전압 (IVC)은 외부 전원 전압 (EVC)과 연결되며, 그 결과 내부 전원 전압 (IVC)은 외부 전원 전압 (EVC)을 향해 상승하게 된다. 앞서 설명된 동작은 내부 전원 전압 (IVC)의 변화에 따라 반복적으로 수행될 것이다.

제어 신호 (nDUAL_VCC_EN)가 비활성화 상태로 유지된 상태에서 미리 설정된 내부 전원 전압 (IVC)보다 낮은 외부 전원 전압 (EVC)이 인가되면, 비교기 (311)의 출력 신호는 접지 전압이 아니라 접지 전압과 근사한 전압 레벨을 가지며, 그 결과 PMOS 트랜지스터 (312)가 약하게 턴 온된다 (또는 완전히 턴 온되지 못한다). 잘 알려진 바와 같이, 비교기 (311)가 차동 증폭기로 구성된다는 점을 고려하여 볼 때, 외부 전원 전압 (EVC)이 미리 설정된 내부 전원 전압 (IVC)보다 낮으면, 비교기 (311)의 출력 신호는 접지 전압이 아니라 접지 전압과 근사한 전압 레벨 (예를 들면, NMOS 트랜지스터의 문턱 전압 (약 0.7V)과 근사한 전압 레벨)을 가진다. 이로 인해서, PMOS 트랜지스터 (312)는 완전히 턴-온되지 못하며, 그 결과 내부 전원 전압 (IVC)은 외부 전원 전압 (EVC)과 동일한 전압 레벨을 갖지 못한다. 예를 들면, 내부 전원 전압 (IVC)은 외부 전원 전압 (EVC)보다 약 0.1V정도 낮은 전압 레벨을 갖는다. 이는 서브시스템 (140) 또는 낸드 플래시 메모리 (144)의 저전압 특성이 나빠짐을 의미한다.

계속해서 도 3을 참조하면, 제어 신호 (nDUAL_VCC_EN)가 활성화 상태로 유지되는 경우, NMOS 트랜지스터 (313)는 턴 온된다. 이러한 경우, 비교기 (311)의 동작에 관계없이 PMOS 트랜지스터 (312)의 게이트는 NMOS 트랜지스터 (313)를 통해 접지 전압에 연결되고, PMOS 트랜지스터 (312)는 완전히 턴 온된다. 이는 PMOS 트 랜지스터 (312)의 전압 강하없이 외부 전원 전압 (EVC)이 내부 전원 전압 (IVC)으로 전달되게 한다. 즉, 내부 전원 전압 (IVC)은 외부 전원 전압 (EVC)과 동일한 전압 레벨을 갖는다. 따라서, 이는 서브시스템 (140) 또는 낸드 플래시 메모리 (144)의 저전압 특성이 만족됨을 의미한다.

도 4는 3.3V의 동작 전압을 사용하는 호스트의 제어 동작을 설명하기 위한 흐름도이고, 도 5는 본 발명에 따른 낸드 플래시 메모리의 디바이스 정보를 읽기 위한 동작 타이밍도이다. 본 발명에 따른 시스템의 제어 동작이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.

도 1에 도시된 호스트 (120)가 3.3V의 동작 전압에서 동작한다고 가정하자. 탈착 가능한 저장 장치로서 서브 시스템 (140)이 호스트 (120)와 연결된 상태에서 동작 전원이 공급될 때, 먼저, 호스트 (120)는 서브시스템 (140)의 낸드 플래시 메모리 (144)에 저장된 디바이스 정보를 읽는다 (S110). 좀 더 구체적으로 설명하면, 도 5에 도시된 바와 같이, 미리 설정된 타이밍에 따라 90h의 명령과 어드레스가 낸드 플래시 메모리 (144)에 입력되면, 낸드 플래시 메모리 (144)는 입력 어드레스에 저장된 다양한 정보 (예를 들면, 메이커 코드, 디바이스 코드, 유니크ID 코드(uniqueID code), 멀티플랜 코드(multi plane code))를 출력한다. 그렇게 출력된 정보는 컨트롤러 (142)를 통해 호스트 (120)로 전달된다.

앞서 설명된 바와 같이, 디바이스 정보는 낸드 플래시 메모리 (144)가 3.3V 또는 1.8V의 동작 전압에서만 동작하는 지 또는 낸드 플래시 메모리 (144)가 3.3V 및 1.8V의 동작 전압에서 모두 동작하는 지의 여부를 나타내는 정보를 포함한다.

그 다음에, 호스트 (120)는 그렇게 읽혀진 디바이스 정보에 따라 서브시스템 (140)이 3.3V의 동작 전압에서만 동작하는 서브시스템인 지의 여부를 판별한다 (S120). 만약 서브시스템 (140)이 3.3의 동작 전압에서만 동작하는 서브시스템이면, 호스트 (120)는 잘 알려진 방식에 따라 낸드 플래시 메모리 (144)의 읽기 및 쓰기 동작이 수행되도록 서브시스템 (140)을 제어한다 (S130). 만약 서브시스템 (140)이 3.3의 동작 전압에서만 동작하는 서브시스템이 아니면, 호스트 (120)는 낸드 플래시 메모리 (144)가 3.3V 및 1.8V의 동작 전압에서 모두 동작하는 지의 여부를 판별한다 (S140). 만약 서브시스템 (140)이 3.3V 및 1.8V의 동작 전압에서 모두 동작하는 서브시스템이면, 호스트 (120)는 잘 알려진 방식에 따라 낸드 플래시 메모리 (144)의 읽기 및 쓰기 동작이 수행되도록 서브시스템을 제어한다 (S130). 만약 서브시스템 (140)이 3.3V 및 1.8V의 동작 전압에서 모두 동작하는 서브시스템이 아니면, 호스트 (120)는 미리 설정된 에러 처리 과정을 수행할 것이다 (S150).

이상의 설명으로부터 알 수 있듯이, 1.8V 및 3.3V의 동작 전압들에서 모두 동작 가능한 서브시스템 (140)이 3.3V 호스트 (120)와 연결될 때, 호스트 (120)는 정상적인 읽기/쓰기 동작 이전에 전압 설정 명령을 서브시스템 (140)으로 출력하지 않는다. 이는 서브시스템 (140)의 낸드 플래시 메모리 (144)가 3.3V 동작 특성에 맞게 동작 가능하게 한다. 즉, 제어 신호 (nDUAL_VCC_EN)가 비활성화 상태로 유지되기 때문에, 내부 전원 전압 발생 회로 (310)의 NMOS 트랜지스터 (313)는 턴 오프된다. 따라서, 내부 전원 전압 발생 회로 (310)는 비교기 (311) 및 PMOS 트랜지스터 (312)를 통해 외부 전원 전압 (EVC)을 다운시킨 내부 전원 전압 (IVC)을 발생한 다.

도 1에 도시된 호스트 (120)가 1.8V의 동작 전압에서 동작한다고 가정하자. 탈착 가능한 저장 장치로서 서브시스템 (140)이 호스트 (120)와 연결된 상태에서 동작 전원이 공급될 때, 먼저, 호스트 (120)는 탈착 가능한 저장 장치 (140)의 낸드 플래시 메모리 (144)에 저장된 디바이스 정보를 읽는다 (S210). 앞서 설명된 바와 같이, 디바이스 정보는 낸드 플래시 메모리 (144)가 3.3V 또는 1.8V의 동작 전압에서만 동작하는 지 또는 낸드 플래시 메모리 (144)가 3.3V 및 1.8V의 동작 전압에서 모두 동작하는 지의 여부를 나타내는 정보를 포함한다. 디바이스 정보를 읽는 과정은 앞서 설명된 것과 동일하며, 그것에 대한 설명은 그러므로 생략된다. 그 다음에, 호스트 (120)는 그렇게 읽혀진 디바이스 정보에 따라 서브시스템 (140)이 1.8V의 동작 전압에서만 동작하는 서브시스템인 지의 여부를 판별한다 (S220). 만약 서브시스템 (140)이 1.8V의 동작 전압에서만 동작하는 서브시스템이면, 호스트 (120)는 잘 알려진 방식에 따라 낸드 플래시 메모리 (144)의 읽기 및 쓰기 동작이 수행되도록 서브시스템 (140)을 제어한다 (S230).

만약 서브시스템 (140)이 1.8V의 동작 전압에서만 동작하는 서브시스템이 아니면, 호스트 (120)는 낸드 플래시 메모리 (144)가 3.3V 및 1.8V의 동작 전압에서 모두 동작하는 지의 여부를 판별한다 (S240). 만약 서브시스템 (140)이 3.3V 및 1.8V의 동작 전압에서 모두 동작하는 서브시스템이면, 호스트 (120)는 소정의 전압 설정 명령을 정해진 타이밍에 따라 서브시스템 (140)으로 출력한다 (S250). 전압 설정 명령이 컨트롤러 (142)를 통해 낸드 플래시 메모리 (144)에 전달되며, 낸드 플래시 메모리 (144)의 제어 회로 (270)는 입력된 전압 설정 명령에 응답하여 제어 신호 (nDUAL_VCC_EN)를 활성화시킨다. 제어 신호 (nDUAL_VCC_EN)가 활성화됨에 따라 NMOS 트랜지스터 (313)는 턴 온된다. 이러한 경우, 비교기 (311)의 동작에 관계없이 PMOS 트랜지스터 (312)의 게이트는 NMOS 트랜지스터 (313)를 통해 접지 전압에 연결되고, PMOS 트랜지스터 (312)는 완전히 턴 온된다. 이는 PMOS 트랜지스터 (312)의 전압 강하없이 외부 전원 전압 (EVC)이 내부 전원 전압 (IVC)으로 전달되게 한다. 즉, 내부 전원 전압 (IVC)은 외부 전원 전압 (EVC)과 동일한 전압 레벨을 갖는다.

이후, 호스트 (120)는 잘 알려진 방식에 따라 낸드 플래시 메모리 (144)의 읽기 및 쓰기 동작이 수행되도록 서브시스템 (140)을 제어한다 (S230). 만약 서브시스템 (140)이 3.3V 및 1.8V의 동작 전압에서 모두 동작하는 서브시스템이 아니면, 호스트 (120)는 미리 설정된 에러 처리 과정을 수행할 것이다 (S260).

이상의 설명으로부터 알 수 있듯이, 1.8V 및 3.3V의 동작 전압들에서 모두 동작 가능한 서브시스템 (140)이 1.8V 호스트 (120)와 연결될 때, 호스트 (120)는 정상적인 읽기/쓰기 동작 이전에 전압 설정 명령을 서브시스템 (140)으로 출력한다. 이는 서브시스템 (140)의 낸드 플래시 메모리 (144)가 1.8V 동작 특성에 맞게 동작 가능하게 한다. 즉, 제어 신호 (nDUAL_VCC_EN)가 활성화 상태로 유지되기 때문에, 내부 전원 전압 발생 회로 (310)의 NMOS 트랜지스터 (313)는 PMOS 트랜지스 터 (312)의 게이트가 접지되도록 온된다. 따라서, 내부 전원 전압 발생 회로 (310)는 전압 강하없이 외부 전원 전압 (EVC)을 내부 전원 전압 (IVC)으로서 출력한다.

비록 도면에는 도시되지 않았지만, 1.8V에서만 동작하는 낸드 플래시 메모리의 경우, 내부 전원 전압 발생 회로없이 외부 전원 전압 (EVC)이 내부 전원 전압 (IVC)으로서 사용될 것이다. 또는, 잘 알려진 내부 전원 전압 발생 회로를 통해 외부 전원 전압 (EVC)이 내부 전원 전압 (IVC)으로서 사용될 것이다. 게다가, 서브시스템 (140)은 메모리 제어 기능을 수행하는 컨트롤러없이 낸드 플래시 메모리 (144)만으로 구성될 수 있다. 이때, 컨트롤러의 모든 기능은 호스트가 담당할 것이다. 그러한 서브시스템 역시 본 발명의 기술적 사상이 적용됨은 자명하다. 본 발명의 실시예에서는 명령 방식을 통해 전원 모드를 변경하였지만, 본 발명의 기술적 사상이 이에 국한되지 않음은 자명하다. 디바이스 정보를 메모리에 저장하는 대신에 로직 회로를 이용하여 디바이스 정보를 호스트로 출력하게 하는 방식도 사용될 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 서브시스템 (140)의 낸드 플래시 메모리 (144)가 미리 설정된 내부 전원 전압 (IVC)보다 낮은 외부 전원 전압 (EVC)을 이용한 호스트 (120)와 연결될 때, 내부 전원 전압 (IVC)이 외부 전원 전압 (EVC)보다 약 0.05V ~ 0.1V 정도 낮은 값을 갖게 되고, 이는 낸드 플래시 메모리의 저전압 마진 (low VCC margin)의 저하로 나타나게 된다. 하지만, 본 발명에 따른 시스템의 경우, 낸드 플래시 메모리 (144)가 미리 설정된 내부 전원 전압 (IVC)보다 낮은 외부 전원 전압 (EVC)을 이용한 호스트 (120)와 연결될 때, 호스트 (120)는 전압 설정 명령을 서브시스템 (140)에 인가하며, 그 결과 PMOS 트랜지스터 (312)의 게이트 전압이 NMOS 트랜지스터 (313)를 통해 접지 전압이 된다. 결과적으로, 내부 전원 전압 (IVC)이 외부 전원 전압 (EVC)과 동일한 전압 레벨을 갖기 때문에, 낮은 전원 전압에 대한 서브시스템 (140)의 낸드 플래시 메모리 (144)의 동작 특성을 보장하는 것이 가능하다.

Claims

플래시 메모리를 구비한 서브시스템과; 그리고 상기 서브시스템을 제어하는 호스트를 포함하는 시스템의 제어 방법에 있어서:

파워-업시 상기 서브시스템의 플래시 메모리로부터 디바이스 정보를 읽는 단계와;

상기 읽혀진 디바이스 정보에 따라 상기 서브시스템이 다중 전원 모드를 갖는 지의 여부를 판별하는 단계와; 그리고

상기 서브시스템이 상기 다중 전원 모드를 가질 때 상기 서브 시스템이 상기 호스트의 동작 특성에 대응하게 이중 전원 모드를 변경하도록, 상기 호스트가 상기 서브시스템에게 소정 명령을 출력하는 단계를 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서,

상기 서브시스템은 제 1 동작 전압과 상기 제 1 동작 전압보다 낮은 제 2 동작 전압에서 동작하는 것을 특징으로 하는 방법.
제 2 항에 있어서,

상기 호스트는 상기 제 1 동작 전압에서 동작할 때 상기 파워-업시 상기 서브시스템으로 상기 소정 명령을 출력하지 않는 것을 특징으로 하는 방법.
제 2 항에 있어서,

상기 호스트는 상기 제 2 동작 전압에서 동작할 때 상기 파워-업시 상기 서브시스템으로 상기 소정 명령을 출력하는 것을 특징으로 하는 방법.
제 2 항에 있어서,

상기 서브시스템의 플래시 메모리는 낸드 플래시 메모리를 포함하는 것을 특징으로 하는 방법.
제 2 항에 있어서,

상기 플래시 메모리는

상기 소정 명령에 응답하여 제어 신호를 발생하는 제어 회로와; 그리고 외부 전원 전압을 내부 전원 전압으로 변환하는 내부 전원 전압 발생 회로를 포함하며,

상기 내부 전원 전압 발생 회로는 상기 제어 신호에 응답하여 상기 외부 전원 전압과 동일한 전압 레벨을 갖는 상기 내부 전원 전압을 출력하는 것을 특징으로 하는 방법.
호스트와; 그리고

플래시 메모리를 포함하는 서브시스템을 포함하며,

상기 호스트는 파워-업시 상기 플래시 메모리로부터 디바이스 정보를 읽고, 상기 읽혀진 디바이스 정보에 따라 상기 서브시스템이 다중 전원 모드를 갖는 지의 여부를 판별하며, 상기 호스트는 상기 서브시스템이 상기 다중 전원 모드를 가질 때 상기 서브 시스템이 상기 호스트의 동작 특성에 대응하게 다중 전원 모드를 변경하도록 상기 서브시스템에게 소정 명령을 출력하는 시스템.
제 7 항에 있어서,

상기 서브시스템은 제 1 동작 전압과 상기 제 1 동작 전압보다 낮은 제 2 동작 전압에서 동작하는 시스템.
제 8 항에 있어서,

상기 호스트는 상기 제 1 동작 전압에서 동작할 때 상기 파워-업시 상기 서브시스템으로 상기 소정 명령을 출력하지 않는 시스템.
제 8 항에 있어서,

상기 호스트는 상기 제 2 동작 전압에서 동작할 때 상기 파워-업시 상기 서브시스템으로 상기 소정 명령을 출력하는 시스템.
제 8 항에 있어서,

상기 플래시 메모리는 낸드 플래시 메모리를 포함하는 시스템.
제 8 항에 있어서,

상기 플래시 메모리는

상기 소정 명령에 응답하여 제어 신호를 발생하는 제어 회로와; 그리고

외부 전원 전압을 내부 전원 전압으로 변환하는 내부 전원 전압 발생 회로를 포함하며,

상기 내부 전원 전압 발생 회로는 상기 제어 신호에 응답하여 상기 외부 전원 전압과 동일한 전압 레벨을 갖는 상기 내부 전원 전압을 출력하는 시스템.
제 12 항에 있어서,

상기 내부 전원 전압 발생 회로는

상기 외부 전원 전압과 상기 내부 전원 전압 사이에 연결된 PMOS 트랜지스터와;

상기 내부전원 전압이 기준 전압보다 높은 지의 여부에 따라 상기 PMOS 트랜지스터를 제어하는 비교기와; 그리고

상기 PMOS 트랜지스터의 게이트 및 접지 전압 사이에 연결되며, 상기 제어 신호에 의해서 제어되는 NMOS 트랜지스터를 포함하는 시스템.