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KR100395770B1 - 시스템의 부트-업 메모리로서 사용 가능한 불휘발성플래시 메모리 장치 및 그의 동작 방법 - Google Patents

시스템의 부트-업 메모리로서 사용 가능한 불휘발성플래시 메모리 장치 및 그의 동작 방법 Download PDF

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KR100395770B1
KR100395770B1 KR10-2001-0028368A KR20010028368A KR100395770B1 KR 100395770 B1 KR100395770 B1 KR 100395770B1 KR 20010028368 A KR20010028368 A KR 20010028368A KR 100395770 B1 KR100395770 B1 KR 100395770B1
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South Korea
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voltage
circuit
supply voltage
power supply
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권석천
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삼성전자주식회사
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Abstract

본 발명의 플래시 메모리 장치는 명령과 어드레스의 입력 없이 자체적으로 독출 동작을 수행한다. 또, 본 발명의 플래시 메모리는 외부로부터 명령과 어드레스, 그리고 데이터의 입력이 필요한 일반적인 기입/독출 동작들을 수행한다. 이들 기능은 사용자가 선택적으로 설정할 수 있다. 본 발명의 플래시 메모리 장치는 어떤 시스템의 부트-업 메모리로서 사용될 수 있는데, 전원 전압(VDD)이 공급되기 시작할 때, 스스로 시스템의 부트-업 메모리로서 사용되는 지의 여부를 판단하고, 그 결과에 따라서 적절한 동작 모드들로 진입한다.

Description

시스템의 부트-업 메모리로서 사용 가능한 불휘발성 플래시 메모리 장치 및 그의 동작 방법{NOVOLATILE FLASH MEMORY DEVICE USABLE AS A BOOT-UP MEMORY IN A SYSTEM AND METHOD OF OPERATING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는 컴퓨터 등과 같은 시스템에서 부트-업 메모리로서 사용 가능한 불휘발성 플래시 메모리 장치에 관한 것이다. 또, 본 발명은 컴퓨터 등과 같은 시스템에서 불휘발성 플래시 메모리 장치가 동작하는 방법에 관한 것이다.
불휘발성 플래시 메모리들(EEPROMs: Electrically Erasable, Programmable Read Only Memories)은, 컴퓨터들, 집적 회로(IC) 카드들, 디지털 카메라들, 캠코더들, 통신 단말기들 및 장비들, 의료기기들, 자동차 제어 시스템들과 같은 다양한응용처들에 사용되고 있다.
특히, 낸드 형(NAND type) 플래시 메모리는 노어 형(NOR type) 플래시 메모리에 비해 집적도 면에서 유리하기 때문에 대량 저장 매체(Mass Storage)로서 사용되기에 더 적합하다. 따라서, 낸드 형 플래시 메모리 주로 대량 저장 매체로서 사용되기 때문에, 낸드 형 플래시 메모리는 가능한 작은 핀 수, 높은 대량 데이터 전송율(Bulk Data Transfer Rate), 높은 업그레이드빌러티를 위해 패키지 핀 구성(Package Pin Configuration)이 동일할 것이 요구된다.
낸드 형 플래시 메모리들에 있어서, 명령, 어드레스 신호들 및 데이터 신호들은 복수의 데이터 입출력 핀들을 통해 전달된다. 따라서, 플래시 메모리들은 입출력 핀들을 통해 입력되는 신호들이 명령, 어드레스, 또는 데이터 중 어느 것을 나타내는 지를 구분하기 위한 제어 신호들(또는 스트로브 신호들), 예컨대, 칩 인에이블(Chip Enable) 신호, 명령 래치 인에이블(Command Latch Enable) 신호, 어드레스 래치 인에이블(Address Latch Enable) 신호, 기입 인에이블(Write Enable) 신호, 독출 인에이블(Read Enable) 신호, 스패어 에어리어 인에이블(Sapare Area Enable) 신호, 레디/비지(Ready/Busy) 신호 등을 필요로 한다.
개인용 컴퓨터 등과 같은 시스템에서, 플래시 메모리가 시스템 부트-업 메모리로서 사용되는 경우, 시스템 파워-온 시 BIOS(Basic Input/Output System)를 시스템의 메인 메모리로 읽어오기 위해서는 명령, 어드레스, 데이터 신호들의 입력 이전에 제어 신호들(스트로브 신호들)을 플래시 메모리로 제공하는 것이 필요하다. 이는 종래의 매스크(Mask) ROM, EPROM, EEPROM 대신에 플래시 메모리 장치가 부트-업 메모리로 사용되는 경우 별도의 복잡한 부트-업 인터페이싱 동작을 필요로 한다는 것을 의미한다. 따라서, 여러가지 응용처들에서 사용될 수 있도록 설계된 표준 플래시 메모리는, 현재의 구성 그대로인 한, 어떤 시스템의 부트-업 메모리로서 사용되기에 부적합하다.
본 발명의 주된 목적은 어떤 시스템의 부트-업 저장 요소로서 사용되기에 적합한 플래시 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 어떤 시스템에서 부트-업 저장 요소로서 사용될 수 있는 그리고 단순한 인터페이스 구성을 갖는 플래시 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 파워-온 시에 외부 어드레스 신호, 외부 명령 신호의 입력없이 부트-업 데이터를 독출할 수 있는 플래시 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 어떤 시스템에서 사용될 때 시스템 전체의 전력 소비를 줄일 수 있는 플래시 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 어떤 시스템에서 응용-지향(application-specific) 플래시 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 다양한 동작 모드들을 갖는 플래시 메모리 장치의 동작 방법을 제공하는 것이다.
도 1은 본 발명에 따른 불휘발성 플래시 메모리 장치의 바람직한 실시예의 블럭도;
도 2는 도 1의 전원 전압 검출 회로의 상세 회로도;
도 3은 도 1의 제어 회로의 한 예의 상세 회로도;
도 4는 도 1의 제어 회로의 다른 예의 상세 회로도;
도 5는 도 1의 독출 개시 회로의 상세 회로도;
도 6은 어떤 시스템에서 본 발명에 따른 불휘발성 플래시 메모리 장치의 동작 순서를 보여주는 플로우 챠트;
도 7은 시스템에서 부트-업 메모리로서 사용되는 도 1의 메모리 장치의 타이밍도;
도 8은 시스템에서 일반 메모리로서 사용되는 도 1의 메모리 장치의 타이밍도;
도 9는 본 발명에 따른 불휘발성 플래시 메모리 장치의 다른 바람직한 실시예의 블럭도;
도 10은 도 9의 전원 전압 검출 회로의 상세 회로도; 그리고
도 11은 도 9의 독출 개시 회로의 상세 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
100, 100a: 불휘발성 플래시 메모리 장치 110: 메모리 셀 어레이
120: 전원 전압 검출 회로 130: 행 어드레스 버퍼
140: 행 디코더 150: 열 어드레스 버퍼
160: 열 디코더 170, 170a: 제어 회로
180, 180a: 독출 개시 회로 190: 독출 제어기
200: 페이지 버퍼 210: 열 게이트 회로
220: 데이터 출력 버퍼
상기 목적들을 달성하기 위한 본 발명의 일 특징에 따르면, 어떤 시스템에서 부트-업 메모리로서 사용되기에 적합한 그리고 시스템의 전력 소모를 가능한 줄일 수 있도록 하는 플래시 메모리 장치가 제공된다. 본 발명의 플래시 메모리 장치는 어떤 시스템에서 부트-업 메모리로서 또는 시스템의 부트-업과 관련된 정보 이외의 정보를 저장하는 일반 메모리로서 선택적으로 사용될 수 있다. 본 발명의 플래시 메모리 장치는 행들과 열들로 배열되는 복수의 불휘발성 메모리 셀들을 구비하는 메모리 셀 어레이와, 전원 전압이 소정의 검출 전압보다 작을 때 제 1 검출 신호를 발생하는 전원 전압 검출 회로를 구비한다. 또, 본 발명의 플래시 메모리 장치는 제 1 검출 신호에 응답해서 내부적으로 어드레스를 발생하는 어드레스 발생 수단과, 상기 내부적으로 발생된 어드레스에 응답해서 메모리 셀 어레이로부터 데이터를 독출하는 독출 회로 및, 전원 전압이 상기 소정의 검출 전압보다 작을 때 디바이스 정보에 응답해서 독출 회로의 활성화를 선택적으로 제어하는 제어 신호를 발생하는 제어 회로를 더 포함한다. 상기 제어 회로는 상기 디바이스 정보를 저장하는 저장 회로를 구비한다. 상기 디바이스 정보에는 플래시 메모리 장치가 어떤 시스템에서 부트-업 메모리로서 사용되는 지의 여부를 나타내는 정보가 포함되어 있다.
본 발명의 플래시 메모리 장치는 어떤 시스템의 부트-업 메모리로서 사용될 때에만, 즉, 시스템의 부트-업 기간(바람직하게는 시스템 파워-온 기간) 동안, 디바이스 정보에 따라서 독출 회로가 활성화 되어서 부트-업 데이터의 감지 동작을 수행한다. 즉, 본 발명의 플래시 메모리 장치는 부트-업 메모리로서 사용되지 않을때에는 바람직하게는 시스템의 부트-업 기간 동안 디바이스 정보에 따라서 독출 회로가 비활성화 되어서 부트-업 데이터에 대한 감지 동작을 수행하지 않는다.
상기 저장 회로는 플래시 메모리 장치 상에 형성된 패드일 수 있고, 이 경우 상기 패드는 제 1 디바이스 설정 전압과 제 2 디바이스 설정 전압 중 어느 하나에 선택적으로 연결된다. 또, 상기 패드는 플래시 메모리 장치를 외부 장치들과 인터페이싱 하는 패드들 중 어느 하나이거나 본딩 패드들 중 어느 하나일 수 있다. 상기 제 1 및 제 2 디바이스 설정 전압들 중 하나는 논리 영 전압이고 나머지 하나는 논리 일 전압이다.
또, 상기 저장 회로는 적어도 하나의 퓨즈를 갖는 퓨즈 회로일 수도 있는데, 이 경우 상기 퓨즈 회로는 상기 적어도 하나의 퓨즈의 연결 상태에 응답해서 제 1 디바이스 설정 전압과 제 2 디바이스 설정 전압 중 어느 하나를 선택적으로 제공한다. 이 경우에도 상기 제 1 및 제 2 디바이스 설정 전압들 중 하나는 역시 논리 영 전압이고 나머지 하나는 논리 일 전압이다.
한편, 상기 검출 전압은 플래시 메모리 장치의 내부 공급 전압일 수 있는데, 이 경우 내부 공급 전압은 통상 전원 전압보다 작다. 이와는 달리, 상기 검출 전압은 전원 전압 보다 작으나 내부 공급 전압보다는 클 수도 있다. 또, 이와는 달리, 상기 검출 전압은 내부 공급 전압보다 작을 수도 있다.
상기 어드레스 발생 수단은 외부적으로 인가되는 어드레스를 저장하는 어드레스 버퍼를 구비하는 것이 바람직하다.
이상과 같은 본 발명의 플래시 메모리는, 그것이 어떤 시스템의 부트-업 메모리로서 사용될 때에 독출 회로가 활성화 되어서 부트-업 데이터의 감지 동작을 수행하는 반면에 부트-업 메모리로서 사용되지 않을 때에는 독출 회로가 비활성화 되어서 부트-업 데이터에 대한 감지 동작을 수행하지 않으므로, 시스템의 부트-업에 따라서 플래시 메모리 장치가 불필요하게 동작하는 것과 그로 인해 시스템 전력 소비를 줄일 수 있다.
한 바람직한 실시예에서, 상기 독출 회로는 상기 내부적으로 발생된 어드레스의 행 어드레스에 대응하는 하나 또는 그 이상의 행들을 선택하는 행 선택 회로와, 상기 내부적으로 발생된 어드레스의 열 어드레스에 대응하는 하나 또는 그 이상의 열들을 선택하는 열 선택 회로와, 상기 선택된 열들의 메모리 셀들에 저장된 데이터를 감지하는 페이지 버퍼와, 상기 전원 전압이 상기 소정의 검출 전압에 도달하고 상기 제어 신호가 활성화 될 때 제 2 검출 신호를 발생하는 독출 개시 회로 및, 상기 제 2 검출 신호에 응답해서 상기 페이지 버퍼의 감지 동작을 제어하는 독출 제어기를 구비한다. 이 실시예에서, 상기 독출 개시 회로의 활성화가, 상기 전원 전압이 상기 소정의 검출 전압보다 작을 때, 상기 디바이스 정보에 의존하는 상기 제어 회로로부터의 상기 제어 신호에 의해 선택적으로 제어된다. 이 실시예의 플래시 메모리 장치가 어떤 시스템의 부트-업 메모리로서 사용될 때에만 디바이스 정보에 따라서 독출 개시 회로가 활성화 됨으로써 부트-업 데이터의 감지 동작이 수행된다. 반면에, 이 실시예의 플래시 메모리 장치가 부트-업 메모리로서 사용되지 않을 때에는 디바이스 정보에 따라서 독출 개시 회로가 비활성화 됨으로써 부트-업 데이터에 대한 감지 동작이 수행되지 않는다.
다른 바람직한 실시예에서, 상기 전원 전압 검출 회로의 활성화가, 상기 전원 전압이 상기 소정의 검출 전압보다 작을 때, 상기 디바이스 정보에 의존하는 상기 제어 회로로부터의 상기 제어 신호에 의해 선택적으로 제어된다. 이 실시예의 플래시 메모리 장치가 어떤 시스템의 부트-업 메모리로서 사용될 때에만 디바이스 정보에 따라서 전원 검출 회로가 활성화 됨으로써 부트-업 데이터의 감지 동작이 수행된다. 반면에, 이 실시예의 플래시 메모리 장치가 부트-업 메모리로서 사용되지 않을 때에는 디바이스 정보에 따라서 전원 검출 회로가 비활성화 됨으로써 부트-업 데이터에 대한 감지 동작이 수행되지 않는다.
본 발명의 다른 특징에 따르면, 어떤 시스템에서 전원 전압이 그 시스템으로 제공되기 시작될 때 그 시스템 내에 장착된 플래시 메모리 장치가 동작하는 방법이 제공된다. 이 방법에 따르면, 시스템의 파워-온 기간 동안 플래시 메모리 장치 자신이 시스템의 부트-업 메모리로서 설정되어 있는 지를 스스로 판단하도록 한다. 플래시 메모리 장치 자신이 시스템의 부트-업 메모리로서 설정되어 있을 때 파워-온 기간 동안 플래시 메모리 장치 자신의 내부에 저장되어 있는 부트-업 데이터를 독출하도록 한다. 플래시 메모리 장치 자신이 시스템의 부트-업 메모리로서 설정되어 있지 않을 때, 파워-온 기간 후에, 플래시 메모리 장치 자신의 일반 기입/독출 동작들의 수행이 가능한 레디 모드로 진입하도록 한다. 상기 판단 단계에서, 전원 전압이 소정의 기준 전압보다 작을 때, 플래시 메모리 장치가 자신이 시스템의 부트-업 메모리로서 설정되어 있는 지의 여부를 나타내는 디바이스 정보를 독출한다. 상기 부트-업 데이터 독출 단계는, 디바이스 정보가 시스템의 부트-업 메모리로서플래시 메모리 장치가 설정되어 있음을 나타낼 때, 내부적으로 어드레스를 발생하도록 한다. 이렇게 발생된 어드레스에 의해, 전원 전압이 상기 소정의 검출 전압에 이르게 될 때, 부트-업 데이터가 감지된다. 이와는 달리, 디바이스 정보가 시스템의 부트-업 메모리로서 플래시 메모리 장치가 설정되어 있지 않음을 나타낼 때에는 상기 감지 단계의 수행은 금지된다. 따라서, 어떤 시스템의 부트-업에 따라서 거기에 구비된 플래시 메모리 장치의 불필요한 동작 및 그 동작으로 인한 시스템 전력의 소비를 줄일 수 있다.
다음에는 첨부된 도 1 내지 도 11을 참조하여 본 발명의 바람직한 실시예들에 대해 상세히 설명한다. 첨부된 도면들에서 동일하거나 유사한 구성요소들은 동일하거나 유사한 참조 번호 또는 부호들에 의해서 각각 참조된다.
도 1은 본 발명에 따른 불휘발성 플래시 메모리 장치의 바람직한 실시예의 블럭도이다. 도 1의 플래시 메모리 장치(100)는 컴퓨터 등과 같은 어떤 시스템에서 부트-업 전용의 메모리로서 사용되기에 적합한 구성을 갖는다. 또, 플래시 메모리 장치(100)는 어떤 시스템에서 그 시스템의 부트-업과 관련된 정보를 제외한 정보를 저장하는 일반 메모리로서 사용될 수 있다. 또, 플래시 메모리 장치(100)는 어떤 시스템에서 부트-업 메모리로서 사용됨과 동시에 시스템의 부트-업과 관련된 정보 이외의 일반 정보를 저장하는 메모리로서도 겸용될 수도 있다.
도 1을 참조하여, 메모리 셀 어레이(100)는 행들과 열들로 배열되는 복수의 불휘발성 메모리 셀들(도시되지 않음)을 구비한다. 전원 전압 검출 회로(120)는 전원 전압(VDD)이 소정의 검출 전압(Vdet)보다 작을 때 검출 신호(PDT)를 발생한다.행 어드레스 버퍼(130)는 검출 신호(PDT)에 응답해서 내부적으로 행 어드레스를 발생한다. 열 어드레스 버퍼(150)는 검출 신호(PDT)에 응답해서 내부적으로 열 어드레스를 발생한다. 행 및 열 어드레스 버퍼들(130, 150)에서 내부적으로 발생되는 어드레스들은 메모리 셀 어레이의 특정 페이지를 지정하는 것들로, 첫번째 또는 마지막 페이지를 지정하는 것이 바람직하다. 나아가, 행 및 열 어드레스 버퍼들(130, 150)에서 내부적으로 발생되는 어드레스들로부터 연속된 복수의 페이지들을 지정하는 복수의 어드레스들이 메모리 장치(100) 내부에서 순차적으로 발생되도록 할 수 있다는 것이 이 기술분야에 통상적인 지식을 가진 자에게는 잘 이해될 것이다.
또, 행 및 열 어드레스 버퍼들(130, 150)은 외부로부터 입력되는 행 및 열 어드레스들(XRA, XCA)을 각각 일시적으로 래치한다. 행 디코더(140)는 행 어드레스(XRA)를 디코딩 하는 것에 의해 메모리 셀 어레이(110)의 복수의 행들 중 적어도 하나를 선택한다. 열 디코더(140)는 열 어드레스(XCA)를 디코딩 하는 것에 의해 메모리 셀 어레이(110)의 복수의 열들 중 적어도 하나를 선택한다. 결국, 행 어드레스 버퍼(130) 및 행 디코더(140)은 내부적으로 발생된 행 어드레스 또는 외부로부터 제공되는 행 어드레스(XRA)에 대응하는 하나 또는 그 이상의 행들을 선택하는 행 선택 회로로서 기능한다. 유사하게, 열 어드레스 버퍼(150) 및 열 어드레스 디코더(160)는 내부적으로 발생된 열 어드레스 또는 외부로부터 제공되는 열 어드레스(XCA)에 대응하는 하나 또는 그 이상의 열들을 선택하는 열 선택 회로로서 기능한다.
제어 회로(170 또는 170a)는 전원 전압(VDD)이 검출 전압(Vdet)보다 작을 때디바이스 정보에 응답해서 제어 신호(EN)을 발생한다. 독출 개시 회로(180)는 검출 신호(PDT) 및 제어 신호(EN)에 응답해서 검출 신호(φPDT)를 발생한다. 구체적으로, 독출 개시 회로(180)의 출력 신호(φPDT)는, 검출 신호(PDT)가 전원 전압(VDD)가 검출 전압(Vdet)에 도달함과 아울러 제어 신호(EN)가 활성화 될 때, 활성화 된다.
독출 제어기(190)는 검출 신호(φPDT)가 활성화 될 때 독출 동작을 제어하기 위한 제어 신호를 발생한다. 페이지 버퍼(200)는 독출 제어기(190)의 출력 신호에 응답해서 선택된 메모리 셀들에 저장된 데이터에 대한 감지 동작을 수행한다. 열 게이트 회로(또는 Y-게이트 회로)(210)는 열 어드레스에 응답해서 페이지 버퍼(200)에 유지되어 있는 데이터를 데이터 출력 버퍼(220)로 전달한다. 데이터 출력 버퍼(220)는 페이지 버퍼(200)로부터 열 게이트 회로(210)를 통해 제공되는 데이터를 입출력 패드들 또는 핀들(도시되지 않음) 상으로 공급한다.
특히, 제어 회로(170 또는 170a)는 디바이스 정보를 저장하는 저장 회로(도시되지 않음)를 구비한다. 디바이스 정보에는 플래시 메모리 장치(100)가 어떤 시스템에서 부트-업 메모리로서 사용되는 지의 여부를 나타내는 정보가 포함되어 있다. 제어 회로(170 또는 170a)는 디바이스 정보에 따라서 독출 개시 회로의 활성화를 선택적으로 제어한다. 구체적으로, 제어 회로(170 또는 170a)는 플래시 메모리 장치(100)가 어떤 시스템의 부트-업 메모리로서 사용될 때에만 디바이스 정보에 따라서 시스템의 부트-업 데이터 독출 기간(예컨대, 시스템 파워-온 기간) 동안 독출 개시 회로(180)가 활성화 되도록 함으로써 부트-업 데이터의 감지 동작이 수행되도록 한다. 반면에, 플래시 메모리 장치(100)가 어떤 시스템에서 부트-업 메모리로서 사용되지 않을 때에는 디바이스 정보에 따라서 독출 개시 회로(180)가 비활성화 되도록 함으로써 부트-업 데이터에 대한 감지 동작이 수행되지 않도록 한다. 또, 부트-업 메모리로서 사용되지 않는 경우에, 플래시 메모리 장치(100)는 일반적인 기입/독출 동작들이 수행가능한 모드로 진입한다.
이상과 같이, 어떤 시스템에서 부트-업 메모리로서 또는 시스템의 부트-업과 관련된 정보 이외의 정보를 저장하는 일반 메모리로서 선택적으로 사용될 수 있는 플래시 메모리 장치(100)는, 그것이 일반 메모리로서 사용될 때, 시스템 부트-업 기간 동안에 자신이 탑재되는 시스템의 전력 소모를 가능한 줄일 수 있도록 한다.
도 2는 도 1의 전원 전압 검출 회로(120)의 상세 회로도이다. 도 2를 참조하여, 전원 전압 검출 회로(120)는 증가형(Enhancement Type) PMOS 트랜지스터(2), 공핍형(Delpletion Type) NMOS 트랜지스터(4), 그리고 CMOS 인버터들(6, 8, 10)을 포함한다. PMOS 트랜지스터(2)의 소오스-드레인 채널(또는 전류 통로)의 일측은 전원 전압(VDD)와 연결된다. PMOS 트랜지스터(2)의 게이트(즉, 제어 전극)는 접지 전압(VSS)에 연결된다. NMOS 트랜지스터(4)의 소오스-드레인 채널(또는 전류 통로)의 양측은 접지 전압(VSS)과 PMOS 트랜지스터(2)의 채널의 타측에 각각 연결된다. NMOS 트랜지스터(4)의 게이트(즉, 제어 전극)는 접지 전압(VSS)에 연결된다. 인버터들(6, 8, 10)은 트랜지스터들(2, 4)의 채널들의 접속 노드(N1)에 순서대로 직렬로 연결된다. 여기서, 인버터(6)의 트리거 전압은 검출 전압(Vdet)과 동일하게 설정된다. 즉, 인버터(6) 내의 NMOS 풀-다운(pull-down) 트랜지스터(도시되지 않음)의 문턱 전압(VT) 및 PMOS 풀-다운(pull-up) 트랜지스터(도시되지 않음)의 셧-오프(shut-off) 전압(VS)은 검출 전압(Vdet)과 동일하게 설정된다. 인버터(10)의 출력 단자는 검출 신호(PDT)를 제공한다.
이상과 같은 전원 전압 검출 회로(120)에서, 공핍형 NMOS 트랜지스터(4)는 일정한 양의 전류만이 접지 전압(VSS)으로 흐르도록 하는 전류 제한 저항 수단으로서 작용한다.
전원 전압(VDD)이 전혀 공급되지 않으면, 즉, 전원 전압(VDD)이 0V일 때, 노드(N1)의 전압(VN1)은 접지 전압(VSS)과 동일하다. 전원 전압(VDD)이 서서히 증가하면 노드(N1)의 전압(VN1)은 전원 전압(VDD)을 추종하고, 각 인버터들(6, 8, 10)의 출력 단자들의 전압들 역시 전원 전압(VDD)을 추종한다. 따라서, 검출 신호(PDT)가 전원 전압(VDD)을 추종한다. 이후, 전원 전압(VDD)이 검출 전압(Vdet)에 이르게 될 때 인버터(6)가 트리거 되고 인버터(6)는 논리 영(또는 로우 레벨)의 전압을 출력한다. 그 결과, 검출 신호(PDT)는 로우 레벨로 활성화 된다. (도 7 참조)
도 3은 도 1의 제어 회로의 한 예의 상세 회로도이다. 도 3을 참조하여, 제어 회로(170)는 제어 패드(또는 제어 핀)(12), 이 제어 패드(12)에 순서대로 직렬로 접속되는 복수(바람직하게는, 홀수 개)의 CMOS 인버터들(14, 16, 18)을 포함한다. 인버터(18)는 제어 신호(EN)을 제공한다.
제어 패드(12)는, 도 1의 플래시 메모리 장치(100)가 어떤 시스템에서 부트-업 메모리로서 사용될 때, 제 1 디바이스 설정 전압 또는 논리 영 전압(바람직하게는, 접지 전압 VSS)과 연결된다. 이때, 제어 신호(EN)은 하이 레벨로 활성화 된다.
반면에, 어떤 시스템에서 도 1의 플래시 메모리 장치(100)가 부트-업 메모리로서 사용되지 않을 때, 제어 패드(12)는 제 2 디바이스 설정 전압 또는 논리 일 전압(바람직하게는, 전원 전압 VDD)과 연결된다. 이때, 제어 신호(EN)는 로우 레벨로 비활성화 된다.
여기에는, 단지 하나의 패드만을 갖는 제어 회로(170)의 구성을 개시하지만, 제어 회로(170)는 2개 또는 그 이상의 패드들을 구비할 수도 있다. 이와 같이, 제어 회로(170)가 복수의 패드들을 구비하고 변경된 회로 구성요소들을 갖는 경우에는, 플래시 메모리 장치(100)가, 예컨대, 부트-업 메모리 전용으로서, 일반 메모리 전용으로서, 또는 부트-업 메모리와 일반 메모리 겸용으로서 사용될 수 있을 것이고, 더 나아가 플래시 메모리 장치(100)의 이미 선택된 용도를 변경하는 것도 가능할 것이다.
도 4는 도 1의 제어 회로의 다른 예의 상세 회로도이다. 도 4를 참조하여, 제어 회로(170a)는, 도 3의 제어 회로(170)의 패드(12) 대신에 퓨즈(13)와 공핍형 NMOS 트랜지스터(15)가 사용되는 것을 제외하고는, 도 3의 제어 회로(170)와 동일한 구성을 갖는다. 퓨즈(13)의 일측은 전원 전압(VDD)에 연결된다. 트랜지스터(15)의 소오스-드레인 채널(즉, 전류 통로)의 양측은 접지 전압(VSS) 및 퓨즈(13)의 타측과 각각 연결되고, 그것의 게이트(즉, 제어 전극)는 접지 전압(VSS)과 연결된다. 이 회로(170a)에서, 공핍형 NMOS 트랜지스터(15)는 일정한 양의 전류만이 접지 전압(VSS)으로 흐르도록 하는 전류 제한 저항 수단으로서 작용한다.
퓨즈(13)는, 도 1의 플래시 메모리 장치(100)가 어떤 시스템에서 부트-업 메모리로서 사용될 때, 절단된다. 이 경우, 노드(N2)의 전압(VN2)은 접지 전압(VSS)(제 1 디바이스 설정 전압 또는 논리 영 전압)으로 된다. 이때, 제어 신호(EN)은 하이 레벨로 활성화 된다.
반면에, 어떤 시스템에서 도 1의 플래시 메모리 장치(100)가 부트-업 메모리로서 사용되지 않을 때, 퓨즈(13)는 절단되지 않는다. 이 경우, 노드(N2)의 전압(VN2)은 전원 전압(VDD)(제 2 디바이스 설정 전압 또는 논리 일 전압)으로 된다. 이때, 제어 신호(EN)는 로우 레벨로 비활성화 된다.
여기에는, 단지 하나의 퓨즈만을 갖는 제어 회로(170a)의 구성을 개시하지만, 제어 회로(170a)는 2개 또는 그 이상의 퓨즈들을 구비할 수도 있다. 이와 같이, 제어 회로(170a)가 복수의 퓨즈들을 구비하고 변경된 회로 구성요소들을 갖는 경우에는, 플래시 메모리 장치(100)가, 예컨대, 부트-업 메모리 전용으로서, 일반 메모리 전용으로서, 또는 부트-업 메모리와 일반 메모리 겸용으로서 사용될 수 있을 것이고, 더 나아가 플래시 메모리 장치(100)의 이미 선택된 용도를 변경하는 것도 가능할 것이다.
이상과 같이, 플래시 메모리 장치(100)가 컴퓨터 등과 같은 어떤 시스템에서 부트-업 메모리로서 사용되는 경우, 도 3의 제어 회로(170)의 패드 또는 핀(12)은 접지 전압(VSS)과 연결되거나, 도 4의 제어 회로(170a)의 퓨즈(13)가 절단된다. 반면에, 플래시 메모리 장치(100)가 어떤 시스템에서 부트-업 메모리로서 사용되지않는 경우, 도 3의 제어 회로(170)의 패드 또는 핀(12)은 전원 전압(VDD)과 연결되거나, 도 4의 제어 회로(170a)의 퓨즈(13)는 절단되지 않는다. 결국, 제어 회로(170 또는 170a) 내 패드(12), 전원 전압 또는 접지 전압 간의 연결 상태, 그리고 퓨즈(13)의 연결 상태가 플래시 메모리 장치(100)가 어떤 시스템에서 부트-업 메모리로서 사용되는 지의 여부를 나타내는 디바이스 정보에 해당하고, 그 정보가 제어 회로(170 또는 170a) 내에 저장되어 있는 것과 동일한 효과가 얻어진다는 것을 이해할 수 있다. 즉, 도 3의 패드, 접지 전압 및, 전원 전압, 또는 도 4의 퓨즈는 제어 회로(170 또는 170a) 내에서 디바이스 정보를 저장하는 수단으로 작용함을 알 수 있다.
도 5는 도 1의 독출 개시 회로(180)의 상세 회로도이다. 도 5를 참조하여, 독출 개시 회로(180)은 복수(바람직하게는 홀수 개)의 CMOS 인버터들(20, 22, 24) 및 CMOS 노어 게이트(26)으로 구성되는 숏 펄스 발생 회로, 그리고 CMOS 낸드 게이트(28) 및 CMOS 인버터(30)로 구성되는 전달 게이트 회로를 포함한다. 전원 전압 검출 회로(120)의 검출 신호(PDT)는 노어 게이트(26)의 한 입력 단자로 제공됨과 아울러 인버터들(20, 22, 24)을 통해 노어 게이트(26)의 다른 입력 단자로 제공된다. 인버터들(20, 22, 24) 내의 NMOS 풀-다운 트랜지스터들(도시되지 않음)의 문턱 전압들(VT) 및 PMOS 풀-다운 트랜지스터들(도시되지 않음)의 셧-오프 전압들(VS)은 검출 전압(Vdet)과 동일하게 설정된다. 또, 2-입력 노어 게이트(26) 내의 NMOS 풀-다운 트랜지스터들(도시되지 않음)의 문턱 전압들(VT)은 검출 전압(Vdet)과 동일하게 설정된다. 유사하게, 노어 게이트(26) 내의 PMOS 풀-업 트랜지스터들(도시되지 않음)의 문턱 전압들(VT)은 전원 전압(VDD)가 검출 전압(Vdet)에 도달할 때 그 트랜지스터들이 셧-오프 되도록 설정된다. 노어 게이트(26)의 출력은 낸드 게이트(28)의 한 입력 단자로 제공된다. 제어 회로(170 또는 170a)의 제어 신호(EN)는 낸드 게이트(28)의 다른 입력 단자로 제공된다. 인버터(30)는 검출 신호(φPDT)를 출력한다.
숏 펄스 발생 회로의 노어 게이트(26)는 검출 신호(PDT)가 검출 전압(Vdet)에 도달하는 순간부터 정해진 시간 동안 유지되는 폭의 펄스 신호를 발생한다. 구체적으로, 검출 신호(PDT)이 로우 레벨로 활성화 될 때, 즉, 전원 전압(VDD)가 검출 전압(Vdet)에 도달할 때, 노어 게이트(26) 내의 NMOS 풀-업 트랜지스터들이 턴-온 되기 때문에 노어 게이트(26)의 출력은 로직 '1' 또는 하이 레벨로 된다. 그로부터 인버터들(20, 22, 24)에 의해 결정되는 일정한 지연 시간(Td)이 경과한 후에 인버터(24)의 출력이 하이 레벨로 될 때 노어 게이트(26)의 두 입력들 모두로 하이 레벨의 신호들이 공급되기 때문에 노어 게이트(26)의 출력이 로우 레벨로 된다. (도 7 참조) 이와 같이, 숏 펄스 발생 회로는 검출 신호(PDT)가 활성화 되는 순간부터 정해진 시간 동안 유지되는 폭의 펄스 신호를 발생한다. 이 펄스 신호는 제어 회로(28)로부터의 제어 신호(EN)가 하이 레벨로 활성화 되는 동안에만 낸드 게이트(28)와 인버터(30)로 구성되는 전달 게이트 회로를 통해 검출 신호(φPDT)로서 출력된다. 바꾸어 말하면, 전달 게이트 회로는 제어 신호(EN)가 활성화 되는 동안에만 펄스(φPDT)를 발생한다.
여기서 유의해야 할 점은 본 발명의 플래시 메모리 장치가, 일반 메모리로서 사용될 수 있음은 물론이고, 부트-업 메모리 만으로서 또는 부트-업 메모리와 일반 메모리의 겸용으로서 사용될 수 있다는 것이다. 즉, 본 발명의 플래시 메모리 장치는 명령과 어드레스의 입력 없이 자체적으로 독출 동작(즉, 부트-업 기능)을 수행할 수도 있고, 그리고/또는 상기 부트-업 기능 뒤에 수행되는 일반적인 기입/독출 동작들(이들 동작의 수행을 위해서는 외부로부터 명령과 어드레스, 그리고 필요한 경우 데이터를 받아들이는 것이 필요함)을 수행할 수도 있다. 이와 같은 본 발명의 플래시 메모리 장치의 기능들은 사용자가 선택적으로 설정할 수 있다. 이에 따라, 본 발명의 플래시 메모리 장치는, 전원 전압(VDD)이 공급되기 시작할 때(즉, 시스템의 파워-온 기간 동안), 스스로 시스템의 부트-업 메모리로서 사용되는 지의 여부를 판단하고, 그 결과에 따라서 적절한 동작 모드들로 진입한다.
다음에는 어떤 시스템 내에서 본 발명에 따른 플래시 메모리 장치의 동작 순서를 설명한다.
도 6을 참조하여, 단계 S60에서 시스템이 파워-온 되어서 전원 전압(VDD)이 전원 전압(VDD)가 인가되기 시작하면, 제어 플로우는 단계 S62로 진행하는데, 이 단계에서는 해당 플래시 메모리 장치 자신이 시스템의 부트-업 메모리로서 설정되어 있는 지를 스스로 판단한다. 이 단계에서, 해당 플래시 메모리 장치는, 전원 전압이 소정의 기준 전압보다 작을 때, 자신이 시스템의 부트-업 메모리로서 설정되어 있는 지의 여부를 나타내는 디바이스 정보를 독출한다.
단계 S64 및 S66에서, 플래시 메모리 장치 자신이 시스템의 부트-업 메모리로서 설정되어 있을 때 시스템 파워-온 기간 동안 플래시 메모리 장치 자신의 내부에 저장되어 있는 부트-업 데이터를 독출한다. 구체적으로, 단계 S64에서는 플래시 메모리 장치가 내부적으로 어드레스를 발생한다. 그리고, 단계 S66에서, 전원 전압이 상기 소정의 검출 전압에 이르게 될 때, 해당 플래시 메모리 장치는 내부적으로 발생된 어드레스에 의해 부트-업 데이터를 감지한다. 플로우는 다시 단계 S68로 진행하고, 이 단계에서 해당 플래시 메모리 장치는, 파워-온 기간 후에, 자신의 일반 기입/독출 동작들의 수행이 가능한 준비 모드로 진입한다.
한편, 단계 S62에서, 해당 플래시 메모리 장치 자신이 시스템의 부트-업 메모리로서 설정되어 있지 않을 때, 파워-온 기간 후에, 해당 플래시 메모리 장치는 자신의 일반 기입/독출 동작들의 수행이 가능한 준비 모드로 진입한다. 바꾸어 말하면, 디바이스 정보가 시스템의 부트-업 메모리로서 플래시 메모리 장치가 설정되어 있지 않음을 나타낼 때에는 시스템 파워-온 기간 동안의 불필요한 감지 동작의 수행이 금지된다. 따라서, 플래시 메모리 장치의 불필요한 동작으로 인한 전력 소비를 방지할 수 있다.
도 7은 시스템에서 부트-업 메모리로서 사용되는 도 1의 플래시 메모리 장치의 타이밍도이고, 도 8은 시스템에서 일반 메모리로서 사용되는 도 1의 플래시 메모리 장치의 타이밍도이다.
다음에는 도 1 내지 도 8을 참조하여, 도 1의 플래시 메모리 장치(100)의 동작을 상세히 설명한다.
먼저, 플래시 메모리 장치(100)가 어떤 시스템에서 부트-업 메모리로서 사용되는 경우에, 도 3의 제어 회로(170)의 패드 또는 핀(12)이 접지 전압(VSS)과 연결되거나, 도 4의 제어 회로(170a)의 퓨즈(13)가 절단된다.
도 7을 참조하여, 어떤 시스템의 파워-온 기간 동안, 전원 전압(VDD)이 상승하기 시작하면, 도 3에 도시된 전원 전압 검출 회로(120)의 검출 신호(PDT)의 전압 레벨도 전원 전압(VDD)의 레벨을 쫓아서 상승한다. 이와 같은 검출 신호(PDT)의 전압 상승에 응답하여 행 어드레스 버퍼(130) 및 열 어드레스 버퍼(150)는 내부적으로 행 및 열 어드레스들을 생성한다. 이때, 행 디코더(140)는 행 어드레스 버퍼(130)로부터의 행 어드레스에 응답해서 메모리 셀 어레이(110)의 특정 행(또는 페이지)을 선택한다.
이후, 전원 전압(VDD)이 검출 전압(Vdet)에 도달하면 전원 전압 검출 회로(120)의 검출 신호(PDT)의 전압은 접지 전압(VDD)과 동일해 진다. 이때, 도 3의 제어 회로(170)의 패드 또는 핀(12)이 접지 전압(VSS)과 연결되거나 도 4의 제어 회로(170a)의 퓨즈(13)가 절단되어 있기 때문에, 제어 회로(170 또는 170a)는 전원 전압(VDD)과 실질적으로 동일한 레벨(즉, 하이 레벨)의 제어 신호(EN)을 생성한다. 또한, 이때, 도 5의 독출 개시 회로(180) 내의 노어 게이트(26)의 출력은 전원 전압(VDD)과 실질적으로 동일한 레벨(즉, 하이 레벨)로 된다. 따라서, 독출 개시 회로(180)의 출력 신호(ΦPDT)는 전원 전압(VDD)과 실질적으로 동일한 레벨(즉, 하이 레벨)로 상승한다.
도 5의 독출 개시 회로(180) 내의 인버터들(20, 22, 24)에 의해 결정되는 소정의 지연 시간이 경과한 후에, 노어 게이트(26)의 출력은 접지 전압(VSS)과 실질적으로 동일한 레벨(즉, 로우 레벨)로 된다. 그 결과, 독출 개시 회로(180)의 출력 신호(ΦPDT)는 다시 전압(VSS)과 실질적으로 동일한 레벨(즉, 로우 레벨)로 떨어진다. 이와 같이, 플래시 메모리 장치(100)가 어떤 시스템에서 부트-업 메모리로서 사용되는 경우, 독출 개시 회로(180)는 펄스 신호(ΦPDT)를 출력한다.
독출 제어기(190)는 독출 개시 회로(180)로부터의 펄스 신호(ΦPDT)에 응답해서 페이지 버퍼(200)를 활성화 시킨다. 이로써, 페이지 버퍼(200)는 선택된 행 및 열(들)에 저장된 데이터(즉, 부트-업 데이터)를 감지 및 증폭한다. 이때, 플래시 메모리 장치(100)는 레디/비지 신호(R/B\)를 활성화 시키는 것에 의해 자신이 데이터를 독출하고 있는 중에 있음(즉, 비지 상태에 있음)을 외부(예컨대, 시스템의 중앙 처리 장치)에 알려서 자신으로의 억세스 시도를 차단한다. 여기서, 어떤 신호 부호 중의 '\'는 해당 신호가 논리 로우 상태에서 활성화 됨을 나타내는 것으로, 예컨대, CE\는 CE-bar를 나타내고, RE\는 RE-bar를 그리고 WE\는 WE-bar를 나타낸다.
이후, 데이터 감지 동작이 완료되면, 플래시 메모리 장치(100)는 레디/비지 신호(R/B\)를 비활성화 시키는 것에 의해 자신의 데이터 독출 동작이 완료되었음(즉, 레디 상태에 있음)을 외부(예컨대, 시스템의 중앙 처리 장치)에 알려서 자신으로의 억세스를 허용한다.
열 디코더(160)는 열 어드레스 버퍼(150)로부터의 열 어드레스에 응답해서 열 또는 Y 게이트 회로(210)을 제어하는 것에 의해 메모리 셀 어레이(110)의 특정열들을 선택한다. 이후, 외부(예컨대, 시스템의 중앙 처리 장치)로부터 제공되는 독출 인에이블 신호(RE\)가 활성화 될 때마다 감지된 데이터(즉, 부트-업 데이터)를 데이터 입/출력 핀들의 개수(예컨대, 8개 또는 16개)에 해당하는 비트 수만큼씩 데이터 출력 버퍼(220)를 통해 외부로 순서대로 출력한다.
이상과 같은 시스템 파워-온 기간 동안의 부트-업 데이터의 독출이 완료되면, 플래시 메모리 장치(100)는 자신의 일반적인 기입(소거 및 프로그램)/독출 동작 모드들을 수행할 수 있는 레디 모드로 진입한다. 따라서, 외부로부터의 기입/독출 요구가 있으면, 플래시 메모리 장치(100)는 그에 응하여 적절한 동작을 수행할 수 있는데, 이 경우에 부트-업 데이터가 저장된 영역의 기입이 금지되도록 함으로써 부트-업 데이터가 보호될 수 있도록 하는 것이 바람직하다. 특히, 플래시 메모리 장치(100)의 일반적인 기입/독출 동작들은, 외부로부터 제공되는 칩 인에이블(CE\), 명령 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 기입 인에이블 신호(WE\), 독출 인에이블 신호(RE\), 그리고 데이터 입출력 핀들을 통해 제공되는 명령에 따라서, 적절하게 수행된다는 것을 이 기술 분야에 대한 통상적인 지식을 가진 자는 잘 이해할 수 있을 것이다.
다음에는 플래시 메모리 장치(100)가 어떤 시스템에서 부트-업 메모리로서 사용되지 않는 경우를 설명한다. 이 경우, 도 3의 제어 회로(170)의 패드 또는 핀(12)은 전원 전압(VDD)과 연결되거나, 도 4의 제어 회로(170a)의 퓨즈(13)는 절단되지 않는다.
도 8을 참조하여, 어떤 시스템의 파워-온 기간 동안, 전원 전압(VDD)이 상승하기 시작하면, 도 3에 도시된 전원 전압 검출 회로(120)의 검출 신호(PDT)의 전압 레벨도 전원 전압(VDD)의 레벨을 쫓아서 상승한다. 이와 같은 검출 신호(PDT)의 전압 상승에 응답하여 행 어드레스 버퍼(130) 및 열 어드레스 버퍼(150)는 내부적으로 행 및 열 어드레스들을 생성한다. 더 엄밀히 말하면, 행 어드레스 버퍼(130) 및 열 어드레스 버퍼(150)는 미리 정해진 행 및 열 어드레스들로 각각 초기화 된다. 이때, 행 디코더(140)는 행 어드레스 버퍼(130)로부터의 행 어드레스에 응답해서 메모리 셀 어레이(110)의 특정 행(또는 페이지)을 선택하는 것이 가능한 상태에 있게 된다.
이후, 전원 전압(VDD)이 검출 전압(Vdet)에 도달하면 전원 전압 검출 회로(120)의 검출 신호(PDT)의 전압은 접지 전압(VDD)과 동일해 진다. 이때, 도 3의 제어 회로(170)의 패드 또는 핀(12)이 전원 전압(VDD)과 연결되거나 도 4의 제어 회로(170a)의 퓨즈(13)가 연결되어 있기 때문에, 제어 회로(170 또는 170a)는 접지 전압(VSS)과 실질적으로 동일한 레벨(즉, 로우 레벨)의 제어 신호(EN)을 생성한다. 이때, 도 5의 독출 개시 회로(180) 내의 노어 게이트(26)의 출력은 전원 전압(VDD)과 실질적으로 동일한 레벨(즉, 하이 레벨)로 된다. 하지만, 제어 회로(170 또는 170a)의 출력 신호(EN)가 접지 전압(VSS)과 실질적으로 동일한 레벨(즉, 로우 레벨)에 있기 때문에 독출 개시 회로(180)의 출력 신호(ΦPDT)는 접지 전압(VSS)과 실질적으로 동일한 레벨(즉, 로우 레벨)로 유지된다.
도 5의 독출 개시 회로(180) 내의 인버터들(20, 22, 24)에 의해 결정되는 소정의 지연 시간이 경과한 후에, 노어 게이트(26)의 출력은 접지 전압(VSS)과 실질적으로 동일한 레벨(즉, 로우 레벨)로 된다.
독출 제어기(190)는 독출 개시 회로(180)의 출력 신호(ΦPDT)의 비활성화에 응답해서 페이지 버퍼(200)를 비활성화 시킨다. 이로써, 시스템의 부트-업 기간(예컨대, 파워-업 기간) 동안에, 페이지 버퍼(200)에 의한 선택된 행 및 열(들)에 저장된 데이터(즉, 부트-업 데이터)의 감지 및 증폭 동작은 수행되지 않는다. 따라서, 시스템 부트-업 기간 동안에 독출 인에이블 신호(RE\)가 활성화 되더라도 데이터 입출력 핀들에는 아무런 데이터도 전달되지 않는다. 이와 같이, 부트-업 메모리로서 사용가능한 구성을 갖는 플래시 메모리 장치(100)가 어떤 시스템의 파워-온 동안에 불필요하게 데이터 독출 동작을 수행함으로 인한 시스템 전력 소비를 줄일 수 있다.
시스템 파워-온 기간이 경과 한 후에, 플래시 메모리 장치(100)는 자신의 일반적인 기입/독출 동작들의 수행을 위해, 레디 모드로 들어간다. 이 모드에서, 플래시 메모리 장치(100)는 외부로부터 제공되는 칩 인에이블(CE\), 명령 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 기입 인에이블 신호(WE\) 및, 독출 인에이블 신호(RE\)의 활성화/비활성화, 그리고 데이터 입출력 핀들을 통해 제공되는 명령을 모니터 한다.
도 9는 본 발명에 따른 불휘발성 플래시 메모리 장치의 다른 바람직한 실시예의 블럭도이다. 도 9의 플래시 메모리 장치(100a)는 제어 회로(170 또는 170a)가 전원 전압 검출 회로(120a)를 제어하는 것을 제외하고는 도 1의 플래시 메모리 장치(100)와 동일한 구성을 갖는다. 또, 도 9의 플래시 메모리 장치(100a)는 전체적으로 도 1의 플래시 메모리 장치(100)와 동일한 원리로 동작한다. 하지만, 도 9의 전원 전압 검출 회로(120a) 및 독출 개시 회로(180a)의 세부적인 회로 구성들은, 다음에 설명되는 바와 같이, 도 1의 전원 전압 검출 회로(120) 및 독출 개시 회로(180)의 구성들과 다소 상이하고, 그리고 그에 따른 전원 전압 검출 회로(120a) 및 독출 개시 회로(180a)의 세부적인 동작들은 전원 전압 검출 회로(120) 및 독출 개시 회로(180)의 그것들과 상이하다.
도 10은 도 9의 전원 전압 검출 회로(120a)의 상세 회로도이다. 도 10을 참조하여, 전원 전압 검출 회로(120a)는 낸드 게이트(11)를 더 포함하고 2 개의 검출 신호들을 발생하는 것을 제외하고는 도 2의 회로(120)와 동일한 구성을 갖는다. 낸드 게이트(11)의 한 입력은 인버터들(8, 10) 사이에 접속되고, 그것의 다른 한 입력으로는 제어 회로(170 또는 170a)로부터의 제어 신호(EN)이 제공된다. 인버터(10)의 출력은 검출 신호(PDT)로서 행 및 열 어드레스 버퍼들(130, 150)으로 제공된다. 낸드 게이트(11)의 출력은 검출 신호(PDT)로서 독출 개시 회로(180a)로 제공된다.
도 11은 도 9의 독출 개시 회로(180a)의 상세 회로도이다. 도 11을 참조하면, 독출 개시 회로(180a) 인버터들(20, 22, 24)과 노어 게이트(26)으로 이루어지는 숏 펄스 발생 회로만으로 구성된다.
다시 도 10을 참조하여, 낸드 게이트(11)로부터 독출 개시 회로(180a)로 제공되는 검출 신호(PDT)의 활성화는 제어 회로(170 또는 170a)로부터의 제어 신호(EN)에 의해 제어된다. 플래시 메모리 장치(100a)가 어떤 시스템의 부트-업 메모리로서 설정되어 있는 경우, 그 시스템의 파워-온 동안 제어 신호(EN)가 하이 상태로 활성화 되기 때문에 낸드 게이트(11)로부터 출력되는 신호(PDT)는 전원 전압(VDD)이 소정의 검출 전압(Vdet)에 이르게 될 때 실질적으로 접지 전압(VSS)과 동일한 레벨(로우 레벨)로 떨어진다. 이와 같은 낸드 게이트(11)의 출력 신호(PDT)의 레벨 천이에 의해, 앞에서 상세히 설명한 바와 같이, 독출 개시 회로(180a)가 펄스(ΦPDT)를 발생한다. 이 펄스(ΦPDT)에 응답해서 독출 제어기(190)가 페이지 버퍼(200)를 활성화 시키는 것에 의해, 시스템의 파워-온 동안에, 부트-업 데이터에 대한 독출 동작이 수행되도록 한다.
반면에, 플래시 메모리 장치(100a)가 어떤 시스템의 부트-업 메모리로서 설정되어 있지 않는 경우, 그 시스템의 파워-온 기간 동안 제어 신호(EN)가 로우 상태로 비활성화 되기 때문에 전원 전압(VDD)이 검출 전압(Vdet)에 이르게 되더라도 낸드 게이트(11)의 출력 신호(PDT)는 계속해서 전원 전압(VDD)를 추종한다. 이에 따라, 독출 개시 회로(180a)의 출력 신호(ΦPDT)는 시스템의 파워-온 기간 내내 로우 레벨로 유지된다. 그 결과, 독출 제어기(190)는 페이지 버퍼(200)를 비활성화 시키는 것에 의해, 시스템의 파워-온 동안에, 부트-업 데이터에 대한 독출 동작이 수행되지 않도록 한다.
이상에서는, 바람직한 실시예들을 통해 본 발명을 상세히 설명하였지만, 첨부된 특허청구범위에 기재된 본 발명의 범위를 벗어 나지 않는 범위내에서, 예컨대, 전원 전압 검출 회로(120 또는 120a), 제어 회로(170 또는 170a), 독출 개시 회로(180 또는 180a)가 다양한 구성들을 가질 수 있다는 것을 잘 이해할 수 있을것이다.
이상과 같은 본 발명에 따르면, 플래시 메모리 장치에 단순한 인터페이스 만을 추가하는 것에 의해 플래시 메모리 장치가 어떤 시스템의 부트-업 메모리로서 사용될 수 있도록 한다. 또, 본 발명의 플래시 메모리 장치는 시스템 파워-온 시에 외부 어드레스 신호, 외부 명령 신호의 입력 없이도 시스템 파워-온 기간 동안 부트-업 데이터를 자동으로 독출할 수 있다. 더욱이, 본 발명의 플래시 메모리 장치는, 어떤 시스템에서 부트-업 메모리로서 사용되지 않을 때, 시스템 파워-온 동안 그 플래시 메모리 장치의 불필요한 독출 동작의 수행을 금지하므로 시스템 전력의 소비를 줄일 수 있다.

Claims (39)

  1. 행들과 열들로 배열되는 복수의 불휘발성 메모리 셀들을 구비하는 메모리 셀 어레이와;
    전원 전압이 소정의 검출 전압보다 작을 때 제 1 검출 신호를 발생하는 전원 전압 검출 회로와;
    상기 제 1 검출 신호에 응답해서 내부적으로 어드레스를 발생하는 어드레스 발생 수단과;
    상기 내부적으로 발생된 어드레스에 응답해서 상기 메모리 셀 어레이로부터 데이터를 독출하는 독출 회로 및;
    상기 전원 전압이 상기 소정의 검출 전압보다 작을 때 디바이스 정보에 응답해서 독출 회로의 활성화를 선택적으로 제어하는 제어 신호를 발생하는 제어 회로를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 검출 전압은 상기 메모리 장치의 내부 공급 전압이며, 상기 내부 공급 전압은 상기 전원 전압보다 작은 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 검출 전압은 상기 전원 전압 보다 작고 상기 메모리 장치의 내부 공급전압보다 크며, 상기 내부 공급 전압은 상기 전원 전압보다 작은 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 검출 전압은 상기 메모리 장치의 내부 공급 전압보다 작고, 상기 내부 공급 전압은 상기 전원 전압보다 작은 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 어드레스 발생 수단은 외부적으로 인가되는 어드레스를 저장하는 어드레스 버퍼를 포함하는 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 디바이스 정보는 상기 메모리 장치가 어떤 시스템에서 부트-업 메모리로서 사용되는 지의 여부를 나타내는 플래시 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제어 회로는 상기 디바이스 정보를 저장하는 저장 회로를 포함하는 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 디바이스 정보는 상기 메모리 장치가 어떤 시스템에서 부트-업 메모리로서 사용되는 지의 여부를 나타내는 플래시 메모리 장치.
  9. 제 7 항에 있어서,
    상기 저장 회로는 상기 메모리 장치 상에 형성된 패드를 포함하고, 상기 패드는 제 1 디바이스 설정 전압과 제 2 디바이스 설정 전압 중 어느 하나에 선택적으로 연결되는 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 패드는 상기 메모리 장치를 외부 장치들과 인터페이싱 하는 패드들 중 하나인 플래시 메모리 장치.
  11. 제 9 항에 있어서,
    상기 패드는 본딩 패드들 중 하나인 플래시 메모리 장치.
  12. 제 9 항에 있어서,
    상기 제 1 및 제 2 디바이스 설정 전압들 중 하나는 논리 영 전압이고 나머지 하나는 논리 일 전압인 플래시 메모리 장치.
  13. 제 7 항에 있어서,
    상기 저장 회로는 적어도 하나의 퓨즈를 갖는 퓨즈 회로를 포함하고, 상기 퓨즈 회로는 상기 적어도 하나의 퓨즈의 연결 상태에 응답해서 제 1 디바이스 설정 전압과 제 2 디바이스 설정 전압 중 어느 하나를 선택적으로 제공하는 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 디바이스 설정 전압들 중 하나는 논리 영 전압이고 나머지 하나는 논리 일 전압인 플래시 메모리 장치.
  15. 행들과 열들로 배열되는 복수의 불휘발성 메모리 셀들을 구비하는 메모리 셀 어레이와;
    전원 전압이 소정의 검출 전압보다 작을 때 제 1 검출 신호를 발생하는 전원 전압 검출 회로와;
    상기 제 1 검출 신호에 응답해서 내부적으로 어드레스를 발생하는 어드레스 발생 수단과;
    상기 내부적으로 발생된 어드레스에 응답해서 상기 메모리 셀 어레이로부터 데이터를 독출하는 독출 회로 및;
    상기 전원 전압이 상기 소정의 검출 전압보다 작을 때 디바이스 정보에 응답해서 독출 회로의 활성화를 선택적으로 제어하는 제어 신호를 발생하는 제어 회로를 포함하되;
    상기 독출 회로는,
    상기 내부적으로 발생된 어드레스의 행 어드레스에 대응하는 하나 또는 그 이상의 행들을 선택하는 행 선택 회로와,
    상기 내부적으로 발생된 어드레스의 열 어드레스에 대응하는 하나 또는 그 이상의 열들을 선택하는 열 선택 회로와,
    상기 선택된 열들의 메모리 셀들에 저장된 데이터를 감지하는 페이지 버퍼와,
    상기 전원 전압이 상기 소정의 검출 전압에 도달하고 상기 제어 신호가 활성화 될 때 제 2 검출 신호를 발생하는 독출 개시 회로 및,
    상기 제 2 검출 신호에 응답해서 상기 페이지 버퍼의 감지 동작을 제어하는 독출 제어기를 구비하며,
    상기 독출 개시 회로의 활성화는, 상기 전원 전압이 상기 소정의 검출 전압보다 작을 때, 상기 디바이스 정보에 의존하는 상기 제어 회로로부터의 상기 제어 신호에 의해 선택적으로 제어되는 플래시 메모리 장치.
  16. 제 15 항에 있어서,
    상기 어드레스 발생 수단은 외부적으로 인가되는 어드레스를 저장하는 어드레스 버퍼를 포함하는 플래시 메모리 장치.
  17. 제 15 항에 있어서,
    상기 제어 회로는 상기 디바이스 정보를 저장하는 저장 회로를 포함하는 플래시 메모리 장치.
  18. 제 17 항에 있어서,
    상기 디바이스 정보는 어떤 시스템에서 상기 메모리 장치가 부트-업 메모리로서 사용되는 지의 여부를 나타내는 플래시 메모리 장치.
  19. 제 18 항에 있어서,
    상기 저장 회로는 상기 메모리 장치 상에 형성된 패드를 포함하고, 상기 패드는 제 1 디바이스 설정 전압과 제 2 디바이스 설정 전압 중 어느 하나에 선택적으로 연결되는 플래시 메모리 장치.
  20. 제 19 항에 있어서,
    상기 패드는 상기 메모리 장치를 외부 장치들과 인터페이싱 하는 패드들 중 하나인 플래시 메모리 장치.
  21. 제 19 항에 있어서,
    상기 패드는 본딩 패드들 중 하나인 플래시 메모리 장치.
  22. 제 19 항에 있어서,
    상기 제 1 및 제 2 디바이스 설정 전압들 중 하나는 상기 전원 전압이고 나머지 하나는 접지 전압인 플래시 메모리 장치.
  23. 제 18 항에 있어서,
    상기 저장 회로는 적어도 하나의 퓨즈를 갖는 퓨즈 회로를 포함하고, 상기 퓨즈 회로는 상기 적어도 하나의 퓨즈의 연결 상태에 응답해서 제 1 디바이스 설정 전압과 제 2 디바이스 설정 전압 중 어느 하나를 선택적으로 제공하는 플래시 메모리 장치.
  24. 제 23 항에 있어서,
    상기 제 1 및 제 2 디바이스 설정 전압들 중 하나는 상기 전원 전압이고 나머지 하나는 접지 전압인 플래시 메모리 장치.
  25. 행들과 열들로 배열되는 복수의 불휘발성 메모리 셀들을 구비하는 메모리 셀 어레이와;
    전원 전압이 소정의 검출 전압보다 작을 때 제 1 검출 신호를 발생하는 전원 전압 검출 회로와;
    상기 제 1 검출 신호에 응답해서 내부적으로 어드레스를 발생하는 어드레스 발생 수단과;
    상기 내부적으로 발생된 어드레스에 응답해서 상기 메모리 셀 어레이로부터데이터를 독출하는 독출 회로 및;
    상기 전원 전압이 상기 소정의 검출 전압보다 작을 때 디바이스 정보에 응답해서 독출 회로의 활성화를 선택적으로 제어하는 제어 신호를 발생하는 제어 회로를 포함하되;
    상기 전원 전압 검출 회로의 활성화는, 상기 전원 전압이 상기 소정의 검출 전압보다 작을 때, 상기 디바이스 정보에 의존하는 상기 제어 회로로부터의 상기 제어 신호에 의해 선택적으로 제어되는 플래시 메모리 장치.
  26. 제 25 항에 있어서,
    상기 독출 회로는,
    상기 내부적으로 발생된 어드레스의 행 어드레스에 대응하는 하나 또는 그 이상의 행들을 선택하는 행 선택 회로와,
    상기 내부적으로 발생된 어드레스의 열 어드레스에 대응하는 하나 또는 그 이상의 열들을 선택하는 열 선택 회로와,
    상기 선택된 열들의 메모리 셀들에 저장된 데이터를 감지하는 페이지 버퍼와,
    상기 전원 전압이 상기 소정의 검출 전압에 도달하고 상기 제어 신호가 활성화 될 때 제 2 검출 신호를 발생하는 독출 개시 회로 및,
    상기 제 2 검출 신호에 응답해서 상기 페이지 버퍼의 감지 동작을 제어하는 독출 제어기를 포함하는 플래시 메모리 장치.
  27. 제 25 항에 있어서,
    상기 어드레스 발생 수단은 외부적으로 인가되는 어드레스를 저장하는 어드레스 버퍼를 포함하는 플래시 메모리 장치.
  28. 제 25 항에 있어서,
    상기 제어 회로는 상기 디바이스 정보를 저장하는 저장 회로를 포함하는 플래시 메모리 장치.
  29. 제 28 항에 있어서,
    상기 디바이스 정보는 어떤 시스템에서 상기 메모리 장치가 부트-업 메모리로서 사용되는 지의 여부를 나타내는 플래시 메모리 장치.
  30. 제 29 항에 있어서,
    상기 저장 회로는 상기 메모리 장치 상에 형성된 패드를 포함하고, 상기 패드는 제 1 디바이스 설정 전압과 제 2 디바이스 설정 전압 중 어느 하나에 선택적으로 연결되는 플래시 메모리 장치.
  31. 제 30 항에 있어서,
    상기 패드는 상기 메모리 장치를 외부 장치들과 인터페이싱 하는 패드들 중하나인 플래시 메모리 장치.
  32. 제 30 항에 있어서,
    상기 패드는 본딩 패드들 중 하나인 플래시 메모리 장치.
  33. 제 30 항에 있어서,
    상기 제 1 및 제 2 디바이스 설정 전압들 중 하나는 상기 전원 전압이고 나머지 하나는 접지 전압인 플래시 메모리 장치.
  34. 제 29 항에 있어서,
    상기 저장 회로는 적어도 하나의 퓨즈를 갖는 퓨즈 회로를 포함하고, 상기 퓨즈 회로는 상기 적어도 하나의 퓨즈의 연결 상태에 응답해서 제 1 디바이스 설정 전압과 제 2 디바이스 설정 전압 중 어느 하나를 선택적으로 제공하는 플래시 메모리 장치.
  35. 제 34 항에 있어서,
    상기 제 1 및 제 2 디바이스 설정 전압들 중 하나는 상기 전원 전압이고 나머지 하나는 접지 전압인 플래시 메모리 장치.
  36. 어떤 시스템 내에서 플래시 메모리 장치가 동작하는 방법에 있어서:
    파워-온 기간 동안 상기 메모리 장치 자신이 상기 시스템의 부트-업 메모리로서 설정되어 있는 지를 판단하는 단계와;
    상기 메모리 장치 자신이 상기 시스템의 부트-업 메모리로서 설정되어 있을 때 상기 파워-온 기간 동안 상기 메모리 장치 자신의 내부에 저장되어 있는 부트-업 데이터를 독출하는 단계 및;
    상기 메모리 장치 자신이 상기 시스템의 부트-업 메모리로서 설정되어 있지 않을 때, 상기 파워-온 기간 후에, 상기 메모리 장치 자신의 일반 기입/독출 동작들의 수행이 가능한 준비 모드로 진입하는 단계를 포함하는 플래시 메모리 장치의 동작 방법.
  37. 제 36 항에 있어서,
    상기 판단 단계는 전원 전압이 소정의 기준 전압보다 작을 때, 상기 메모리 장치가 상기 시스템의 부트-업 메모리로서 설정되어 있는 지의 여부를 나타내는 디바이스 정보를 독출하는 단계를 포함하는 플래시 메모리 장치의 동작 방법.
  38. 제 37 항에 있어서,
    상기 부트-업 데이터 독출 단계는, 상기 디바이스 정보가 상기 시스템의 부트-업 메모리로서 상기 메모리 장치가 설정되어 있음을 나타낼 때, 내부적으로 어드레스를 발생하는 단계와 및;
    상기 전원 전압이 상기 소정의 검출 전압에 이르게 될 때 상기 내부적으로발생된 어드레스에 의존하여 상기 부트-업 데이터를 감지하는 단계를 포함하는 플래시 메모리 장치의 동작 방법.
  39. 제 38 항에 있어서,
    상기 디바이스 정보가 상기 시스템의 부트-업 메모리로서 상기 메모리 장치가 설정되어 있지 않음을 나타낼 때, 상기 감지 단계의 수행을 금지하는 단계를 더 포함하는 플래시 메모리 장치의 동작 방법.
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