JP2005346876A - 不揮発性半導体記憶装置及びそのデータ書込み若しくは消去方法 - Google Patents

Abstract

【課題】
書込み／消去時の電圧ストレスを低減できる不揮発性半導体記憶装置を提供すること。
【解決手段】
本発明にかかる不揮発性半導体記憶装置は、メモリセルに印加する書込み若しくは消去電圧を決定する制御回路２７と、決定された書込み若しくは消去電圧に関するデータを記憶するＥＸＴＲＡ領域２１と、記憶された書込み若しくは消去電圧に関するデータに基づいて、書込み若しくは消去電圧を発生する電圧発生回路３０と、発生された書込み若しくは消去電圧をメモリセルに印加する書込み回路１３若しくは消去回路１７と、を備えるものである。
【選択図】 図１

Description

本発明は、不揮発性半導体記憶装置及びそのデータ書込み若しくは消去方法に関し、特に、電気的にデータの書込み若しくは消去可能なメモリセルを備える不揮発性半導体記憶装置及びそのデータ書込み若しくは消去方法に関する。

電気的に書換え可能な不揮発性半導体メモリのうち、一括あるいはブロック単位にデータが消去されるフラッシュメモリは、パソコン（パーソナルコンピュータ）等に搭載されてＢＩＯＳ（Basic Input/Output System）の格納に用いられたり、パソコンやデジタルカメラ、家庭用ゲーム機等のメモリカード等として広く利用されている。

フラッシュメモリでは、メモリセルへのデータの書込み／消去を行う際、メモリセルのゲート及びソースに高電圧を印加する必要があり、この際の電圧ストレスが問題となってメモリセルの劣化を引き起こし、その結果、書込み／消去時間の増加につながるとともに、書換え回数が減少する。すなわち、書込み／消去時において、メモリセルに余分な電圧ストレスを与えないことは、フラッシュメモリの書換え回数の増加につながる。

フラッシュメモリにおけるメモリセルの状態には、読出し状態、書込み状態、消去状態が存在する。図８は、これらの状態において、フラッシュメモリのメモリセルに印加される電圧の電圧配置を示している。図８（ａ）はメモリセルのデータの読出し時、図８（ｂ）はメモリセルのデータの書込み時、図８（ｃ）はメモリセルのデータの消去時の電圧配置である。

尚、各メモリセルには、例えば、「０」又は「１」の１ビットのデータが記憶可能であり、本明細書では、メモリセルにこのデータを書込むことを「メモリセルの書込み」ともいい、メモリセルからこのデータを消去することを「メモリセルの消去」ともいい、メモリセルからこのデータを読出すことを「メモリセルの読出し」ともいう。

図８（ａ）から（ｃ）に示されるように、フラッシュメモリは、行方向（Ｘ方向）、列方向（Ｙ方向）にマトリクス状に配列された複数のメモリセルを含むメモリセルアレイから構成され、各メモリセルはＭＯＳトランジスタを備えている。各ＭＯＳトランジスタは、ゲートがメモリセルアレイの各行に設けられたワード線８１と接続され、ドレインがメモリセルアレイの各列に設けられたビット線８２と接続され、ソースがメモリセルアレイの各行に設けられたソース線８３と接続されている。ワード線８１、ビット線８２、ソース線８３に所定の電圧を加えることにより、選択されたメモリセルのデータの読出し、書込み、消去が行われる。

図８（ａ）に示されるように、メモリセルのデータの読出し時は、読出したいメモリセルに対して、ゲート電圧Ｖｒｅａｄ、ドレイン電圧Ｖｒｄが印加される。この例では、ゲート電圧Ｖｒｅａｄとして、ワード線８１に電源電位Ｖｄｄが印加され、ドレイン電圧Ｖｒｄとして、ビット線８２に１Ｖが印加され、ソース線８３には０Ｖが印加されている。

図８（ｂ）に示されるように、メモリセルのデータの書込み時は、書込みたいメモリセルに対して、ゲート電圧Ｖｗｇ、ドレイン電圧Ｖｗｄ、ソース電圧Ｖｗ（書込み電圧）が印加される。この例では、ゲート電圧Ｖｗｇとして、ワード線８１に１．６Ｖが印加され、ドレイン電圧Ｖｗｄとして、ビット線８２に０．６Ｖが印加され、ソース電圧Ｖｗとして、ソース線８３に７．６Ｖが印加されている。

図８（ｃ）に示されるように、メモリセルの消去時は、消去したいメモリセルに対して、ゲート電圧Ｖｅ（消去電圧）が印加される。この例では、ゲート電圧Ｖｅとして、ワード線８１に１２Ｖが印加され、ビット線８２及びソース線８３には０Ｖが印加されている。

このようなフラッシュメモリにおいては、上記の書込み電圧Ｖｗや消去電圧Ｖｅを、所定のパルス幅を有する書込みパルスや消去パルスとして、選択されたメモリセルに印加して、しきい値をシフトさせデータの記憶や消去を行うようにしているが、実際の製品では製造ばらつきにより、同一のパルス幅を有する書込みパルスや消去パルスを印加した場合でも書込み不良（書込み不足および過剰書込みを含む）や消去不良が発生するという問題があった。

そこで、書込み電圧Ｖｗや消去電圧Ｖｅをメモリセルの特性に応じて補正するフラッシュメモリが特許文献１で開示されている。図９から図１１を用いて、従来のフラッシュメモリについて説明する。

図９は、特許文献１に記載されている従来のフラッシュメモリの構成図である。このフラッシュメモリは、図９に示されるように、メモリアレイ１１、データラッチ１２、書込み回路１３、アドレスレジスタ回路１４、Ｘ−ＤＥＣ（デコーダ）回路１５、Ｙ−ＤＥＣ回路１６、消去回路１７、ＳＡ−ＡＭＰ（センスアンプ）回路１８、Ｉ／Ｏバッファ２３、電源回路２５、電源ＳＷ（切替）回路２６、制御回路２７を備えている。

電源回路２５によって、書込み電圧Ｖｗや消去電圧Ｖｅが生成され、書込み回路１３や消去回路１７等を介して、書込み電圧Ｖｗや消去電圧Ｖｅがメモリアレイ１１のメモリセルに印加される。電源回路２５は、書込み電圧Ｖｗや消去電圧Ｖｅの電圧を補正する電圧補正回路４０を備えている。

図１０は、従来のフラッシュメモリに設けられる電圧補正回路４０の構成を示す回路図である。図１０に示されるように、電圧補正回路４０は、昇圧回路（もしくは降圧回路）３１の出力電圧を直列抵抗Ｒで分圧する分圧回路４１、直列抵抗Ｒと並列に接続されたＭＯＳトランジスタＱａ，Ｑｂ，Ｑｃ，Ｑｄ，Ｑｅとから構成されている。これらのＭＯＳトランジスタＱａ〜Ｑｅのゲート端子に制御信号Ｓａ〜Ｓｅが入力され、書込み電圧Ｖｗや消去電圧Ｖｅが制御される。

図１１は、従来のフラッシュメモリにおいて、書込み電圧Ｖｗを決定する方法を示すフローチャートである。消去電圧Ｖｅについても、書込み電圧Ｖｗと同様に決定される。

まず、書込み電圧Ｖｗを設計に従った初期電圧に設定する（ステップＳ１１１）。次いで、書込みデータをフラッシュメモリ内のデータラッチ１２に格納する（ステップＳ１１２）。次いで、書込み回路１３によって書込みパルスを生成し、選択されているメモリセルに印加する（ステップＳ１１３）。次いで、読出し電圧Ｖｒｄを印加して読出しを行う（ステップＳ１１４）。次いで、しきい値Ｖｔｈ’が所定のレベルＶ１以上か判定する（ステップＳ１１５）。次いで、しきい値Ｖｔｈ’が所定レベルＶ１以上ではないと判定された場合、電圧補正回路４０によって書込み電圧Ｖｗを補正する（ステップＳ１１６）。そして、再度、書込み（ステップＳ１１３）、読出し（ステップＳ１１４）、判定（ステップＳ１１５）が行われる。

こうして、初期電圧では書込みや消去できないデバイスに対して、書込み電圧Ｖｗや消去電圧Ｖｅを初期電圧から順次、上げて書込みや消去を行うことによって不良発生を軽減している。

一般に、メモリセルに一定のパルス幅で所定の電圧を加え、消去が完了するまで繰り返し消去を行うリトライ方式では、書込みや消去を繰り返し行った結果、書込みあるいは消去電圧の高い方がリトライ回数が増えることが知られている。すなわち、同じ書込みあるいは消去パルス幅であれば、書込みあるいは消去電圧が高いほうがより電圧ストレスが大きくなるため、ストレスのかかるトンネル膜が劣化する。

尚、従来の不揮発性半導体メモリの消去方法として特許文献２が知られている。また、従来の不揮発性半導体メモリの書込み方法として特許文献３，４が知られている。
特開２０００−１２３５８４号公報 特開平５−２３４３８８号公報 特開平５−３１４７８０号公報 特開平６−１９５９８８号公報

特許文献１の従来のフラッシュメモリでは、毎回同じ電圧からの書込み／消去を行うのため、最適な書込み／消去電圧に到達するまでに余計な電圧ストレスがかかるという問題点がある。また、フラッシュメモリの書込み／消去特性は、各チップによってバラツキがあるにもかかわらず、すべてチップについて同じ条件で書込み／消去を行うことは書込み／消去特性の悪いチップに余計な電圧ストレスを与えることにもなる。

本発明は、このような問題点を解決するためになされたもので、書込み／消去時の電圧ストレスを低減できる不揮発性半導体記憶装置を提供することを目的とする。

本発明にかかる不揮発性半導体半導体記憶装置は、電気的にデータの書込み若しくは消去可能なメモリセルを備える不揮発性半導体記憶装置であって、前記メモリセルの特性に応じて、前記メモリセルに印加する書込み若しくは消去電圧を決定する電圧決定部と、前記電圧決定部によって決定された書込み若しくは消去電圧に関するデータを記憶する電圧記憶部と、前記電圧記憶部によって記憶された書込み若しくは消去電圧に関するデータに基づいて、前記書込み若しくは消去電圧を発生する電圧発生部と、前記電圧発生部によって発生された書込み若しくは消去電圧を前記メモリセルに印加し、前記メモリセルのデータを書込み若しくは消去するデータ書換え部と、を備えるものである。これにより、メモリセルの書込み／消去時の電圧ストレスを低減することができる。

上述の不揮発性半導体記憶装置において、前記電圧決定部は、前記データ書換え部によって書込み若しくは消去されたメモリセルのデータを読出す読出し部と、前記読出し部によってデータが読出されたメモリセルのしきい値レベルを判定する判定部と、前記判定部によって、前記メモリセルのしきい値レベルが所定のレベルに達していると判定された場合に、前記データ書換え部によって前記メモリセルに印加された電圧を前記書込み若しくは消去電圧であると決定する決定部と、を備えていてもよい。これにより、メモリセルの書込み／消去時の電圧ストレスをさらに低減することができる。

上述の不揮発性半導体記憶装置において、前記判定部によって、前記メモリセルのしきい値レベルが所定のレベルに達していないと判定された場合に、前記電圧発生部によって発生される書込み若しくは消去電圧を補正する電圧補正部を、さらに備え、前記データ書換え部は、前記電圧補正部によって補正された電圧を前記メモリセルに印加するものであってもよい。これにより、メモリセルの書込み／消去時の電圧ストレスをより低減することができる。

上述の不揮発性半導体記憶装置において、前記電圧発生部は、入力されるクロックに基づいて電源電圧を昇圧若しくは降圧し、前記書込み電圧若しくは消去電圧を出力する昇圧若しくは降圧回路と、前記昇圧若しくは降圧回路の出力電圧と、基準電圧とを比較するコンパレータと、前記コンパレータの出力に基づいて、前記昇圧若しくは降圧回路に入力するクロックを制御するオシレータと、を備えていてもよい。これにより、メモリセルの書込み／消去時の電圧ストレスを効果的に低減することができる。

上述の不揮発性半導体記憶装置において、前記電圧補正部は、前記電圧発生部によって発生された電圧を分圧する複数の抵抗からなる分圧回路と、前記複数の抵抗の抵抗値を切り替えるスイッチと、を備え、前記電圧記憶部によって記憶される書込み若しくは消去電圧に関するデータは、前記スイッチをオンオフするデータであってもよい。これにより、メモリセルの書込み／消去時の電圧ストレスを効率よく低減することができる。

上述の不揮発性半導体記憶装置において、前記電圧記憶部によって記憶される書込み若しくは消去電圧に関するデータは、前記メモリセルに前記書込み若しくは消去電圧の印加を繰り返すリトライ回数を有し、前記データ書換え部は、前記リトライ回数に応じた期間、前記書込み若しくは消去電圧を印加するものであってもよい。これにより、メモリセルの書込み／消去時の電圧ストレスをさらに低減することができる。

上述の不揮発性半導体記憶装置において、前記電圧記憶部は、前記メモリセルから構成されるメモリセルアレイの一部の領域であってもよい。これにより、メモリセルの書込み／消去時の電圧ストレスを効率よく低減することができる。

本発明にかかる不揮発性半導体記憶装置のデータ書込み若しくは消去方法は、電気的にデータの書込み若しくは消去可能なメモリセルを備える不揮発性半導体記憶装置のデータ書込み若しくは消去方法であって、前記メモリセルの特性に応じて、前記メモリセルに印加する書込み若しくは消去電圧を決定するステップと、前記決定された書込み若しくは消去電圧に関するデータを記憶するステップと、前記記憶された書込み若しくは消去電圧に関するデータに基づいて、前記書込み若しくは消去電圧を発生するステップと、前記発生された書込み若しくは消去電圧を前記メモリセルに印加し、前記メモリセルのデータを書込み若しくは消去するステップと、を備えるものである。これにより、メモリセルの書込み／消去時の電圧ストレスを低減することができる。

上述の不揮発性半導体記憶装置のデータ書込み若しくは消去方法において、前記書込み若しくは消去電圧を決定するステップは、前記メモリセルのデータを書込み若しくは消去するステップによって、書込み若しくは消去されたメモリセルのデータを読出すステップと、前記読出されたメモリセルのしきい値レベルを判定するステップと、前記判定するステップによって、前記メモリセルのしきい値レベルが所定のレベルに達していると判定された場合に、前記書込み若しくは消去するステップによって前記メモリセルに印加された電圧を前記書込み若しくは消去電圧であると決定するステップと、を備えていてもよい。これにより、メモリセルの書込み／消去時の電圧ストレスをさらに低減することができる。

上述の不揮発性半導体記憶装置のデータ書込み若しくは消去方法において、前記判定するステップによって、前記メモリセルのしきい値レベルが所定のレベルに達していないと判定された場合に、前記電圧を発生するステップによって発生される書込み若しくは消去電圧を補正するステップを、さらに備え、前記メモリセルのデータを書込み若しくは消去するステップは、前記電圧を補正するステップによって補正された電圧を前記メモリセルに印加するものであってもよい。これにより、メモリセルの書込み／消去時の電圧ストレスをより低減することができる。

本発明によれば、書込み／消去時の電圧ストレスを低減できる不揮発性半導体記憶装置を提供することができる。

発明の実施の形態１．
まず、図１を用いて、本発明の実施の形態１にかかるフラッシュメモリの構成について説明する。図１に示されるように、このフラッシュメモリは、記憶素子としてメモリアレイ１１を備えている。メモリアレイ１１は、図８と同様に、複数のメモリセルから構成されている。

また、このフラッシュメモリは、外部から入力された書込みデータを保持するデータラッチ１２、データラッチ１２に保持されたデータに基づいてメモリアレイ１１に対して書込みを行う書込み回路１３、アドレス信号を保持するアドレスレジスタ回路１４、メモリアレイ１１内のワード線の中からアドレスレジスタ回路１４に取り込まれたＸアドレスに対応した１本のワード線を選択するＸ−ＤＥＣ（デコーダ）回路１５、消去の際にブロック（マット）の選択等を行う消去回路１７、メモリアレイ１１より読出されたデータを増幅して出力するＳＡ−ＡＭＰ（センスアンプ）回路１８、書込み等の際にメモリアレイ１１のソース線を選択するＳ−ＤＥＣ回路１９、アドレスレジスタ回路１４に取り込まれたＹアドレスに対応した１本のビット線を選択するＹ−ＳＥＬＥ（選択）回路２０を備えている。また、書込み回路１３（データ書込み部）と消去回路１７（データ消去部）は、電源回路２５から出力される書込み電圧Ｖｗあるいは消去電圧Ｖｅをメモリセルに印加して、メモリセルの書込みあるいは消去を行うデータ書換え部として動作する。

さらに、このフラッシュメモリには、外部からの制御信号をフラッシュメモリ内の各回路への制御信号に変換する制御回路２７、アドレス信号やデータ信号の入出力を行うＩ／Ｏバッファ２３、チャージポンプのような昇圧および降圧回路を備え、外部から供給される電源電位Ｖｄｄに基づいて書込み電圧Ｖｗ、消去電圧Ｖｅ、読出し電圧Ｖｒｄ等チップ内部で必要とされる電圧を生成する電源回路２５、メモリの動作状態に応じてこれらの電圧の中から所望の電圧を選択してメモリアレイ１１に供給する電源ＳＷ（切替）回路２６等が設けられている。

また、制御回路２７は、図３や図５に後述する手順に従ってメモリセルに印加する書込み電圧Ｖｗあるいは消去電圧Ｖｅを決定する電圧決定部として動作する。例えば、この電圧決定部は、メモリセルのデータを読出す読出し部（不図示）と、データを読出したメモリセルのしきい値レベルを判定する判定部（不図示）と、このしきい値が所定のレベルに達したときの電圧を書込み電圧Ｖｗあるいは消去電圧Ｖｅであると決定する決定部（不図示）と、を有している。電源回路２５には、後述の電圧発生回路３０（電圧発生部）や電圧補正回路４０（電圧補正部）が設けられており、電圧発生回路３０によって発生され、制御回路２７の制御に従い電圧補正回路４０によって補正された書込み電圧Ｖｗあるいは消去電圧Ｖｅがメモリアレイ１１に印加される。

本実施形態では、さらに、メモリアレイ１１内にＥＸＴＲＡ領域２１が設けられている。ＥＸＴＲＡ領域２１とは、マイクロコンピュータのプログラム格納領域（以下ユーザー領域）以外にメモリセル領域にもうけられたテスト、セキュリティなどの情報を格納する領域で、ユーザー領域とは異なるブロックに配置されている。そして、ＥＸＴＲＡ領域２１は、電圧記憶部として、書込み／消去電圧の初期値を示すデータを記憶する。

この書込み／消去電圧の初期値を示すデータは、例えば、後述する電圧補正回路４０の補正コードであるが、電圧補正回路４０によって所望の書込み電圧Ｖｗあるいは消去電圧Ｖｅが生成できれば、任意のデータ形式でもよい。尚、この書込み／消去電圧の初期値を示すデータは、メモリアレイ１１内のＥＸＴＲＡ領域２１に限らず、その他の領域やその他の記憶素子等に格納されてもよい。

次に、図２を用いて、本実施形態にかかる電圧発生回路及び電圧補正回路の構成について説明する。この電圧発生回路３０及び電圧補正回路４０は、上記の電源回路２５に設けられた回路である。電圧発生回路３０は、基準電圧Ｖｒｅｆに基づいて書込み電圧Ｖｗあるいは消去電圧Ｖｅを発生させる回路であり、電圧補正回路４０は、制御信号に基づいて電圧発生回路３０の出力する書込み電圧Ｖｗあるいは消去電圧Ｖｅの電圧を補正する回路である。

電圧発生回路３０は、図２に示されるように、入力されるクロックに応じた電圧を発生するチャージポンプ等の昇圧回路（もしくは降圧回路）３１、基準電圧Ｖｒｅｆと昇圧回路３１の出力電圧とを比較するコンパレータ３３、コンパレータ３３の出力に基づいたクロックを生成するオシレータ３２を備えている。コンパレータ３３とオシレータ３２を設けることにより、基準電圧Ｖｒｅｆに対して、昇圧回路３１に入力するクロックが可変となり、昇圧回路３１の出力電圧を制御することができ、安定した電圧を精度よく発生させることができる。尚、コンパレータ３３は、昇圧回路３１の出力を抵抗Ｒを介して参照しているが、昇圧回路３１の出力を直接参照してもよいし、複数の抵抗Ｒを介して参照してもよい。

電圧補正回路４０は、図２に示されるように、昇圧回路３１から出力される電圧を、直列形態の抵抗（もしくはダイオード）Ｒで分割する分圧回路４１、分圧回路４１を構成する直列抵抗Ｒのうち幾つかと並列に接続されたＭＯＳトランジスタＱａ，Ｑｂ，Ｑｃ，Ｑｄ，Ｑｅを備えており、これらのＭＯＳトランジスタＱａ〜Ｑｅのゲート端子には、それぞれ制御信号である補正コードＳａ〜Ｓｅが入力される。補正コードＳａ〜Ｓｅは、例えば、制御回路２７内の切替え制御レジスタによって出力される信号である。この補正コードＳａ〜Ｓｅに応じてＭＯＳトランジスタＱａ〜Ｑｅがオン状態またはオフ状態にされることにより分圧回路４１による分圧比が設定され、その分圧比に応じた電圧が書込み電圧Ｖｗ（もしくは消去電圧Ｖｅ）として出力される。すなわち、補正コードＳａ〜Ｓｅにより書込み電圧Ｖｗ、消去電圧Ｖｅを可変にできる。

例えば、ＭＯＳトランジスタＱａ〜Ｑｅのいずれかをオン状態からオフ状態にすると、書込み電圧Ｖｗ（もしくは消去電圧Ｖｅ）はより高い電圧となる。ＭＯＳトランジスタＱａ〜Ｑｅのいずれかをオフ状態からオン状態にすると、書込み電圧Ｖｗ（もしくは消去電圧Ｖｅ）はより低い電圧となる。尚、この例では、５つの抵抗ＲをＭＯＳトランジスタＱａ〜Ｑｅによって制御しているが、これに限らず、任意の数の抵抗としてもよい。

次に、図３及び図４を用いて、本実施形態にかかるメモリセルのデータの消去方法について説明する。図３は、メモリセルの消去の手順を示すフローチャートであり、図４は、メモリセルの消去時の信号を示すタイミングチャートである。このメモリセルの消去は、図１及び図２の回路によって行われる。

図３に示されるように、まず、消去電圧Ｖｅの初期設定を行う（ステップＳ３０１）。制御回路２７は、ＥＸＴＲＡ領域２１の消去電圧初期値コードを読出し、このコードをフラッシュコントローラの切替え制御レジスタに設定し、レジスタ値に対応した電圧補正回路４０の補正コードを発生する。電圧補正回路４０は、この補正コードに従い、電源回路２５から出力される消去電圧Ｖｅを所望の初期値に設定する。尚、一番初めの消去においては、ＥＸＴＲＡ領域２１に消去電圧初期値コードが書込まれていない為、消去電圧Ｖｅは任意の電圧でよく、例えば、低い電圧を初期値として設定してもよい。

次いで、消去パルスを印加しメモリセルの消去を行う（ステップＳ３０２）。消去回路１７は、制御回路２７等の指示に従い、消去するブロックをメモリアレイ１１から選択し、消去パルスを生成して、選択されているメモリセルに消去パルス印加する。

具体的には、図４に示されるように、電源回路２５等に電源電位Ｖｄｄの消去モード信号が入力され、電源回路２５は消去電圧Ｖｅを出力する。そして、消去回路１７が電源電位Ｖｄｄの消去パルスを出力すると、メモリセルのゲートに、消去パルスと同じ幅で消去電圧Ｖｅが印加される。このとき、メモリセルのソース及びドレインは０Ｖである。こうして、所望のメモリセルのデータが消去される。

次いで、消去したメモリセルを読出す（ステップＳ３０３）。Ｘ−ＤＥＣ回路１５やＹ−ＳＥＬＥ回路２０によって読出すメモリセルを選択し、所定レベルの読出し電圧Ｖｒｄ（例えば１．０Ｖ）をメモリアレイ１１のワード線に印加して読出し、ＳＡ−ＡＭＰ回路１８によって所定のレベルに増幅されて出力される。

次いで、読出した結果が所望の消去レベルまで達しているかどうか判定を行う（ステップＳ３０４）。制御回路２７は、読出された消去後のビットのしきい値が所定のレベル以下か判定する。

ステップＳ３０４において、読出した結果が所望の消去レベルに達していないと判定された場合、電圧補正を行う（ステップＳ３０５）。制御回路２７は、切替え制御レジスタを変更して、対応する補正コードも変更される。電圧補正回路４０は、補正コードに従い消去電圧Ｖｅを補正する。そして、補正された消去電圧Ｖｅを用いて、消去パルスを再度印加する（ステップＳ３０２）。さらに、読出し（ステップＳ３０３）、読出し結果の判定を行う（ステップＳ３０４）。

ステップＳ３０４において、読出した結果が所望の消去レベルに達していると判定された場合、その時点での電圧の補正コードを消去電圧初期値コードとしてＥＸＴＲＡ領域２１に書込む（ステップＳ３０６）。こうして、消去不良が発生することなく、メモリセルの消去が行われる。

次に、図５及び図６を用いて、本実施形態にかかるメモリセルのデータの書込み方法について説明する。図５は、メモリセルの書込みの手順を示すフローチャートであり、図６は、メモリセルの書込み時の信号を示すタイミングチャートである。このメモリセルの書込みは、図１及び図２の回路によって行われる。尚、図５及び図６の書込み方法は、図３及び図４で示した消去方法と同じか類似の方法であり、適宜、説明を省略する。

図５に示されるように、まず、書込み電圧Ｖｗの設定を行う（ステップＳ５０１）。制御回路２７は、ＥＸＴＲＡ領域２１に書込まれている書込み電圧初期値コードを読出して補正コードを発生し、電圧補正回路４０は、この補正コードに従い、書込み電圧Ｖｗを所望の初期値に設定する。

次いで、書込みパルスを印加しメモリセルの書込みを行う（ステップＳ５０２）。制御回路２７は、書込みデータをフラッシュメモリ内のデータラッチ１２に格納し、Ｘ−ＤＥＣ回路１５やＹ−ＳＥＬＥ回路２０によって書込むメモリセルを選択し、書込み回路１３は、データラッチ１２に格納された書込みデータに従って書込みパルスを生成し、選択されているメモリセルに書込みパルスを印加する。

具体的には、図６に示されるように、電源回路２５等に電源電位Ｖｄｄの書込みモード信号が入力され、電源回路２５は書込み電圧Ｖｗを出力する。このとき、Ｘ−ＤＥＣ回路１５やＹ−ＳＥＬＥ回路２０によって、メモリセルのゲートにはＶｗｇが印加され、メモリセルのドレインにはＶｗｄが印加される。そして、書込み回路１３が、電源電位Ｖｄｄの書込みパルスを出力すると、メモリセルのソースに、書込みパルスと同じ幅で書込み電圧Ｖｗが印加される。こうして、所望のメモリセルにデータが書込まれる。

次いで、書込んだメモリセルを読出し（ステップＳ５０３）、読出した結果が所望の書込レベルまで達しているかどうか判定を行う（ステップＳ５０４）。制御回路２７は、読出された書込み後のビットのしきい値が所定のレベル以上か判定する。

ステップＳ５０４において、読出した結果が所望の書込みレベルに達していないと判定された場合、電圧補正を行う（ステップＳ５０５）。そして、補正された書込み電圧Ｖｗを用いて、書込みパルスを再度印加する（ステップＳ５０２）。さらに、読出し（ステップＳ５０３）、読出し結果の判定を行う（ステップＳ５０４）。

ステップＳ５０４において、読出した結果が所望の書込みレベルに達していると判定された場合、その時点での電圧の補正コードを書込み電圧初期値コードとしてＥＸＴＲＡ領域２１に書込む（ステップＳ５０６）。こうして、消去不良が発生することなく、メモリセルの消去が行われる。

このように、メモリセルが所定の消去／書込みレベルに達するまで、消去電圧Ｖｅ／書込み電圧Ｖｗを初期値から順に補正をかけていき、メモリセルが所定の消去／書込みレベルに達したときの電圧補正回路の補正コードをＥＸＴＲＡ領域２１に書込み、次回の消去／書込みの初期設定のとき、ＥＸＴＲＡ領域２１に書かれた補正コードを読出しはじめから最適な消去電圧Ｖｅ／書込み電圧Ｖｗで消去／書込みを行うことができる。

すなわち、従来技術では、消去／書込みを行う際の消去電圧Ｖｅ／書込み電圧Ｖｗの初期値は、毎回必ず一定の電圧に設定したが、本実施形態では前回消去／書込みを行ったときの補正コードを記憶しておき、次回からその補正コードを初期値と設定するため、２回目以降の消去／書込みの際も必要な印加電圧に達するまでにメモリセルに与える余分な電圧ストレスを加えること無く消去／書込みを行うことができる。したがって、メモリセルの劣化を低減し、書換え回数を伸ばすことができる。また、余計な消去／書込みを行わないので、消去／書込み時間の短縮が可能となる。

発明の実施の形態２．
次に、図７のフローチャートを用いて、本発明の実施の形態２にかかるメモリセルの消去方法について説明する。尚、フラッシュメモリや電圧補正回路の構成等は、図１及び図２と同様である。また、図７におけるステップＳ７０１〜Ｓ７０６は、図３におけるステップＳ３０１〜Ｓ３０６と同じか類似の方法であり、適宜、説明を省略する。

図７に示されるように、まず、消去電圧Ｖｅの初期設定を行い（ステップＳ７０１）、消去パルス幅を設定する（ステップＳ７０７）。制御回路２７は、ＥＸＴＲＡ領域２１のリトライ回数を読出し、リトライ回数により規定される消去パルス幅を、消去回路１７に設定する。

次いで、消去パルスを印加しメモリセルの消去を行う（ステップＳ７０２）。消去回路１７は、設定されたパルス幅の消去パルスを生成し、選択されているメモリセルに消去パルス印加する。

次いで、消去したメモリセルを読出し（ステップＳ７０３）、読出した結果が所望の消去レベルまで達しているかどうか判定を行う（ステップＳ７０４）。

ステップＳ７０４において、読出した結果が所望の消去レベルに達していないと判定された場合、リトライ回数の判定を行う（ステップＳ７０８）。制御回路２７は、例えば、リトライ回数が１０回以上かどうか判定する。

ステップＳ７０８において、リトライ回数が１０回以上ではないと判定された場合、リトライ回数をインクリメントして、消去パルスを再度印加し（ステップＳ７０２）、読出し（ステップＳ７０３）、読出し結果の判定を行う（ステップＳ７０４）。

ステップＳ７０８において、リトライ回数が１０回以上であると判定された場合、電圧補正を行う（ステップＳ７０５）。そして、補正された消去電圧Ｖｅを用いて、消去パルスを再度印加する（ステップＳ７０２）。さらに、読出し（ステップＳ７０３）、読出し結果の判定を行う（ステップＳ７０４）。

ステップＳ７０４において、読出した結果が所望の消去レベルに達していると判定された場合、その時点での電圧の補正コードを消去電圧初期値コードとしてＥＸＴＲＡ領域２１に書込む（ステップＳ７０６）。さらに、その時点でのリトライ回数をＥＸＴＲＡ領域２１に書込む（ステップＳ７０９）。こうして、消去不良が発生することなく、メモリセルの消去が行われる。尚、同様の方法によりメモリセルの書込みを行うこともできる。

このように、本実施形態では、書込み／消去のためにメモリセルに一定のパルス幅で所定の電圧を加え、書込み／消去が完了するまで繰り返し書込み／消去を行うリトライ方式を用いる。例えば、従来は、リトライ回数を１０回とした場合、リトライ回数の分、毎回消去電圧Ｖｅ、書込み電圧Ｖｗをメモリセルのゲート及びソースに印加する際のセットアップが必要になるが、本実施形態では、最適な電圧値とリトライ回数をＥＸＴＲＡ領域２１に書込むことによってリトライ回数分の消去／書込みパルスを１回のパルスにして消去／書込みを行う。

たとえば、消去パルスを２ｍｓ、リトライ回数５回で読出しの判定をパスするとすると、次回の消去は１０ｍｓの消去パルスにより１回消去を行うだけで、メモリセルの消去が可能となり、４回分の消去パルスのセットアップ時間を短縮することができるため、消去時間（書込み時間）の短縮につながる。

本発明にかかるフラッシュメモリ回路部の構成例を示すブロック図である。 本発明にかかるフラッシュメモリに設けられる電源回路の構成例を示す回路図である。 本発明にかかるフラッシュメモリにおける消去方法の一例を示すフローチャートである。 本発明にかかるフラッシュメモリにおける消去パルス印加時のタイミングチャートである。 本発明にかかるフラッシュメモリにおける書込み方法の一例を示すフローチャートである。 本発明にかかるフラッシュメモリにおける書込みパルス印加時のタイミングチャートである。 本発明にかかるフラッシュメモリにおける消去電圧の決定手順の一例を示すフローチャートである。 フラッシュメモリセルの読出し、書込み、消去時の電圧配置を示す図である。 従来のフラッシュメモリ回路部の構成例を示すブロック図である。 従来のフラッシュメモリに設けられる電圧補正回路の構成例を示す回路図である。 従来のフラッシュメモリにおける書込み電圧の決定手順の一例を示すフローチャートである。

符号の説明

１１ メモリアレイ
１２ データラッチ
１３ 書込み回路
１４ アドレスレジスタ回路
１５ Ｘ−ＤＥＣ回路
１６ Ｙ−ＤＥＣ回路
１７ 消去回路
１８ ＳＡ−ＡＭＰ回路
１９ Ｓ−ＤＥＣ回路
２０ Ｙ−ＳＥＬＥ回路
２１ ＥＸＴＲＡ領域
２３ Ｉ／Ｏバッファ
２５ 電源回路
２６ 電源ＳＷ回路
２７ 制御回路

Claims (10)

1. 電気的にデータの書込み若しくは消去可能なメモリセルを備える不揮発性半導体記憶装置であって、
   前記メモリセルの特性に応じて、前記メモリセルに印加する書込み若しくは消去電圧を決定する電圧決定部と、
   前記電圧決定部によって決定された書込み若しくは消去電圧に関するデータを記憶する電圧記憶部と、
   前記電圧記憶部によって記憶された書込み若しくは消去電圧に関するデータに基づいて、前記書込み若しくは消去電圧を発生する電圧発生部と、
   前記電圧発生部によって発生された書込み若しくは消去電圧を前記メモリセルに印加し、前記メモリセルのデータを書込み若しくは消去するデータ書換え部と、
   を備える不揮発性半導体記憶装置。
2. 前記電圧決定部は、
   前記データ書換え部によって書込み若しくは消去されたメモリセルのデータを読出す読出し部と、
   前記読出し部によってデータが読出されたメモリセルのしきい値レベルを判定する判定部と、
   前記判定部によって、前記メモリセルのしきい値レベルが所定のレベルに達していると判定された場合に、前記データ書換え部によって前記メモリセルに印加された電圧を前記書込み若しくは消去電圧であると決定する決定部と、
   を備える、請求項１に記載の不揮発性半導体記憶装置。
3. 前記判定部によって、前記メモリセルのしきい値レベルが所定のレベルに達していないと判定された場合に、前記電圧発生部によって発生される書込み若しくは消去電圧を補正する電圧補正部を、さらに備え、
   前記データ書換え部は、前記電圧補正部によって補正された電圧を前記メモリセルに印加する、
   請求項２に記載の不揮発性半導体記憶装置。
4. 前記電圧発生部は、
   入力されるクロックに基づいて電源電圧を昇圧若しくは降圧し、前記書込み電圧若しくは消去電圧を出力する昇圧若しくは降圧回路と、
   前記昇圧若しくは降圧回路の出力電圧と、基準電圧とを比較するコンパレータと、
   前記コンパレータの出力に基づいて、前記昇圧若しくは降圧回路に入力するクロックを制御するオシレータと、
   を備える、請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記電圧補正部は、前記電圧発生部によって発生された電圧を分圧する複数の抵抗からなる分圧回路と、前記複数の抵抗の抵抗値を切り替えるスイッチと、を備え、
   前記電圧記憶部によって記憶される書込み若しくは消去電圧に関するデータは、前記スイッチをオンオフするデータである、
   請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
6. 前記電圧記憶部によって記憶される書込み若しくは消去電圧に関するデータは、前記メモリセルに前記書込み若しくは消去電圧の印加を繰り返すリトライ回数を有し、
   前記データ書換え部は、前記リトライ回数に応じた期間、前記書込み若しくは消去電圧を印加する、
   請求項５に記載の不揮発性半導体記憶装置。
7. 前記電圧記憶部は、前記メモリセルから構成されるメモリセルアレイの一部の領域である、
   請求項１乃至６のいずれかに記載の不揮発性半導体記憶装置。
8. 電気的にデータの書込み若しくは消去可能なメモリセルを備える不揮発性半導体記憶装置のデータ書込み若しくは消去方法であって、
   前記メモリセルの特性に応じて、前記メモリセルに印加する書込み若しくは消去電圧を決定するステップと、
   前記決定された書込み若しくは消去電圧に関するデータを記憶するステップと、
   前記記憶された書込み若しくは消去電圧に関するデータに基づいて、前記書込み若しくは消去電圧を発生するステップと、
   前記発生された書込み若しくは消去電圧を前記メモリセルに印加し、前記メモリセルのデータを書込み若しくは消去するステップと、
   を備える不揮発性半導体記憶装置のデータ書込み若しくは消去方法。
9. 前記書込み若しくは消去電圧を決定するステップは、
   前記メモリセルのデータを書込み若しくは消去するステップによって、書込み若しくは消去されたメモリセルのデータを読出すステップと、
   前記読出されたメモリセルのしきい値レベルを判定するステップと、
   前記判定するステップによって、前記メモリセルのしきい値レベルが所定のレベルに達していると判定された場合に、前記書込み若しくは消去するステップによって前記メモリセルに印加された電圧を前記書込み若しくは消去電圧であると決定するステップと、
   を備える、請求項８に記載の不揮発性半導体記憶装置のデータ書込み若しくは消去方法。
10. 前記判定するステップによって、前記メモリセルのしきい値レベルが所定のレベルに達していないと判定された場合に、前記電圧を発生するステップによって発生される書込み若しくは消去電圧を補正するステップを、さらに備え、
    前記メモリセルのデータを書込み若しくは消去するステップは、前記電圧を補正するステップによって補正された電圧を前記メモリセルに印加する、
    請求項９に記載の不揮発性半導体記憶装置のデータ書込み若しくは消去方法。

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