JP2001035199A

JP2001035199A - 半導体装置

Info

Publication number: JP2001035199A
Application number: JP11211029A
Authority: JP
Inventors: Masako Kobayashi; 真子小林; Gen Morishita; 玄森下
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-07-26
Filing date: 1999-07-26
Publication date: 2001-02-09
Also published as: US6331962B1; US20020000582A1

Abstract

(57)【要約】【課題】内部電源電圧を発生する電圧降下回路が参照
する参照電圧のチューニングが短時間ででき、かつ、チ
ップ面積を小さくできる半導体装置を提供する。【解決手段】チューニングモード信号ＶＴＵＮＥを活
性化すると制御クロック信号ＴＣＬＫが出力されカウン
タ１５２はチューニング信号ＴＳＩＧ１〜ＴＳＩＧ４を
カウントアップする。チューニング回路１５４〜１６０
は、応じて各トランジスタの端子間を導通させ、参照電
位Ｖｒｅｆは抵抗値の減少に応じて低下する。参照電位
Ｖｒｅｆが外部参照電位Ｅｘｔ．Ｖｒｅｆと等しくなる
と、差動アンプ回路１４０は、制御クロック信号ＴＣＬ
Ｋの出力を停止させる。定まったチューニング信号ＴＳ
ＩＧ１〜ＴＳＩＧ４の極性に応じて、チューニング回路
１５４〜１６０の内部のヒューズ素子をプログラムす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、より特定的には内部電源発生回路を搭載する半導体
装置に関する。

【０００２】

【従来の技術】近年、半導体装置の低電圧動作化が進め
られていく中で、半導体装置外部から印加される電源電
圧に対して、より低い電源電圧で半導体装置内部のトラ
ンジスタを駆動することが強く求められるようになって
きている。この原因は、半導体装置の消費電力の削減お
よびトランジスタの信頼性確保の要求によるところが大
きい。

【０００３】また、ダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）においては、メモリセルにおいて電荷を
保持するキャパシタの誘電体膜の信頼性確保も重要な課
題となる。

【０００４】以上の要求からくる半導体装置における内
部電源電圧の上限は、世代を追うにつれより低下してお
り、システムで用いられる電源電圧との差が一層大きく
なってきている。そこで、システムで用いられる電源電
圧を降下させ安定した内部電源電圧を発生させる回路が
電圧降下回路（Voltage Down Converter）である。電圧
降下回路は、システムで用いられる電源電圧と半導体装
置内部で使用される内部電源電圧との間のギャップを埋
め、半導体装置内部で上記信頼性を確保するための役割
を果たす。

【０００５】図１５は、一般的な従来における電圧降下
回路の構成を示す回路図である。図１５を参照して、こ
の電圧降下回路は、チップ内部で発生する内部電源電位
の目安となる参照電位を発生するための参照電位発生回
路３００と、参照電位３００の発生する参照電位Ｖｒｅ
ｆを受けて内部電源電位ｉｎｔ．Ｖｃｃを発生する電圧
変換部３０２とを含む。

【０００６】電圧変換部３０２は、参照電位Ｖｒｅｆと
内部電源電位ｉｎｔ．Ｖｃｃとのレベルを比較する差動
アンプ回路３０４と、差動アンプ回路３０４の出力をゲ
ートに受け外部電源電位Ｅｘｔ．Ｖｃｃを受ける外部電
源ノードと内部電源電位ｉｎｔ．Ｖｃｃを出力する内部
電源ノードとの間に接続されるＰチャネルＭＯＳトラン
ジスタ３０６とを含む。

【０００７】差動アンプ回路３０４のマイナス入力ノー
ドには参照電位Ｖｒｅｆが接続され、プラス入力ノード
には内部電源電位ｉｎｔ．Ｖｃｃが与えられる。差動ア
ンプ回路３０４は、ＰチャネルＭＯＳトランジスタ３０
６をスイッチング制御して内部電源電位ｉｎｔ．Ｖｃｃ
を参照電位Ｖｒｅｆと同じレベルに安定化させる。

【０００８】図１６は、図１５における参照電位発生回
路３００の構成を示す回路図である。

【０００９】図１６を参照して、参照電位発生回路３０
０は、外部電源電位Ｅｘｔ．Ｖｃｃが与えられる電源ノ
ードと接地ノードとの間に直列に接続される定電流源３
１２と抵抗回路３１３とを含む。定電流源３１２と抵抗
回路３１３との接続ノードは参照電位発生回路３００の
出力ノードとなりここから参照電位Ｖｒｅｆが出力され
る。

【００１０】参照電位発生回路３００は、さらに、参照
電位Ｖｒｅｆを出力する出力ノードと接地ノードとの間
に接続される電位安定化用のキャパシタ３２４を含む。

【００１１】抵抗回路３１３は、参照電位Ｖｒｅｆを出
力する出力ノードと接地ノードとの間に直列に接続され
るＰチャネルＭＯＳトランジスタ３１４〜３２２を含
む。ＰチャネルＭＯＳトランジスタ３１４〜３２２のゲ
ートには接地電位が与えられる。

【００１２】抵抗回路３１３は、さらに、ＰチャネルＭ
ＯＳトランジスタ３１４と並列に接続されるスイッチ回
路３２６と、ＰチャネルＭＯＳトランジスタ３１６と並
列に接続されるスイッチ回路３２８と、ＰチャネルＭＯ
Ｓトランジスタ３１８と並列に接続されるスイッチ回路
３３０と、ＰチャネルＭＯＳトランジスタ３２０と並列
に接続されるスイッチ回路３３２とをさらに含む。

【００１３】ＰチャネルＭＯＳトランジスタ３１４〜３
２２のチャネル抵抗に対して定電流源３１２から与えら
れる定電流が流れることによって参照電位Ｖｒｅｆが定
まる。また、ＰチャネルＭＯＳトランジスタのチャネル
抵抗のばらつきにより参照電位Ｖｒｅｆの変動を防ぐた
め、スイッチ回路３２６〜３３２にはヒューズ素子が含
まれている。各々のヒューズ素子の導通状態を変えるこ
とにより、参照電位Ｖｒｅｆを調整できる構成となって
いる。スイッチ回路をヒューズの設定により導通状態と
非導通状態の間の切換を行なうことにより、２⁴すなわ
ち１６通りのチューニングが可能である。

【００１４】次に、ヒューズの設定をどのように決定す
るかについて説明する。図１７は、スイッチ回路３２６
の詳細な構成を示す回路図である。

【００１５】図１７を参照して、スイッチ回路３２６
は、チューニング信号ＴＳＩＧｎを受けるパッド３９０
と、チューニング信号ＴＳＩＧｎを受けて反転するイン
バータ３９２と、ノードＮＡｎとノードＮＢｎとの間に
直列に接続されるＮチャネルＭＯＳトランジスタ３９
６、ヒューズ素子３９８と、ＮチャネルＭＯＳトランジ
スタ３９６と並列に接続されゲートにチューニング信号
ＴＳＩＧｎを受けるＰチャネルＭＯＳトランジスタ３９
４とを含む。

【００１６】ＮチャネルＭＯＳトランジスタ３９６のゲ
ートにはインバータ３９２の出力が与えられる。ノード
ＮＡｎは図１５のＰチャネルＭＯＳトランジスタ３１４
のソースに接続され、ノードＮＢｎはＰチャネルＭＯＳ
トランジスタ３１４のドレインに接続される。

【００１７】ヒューズが未切断状態でチューニング信号
ＴＳＩＧｎがＬレベルであるデフォルト状態において
は、スイッチ回路３２６のノードＮＡｎとノードＮＢｎ
との間は導通状態となる。ここで、チューニング信号Ｔ
ＳＩＧｎをＨレベルにすると、ノードＮＡｎとノードＮ
Ｂｎとの間は非導通状態となるため、ヒューズ素子３９
８を切断した状態と等価な状態になる。

【００１８】図１６におけるスイッチ回路３２８、３３
０もスイッチ回路３２６と同様な構成を有するため説明
は繰返さない。

【００１９】図１８は、図１６におけるスイッチ回路３
３２の構成を示す回路図である。図１８を参照して、ス
イッチ回路３３２は、ゲートが接地ノードに接続されソ
ースが外部電源電位Ｅｘｔ．Ｖｃｃと結合されるＰチャ
ネルＭＯＳトランジスタ４０２と、ゲートが接地ノード
に接続されノードＮ３１と接地ノードとの間に接続され
るＮチャネルＭＯＳトランジスタ４０６と、Ｐチャネル
ＭＯＳトランジスタ４０２のドレインとノードＮ３１と
の間に接続されるヒューズ素子４０４と、ノードＮ３１
と接地ノードとの間に並列に接続されるＮチャネルＭＯ
Ｓトランジスタ４２０、４２２と、ノードＮ３１に入力
ノードが接続されるインバータ４１０とを含む。

【００２０】ＮチャネルＭＯＳトランジスタ４２０のゲ
ートにはレベルが一定である信号ＢＩＡＳが与えられ、
ＮチャネルＭＯＳトランジスタ４２２のゲートにはイン
バータ４１０の出力が与えられる。

【００２１】スイッチ回路３３２は、さらに、チューニ
ング信号ＴＳＩＧｎを受けるパッド４０８と、チューニ
ング信号ＴＳＩＧｎおよびインバータ４１０の出力を受
けるＯＲ回路４１２と、ＯＲ回路４１２の出力を受けて
反転するインバータ４１４と、ノードＮＡｎとノードＮ
Ｂｎとの間に並列に接続されるＰチャネルＭＯＳトラン
ジスタ４１８およびＮチャネルＭＯＳトランジスタ４１
６とをさらに含む。

【００２２】ＮチャネルＭＯＳトランジスタ４１６のゲ
ートにはＯＲ回路４１２の出力が与えられ、Ｐチャネル
ＭＯＳトランジスタ４１８のゲートにはインバータ４１
４の出力が与えられる。

【００２３】スイッチ回路３３２は、チューニング信号
ＴＳＩＧｎがＬレベルでかつヒューズ素子４０４が未接
続段状態のデフォルト状態においては、ノードＮＡｎと
ノードＮＢｎとの間は非導通状態である。スイッチ回路
３３２のノードＮＡｎは図１５におけるＰチャネルＭＯ
Ｓトランジスタ３２０のソースに接続され、ノードＮＢ
ｎはＰチャネルＭＯＳトランジスタ３２０のドレインに
接続される。

【００２４】ＮチャネルＭＯＳトランジスタ４２０には
電位ＢＩＡＳにより定電流が流れている。そして、ヒュ
ーズ素子４０４が切断された場合に、ノードＮ３１の電
位はＬレベルになり、応じてノードＮＡｎとノードＮＢ
ｎとの間は導通状態となる。また、チューニング信号Ｔ
ＳＩＧｎをＨレベルにすると、ノードＮＡｎとノードＮ
Ｂｎとの間は導通状態となり、ヒューズ素子４０４が切
断された状態と等価な状態とすることができる。

【００２５】図１９は、従来の半導体装置に内蔵される
昇圧電位を発生する昇圧電源回路の構成を説明するため
のブロック図である。

【００２６】図１９を参照して、従来の半導体装置にお
いては、降圧電位発生回路にあたえる参照電位Ｖｒｅｆ
をチューニングする際には、昇圧電源回路は、非活性化
される。つまり、昇圧電源回路の基本クロックを発生す
るリングオシレータ３３２がチューニング信号に応じて
動作を停止するためクロック信号φ０が分周カウンタ３
３６に与えられなくなり、チャージポンプ３４４にはク
ロック信号φ、／φが入力されなくなるので、チャージ
ポンプ３４４は動作を停止するのである。

【００２７】分周カウンタ３３６はリングオシレータの
出力するクロック信号φ０を分周してチャージポンプ３
４４のための、クロック信号φを出力する回路である
が、カウンタの値の下位ビットは、通常は未使用であ
る。このようなカウンタは、ヒューズの設定に関連する
動作中は使用されないことも多い。

【００２８】

【発明が解決しようとする課題】以上のように、テスト
時において制御信号を与えることによりヒューズを切断
した状態と等価な状態を作り出し、そのときの内部電源
電位を観測することにより、ヒューズ素子の切断につい
て最適な組合せが求められる。通常ヒューズ素子は、専
用のテスト装置を用いてレーザ光線により切断する。

【００２９】このようなレーザトリミング方式を用いる
場合には、レーザによって飛ばされたポリシリコン等が
他の回路に悪影響を与えたりすることがないように、ヒ
ューズ素子はガードリング等に保護されている。このた
め、レーザトリミング方式の冗長回路を有する半導体装
置は、ヒューズ素子の周辺は一律にシュリンクすること
ができない。

【００３０】シュリンクとは、現在または過去に主流で
あったデザインルールで設計された半導体装置の設計デ
ータを新しいより微細化が進んだ半導体プロセスの進歩
に合わせて、対応する新しいデザインルールを満足する
ように、縮小率を変更して使用することをいう。シュリ
ンクすることで半導体装置は、従来の設計資産を生かし
つつ、チップ面積をより小さくして生産することが可能
となる。

【００３１】デザインルールの進歩とともに、シュリン
クすることができないヒューズ素子のチップ面積に占め
る割合が大きくなっておりこれが問題になっている。

【００３２】また、半導体装置に設けられる信号入力パ
ッドについても、シュリンクするときには他の領域と同
様には扱うことができない。通常、参照電位Ｖｒｅｆの
チューニングには、チューニング信号ＴＳＩＧ１〜４を
入力する信号入力パッドおよび参照電位Ｖｒｅｆまたは
内部電源電位ｉｎｔ．Ｖｃｃをモニタするモニタパッド
などが必要となり、パッド数が多くなってしまうことい
う問題点があった。

【００３３】本発明では、参照電位Ｖｒｅｆをチューニ
ングするために必要なパッド数を削減し、チップ面積を
小さくすることができ、かつチューニングに要する時間
を削減することができる半導体装置の提供を目的とす
る。

【００３４】

【課題を解決するための手段】請求項１に記載の半導体
装置は、外部から与えられる制御信号を受ける入力端子
と、制御信号の時間的変化に応じて、複数の信号ビット
を有するチューニング信号を出力するチューニング信号
発生回路と、第１の電源電位と第１の電源電位より低い
第２の電源電位とを受けてチューニング信号に応じた参
照電位を出力する参照電位発生回路とを備える。

【００３５】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、参照電位発生回路
は、チューニングモード時にチューニング信号の複数の
信号ビットに応じてそれぞれ一方端と他方端との間の導
通状態が制御され、通常動作時においては、不揮発的に
導通状態が固定される複数のチューニング回路と、第１
の電源電位と第２の電源電位とを受けて、導通状態にあ
る複数のチューニング回路の個数に応じた参照電位を出
力する電位出力回路とを含む。

【００３６】請求項３に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、電位出力回路は、
第１の電源電位を受ける第１の電源ノードと、第２の電
源電位を受ける第２の電源ノードと、第１の電源ノード
と第２の電源ノードとの間に直列に接続される定電流源
と抵抗回路とを有し、抵抗回路は、第１の電源ノードか
ら第２の電源ノードに向かう経路上に直列に接続され、
複数のチューニング回路に対応してそれぞれ設けられる
複数の抵抗素子を有し、各チューニング回路は、一方端
と他方端とが対応する抵抗素子の一方端と他方端とにそ
れぞれ接続される。

【００３７】請求項４に記載の半導体装置は、請求項３
に記載の半導体装置の構成において、抵抗素子は、所定
のチャネル抵抗値を有する導通状態となるようにゲート
電位が固定されたＭＯＳトランジスタである。

【００３８】請求項５に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、チューニングモー
ド時に、外部から与えられる外部参照電位と参照電位と
を比較して活性化信号を出力する内部回路と、活性化信
号に応じて制御信号を発生する制御信号発生回路とをさ
らに備える。

【００３９】請求項６に記載の半導体装置は、請求項５
に記載の半導体装置の構成に加えて、内部回路は、内部
電源電位を出力する内部電源ノードと、チューニングモ
ード時には、外部参照電位を出力し、通常動作時には内
部電源電位を出力する選択スイッチ回路と、選択スイッ
チ回路の出力と参照電位とを比較して活性化信号を出力
する差動アンプ回路と、第１の電源ノードと内部電源ノ
ードとの間に接続され、通常動作モードにおいて、活性
化信号に応じて導通状態が制御される電流供給回路とを
含む。

【００４０】請求項７に記載の半導体装置は、請求項５
に記載の半導体装置の構成に加えて、参照電位発生回路
は、チューニングモード時に求められたチューニング信
号の複数の信号ビットに対応して不揮発的にそれぞれ導
通状態が固定される複数の電気ヒューズと、複数の電気
ヒューズの導通状態に応じた参照電位を出力する電位出
力回路とを含む。

【００４１】請求項８に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、チューニング信号
発生回路は、チューニングモード時に制御信号をカウン
トし、カウント値に対応するチューニング信号を出力す
るカウンタ回路を含む。

【００４２】請求項９に記載の半導体装置は、請求項８
に記載の半導体装置の構成に加えて、メモリアレイをさ
らに備え、チューニング信号発生回路は、通常動作時に
メモリアレイのリフレッシュのタイミング基準となるリ
フレッシュ信号をカウンタ回路に与え、チューニングモ
ード時に制御信号をカウンタ回路に与える、選択スイッ
チ回路をさら含み、カウンタ回路は、通常動作時にリフ
レッシュのアドレスを発生する。

【００４３】請求項１０に記載の半導体装置は、請求項
８に記載の半導体装置の構成に加えて、チューニング信
号発生回路は、昇圧電位を発生するための昇圧クロック
信号を出力する発振回路と、通常動作時に昇圧クロック
信号をカウンタ回路に与え、チューニングモード時に制
御信号をカウンタ回路に与える、選択スイッチ回路と、
通常動作時に、カウンタ回路が昇圧クロックに応じて出
力する分周クロックに応じて昇圧動作を行なう昇圧ポン
プ回路とをさらに含む。

【００４４】請求項１１に記載の半導体装置は、請求項
１に記載の半導体装置の構成に加えて、参照電位を受け
る内部ノードと、内部ノードの電位を安定化させるため
に内部ノードと固定電位が与えられる電源ノードとの間
に接続される、電位安定化回路をさらに備え、電位安定
化回路は、電源ノードに一方端が接続されるキャパシタ
と、通常動作時にはキャパシタの他方端と内部ノードと
を接続し、チューニングモード時には、他方端と内部ノ
ードとを切り離す、スイッチ回路とを含む。

【００４５】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００４６】［実施の形態１］図１は、本発明の実施の
形態１の半導体装置１の構成を示す概略ブロック図であ
る。

【００４７】図１を参照して、半導体装置１は、制御信
号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／Ｗ
Ｅをそれぞれ受ける制御信号入力端子２〜６と、アドレ
ス入力端子群８と、データ信号Ｄｉｎが入力される入力
端子群１４と、データ信号Ｄｏｕｔを出力する出力端子
群１６と、接地電位Ｖｓｓが与えられる接地端子１２
と、電源電位Ｅｘｔ．Ｖｃｃが与えられる電源端子１０
と、テスト用制御クロック信号ＴＣＬＫが入力される入
力端子１３とを備える。

【００４８】半導体装置１は、さらに、クロック発生回
路２２と、行および列アドレスバッファ２４と、行デコ
ーダ２６と、列デコーダ２８と、センスアンプ＋入出力
制御回路３０と、メモリセルアレイ３２と、ゲート回路
１８と、データ入力バッファ２０およびデータ出力バッ
ファ３４とを備える。

【００４９】クロック発生回路２２は、制御信号入力端
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号ｅｘｔ．／ＲＡＳと外部列アドレスストロ
ーブ信号ｅｘｔ．／ＣＡＳとに基づいた所定の動作モー
ドに相当する制御クロックを発生し、半導体装置全体の
動作を制御する。

【００５０】行および列アドレスバッファ２４は、外部
から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）
に基づいて生成したアドレス信号を行デコーダ２６およ
び列デコーダ２８に与える。

【００５１】行デコーダ２６と列デコーダ２８とによっ
て指定されたメモリセルアレイ３２中のメモリセルは、
センスアンプ＋入出力制御回路３０とデータ入力バッフ
ァ２０またはデータ出力バッファ３４とを介して入出力
端子Ｄｉｎまたは出力端子Ｄｏｕｔを通じて外部とデー
タをやり取りする。

【００５２】半導体装置１は、さらに、外部電源電位Ｅ
ｘｔ．Ｖｃｃを昇圧して内部昇圧電位Ｖｐｐを発生する
昇圧電源回路３６と、外部電源電位Ｅｘｔ．Ｖｃｃを受
けて制御クロック信号ＴＣＬＫの設定に応じた電圧に降
圧して内部電源電位ｉｎｔ．Ｖｃｃを発生する電圧降下
回路３８とを含む。昇圧電源電位Ｖｐｐは行デコーダ２
６が駆動するワード線の駆動電位となる。内部電源電位
ｉｎｔ．Ｖｃｃはメモリセルアレイ３２をはじめとする
内部回路に与えられる。

【００５３】また、半導体装置１は、クロック発生回路
２２によって制御されリフレッシュモードにおいて一定
周期でリフレッシュアドレスを発生し行デコーダ２６に
与えるリフレッシュアドレスカウンタ２５を含む。

【００５４】図１に示した半導体装置１は、代表的な一
例であり、たとえば同期型半導体記憶装置（ＳＤＲＡ
Ｍ）にも本発明は適用可能である。他にも、電圧降下回
路を内蔵する半導体装置であれば種々のものに適用可能
である。

【００５５】図２は、図１に示した電圧降下回路３８の
構成を示す回路図である。図２を参照して、電圧降下回
路３８は、内部電源電位ｉｎｔ．Ｖｃｃの基準となる参
照電位Ｖｒｅｆを発生する参照電位発生回路５２と、参
照電位Ｖｒｅｆを受けて内部電源電位ｉｎｔ．Ｖｃｃを
出力する電圧変換部５４とを含む。

【００５６】電圧変換部５４は、参照電位Ｖｒｅｆおよ
び内部電源電位ｉｎｔ．Ｖｃｃを受けて比較する差動ア
ンプ回路５６と、差動アンプ回路５６の出力をゲートに
受け、外部電源電位Ｅｘｔ．Ｖｃｃを受ける電源ノード
と内部電源電位ｉｎｔ．Ｖｃｃが与えられる電源ノード
との間に接続されるＰチャネルＭＯＳトランジスタ５８
とを含む。

【００５７】図３は、図２に示した参照電位発生回路５
２の構成を示す回路図である。図３を参照して、参照電
位発生回路５２は、制御クロック信号ＴＣＬＫに従って
チューニング信号ＴＩＧ１〜ＴＩＧ４を出力するカウン
タ６２と、外部電源電位Ｅｘｔ．Ｖｃｃが与えられる電
源ノードとノードＮ１との間に接続される定電流源７２
と、ノードＮ１と接地ノードとの間に接続される抵抗回
路７３と、ノードＮ１と接地ノードとの間に接続される
電位安定化用のキャパシタ８４とを含む。ノードＮ１か
らは参照電位Ｖｒｅｆが出力される。

【００５８】参照電位発生回路５２は、さらに、チュー
ニング信号ＴＳＩＧ１に応じてチューニング時にノード
Ｎ１とＮ２との間を導通させるチューニング回路６４
と、チューニング信号ＴＳＩＧ２に応じてチューニング
時にノードＮ２とＮ３との間を接続するチューニング回
路６６と、チューニング信号ＴＳＩＧ３に応じてチュー
ニング時にノードＮ３とＮ４との間を接続するチューニ
ング回路６８と、チューニング信号ＴＳＩＧ４に応じて
チューニング時にノードＮ４とＮ５との間を接続するチ
ューニング回路７０とを含む。

【００５９】抵抗回路７３は、ノードＮ１とノードＮ２
との間に接続されゲートが接地ノードに接続されるＰチ
ャネルＭＯＳトランジスタ７４と、ノードＮ２とノード
Ｎ３との間に接続されゲートが接地ノードに接続される
ＰチャネルＭＯＳトランジスタ７６と、ノードＮ３とノ
ードＮ４との間に接続されゲートが接地ノードに接続さ
れるＰチャネルＭＯＳトランジスタ７８と、ノードＮ４
とノードＮ５との間に接続されゲートが接地ノードに接
続されるＰチャネルＭＯＳトランジスタ８０と、ノード
Ｎ５にソースが接続されドレインおよびゲートが接地ノ
ードに接続されるＰチャネルＭＯＳトランジスタ８２と
を含む。

【００６０】図４は、図３に示したチューニング回路７
０の構成を示す回路図である。図４を参照して、チュー
ニング回路７０は、チューニング信号ＴＳＩＧｎを受け
て反転するインバータ９２と、ノードＮＡｎとノードＮ
Ｂｎとの間に直列に接続されるＮチャネルＭＯＳトラン
ジスタ９６およびヒューズ素子９８と、ＮチャネルＭＯ
Ｓトランジスタ９６と並列に接続されゲートにチューニ
ング信号ＴＳＩＧｎが接続されるＰチャネルＭＯＳトラ
ンジスタ９４とを含む。ＮチャネルＭＯＳトランジスタ
９６のゲートにはインバータ９２の出力が与えられる。

【００６１】チューニング信号ＴＳＩＧｎは図３のチュ
ーニング信号ＴＳＩＧ４に対応する。また、ノードＮＡ
ｎは図３のノードＮ４に対応し、ノードＮＢｎは図３の
ノードＮ５に対応する。

【００６２】このチューニング回路７０は、ヒューズを
ブローする前であってチューニング信号がＬレベルの状
態においてはノードＮＡｎとノードＮＢｎが導通状態と
なる。すなわちデフォルトで導通状態となる回路であ
る。

【００６３】図５は、図３におけるチューニング回路６
４の構成を示す回路図である。図５を参照して、チュー
ニング回路６４は、ゲートが接地ノードに接続されソー
スが外部電源電位Ｅｘｔ．Ｖｃｃに結合されるＰチャネ
ルＭＯＳトランジスタ１０２と、ＰチャネルＭＯＳトラ
ンジスタ１０２のドレインとノードＮ６との間に接続さ
れるヒューズ素子１０４と、ゲートおよびソースが接地
ノードに接続されドレインがノードＮ６に接続されるＮ
チャネルＭＯＳトランジスタ１０６と、ノードＮ６と接
地ノードとの間に並列に接続されるＮチャネルＭＯＳト
ランジスタ１２０、１２２と、ノードＮ６が入力ノード
に接続されるインバータ１１０とを含む。ＮチャネルＭ
ＯＳトランジスタ１２０のゲートには信号ＢＩＡＳが与
えられ、ＮチャネルＭＯＳトランジスタ１２２のゲート
にはインバータ１１０の出力が与えられる。

【００６４】チューニング回路６４は、さらに、チュー
ニング信号ＴＳＩＧｎとインバータ１１０の出力とを受
けるＯＲ回路１１２と、ＯＲ回路１１２の出力を受けて
反転するインバータ１１４と、ノードＮＡｎとノードＮ
Ｂｎとの間に並列に接続されるＮチャネルＭＯＳトラン
ジスタ１１６、ＰチャネルＭＯＳトランジスタ１１８と
を含む。ＮチャネルＭＯＳトランジスタ１１６のゲート
にはＯＲ回路１１２の出力が与えられ、ＰチャネルＭＯ
Ｓトランジスタ１１８のゲートにはインバータ１１４の
出力が与えられる。

【００６５】図５におけるチューニング信号ＴＳＩＧｎ
は図３におけるチューニング信号ＴＳＩＧ１に対応し、
ノードＮＡｎ、ノードＮＢｎはそれぞれ図３のノードＮ
１、ノードＮ２に対応する。

【００６６】図３に示したチューニング回路６６、６８
もチューニング回路６４と同様な構成を有するため説明
は繰返さない。ただし、チューニング回路６６の場合
は、図５のチューニング信号ＴＳＩＧｎがチューニング
信号ＴＳＩＧ２に対応し、ノードＮＡｎはノードＮ２に
対応し、ノードＮＢｎはノードＮ３に対応する。

【００６７】また、図３のチューニング回路６８の場合
には、図５のチューニング信号ＴＳＩＧｎ、ノードＮＢ
ｎは、それぞれチューニング信号ＴＳＩＧ３、ノードＮ
３、ノードＮ４に対応する。

【００６８】チューニング回路６４〜６８は、チューニ
ング信号ＴＳＩＧ１〜ＴＳＩＧ３がＬレベルにおいて、
すなわちデフォルト状態においてノードＮＡｎとノード
ＮＢｎとの間が非導通状態となる回路である。

【００６９】チューニング回路６４、６６、６８をデフ
ォルトで非導通状態の回路にし、チューニング回路７０
をデフォルトで導通状態の回路とすることにより、レー
ザトリミング前のチャネル抵抗値をチューニングレンジ
の中心の値に設定できる。これは、ＰチャネルＭＯＳト
ランジスタ７４、７６、７８、８０のチャネル抵抗値が
（１：２：４：８）の比率となっているからである。そ
して、チューニング信号ＴＳＩＧ１〜ＴＳＩＧ４を変化
させるチューニング動作により、チャネル抵抗値の総和
を上下させることができ、参照電位Ｖｒｅｆの電位を所
望の電位にすることができる。

【００７０】再び図３を参照して、参照電位Ｖｒｅｆの
チューニングが行なわれる手順を説明する。

【００７１】まず、デバイス外部から制御クロック信号
ＴＣＬＫをカウンタ６２に入力する。制御クロック信号
ＴＣＬＫはパルス信号であり、制御クロック信号ＴＣＬ
Ｋを受けてカウンタ６２が動作する。

【００７２】制御クロック信号ＴＣＬＫのパルスが入力
されるごとにチューニング信号ＴＳＩＧ１〜ＴＳＩＧ４
の組合せは１６通りに変化する。すなわち、ＴＳＩＧ１
〜ＴＳＩＧ４がすべてＬレベルの場合には、チューニン
グ回路６４、６６、６８は非導通状態になり、チューニ
ング回路７０は導通状態になる。また、チューニング信
号ＴＳＩＧ１〜ＴＳＩＧ４がすべてＨレベルの場合に
は、チューニング回路６４、６６、６８は導通状態とな
り、チューニング回路７０は非導通状態となる。

【００７３】このようにして、カウンタの出力値を００
００から１１１１までカウントさせることにより、チュ
ーニング信号ＴＳＩＧ１〜ＴＳＩＧ４の組合せを１６通
りに変えることが可能となり、抵抗回路７３の抵抗値を
１６通りに調整することが可能となる。

【００７４】最適チューニング条件の判定は、参照電位
Ｖｒｅｆまたは電圧降下回路の出力である内部電源電位
ｉｎｔ．Ｖｃｃのいずれかをモニタして行なう。

【００７５】従来の回路構成においては、チューニング
信号ＴＳＩＧ１〜ＴＳＩＧ４をチップ外部からの入力信
号により制御するため、４つのパッドを設けていた。

【００７６】実施の形態１の半導体装置１においては、
制御クロック信号ＴＣＬＫを入力する入力パッドから制
御クロック信号ＴＣＬＫを入力することによりチューニ
ング信号ＴＳＩＧ１〜ＴＳＩＧ４を変化させることがで
きるので、パッド数を削減することが可能であり、ひい
ては半導体装置のチップ面積を削減することができる。

【００７７】［実施の形態２］実施の形態２において
は、図２に示した電圧降下回路３８に代えて、電圧降下
回路１３０を備える。

【００７８】図６は、電圧降下回路１３０の構成を示す
回路図である。図６を参照して、電圧降下回路１３０
は、チューニングモード信号ＶＴＵＮＥおよび比較信号
ＶＣＯＭＰに応じて制御クロック信号ＴＣＬＫを出力す
る発振器１３４と、制御クロック信号ＴＣＬＫを受けて
参照電位Ｖｒｅｆを出力する参照電位発生回路１３６
と、参照電位Ｖｒｅｆを受けて内部電源電位ｉｎｔ．Ｖ
ｃｃおよび比較信号ＶＣＯＭＰを発生する電圧変換部１
３２とを含む。チューニングモード信号ＶＴＵＮＥは参
照電位Ｖｒｅｆのチューニングを行なうときにＨレベル
に設定される信号である。

【００７９】参照電位発生回路１３６は、制御クロック
信号ＴＣＬＫに従ってチューニング信号ＴＩＧ１〜ＴＩ
Ｇ４を出力するカウンタ１５２と、信号ＴＩＧ４を受け
て反転するインバータ１５９と、外部電源電位Ｅｘｔ．
Ｖｃｃが与えられる電源ノードとノードＮ１１との間に
接続される定電流源１６２と、ノードＮ１１と接地ノー
ドとの間に接続される抵抗回路１６３と、ノードＮ１１
と接地ノードとの間に接続される電位安定化用のキャパ
シタ１７４とを含む。ノードＮ１１からは参照電位Ｖｒ
ｅｆが出力される。

【００８０】参照電位発生回路１３６は、さらに、チュ
ーニング信号ＴＳＩＧ１に応じてチューニング時にノー
ドＮ１１とＮ１２との間を導通させるチューニング回路
１５４と、チューニング信号ＴＳＩＧ２に応じてチュー
ニング時にノードＮ１２とＮ１３との間を接続するチュ
ーニング回路１５６と、チューニング信号ＴＳＩＧ３に
応じてチューニング時にノードＮ１３とＮ１４との間を
接続するチューニング回路１５８と、インバータ１５９
の出力に応じてチューニング時にノードＮ１４とＮ１５
との間を接続するチューニング回路１６０とを含む。

【００８１】抵抗回路１６３は、ノードＮ１１とノード
Ｎ１２との間に接続されゲートが接地ノードに接続され
るＰチャネルＭＯＳトランジスタ１６４と、ノードＮ１
２とノードＮ１３との間に接続されゲートが接地ノード
に接続されるＰチャネルＭＯＳトランジスタ１６６と、
ノードＮ１３とノードＮ１４との間に接続されゲートが
接地ノードに接続されるＰチャネルＭＯＳトランジスタ
１６８と、ノードＮ１４とノードＮ１５との間に接続さ
れゲートが接地ノードに接続されるＰチャネルＭＯＳト
ランジスタ１７０と、ノードＮ１５にソースが接続され
ドレインおよびゲートが接地ノードに接続されるＰチャ
ネルＭＯＳトランジスタ１７２とを含む。

【００８２】電圧変換部１３２は、外部からチューニン
グモード時に与えられる参照電位Ｅｘｔ．Ｖｒｅｆと内
部電源電位ｉｎｔ．Ｖｃｃのいずれかをチューニングモ
ード信号ＶＴＵＮＥに応じて出力する選択スイッチ回路
１３８と、参照電位Ｖｒｅｆをマイナス入力ノードに受
け選択スイッチ回路１３８の出力をプラス入力ノードに
受ける差動アンプ回路１４０と、差動アンプ回路１４０
の出力をチューニングモード信号ＶＴＵＮＥに応じて出
力ノードＡまたは出力ノードＢのいずれかに出力する選
択する回路１４２と、選択スイッチ回路１４２の出力ノ
ードＢにゲートが接続され外部電源電位Ｅｘｔ．Ｖｃｃ
が与えられる電源ノードと内部電源電位ｉｎｔ．Ｖｃｃ
が与えられる電源ノードとの間に接続されるＰチャネル
ＭＯＳトランジスタ１４４とを含む。

【００８３】選択スイッチ回路１３８、１４２におい
て、通常動作時においてはチューニングモード信号ＶＴ
ＵＮＥはＬレベルに設定され、Ｂ側が使用される。この
ときには、電圧変換部１３２は参照電位Ｖｒｅｆに応じ
た内部電源電位ｉｎｔ．Ｖｃｃを出力する。チューニン
グを行なうときには、チューニングモード信号ＶＴＵＮ
ＥはＨレベルに設定され、選択スイッチ回路１３８、１
４２においてＡ側にスイッチの切換が行なわれる。そし
て、差動アンプ１４０はチューニングレベルを比較する
比較回路として使用される。

【００８４】チューニング回路１５４、１５６、１５８
はデフォルト状態において非導通状態となる図５に示し
たような回路が用いられる。また、チューニング回路１
６０にはデフォルト状態において導通状態である図４に
示したような回路が用いられる。

【００８５】カウンタ１５２から出力されるチューニン
グ信号ＴＳＩＧ４はインバータ１５９によって反転され
反転信号／ＴＳＩＧ４がチューニング回路１６０に与え
られている。これにより、チューニング信号ＴＳＩＧ１
〜ＴＳＩＧ４がすべてＬレベルのときにチューニング回
路１５４、１５６、１５８、１６０は非導通状態とな
り、抵抗回路１６３の両端の抵抗値は最大となる。抵抗
回路１６３には定電流が定電流源１６２によって流され
るため、このとき参照電位Ｖｒｅｆは最大値を取る。ま
た、チューニングＴＳＩＧ１〜ＴＳＩＧ４がすべてＨレ
ベルのときにチューニング回路１５４、１５６、１５
８、１６０は導通状態となるため、抵抗回路１６３の両
端の抵抗値は最小となり参照電位Ｖｒｅｆは最小値を取
る。

【００８６】チューニングモード信号ＶＴＵＮＥがＨレ
ベルのときは、選択スイッチ回路１３８、１４２におい
てスイッチＡ側が使用される。このときには外部から与
える外部参照電位Ｅｘｔ．Ｖｒｅｆは、参照電位Ｖｒｅ
ｆとして設定したい電位レベルにする。差動アンプ１４
０は、入力された２つの電位の差を比較しその差を増幅
させて比較信号ＶＣＯＭＰとして出力する。参照電位Ｖ
ｒｅｆが外部参照電位Ｅｘｔ．Ｖｒｅｆより高い場合に
は、比較信号ＶＣＯＭＰはＬレベルになり、参照電位Ｖ
ｒｅｆが外部参照電位Ｅｘｔ．Ｖｒｅｆより小さくなっ
たときに比較信号ＶＣＯＭＰはＨレベルとなる。このと
きのチューニング信号ＴＳＩＧ１〜ＴＳＩＧ４を外部に
出力すれば、チューニング回路１５４〜１６０がそれぞ
れ含むヒューズの設定をどのようにすればよいかがわか
る。

【００８７】このときのチューニング信号ＴＳＩＧ１〜
ＴＳＩＧ４の値はデータ出力信号Ｄｏｕｔが出力される
パッドを利用して出力する。

【００８８】図７は、チューニング信号ＴＳＩＧ１〜Ｔ
ＳＩＧ４を外部に出力するための切換回路１８の説明を
するための図である。

【００８９】図７を参照して、切換回路１８２は、チュ
ーニング信号ＴＳＩＧ１と内部データ信号ＩＤＰ１のい
ずれか一方を出力信号Ｄｏｕｔ１として出力する選択ス
イッチ回路１８４と、チューニング信号ＴＳＩＧ２と内
部データ信号ＩＤＰ２のいずれか一方を出力信号Ｄｏｕ
ｔ２として出力する選択スイッチ回路１８６と、チュー
ニング信号ＴＳＩＧ３と内部データ信号ＩＤＰ３のいず
れか一方を出力信号Ｄｏｕｔ３として出力する選択スイ
ッチ回路１８８と、チューニング信号ＴＳＩＧ４と内部
データ信号ＩＤＰ４のいずれか一方を出力信号Ｄｏｕｔ
４として出力する選択スイッチ回路１９０とを含む。

【００９０】チューニング信号ＴＳＩＧ１〜ＴＳＩＧ４
は、図６におけるカウンタ１５２が出力する信号であ
り、ＩＤＰ１〜ＩＤＰ４は、図１においてデータ出力バ
ッファ３４に入力される内部データ信号である。切換回
路１８２は、図１における出力バッファ３４に対して入
力された２つの信号を切換えて出力する。

【００９１】通常動作時すなわち比較信号ＶＣＯＭＰが
Ｌレベルの場合には、選択スイッチ回路１８４〜１９０
はＢ側が使用される。そして、内部データ信号ＩＤＰ１
〜ＩＤＰ４がデータ出力信号Ｄｏｕｔ１〜Ｄｏｕｔ４と
して出力される。そして、比較信号ＶＣＯＭＰがＨレベ
ルになった場合に、選択スイッチ回路１８４〜１９０は
Ａ側に切換わる。そしてそのときにチューニング信号Ｔ
ＳＩＧ１〜ＴＳＩＧ４がデータ出力信号Ｄｏｕｔ１〜Ｄ
ｏｕｔ４として出力される。

【００９２】図８は、実施の形態２の電圧降下回路１３
０の動作を説明するための動作波形図である。

【００９３】図６、図８を参照して、時刻ｔ１において
チューニングモード信号ＶＴＵＮＥはＬレベルからＨレ
ベルに設定される。応じて発振器１３４は制御クロック
信号ＴＣＬＫの出力を開始する。時刻ｔ２以降におい
て、カウンタ１５２は制御クロック信号ＴＣＬＫの立上
がりエッジに同期してカウントを開始する。図８におけ
る信号ＴＳＩＧはチューニング信号ＴＳＩＧ１〜ＴＳＩ
Ｇ４を含む４ビットの信号であり、チューニング信号Ｔ
ＳＩＧ１は最下位ビットであり、チューニング信号ＴＳ
ＩＧ４が最上位ビットである。時刻ｔ３、ｔ４、ｔ５、
ｔ６、ｔ７においてそれぞれ制御クロック信号ＴＣＬＫ
の立上がりに応じてチューニング信号ＴＳＩＧの値は、
０〜５までカウントアップされる。このカウント値に応
じて抵抗回路１６３の抵抗値が減少するため、参照電位
Ｖｒｅｆは徐々に低くなる。

【００９４】そして、時刻ｔ７において、外部から与え
ている外部参照電位Ｅｘｔ．Ｖｒｅｆよりも内部で発生
する参照電位Ｖｒｅｆが低くなったときに差動アンプ回
路１４０の出力はＨレベルとなり、比較信号ＶＣＯＭＰ
はＨレベルとなる。これに応じて発振器１３４の発振が
停止しカウンタ回路１５２はカウントアップを停止す
る。つまり、比較信号ＶＣＯＭＰがＨレベルになった時
点のチューニング信号ＴＳＩＧ１〜ＴＳＩＧ４が保持さ
れる。

【００９５】この信号を図７で示したような回路を用い
て外部に出力することによりチューニング回路１５４〜
１６０に含まれるヒューズの設定をいかにすればよいか
を知ることができる。出力されたデータにしたがってヒ
ューズをレーザートリミング装置を使用してブローすれ
ば、通常動作時にも所望の参照電位が選られる。

【００９６】また、図７に示した回路を用いて、チュー
ニング終了後に切換えてチューニング信号を出力すれ
ば、チューニング条件判定中においてはデータ出力ピン
は通常動作状態とすることができる。チューニングは、
実際の動作と同じ条件で行なうことが望ましい。データ
出力ピンを通常動作状態としておくことで、電圧降下回
路の消費する電力等の変動がチューニングに悪影響をあ
たえることを防ぐことができる。

【００９７】従来の半導体装置においては、半導体装置
の外部からチューニング信号ＴＳＩＧ１〜ＴＳＩＧ４を
与えテスタにてチューニングレベルを比較していた。こ
のため、チューニング信号ＴＳＩＧ１〜ＴＳＩＧ４を入
力するパッドと参照電位Ｖｒｅｆをモニタするパッドの
合計５つのパッドが必要であった。また、これらのチュ
ーニングレベルは、半導体装置に接続されるテスタにて
測定し判定を行なっていた。テスタはチューニング信号
ＴＳＩＧ１〜ＴＳＩＧ４を変化させながら参照電位Ｖｒ
ｅｆをモニタするため、判定するのに時間を要してい
た。

【００９８】これに対して、実施の形態２の半導体装置
においては、参照用に外部から与える参照電位Ｅｘｔ．
Ｖｒｅｆのパッド１つのみでチューニングが可能であ
り、半導体装置にも受けるパッド数を削減することがで
きる。また、外部参照電位Ｅｘｔ．Ｖｒｅｆと参照電位
Ｖｒｅｆとを比較し、一致するチューニング条件を半導
体装置内部で判定した後にデータ出力ピンに判定結果を
出力させることができる。チューニング信号を出力させ
るのはデータ出力ピンに限らず半導体装置上の他の制御
ピンでも構わない。また、チューニングモードでは、半
導体装置内部でカウンタを動作させてチューニング条件
を判定するので、電圧比較を行なうテスタ等を必要とし
ない。このため、チューニングに要するテスト時間を短
縮させることができる。

【００９９】［実施の形態３］レーザ光線でブロー可能
なヒューズ素子の周辺は一列にシュリンクすることがで
きない。デザインルールの進歩とともにチップ面積に占
めるヒューズ素子の割合が大きくなっておりこれが問題
になっている。

【０１００】この問題を解決する手段として、U.S. Pat
ent５，６３１，８６２には絶縁膜破壊型電気ヒューズ
が提案されている。このような電気ヒューズは、アンチ
ヒューズと呼ばれ、これを用いる場合には、切断用の専
用装置を用いる必要がなく、ウェハテスト中にヒューズ
のブローが行なえるので、テスト時間やテストコストを
削減できる。

【０１０１】実施の形態３の半導体装置では、実施の形
態２に示した半導体装置の電圧降下回路１３０におい
て、チューニング回路１５４〜１６０の構成中に電気ヒ
ューズを用いる。電気ヒューズは、高電圧を印加して電
極間の絶縁層を破壊するアンチヒューズを用いる。

【０１０２】実施の形態３においては図６に示したチュ
ーニング回路１５４、１５６、１５８に代えてチューニ
ング回路２００を使用する。また、チューニング回路１
６０に代えてチューニング回路２４０を使用する。

【０１０３】図９は、チューニング回路２００の構成を
示す回路図である。図９を参照して、チューニング回路
２００は、制御クロック信号ＴＣＬＫのエッジでチュー
ニング信号ＴＳＩＧｎを取込んで保持するラッチ２０２
と、チューニングモード信号ＶＴＵＮＥおよびラッチ２
０２の出力を受けるＡＮＤ回路２０４と、アンチヒュー
ズに設定された情報に対応する信号ＦＲを出力するラッ
チ回路２０６と、ラッチ回路２０６の制御を行なうラッ
チ制御部２０８と、ＡＮＤ回路２０４の出力と信号ＦＲ
とを受けるＮＯＲ回路２１０と、ＮＯＲ回路２１０の出
力を受けてノードＮＡｎとノードＮＢｎの間の接続を制
御するスイッチ回路２１２とを含む。

【０１０４】ラッチ制御部２０８は、ノードＮ２３と接
地ノードとの間に接続されゲートにリセット信号ＲＳＴ
を受けるＮチャネルＭＯＳトランジスタ２２６と、ノー
ドＮ２３と接地ノードとの間に直列に接続されるＮチャ
ネルＭＯＳトランジスタ２２８、２３０と、ノードＮ２
３とノードＮ２４の間に接続されゲートに外部電源電位
Ｅｘｔ．Ｖｃｃが結合されるＮチャネルＭＯＳトランジ
スタ２３２と、ノードＮ２４とノードＣＧＮＤとの間に
接続されるアンチヒューズ２３４と、ノードＮ２２とノ
ードＮ２３との間に接続されゲートに信号ＤＶ２Ｅを受
けるＮチャネルＭＯＳトランジスタ２２２とを含む。

【０１０５】ラッチ制御部２０８は、さらに、ラッチ回
路２０２の出力および信号ＶＣＵＴを受けるＡＮＤ回路
２２４を含む。ＮチャネルＭＯＳトランジスタ２２８の
ゲートにはＡＮＤ回路２２４の出力が与えられる。Ｎチ
ャネルＭＯＳトランジスタ２３０のゲートにはラッチ回
路２０６の出力である信号ＦＲが与えられる。

【０１０６】ラッチ回路２０６は、ソースがともに外部
電源電位Ｅｘｔ．Ｖｃｃに結合され、ドレインはともに
ノードＮ２１に接続されるＰチャネルＭＯＳトランジス
タ２１４、２１８と、ノードＮ２１とノードＮ２２との
間に接続され、ゲートが接地ノードに接続されるＰチャ
ネルＭＯＳトランジスタ２１６と、ノードＮ２２が入力
ノードに接続されるインバータ２２０とを含む。Ｐチャ
ネルＭＯＳトランジスタ２１４のゲートには接地ノード
が接続される。インバータ２２０は信号ＦＲを出力す
る。ＰチャネルＭＯＳトランジスタ２１８のゲートには
信号ＦＲが与えられる。

【０１０７】スイッチ回路２１２は、ＮＯＲ回路２１０
の出力を受けて反転するインバータ２３６と、ノードＮ
ＡｎとノードＮＢｎとの間に並列に接続されるＰチャネ
ルＭＯＳトランジスタ２３８およびＮチャネルＭＯＳト
ランジスタ２４０とを含む。ＰチャネルＭＯＳトランジ
スタ２３８のゲートにはＮＯＲ回路２１０の出力が与え
られる。ＮチャネルＭＯＳトランジスタ２４０のゲート
にはインバータ２３６の出力が与えられる。

【０１０８】このチューニング回路２００は、通常動作
時においてアンチヒューズ２３４がブローされていない
場合には、デフォルト状態としてノードＮＡｎとノード
ＮＢｎとの間を非導通状態にする。一方、通常動作時に
おいてアンチヒューズ２３４はブローされ、ノードＮ２
４とノードＣＧＮＤとの間が導通状態になるとスイッチ
回路２１２はノードＮＡｎとノードＮＢｎとの間を導通
させる。

【０１０９】図１０は、チューニング回路２４０の構成
を示す回路図である。図１０を参照して、チューニング
回路２４０は、図９に示したチューニング回路２００の
構成において、スイッチ回路２１２に代えてスイッチ回
路２４２を含む。

【０１１０】スイッチ回路２４２は、ＮＯＲ回路２１０
の出力を受けて反転するインバータ２４６と、ＮＯＲ回
路２１０の出力をゲートに受けノードＮＡｎとノードＮ
Ｂｎとの間に接続されるＮチャネルＭＯＳトランジスタ
２４８と、ゲートにインバータ２４６の出力を受けノー
ドＮＡｎとノードＮＢｎとの間に接続されるＰチャネル
ＭＯＳトランジスタ２５０とを含む。

【０１１１】他の部分の構成は図９に示したチューニン
グ回路２００と同様であるので説明は繰返さない。

【０１１２】チューニング回路２４０は、アンチヒュー
ズ２３４がブローされていないデフォルト状態において
ノードＮＡｎとノードＮＢｎとを導通させる。

【０１１３】図１１は、実施の形態３の半導体装置の動
作を説明するための動作波形図である。

【０１１４】図９、図１１を参照して、時刻ｔ１〜時刻
ｔ７においては、チューニングモードにおいて制御クロ
ック信号ＴＣＬＫが発生し、外部参照電位Ｅｘｔ．Ｖｒ
ｅｆに対して内部で発生する参照電位Ｖｒｅｆのレベル
判定が行なわれレベルが決定される。

【０１１５】この状態においては、ノードＮ２２の電位
はＰチャネルＭＯＳトランジスタ２１４、２１６によっ
てＨレベルとなっており、したがって信号ＦＲはＬレベ
ルである。そして、チューニングが終了すると、チュー
ニングモード信号ＶＴＵＮＥはＬレベルに立ち下がる。

【０１１６】次に時刻ｔ８において、アンチヒューズの
ブローが行なわれる動作が開始される。まずリセット信
号ＲＳＴがＨレベルに活性化し、ノードＮ２３がＬレベ
ルに下げられ導通状態にあるＮチャネルＭＯＳトランジ
スタ２２２を介してノードＮ２２はＬレベルになる。応
じて信号ＦＲはＨレベルとなる。

【０１１７】次にアンチヒューズをブローするための信
号ＶＣＵＴが活性化される。このときに対応するチュー
ニング信号ＴＳＩＧｎがＨレベルの状態で保持されてい
れば、ＮチャネルＭＯＳトランジスタ２２８のゲートに
はＨレベルが与えられ、ＮチャネルＭＯＳトランジスタ
２２８、２３０はともに導通状態となる。したがって、
時刻ｔ９においてリセット信号ＲＳＴが立下げられた後
においてもノードＮ２３はＬレベルを保ち、したがって
信号ＦＲはＨレベルを保つ。

【０１１８】次に、時刻ｔ１０においてアンチヒューズ
２３４をブローするために、通常動作時においては接地
電位とされるノードＣＧＮＤに１０Ｖ程度の高電圧が与
えられる。すると、対応するチューニング信号ＴＳＩＧ
がＨレベルとなっているアンチヒューズにのみ高電圧が
印加される。

【０１１９】アンチヒューズ２３４の絶縁が破壊される
と、ノードＮ２３はＬレベルからＨレベルに立上がり、
応じて信号ＦＲはＬレベルとなる。したがってＮチャネ
ルＭＯＳトランジスタ２３０が非導通状態となるため、
ノードＣＧＮＤから接地ノードに向けて電流が流れ続け
ることはない。

【０１２０】続いて時刻ｔ１１においてノードＣＧＮＤ
の電位は０Ｖに下げられ、応じてノードＮ３の電位はＬ
レベルとなる。したがって信号ＦＲはＨレベルに戻る。
そしてヒューズのブローが終了し、信号ＶＣＵＴはＬレ
ベルに立下げられる。

【０１２１】時刻ｔ１１以降では、対応するアンチヒュ
ーズがブローされているため、チューニング信号ＴＳＩ
Ｇ１〜ＴＳＩＧ４によって設定されていた参照電位Ｖｒ
ｅｆの電位が出力され続けることとなる。

【０１２２】このように、電圧レベルのチューニングを
することにより、参照電位Ｖｒｅｆレベルやチューニン
グ信号ＴＳＩＧ１〜ＴＳＩＧ４をモニタする必要がな
い。よって、半導体装置のパッド数を減らすことができ
る。さらに、アンチヒューズを用いることにより、ガー
ドリング等を設ける必要がなくヒューズ面積を削減する
ことができる。また、レーザトリミング装置などが不要
となり、チューニング工程もテスタによる測定工程に含
めることができる。そして、チューニング判定およびト
リミング操作を半導体装置内部で一括して行なうことが
できるため、テスト時間を短縮することができる。

【０１２３】［実施の形態４］通常、ＤＲＡＭは、リフ
レッシュアドレスカウンタを搭載している。そして、Ｄ
ＲＡＭに内蔵したリフレッシュアドレスカウンタから行
アドレスを与える動作モードがある。

【０１２４】実施の形態４においては、このリフレッシ
ュアドレスカウンタをチューニング時に使用する。実施
の形態４では図１に示した半導体装置１においてリフレ
ッシュアドレスカウンタ２５に代えて、リフレッシュア
ドレスカウンタ２５ａを備える。

【０１２５】図１２は、リフレッシュアドレスカウンタ
２５ａの構成を説明するための概略図である。

【０１２６】図１２を参照して、リフレッシュアドレス
カウンタ２５ａは、チューニングモード信号ＶＴＵＮＥ
に応じて、リフレッシュ信号と制御クロック信号ＴＣＬ
Ｋのいずれかをリフレッシュアドレスカウンタ２６４に
与える選択スイッチ回路２６２を含む。つまり、リフレ
ッシュアドレスカウンタ２６４をリフレッシュ時とチュ
ーニング時において共用する。

【０１２７】通常動作つまりチューニングモード信号Ｖ
ＴＵＮＥがＬレベルのときには、リフレッシュ信号を受
けてリフレッシュアドレスカウンタ２６４はｎビットカ
ウンタとして動作する。ここで、ｎは行アドレスのビッ
ト数である。

【０１２８】チューニングモード信号ＶＴＵＮＥがＨレ
ベルのときには、制御クロック信号ＴＣＬＫをリフレッ
シュアドレスカウンタ２６４はカウントする。リフレッ
シュアドレスカウンタ２６４は４ビットカウンタとして
動作する。そして、リフレッシュアドレスカウンタ２６
４からの出力の下位４ビットをチューニング信号ＴＳＩ
Ｇ１〜ＴＳＩＧ４として取出して参照電位発生回路に対
して出力する。

【０１２９】チューニングモード時には、通常、リフレ
ッシュカウンタは動作しない。このため、このリフレッ
シュカウンタをチューニング用として用いることができ
る。また、ＤＲＡＭには、リフレッシュカウンタ以外の
カウンタ回路が搭載されている。たとえば、図１９で説
明したように、昇圧電源回路中のチャージポンプ回路へ
の信号を入力するための部分などでカウンタ回路は使わ
れている。

【０１３０】図１３は昇圧電源発生回路のカウンタを使
用する構成を示す回路図である。図１３を参照して、こ
の昇圧電源回路は、チューニングモード信号ＶＴＵＮＥ
がＬレベルである通常時において活性化し、クロック信
号φ０を出力するリングオシレータ２７２と、チューニ
ングモード信号ＶＴＵＮＥに応じてクロック信号φ０と
制御クロック信号ＴＣＬＫのいずれかを選択して出力す
る選択スイッチ回路２７４と、選択スイッチ回路２７４
の出力をカウントする分周カウンタ２７６と、チューニ
ングモード信号ＶＴＵＮＥを受けて反転するインバータ
２７８と、分周カウンタ２７６の最上位ビットとインバ
ータ２７８の出力とを受けてクロック信号φを出力する
ＡＮＤ回路２８０と、ＡＮＤ回路２８０の出力を受けて
反転しクロック信号／φを出力するインバータ２８２
と、クロック信号φ，／φによって高電位を発生するチ
ャージポンプ２８４とを含む。

【０１３１】ここで、分周回路２７６の下位４ビットは
通常時は使われていないが、チューニングモード時にお
いて制御クロック信号ＴＣＬＫを計数する分周カウンタ
の４ビットの出力として、参照電位発生回路に対してチ
ューニング信号ＴＳＩＧ１〜ＴＳＩＧ４を出力する。

【０１３２】参照電位Ｖｒｅｆのチューニング時に使用
していなかったカウンタ回路を切換えて使用することに
より、参照電位Ｖｒｅｆをチューニングするための専用
カウンタ回路を設ける必要がなくなる。このため、回路
素子数を削減し、半導体装置の面積を縮小することがで
きる。

【０１３３】［実施の形態５］実施の形態５において
は、図１に示した半導体装置１の構成において、電圧降
下回路３８に代えて電圧降下回路３８ａを備える。

【０１３４】図１４は、電圧降下回路３８ａの構成を示
す回路図である。図１４を参照して、電圧降下回路３８
ａは、参照電位Ｖｒｅｆを発生する参照電位発生回路５
２と、参照電位Ｖｒｅｆを受けて外部電源電位Ｅｘｔ．
Ｖｃｃを対応する内部電源電位ｉｎｔ．Ｖｃｃに変換し
て出力する電圧変換部５４と、参照電位発生回路５２の
出力に接続される電位安定化回路２９０を含む。電圧変
換部５４は、内部電源電位ｉｎｔ．Ｖｃｃをプラス入力
に受け、参照電位Ｖｒｅｆをマイナス入力に受ける差動
アンプ回路５６と、差動アンプ回路５６の出力をゲート
に受け外部電源電位Ｅｘｔ．Ｖｃｃが与えられる電源ノ
ードと、内部電源電位ｉｎｔ．Ｖｃｃが与えられる電源
ノードとの間に接続されるＰチャネルＭＯＳトランジス
タ５８とを含む。

【０１３５】電圧安定化回路２９０は、参照電位Ｖｒｅ
ｆを出力する参照電位発生回路５２の出力ノードと接地
ノードとの間に直列に接続されるＰチャネルＭＯＳトラ
ンジスタ２９２およびキャパシタ２９４を含む。Ｐチャ
ネルＭＯＳトランジスタ２９２のゲートには、チューニ
ングモード信号ＶＴＵＮＥが与えられる。

【０１３６】参照電位発生回路５２は、非常に微小な電
流を扱うため、ノイズに対して敏感である。このため、
半導体装置が高速動作し、大電流が流れる通常動作状態
においては、隣接する配線からのカップリングノイズを
防ぐために安定化容量であるキャパシタ２９４が必要と
なる。

【０１３７】しかし、参照電位Ｖｒｅｆのレベルをチュ
ーニングする際には、参照電位Ｖｒｅｆのレベルを変化
させるために安定化容量であるキャパシタ２９４を充電
するための時間が必要となる。このため、制御クロック
信号ＴＣＬＫの周期を長くする必要があり、テスト時間
が長くなってしまう。チューニングモードにおいては、
半導体装置が大電流を消費しないように不要な回路を停
止させることができ、キャパシタ２９４は不要である。
したがって、図１４に示すような構成を用いることによ
り、チューニングモードにおいて、すなわち、チューニ
ングモード信号ＶＴＵＮＥがＨレベルになるときは、キ
ャパシタ２９４を参照電位発生回路５２から切離すこと
ができる。これにより、キャパシタ２９４への充電時間
は不要となり、参照電位Ｖｒｅｆのレベルを速く変化さ
せることができる。したがって、制御クロック信号ＴＣ
ＬＫの周期を短くすることができるため、テスト時間を
短縮することができる。

【０１３８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１３９】

【発明の効果】請求項１〜４に記載の半導体装置は、参
照電位Ｖｒｅｆをチューニングするために必要なパッド
数を削減することができ、ひいては半導体装置のチップ
面積を削減することができる。

【０１４０】請求項５、６に記載の半導体装置は、請求
項１に記載の半導体装置の奏する効果に加えて、チュー
ニングモードでは、半導体装置内部で比較回路を動作さ
せて内部でチューニング条件を判定するので、電圧比較
を行なうテスタ等を必要としない。このため、チューニ
ングに要するテスト時間を短縮させることができる。

【０１４１】請求項７に記載の半導体装置は、請求項５
に記載の半導体装置の奏する効果に加えて、アンチヒュ
ーズを用いることにより、ガードリング等を設ける必要
がなくヒューズ面積を削減することができる。また、レ
ーザトリミング装置などが不要となり、チューニング工
程もテスタによる測定工程に含めることができる。そし
て、チューニング判定およびトリミング操作を半導体装
置内部で一括して行なうことができるため、テスト時間
を短縮することができる。

【０１４２】請求項８に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、半導体装置
内部でカウンタを動作させて参照電位Ｖｒｅｆのチュー
ニングに必要な複数のチューニング信号を発生すること
ができる。

【０１４３】請求項９、１０に記載の半導体装置は、請
求項１に記載の半導体装置が奏する効果に加えて、参照
電位Ｖｒｅｆのチューニング時に使用していなかったカ
ウンタ回路を切換えて使用することにより、参照電位Ｖ
ｒｅｆをチューニングするための専用カウンタ回路を設
ける必要がなくなる。このため、回路素子数を削減し、
半導体装置の面積を縮小することができる。

【０１４４】請求項１１に記載の半導体装置は、請求項
１に記載の半導体装置が奏する効果に加えて、キャパシ
タへの充電時間は不要となり、参照電位Ｖｒｅｆのレベ
ルを速く変化させることができる。したがって、制御ク
ロック信号ＴＣＬＫの周期を短くすることができ、テス
ト時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体装置１の構成
を示す概略ブロック図である。

【図２】図１に示した電圧降下回路３８の構成を示す
回路図である。

【図３】図２に示した参照電位発生回路５２の構成を
示す回路図である。

【図４】図３に示したチューニング回路７０の構成を
示す回路図である。

【図５】図３におけるチューニング回路６４の構成を
示す回路図である。

【図６】電圧降下回路１３０の構成を示す回路図であ
る。

【図７】チューニング信号ＴＳＩＧ１〜ＴＳＩＧ４を
外部に出力するための切換回路１８の説明をするための
図である。

【図８】実施の形態２の電圧降下回路１３０の動作を
説明するための動作波形図である。

【図９】チューニング回路２００の構成を示す回路図
である。

【図１０】チューニング回路２４０の構成を示す回路
図である。

【図１１】実施の形態３の半導体装置の動作を説明す
るための動作波形図である。

【図１２】リフレッシュアドレスカウンタ２５ａの構
成を説明するための概略図である。

【図１３】昇圧電源発生回路のカウンタを使用する構
成を示す回路図である。

【図１４】電圧降下回路３８ａの構成を示す回路図で
ある。

【図１５】一般的な従来における電圧降下回路の構成
を示す回路図である。

【図１６】図１５における参照電位発生回路３００の
構成を示す回路図である。

【図１７】スイッチ回路３２６の詳細な構成を示す回
路図である。

【図１８】図１６におけるスイッチ回路３３２の構成
を示す回路図である。

【図１９】従来の半導体装置に内蔵される昇圧電位を
発生する昇圧電源回路の構成を説明するためのブロック
図である。

【符号の説明】

１半導体装置、１６データ出力端子、２５，２５
ａ，２６４リフレッシュアドレスカウンタ、２６行
デコーダ、３４データ出力バッファ、３６昇圧電源
回路、３８電圧降下回路、５２，１３６参照電位発
生回路、５４，１３２電圧変換部、５８，７４〜８
２，９４，１０２，１１８，１６４〜１７２，１４４
ＰチャネルＭＯＳトランジスタ、６２，１５２カウン
タ、６４〜７０，１５４〜１６０チューニング回路、
７３，１６３抵抗回路、８４，２９４キャパシタ、
９２，１１０，１１４，１５９インバータ、９４，１
０６，１１６，１２０，１２２ＮチャネルＭＯＳトラ
ンジスタ、９８，１０４ヒューズ素子、１１２ＯＲ
回路、１３４発振器、１３８，１４２，１８４〜１９
０，２６２，２７４選択スイッチ回路、１４０差動
アンプ回路、２０２，２０６ラッチ回路、２０４Ａ
ＮＤ回路、２０８ラッチ制御部、２１０ＮＯＲ回
路、２１２，２４２スイッチ回路、２７２リングオ
シレータ、２７６分周カウンタ、２８４チャージポン
プ。

Claims

【特許請求の範囲】

【請求項１】外部から与えられる制御信号を受ける入
力端子と、前記制御信号の時間的変化に応じて、複数の信号ビット
を有するチューニング信号を出力するチューニング信号
発生回路と、第１の電源電位と前記第１の電源電位より低い第２の電
源電位とを受けて前記チューニング信号に応じた参照電
位を出力する参照電位発生回路とを備える、半導体装
置。
【請求項２】前記参照電位発生回路は、チューニングモード時に前記チューニング信号の複数の
信号ビットに応じてそれぞれ一方端と他方端との間の導
通状態が制御され、通常動作時においては、不揮発的に
前記導通状態が固定される複数のチューニング回路と、前記第１の電源電位と前記第２の電源電位とを受けて、
導通状態にある前記複数のチューニング回路の個数に応
じた前記参照電位を出力する電位出力回路とを含む、請
求項１に記載の半導体装置。
【請求項３】前記電位出力回路は、前記第１の電源電位を受ける第１の電源ノードと、前記第２の電源電位を受ける第２の電源ノードと、前記第１の電源ノードと前記第２の電源ノードとの間に
直列に接続される定電流源と抵抗回路とを有し、前記抵抗回路は、前記第１の電源ノードから前記第２の電源ノードに向か
う経路上に直列に接続され、前記複数のチューニング回
路に対応してそれぞれ設けられる複数の抵抗素子を有
し、各前記チューニング回路は、前記一方端と前記他方端と
が対応する前記抵抗素子の一方端と他方端とにそれぞれ
接続される、請求項２に記載の半導体装置。
【請求項４】前記抵抗素子は、所定のチャネル抵抗値
を有する導通状態となるようにゲート電位が固定された
ＭＯＳトランジスタである、請求項３に記載の半導体装
置。
【請求項５】チューニングモード時に、外部から与え
られる外部参照電位と前記参照電位とを比較して活性化
信号を出力する内部回路と、前記活性化信号に応じて前記制御信号を発生する制御信
号発生回路とをさらに備える、請求項１に記載の半導体
装置。
【請求項６】前記内部回路は、内部電源電位を出力する内部電源ノードと、前記チューニングモード時には、前記外部参照電位を出
力し、通常動作時には前記内部電源電位を出力する選択
スイッチ回路と、前記選択スイッチ回路の出力と前記参照電位とを比較し
て前記活性化信号を出力する差動アンプ回路と、前記第１の電源ノードと前記内部電源ノードとの間に接
続され、通常動作モードにおいて、前記活性化信号に応
じて導通状態が制御される電流供給回路とを含む、請求
項５に記載の半導体装置。
【請求項７】前記参照電位発生回路は、前記チューニングモード時に求められた前記チューニン
グ信号の複数の信号ビットに対応して不揮発的にそれぞ
れ導通状態が固定される複数の電気ヒューズと、前記複数の電気ヒューズの前記導通状態に応じた前記参
照電位を出力する電位出力回路とを含む、請求項５に記
載の半導体装置。
【請求項８】前記チューニング信号発生回路は、チューニングモード時に前記制御信号をカウントし、カ
ウント値に対応する前記チューニング信号を出力するカ
ウンタ回路を含む、請求項１に記載の半導体装置。
【請求項９】メモリアレイをさらに備え、前記チューニング信号発生回路は、通常動作時に前記メモリアレイのリフレッシュのタイミ
ング基準となるリフレッシュ信号を前記カウンタ回路に
与え、前記チューニングモード時に前記制御信号を前記
カウンタ回路に与える、選択スイッチ回路をさら含み、前記カウンタ回路は、通常動作時に前記リフレッシュの
アドレスを発生する、請求項８に記載の半導体装置。
【請求項１０】前記チューニング信号発生回路は、昇圧電位を発生するための昇圧クロック信号を出力する
発振回路と、通常動作時に前記昇圧クロック信号を前記カウンタ回路
に与え、前記チューニングモード時に前記制御信号を前
記カウンタ回路に与える、選択スイッチ回路と、通常動作時に、前記カウンタ回路が前記昇圧クロックに
応じて出力する分周クロックに応じて昇圧動作を行なう
昇圧ポンプ回路とをさらに含む、請求項８に記載の半導
体装置。
【請求項１１】前記参照電位を受ける内部ノードと、前記内部ノードの電位を安定化させるために前記内部ノ
ードと固定電位が与えられる電源ノードとの間に接続さ
れる、電位安定化回路をさらに備え、前記電位安定化回路は、前記電源ノードに一方端が接続されるキャパシタと、通常動作時には前記キャパシタの他方端と前記内部ノー
ドとを接続し、チューニングモード時には、前記他方端
と前記内部ノードとを切り離す、スイッチ回路とを含
む、請求項１に記載の半導体装置。