KR100548550B1 - 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법 - Google Patents
반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법 Download PDFInfo
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Abstract
본 발명은 RTP를 이용한 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법을 개시하며, 개시된 본 발명에 따른 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법은, 반도체 기판 상에 950℃∼1100℃ 온도에서 60초∼600초 동안 열공정을 진행하여 옥사이드를 형성하는 단계; 및 상기 옥사이드 상에 950℃∼1100℃ 온도에서 60초∼600초 동안 NH3 또는 N2O 가스를 공급하여 나이트라이드막을 형성하는 단계;를 포함하며, 상기 옥사이드막 형성과 상기 나이트라이드막 형성은 인시튜로 진행하는 것을 특징으로 한다. 본 발명에 따르면, 소자분리막 형성시 응력을 완화시킬 수 있어 DRAM의 리프레쉬 특성을 향상시킬 수 있고, 공정수를 감축할 수 있으며, 옥사이드/나이트라이드의 다층 구조의 게이트 절연막 형성시 응력을 줄이고 게이트 절연 특성을 강화시킬 수 있으며, 캐패시터 유전막을 ONONO 구조 적용시 항복 전압(BV)을 기존보다도 개선시킬 수 있다.
Description
도 1 및 도 3은 본 발명의 실시예1에 따른 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법을 도시한 단면도.
도 2 및 도 4는 본 발명의 실시예2에 따른 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법을 도시한 단면도.
도 5는 본 발명의 실시예3에 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100,200,300,400; 반도체 기판
110,210; 트렌치
120,320,520,540; 옥사이드
130,330,530; 나이트라이드
220,440; 옥시나이트라이드
500; 플러그
510; 스토리지 노드
550; 유전막
560; 플레이트
본 발명은 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법에 관한 것으로, 보다 상세하게는 옥사이드와 나이트라이드의 다층구조를 RTP를 이용하여 인시튜로 형성할 수 있는 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법에 관한 것이다.
일반적으로 반도체 소자를 제조하는데 있어서, 소자분리막과 게이트 산화막 및 캐패시터에는 옥사이드를 형성하는 단계가 필요하였다.
반도체 소자의 소자분리막의 경우, STI(shallow trench isolation) 형성후 HDP 증착을 진행하기 전에 액티브 영역과의 버퍼층으로서 옥사이드를 형성하였다.
또한, 반도체 기판과 게이트 전극을 절연시키기 위하여 기판 표면을 산화시켜 옥사이드를 형성하였고, 캐패시터의 경우에 있어서도 상하 전극 사이에 옥사이드를 형성하여 유전막으로 이용하였다.
그러나, 종래 기술에 있어서는 다음과 같은 문제점이 있었다.
종래 기술에 있어서는, 먼저 반도체 소자의 소자분리막의 경우 옥사이드 형성후 지속후 산화공정 및 어닐 공정이 진행됨에 따라 추가적인 산화공정에 의한 응력 문제가 발생하고 있다. 이러한 응력은 결함을 생성시키거나 응력 유도 누설전류(stress induced leakage current)를 유발하여 특히 DRAM의 리프레쉬(refresh) 특성에 영향을 주게 되는 문제점이 있다.
또한, 최근 반도체 소자가 축소됨에 따라 기존에 적용하던 옥사이드 단층 구조보다는 옥사이드와 나이트라이드의 적층 구조의 적용이 많이 도입되고 있는 바, 게이트 절연막의 두께도 감소하는데 두께의 감소는 GOI(gate oxide integration) 측면에서 취약점을 가지게 되어 기존의 옥사이드 구조에서 나이트라이드 구조로의 전환이 필요하다.
한편, 캐패시터의 유전막에 있어서도 ONO 등과 같은 다층 구조가 항복 전압(breakdown voltage) 측면에서 유리하다.
이에, 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 RTP를 이용하여 옥사이드와 나이트라이드의 다층 구조를 인시튜로 형성할 수 있는 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법은, 반도체 기판 상에 950℃∼1100℃ 온도에서 60초∼600초 동안 열공정을 진행하여 옥사이드를 형성하는 단계; 및 상기 옥사이드 상에 950℃∼1100℃ 온도에서 60초∼600초 동안 NH3 또는 N2O 가스를 공급하여 나이트라이드막을 형성하는 단계;를 포함하며, 상기 옥사이드막 형성과 상기 나이트라이드막 형성은 인시튜로 진행하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법은, 플러그에 연결된 스토리지 노드를 포함한 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 상기 스토리지노드와 연결되며, O2+N2O 혼합방법 또는 O2+NH3 혼합방법을 이용하여 인시튜로 옥사이드와 나이트라이드로 이루어진 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트를 형성하는 단계;를 포함하는 것을 특징으로 한다.
삭제
본 발명에 의하면, 소자분리막과 게이트 절연막 형성시 응력을 완화시킬 수 있고, ONO 구조의 캐패시터 유전막으로 항복 전압(BV)을 개선시킬 수 있다.
이하, 본 발명에 따른 을 첨부한 도면을 참조하여 상세히 설명한다.
도 1 및 도 3은 본 발명의 실시예1에 따른 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법을 도시한 단면도이고, 도 2 및 도 4는 본 발명의 실시예2에 따른 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법을 도시한 단면도이고, 도 5는 본 발명의 실시예3에 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법을 도시한 단면도이다.
본 발명의 실시예1에 따른 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법은, 도 1에 도시된 바와 같이, 실리콘과 같은 반도체 원소로 이루어진 반도체 기판(100)상에 마스크 공정과 식각 공정 등으로 트렌치(110)를 형성한다.
이어서, 상기 트렌치(110) 내면을 포함한 기판(100) 전면상에 RTP(rapid thermal process) 장비를 사용하여 950℃~1100℃ 온도에서 60초~600초 동안 옥사이드(120)를 형성한 다음, RTP 장비를 이용하여 상기 옥사이드(120)상에 950℃~1100℃ 온도에서 60초~600초 동안 NH3 또는 N2O를 이용하여 나이트라이드(130)를 인시튜(in-situ)로 형성한다.
본 발명의 실시예2에 따른 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법은, 도 2에 도시된 바와 같이, 반도체 기판(200)상에 트렌치(210)를 형성한 다음, 상기 트렌치(210)를 포함한 기판(200) 전면상에 O2 + N2O 혼합방법으로 옥시나이트라이드(220)를 인시튜로 직접적으로 형성하는 것이다.
한편, 본 발명의 실시예1에 따른 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법은, 도 3에 도시된 바와 같이, 반도체 기판(300)상에 게이트 절연막(340)을 형성하는 공정에도 적용할 수 있다.
구체적으로, 반도체 기판(300)상에 RTP(rapid thermal process) 장비를 사용하여 950℃~1100℃ 온도에서 60초~600초 동안 옥사이드(320)를 형성한 다음, RTP 장비를 이용하여 상기 옥사이드(320)상에 950℃~1100℃ 온도에서 60초~600초 동안 NH3 또는 N2O를 이용하여 나이트라이드(330)를 인시튜(in-situ)로 형성하여 상기 옥사이드(320)와 나이트라이드(330)로 이루어진 게이트 절연막(340)을 형성한다.
또한, 본 발명의 실시예2에 따른 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법도 게이트 절연막 형성 공정에도 응용할 수 있다.
즉, 도 4에 도시된 바와 같이, 반도체 기판(400)상에 O2 + N2O 혼합방법으로 게이트 절연막으로서 옥시나이트라이드(440)를 인시튜로 직접적으로 형성하는 것이다.
본 발명의 실시예3에 따른 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법은, 도 5에 도시된 바와 같이, 플러그(500)에 연결된 스토리지 노드(310)상에 O2 + N2O 혼합방법, 또는 O2 + NH3 혼합방법으로 옥사이드(520)(540)와 나이트라이드(530)로 이루어진 유전막(550)을 인시튜로 형성한다.
상기 유전막(550)은 제1옥사이드(520)/나이트라이드(530)/제2옥사이드(540)가 순차로 형성된 다층 구조이다.
이어서, 상기 인시튜로 형성된 유전막(550)상에 플레이트(560)를 형성하여 캐패시터를 완성한다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 있어서는, 소자분리막 형성시 응력을 완화시킬 수 있어 특히 DRAM 의 리프레쉬 특성을 향상시킬 수 있고, 공정수를 감축할 수 있는 효과가 있으며, 옥사이드/나이트라이드의 다층 구조의 게이트 절연막 형성시 응력을 줄이고 게이트 절연 특성을 강화시킬 수 있으며, 캐패시터 유전막을 ONO 구조 적용시 항복 전압(BV)을 기존보다도 개선시킬 수 있는 장점이 있다.
Claims (4)
- 반도체 기판 상에 950℃∼1100℃ 온도에서 60초∼600초 동안 열공정을 진행하여 옥사이드를 형성하는 단계; 및상기 옥사이드 상에 950℃∼1100℃ 온도에서 60초∼600초 동안 NH3 또는 N2O 가스를 공급하여 나이트라이드막을 형성하는 단계;를 포함하며,상기 옥사이드막 형성과 상기 나이트라이드막 형성은 인시튜로 진행하는 것을 특징으로 하는 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법.
- 삭제
- 플러그에 연결된 스토리지 노드를 포함한 반도체 기판을 제공하는 단계;상기 반도체 기판 상에 상기 스토리지노드와 연결되며, O2+N2O 혼합방법 또는 O2+NH3 혼합방법을 이용하여 인시튜로 옥사이드와 나이트라이드로 이루어진 유전막을 형성하는 단계; 및상기 유전막 상에 플레이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법.
- 제 3항에 있어서, 상기 유전막 형성은 제 1옥사이드, 나이트라이드 및 제 2옥사이드를 순차적으로 형성하는 것을 특징으로 하는 반도체 소자의 옥사이드와 나이트라이드의 인시튜 형성방법.
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0690487A1 (en) * | 1994-06-03 | 1996-01-03 | Advanced Micro Devices, Inc. | Methods for forming oxide films |
| JPH09139437A (ja) * | 1995-11-03 | 1997-05-27 | Motorola Inc | 窒化酸化物誘電体層を有する半導体素子の製造方法 |
| JP2000269210A (ja) * | 1999-03-18 | 2000-09-29 | Toshiba Corp | 半導体装置の製造法 |
| US6258730B1 (en) * | 1999-02-09 | 2001-07-10 | Advanced Micro Devices, Inc. | Ultra-thin gate oxide formation using an N2O plasma |
| KR20020008537A (ko) * | 2000-07-21 | 2002-01-31 | 박종섭 | 반도체 소자의 게이트 전극 형성 방법 |
| KR20020057751A (ko) * | 2001-01-06 | 2002-07-12 | 윤종용 | 반도체 제조에서 산화막을 형성하는 방법 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0690487A1 (en) * | 1994-06-03 | 1996-01-03 | Advanced Micro Devices, Inc. | Methods for forming oxide films |
| JPH09139437A (ja) * | 1995-11-03 | 1997-05-27 | Motorola Inc | 窒化酸化物誘電体層を有する半導体素子の製造方法 |
| US6258730B1 (en) * | 1999-02-09 | 2001-07-10 | Advanced Micro Devices, Inc. | Ultra-thin gate oxide formation using an N2O plasma |
| JP2000269210A (ja) * | 1999-03-18 | 2000-09-29 | Toshiba Corp | 半導体装置の製造法 |
| KR20020008537A (ko) * | 2000-07-21 | 2002-01-31 | 박종섭 | 반도체 소자의 게이트 전극 형성 방법 |
| KR20020057751A (ko) * | 2001-01-06 | 2002-07-12 | 윤종용 | 반도체 제조에서 산화막을 형성하는 방법 |
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