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KR20020002266A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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KR20020002266A
KR20020002266A KR1020010037440A KR20010037440A KR20020002266A KR 20020002266 A KR20020002266 A KR 20020002266A KR 1020010037440 A KR1020010037440 A KR 1020010037440A KR 20010037440 A KR20010037440 A KR 20010037440A KR 20020002266 A KR20020002266 A KR 20020002266A
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KR
South Korea
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oxide film
film
silicon
silicon oxide
semiconductor device
Prior art date
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Ceased
Application number
KR1020010037440A
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English (en)
Inventor
가이데쯔야
가사이요시오
쯔노다히로아끼
하기와라히로유끼
고바야시히데유끼
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
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Publication date
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Publication of KR20020002266A publication Critical patent/KR20020002266A/ko
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Abstract

CVD법에 의해 형성되는 게이트 산화막의 막질을 향상시키고, 이 게이트 산화막의 누설 전류를 저감시켜 신뢰성을 향상할 수 있는 반도체 장치의 제조 방법을 제공한다.
반도체 기판(11) 상에 터널 산화막(12)을 형성하고, 터널 산화막(12) 상에 부유 게이트가 되는 다결정 실리콘막(13)을 형성한다. 다결정 실리콘막(13) 상에 CVD법에 의해 실리콘 산화막(14)을 형성한 후, 산화성 분위기에서 열 처리를 행한다. 실리콘 산화막(14) 상에 실리콘 질화막(15)을 형성하고, 실리콘 질화막(15) 상에 CVD법에 의해 실리콘 산화막(16)을 형성한다. 실리콘 산화막(16)을 형성한 후, 산화성 분위기에서 열 처리를 행하고, 또한 실리콘 산화막(16) 상에 다결정 실리콘막(17)을 형성한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 적층 게이트 구조를 갖는 반도체 장치의 제조 방법에 관한 것으로, 특히 불휘발성 기억 장치의 일종인 EEPROM에 이용되는 인터폴리 절연막(ONO막)에 관한 것이다.
종래의 기술에 대하여, 다결정 실리콘으로 이루어지는 부유 게이트를 갖는 EEPROM을 예를 들어 설명한다. 또, 이후 별도의 언급이 없는 한, 막 두께는 전기 용량 측정으로부터 구해지는 열 산화막의 환산 막 두께를 가리키도록 한다.
도 6의 (a) 내지 도 6의 (c)는 종래의 EEPROM의 셀 트랜지스터의 제조 공정도를 나타내는 단면도이다.
도 6의 (a)에 도시한 바와 같이, 반도체 기판(101) 상에 터널 산화막(102)을 형성하고, 이 터널 산화막(102) 상에 부유 게이트가 되는 인(P)을 첨가한 다결정 실리콘막(103)을 피착한다. 또한, 도 6의 (b)에 도시한 바와 같이, 다결정 실리콘막(103) 상에 CVD법에 의해 실리콘 산화막(104: 이하 보텀 CVD 산화막이라고 함)을피착한다. 이 보텀 CVD 산화막(104) 상에 실리콘 질화막(105)을 피착하고, 또한 실리콘 질화막(105) 상에 CVD법에 의해 실리콘 산화막(106: 이하 톱 CVD 산화막이라고 함)을 피착한다.
그 후, 산화성 분위기에서의 열 처리에 의해, 톱 CVD 산화막(106)을 치밀화한다. 이들, 보텀 CVD 산화막(104), 실리콘 질화막(105), 톱 CVD 산화막(106)은 3층으로 이루어지는 ONO막, 즉 3층 구조를 갖는 인터폴리 절연막이 된다.
다음에, 도 6의 (c)에 도시한 바와 같이, 상기 톱 CVD 산화막(106) 상에, 컨트롤 게이트가 되는 다결정 실리콘막(107)을 피착한다. 그 후, 포토리소그래피법과 드라이 에칭법에 의해 게이트 전극을 가공한다.
그러나, 상술한 제조 방법에는 다음에 진술하는 바와 같은 문제점이 있다.
인터폴리 절연막을 형성한 후, 산화성 분위기에서의 열 처리에 의해, 톱 CVD 산화막(106)을 치밀화하고 있지만, 톱 CVD 산화막(106)의 하층에 있는 실리콘 질화막(105)이 산화제를 차단하기 때문에, 실리콘 질화막(105)의 하층에 있는 보텀 CVD 산화막(104)은 치밀화되지 않는다.
이 경우, 치밀화된 톱 CVD 산화막(106)과 비교하여 보텀 CVD 산화막(104)은 막질이 뒤떨어지기 때문에, 누설 전류가 많다. 게이트 절연막인 보텀 CVD 산화막(104)의 누설 전류가 많으면, 부유 게이트에 축적된 전하가 누설되어, 메모리 셀 트랜지스터의 신뢰성, 즉 이들 메모리셀 트랜지스터를 갖는 EEPROM의 신뢰성의 저하를 초래한다고 하는 문제가 발생된다.
한편, 상기 보텀 CVD 산화막(104)을 대신하여 열 산화막을 이용하는 경우, 부유 게이트를 이루는 다결정 실리콘막을 산화하여 열 산화막을 형성하게 된다. 이 경우, 다결정 실리콘막의 불균질성에 영향을 받아, 불균질한 열 산화막이 형성되어, 보텀 산화막을 CVD법으로 형성한 경우와 비교하여 누설 전류가 많아진다. 따라서, 이 경우에도 전술한 문제와 마찬가지로, EEPROM의 신뢰성을 저하시킨다고 하는 문제가 발생된다.
그래서 본 발명은, 상기 과제를 감안하여 이루어진 것으로, CVD법에 의해 형성되는 게이트 산화막의 막질을 향상시키고, 이 게이트 산화막의 누설 전류를 저감시켜 신뢰성을 향상할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예의 반도체 장치의 제조 방법을 나타내는 제1 공정의 단면도.
도 2는 본 발명의 실시예의 반도체 장치의 제조 방법을 나타내는 제2 공정의 단면도.
도 3은 상기 반도체 장치에서의 보텀 CVD 산화막의 밀도와, 열 산화막의 막 두께(열 산화막 증가량)와의 관계를 나타내는 도면.
도 4는 상기 반도체 장치에서의 열 산화막의 막 두께(열 산화막 증가량)와 누설 전류 밀도와의 관계를 나타내는 도면.
도 5는 상기 반도체 장치에서의 보텀 CVD 산화막 및 열 산화막의 합계 막 두께와, 누설 전류 밀도와의 관계를 나타내는 도면.
도 6은 종래의 EEPROM의 셀 트랜지스터의 제조 공정을 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 반도체 기판
12 : 터널 산화막
13 : 다결정 실리콘막
14 : 실리콘 산화막(보텀 CVD 산화막)
14A : 열 산화막
15 : 실리콘 질화막(CVD 실리콘 질화막)
16 : 실리콘 산화막(톱 CVD 산화막)
17 : 다결정 실리콘막
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 실리콘막을 형성하는 공정과, 상기 실리콘막의 표면 상에, CVD법에 의해 실리콘 산화막을 형성하는 공정과, 상기 실리콘 산화막을 형성한 후, 산화성분위기에서 열 처리를 행하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 구성 외에, 상기 산화성 분위기에서 열 처리를 행한 후, 상기 실리콘 산화막 상에, 실리콘 질화막을 형성하는 공정과, 상기 실리콘 질화막 상에, CVD법에 의해 실리콘 산화막을 형성하는 공정을 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에, 제1실리콘 산화막을 형성하는 공정과, 상기 제1 실리콘 산화막 상에 제1 다결정 실리콘막을 형성하는 공정과, 상기 제1 다결정 실리콘막 상에 CVD법에 의해 제2 실리콘 산화막을 형성하는 공정과, 상기 제2 실리콘 산화막을 형성한 후, 산화성 분위기에서 제1 열 처리를 행하는 공정과, 상기 제2 실리콘 산화막 상에 실리콘 질화막을 형성하는 공정과, 상기 실리콘 질화막 상에 CVD법에 의해 제3 실리콘 산화막을 형성하는 공정과, 상기 제3 실리콘 산화막을 형성한 후, 산화성 분위기에서 제2 열 처리를 행하는 공정과, 상기 제3 실리콘 산화막 상에 제2 다결정 실리콘막을 형성하는 공정을 포함하는 것을 특징으로 한다.
〈실시예〉
이하, 도면을 참조하여, 본 발명의 실시예에 대하여 설명한다.
다결정 실리콘막의 부유 게이트를 갖는 EEPROM에 있어서, ONO막으로 이루어지는 인터폴리 절연막의 부유 게이트 표면 상의 보텀 CVD 산화막을, 산화성 가스인 N2O 분위기에서 열 처리한 경우를 예로 들어 설명한다.
도 1의 (a) 내지 도 1의 (c), 도 2의 (a), 도 2의 (b)는, 본 발명의 실시예의 EEPROM에서의 메모리 셀 트랜지스터의 제조 공정을 나타내는 단면도이다.
도 1의 (a)에 도시한 바와 같이, 반도체 기판(11) 상에 열 산화법에 의해 실리콘 산화막으로 이루어지는 터널 산화막(12)을 형성하고, 이 터널 산화막(12) 상에 부유 게이트가 되는 인(P)을 첨가한 다결정 실리콘막(13)을 형성한다.
또한, 도 1의 (b)에 도시한 바와 같이, 부유 게이트가 되는 상기 다결정 실리콘막(13) 상에 CVD법에 의해 실리콘 산화막(14: 이하 보텀 CVD 산화막이라고 함)을 형성한다.
계속해서, 도 1의 (b)에 도시한 구조에 대하여, 산화성 분위기, 예를 들면 N2O 분위기에서 열 처리를 행한다. 이에 따라, 보텀 CVD 산화막(14)이 치밀화된다. 또한, 이 치밀화와 함께 다결정 실리콘막(13)이 산화되고, 도 1의 (c)에 도시한 바와 같이, 다결정 실리콘막(13)과 보텀 CVD 산화막(14) 사이에, 열 산화막(14A)이 형성된다. 또, 상기 보텀 CVD 산화막(14)을 형성하는 공정과, 산화성 분위기에서 열 처리를 행하는 공정은, 동일 장치(챔버) 내에서 연속하여 행해지는 것이 바람직하다.
상술한 바와 같이, 보텀 CVD 산화막(14)을 형성하여 열 처리한 후, 도 2의 (a)에 도시한 바와 같이, 보텀 CVD 산화막(14) 상에 CVD법에 의해 실리콘 질화막(15: 이하 CVD 실리콘 질화막이라고 함)을 형성한다. 또한, 이 CVD 실리콘 질화막(15) 상에, CVD법에 의해 실리콘 산화막(16: 이하 톱 CVD 산화막이라고 함)을 형성한다.
계속해서, 도 2의 (a)에 도시한 구조에 대하여, 산화성 분위기, 예를 들면 N2O 분위기에서 열 처리를 행한다. 이에 따라, 상기 톱 CVD 산화막(16)이 치밀화된다. 이들, 보텀 CVD 산화막(14), CVD 실리콘 질화막(15), 톱 CVD 산화막(16)은 3층으로 이루어지는 ONO막, 즉 3층 구조를 갖는 인터폴리 절연막이 된다.
다음에, 도 2의 (b)에 도시한 바와 같이, 상기 톱 CVD 산화막(16) 상에, 컨트롤 게이트가 되는 다결정 실리콘막(17)을 형성한다. 그 후, 포토리소그래피법과 드라이 에칭법에 의해 게이트 전극을 가공한다.
상술한 제조 방법에서는, 부유 게이트가 되는 다결정 실리콘막(13) 상의 보텀 CVD 산화막(14)을, 산화성 가스인 N2O 분위기에서 900℃로 열 처리하고 있다. 이 열 처리 시의 N2O 분위기의 기압은 1OTorr 이하이다. 이 열 처리에 의해 형성되는 열 산화막(14A)과 보텀 CVD 산화막(14)의 합계 막 두께가 6㎚인 경우의 보텀 CVD 산화막(14)의 밀도와, 산화성 분위기에서의 열 처리에 의한 열 산화막(14A)의 막 두께(열 산화막 증가량)와의 관계를 도 3에 나타낸다.
도 3으로부터 알 수 있듯이, 열 산화막(14A)의 막 두께가 0㎚, 즉 열 처리를 행하지 않은 경우의 보텀 CVD 산화막(14)의 밀도는 2.170g/㎤이다. 그러나, 열 산화막(14A)의 막 두께가 1∼2㎚가 된 산화성 분위기에서의 열 처리를 행하면, 2.185∼2.190g/㎤까지 치밀화된다. 열 산화막만으로 이루어지는 열 산화막(14A)의 막 두께가 6㎚인 경우에는, 2.200g/㎤까지 치밀화된 막이다. 따라서, 상기 보텀 CVD 산화막(14)은 열 처리에 의해 열 산화막과 동등하게 치밀화되어 있는 것을 알 수 있다.
또한, 마찬가지로, 열 처리에 의해 형성되는 열 산화막(14A)과 보텀 CVD 산화막(14)의 합계 막 두께가 6㎚인 경우에, 이들 열 산화막(14A) 및 보텀 CVD 산화막(14)만으로 이루어지는 인터폴리 절연막에 전계 6MV/㎝를 인가한 경우에 있어서의, 열 산화막(14A)의 막 두께(열 산화막 증가량)와 누설 전류 밀도와의 관계를 도4에 나타낸다. 또, 이 열 처리 시의 N2O 분위기의 기압은 10Torr 이하이다.
도 4로부터 알 수 있듯이, 열 산화막(14A)의 막 두께가 0㎚, 즉 열 처리를 행하지 않은 경우에는 누설 전류 밀도는 1.0×10-8A/㎠인데 대하여, 열 산화막(14A)의 막 두께를 0.5㎚로 하면, 누설 전류 밀도는 1.0×10-9A/㎠로 되어, 열 처리하지 않은 경우와 비교하여 누설 전류 밀도가 약 한자리수 감소한다. 또한, 열 산화막(14A)의 막 두께가 1∼2㎚가 되는 열 처리를 행하면, 누설 전류 밀도는 6.0×10-10A/㎠까지 더 감소한다. 이것은, 보텀 CVD 산화막(14)의 치밀화의 효과라고 생각된다.
한편, 열 산화막(14A)의 막 두께를 더 두껍게 하는 열 처리를 행하면, 누설 전류 밀도는 서서히 증가하고, 열 산화막(14A)의 막 두께가 2.5㎚ 이상에서는 누설 전류 밀도의 한자리수 이상의 저감 효과는 없어진다. 또한, 열 산화막(14A)의 막 두께가 4㎚ 이상에서는, 누설 전류 밀도가 열 처리 전과 동일한 정도인 약 1.0×10-8A/㎠로 되어, 누설 전류 밀도의 저감 효과가 없어진다.
열 처리로 형성되는 상기 열 산화막(14A)은 보텀 CVD 산화막(14)의 아래에 있는 다결정 실리콘막(13: 부유 게이트)에 산화종이 확산함으로써 생성된다. 이 때문에, 다결정 실리콘막(13)의 불균질성에 영향을 받아 산화막(14A)은 불균질한 산화막이 된다. 따라서, CVD 산화막보다도 열 산화막이 지배적으로 되는 강한 산화성 열 처리를 행한 경우에, 누설 전류 밀도의 저감 효과가 없어지는 것은, 불균질한 열 산화막이 증가함으로써 누설 전류가 악화되기 때문이라고 생각된다.
또한, 부유 게이트가 되는 다결정 실리콘막(13) 상의 보텀 CVD 산화막(14)을, 산화성 가스인 N2O 분위기에서 800℃, 또는 850℃, 900℃로 열 처리한 경우에 있어서, 이들 열 산화막(14A) 및 보텀 CVD 산화막(14)만으로 이루어지는 인터폴리 절연막에 전계 6MV/cm를 인가한 경우에 있어서의, 열 처리 후의 보텀 CVD 산화막(14) 및 열 산화막(14A)의 합계 막 두께(T0TAL 산화막 두께)와, 누설 전류 밀도와의 관계를 도 5에 나타낸다.
보텀 CVD 산화막(14)을 열 처리하지 않을 때, 산화막의 합계 막 두께가 7㎚ 이상의 경우, 누설 전류 밀도는 2.0×10-9A/㎠로 일정하지만, 산화막의 합계 막 두께가 7㎚ 이하가 되면, 누설 전류 밀도는 증가되어, 6㎚ 이하에서 누설 전류 밀도가 한자리수 이상 악화된다.
한편, 900℃에서 열 처리를 행한 경우에는, 열 처리를 행하지 않은 경우와 비교하여, 산화막의 합계 막 두께가 7㎚ 이상에서는 누설 전류 저감은 약 반 정도인데 대하여, 산화막의 합계 막 두께가 7㎚ 이하에서는 한자리수 이상 누설 전류 밀도를 저감시킬 수 있다.
한편, 800℃ 또는 850℃로 열 처리를 행한 경우에는, 열 처리를 행하지 않은 경우와 비교하여 동일한 정도의 누설 전류 밀도이며, 산화막의 막 두께가 7㎚ 이하에서도 열 처리를 행하기 전과 비교하여, 누설 전류 저감 효과는 거의 없다. 이것은, 열 처리에 의해 치밀화를 행하기 위해서는, 처리 온도가 900℃ 이상 필요하다는 것을 나타내고 있다.
이상의 결과로부터, 열 처리에 의해 보텀 CVD 산화막(14)의 누설 전류를 한자리수 이상 저감시키기 위해서는, 열 산화막의 막 두께가 0.5㎚ 이상 2.5㎚ 이하로 되고, 열 처리 후의 보텀 CVD 산화막(14) 및 열 산화막(14A)의 합계 막 두께가 7㎚ 이하이며, 열처리 온도가 900℃ 이상의 조건에서 산화성 열 처리를 행하면 되는 것을 알 수 있다.
종래 기술에 있어서의 톱 CVD 산화막(16)을 형성 후에 산화성 분위기 열처리를 행하여도 보텀 CVD 산화막(14)이 치밀화되지 않는 문제나, 보텀 CVD 산화막(14)을 대신하여 부유 게이트의 다결정 실리콘막을 산화성 분위기에서 열 처리하여 열 산화막을 형성한 경우에 누설 전류가 증가한다고 하는 문제점은, 상기 기술을 이용함으로써 해결할 수 있어, 신뢰성이 높은 EEPROM을 제공할 수 있다.
본 실시예에 따르면, 반도체 기판 상에 CVD법에 의해 실리콘 산화막이 형성되어 있는 경우에, 열 산화막의 막 두께를 0.5㎚ 이상 2.5㎚ 이하에서, 열 처리 후의 상기 실리콘 산화막 및 열 산화막의 합계 막 두께가 7㎚ 이하가 되도록, N2O 가스 또는 NO 가스의 산화성 분위기에서 900℃ 이상의 조건에서 열 처리를 행함으로써, 누설 전류 증가의 원인이 되는 반도체 기판의 산화를 낮게 억제하면서, 상기 실리콘 산화막의 막질을 개선할 수 있어, 이 결과, 상기 실리콘 산화막을 통해 흐르는 누설 전류를 저감시킬 수 있다.
또한, 상술한 실시예에서는, 산화성 분위기에서의 열 처리 공정에 있어서,산화성 가스로서 N2O를 이용하였지만, 이것을 대신하여 NO를 이용하여도 좋다. 이 NO 분위기에서의 열 처리에 있어서도, 상기 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 상술한 실시예에서는, 보텀 CVD 산화막(14)의 하층이 다결정 실리콘막인 경우에 대하여 설명하였지만, 보텀 CVD 산화막(14)의 하층이 비정질 실리콘막의 경우에서도, 상기 실시예와 마찬가지의 효과를 얻는 것이 가능한다.
또한, 상술한 실시예에서는, 보텀 CVD 산화막(14)의 하층의 다결정 실리콘막은 인(P)이 첨가된 다결정 실리콘인 경우에 대하여 설명하였지만, 인을 대신하여 As (비소)나 붕소(B) 등, 그 밖의 불순물이 첨가된 다결정 실리콘막에서도, 상기 실시예와 마찬가지의 효과를 얻는 것이 가능하다.
이상 진술한 바와 같이 본 발명에 따르면, CVD법에 의해 형성되는 게이트 산화막의 막질을 향상시키고, 이 게이트 산화막의 누설 전류를 저감시켜 신뢰성을 향상할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (20)

  1. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 실리콘막을 형성하는 공정과,
    상기 실리콘막 상에 CVD법에 의해 제1 실리콘 산화막을 형성하는 공정과,
    상기 실리콘막과 상기 실리콘 산화막을 산화성 분위기에서 열처리함으로써, 상기 실리콘 산화막을 치밀화함과 함께, 상기 실리콘막과 상기 실리콘 산화막 사이에 열 산화막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 열 처리를 행한 후,
    상기 실리콘 산화막 상에 실리콘 질화막을 형성하는 공정과,
    상기 실리콘 질화막 상에 CVD법에 의해 제2 실리콘 산화막을 형성하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 실리콘막은 게이트 전극이며, 상기 제1 실리콘 산화막과 상기 열 산화막은 게이트 절연막을 구성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 게이트 전극은 부유 게이트 전극인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 실리콘막은 다결정 실리콘막 또는 비정질 실리콘막 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 실리콘막에는 P(인), B(붕소), As(비소) 중 어느 하나가 첨가되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 열 처리의 온도가 900℃ 이상이고, 또한 상기 실리콘 산화막과 상기 열 산화막의 막 두께의 합계가 7㎚ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 실리콘 산화막을 형성하는 공정과 상기 열 처리를 행하는 공정은 동일 챔버 내에서 연속하여 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 열 처리가 N2O를 포함하는 산화성 분위기에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 열 처리가 NO를 포함하는 산화성 분위기에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 제1 실리콘 산화막을 형성하는 공정과,
    상기 제1 실리콘 산화막 상에 제1 다결정 실리콘막을 형성하는 공정과,
    상기 제1 다결정 실리콘막 상에 CVD법에 의해 제2 실리콘 산화막을 형성하는 공정과,
    상기 제1 다결정 실리콘 산화막과 상기 제2 실리콘 산화막을, 산화성 분위기에 있어서 열 처리함으로써, 상기 제2 실리콘 산화막을 치밀화함과 함께, 상기 제1 다결정 실리콘막과 상기 제2 실리콘 산화막 사이에 열 산화막을 형성하는 공정과,
    상기 제2 실리콘 산화막 상에 실리콘 질화막을 형성하는 공정과,
    상기 실리콘 질화막 상에 CVD법에 의해 제3 실리콘 산화막을 형성하는 공정과,
    상기 제3 실리콘 산화막을 형성한 후, 산화성 분위기에 있어서 열 처리하는 공정과,
    상기 제3 실리콘 산화막 상에 제2 다결정 실리콘막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 다결정 실리콘막은 부유 게이트 전극이며, 상기 제2 실리콘 산화막과 상기 열 산화막은 게이트 절연막을 구성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 다결정 실리콘막에는 P(인), B(붕소), As(비소) 중 어느 하나가 첨가되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 열 처리의 온도가 900℃ 이상이며, 또한 상기 제2 실리콘 산화막과 상기 열 산화막의 막 두께의 합계가 7㎚ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제11항에 있어서,
    상기 열 처리가 N2O를 포함하는 산화성 분위기에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제11항에 있어서,
    상기 열 처리가 NO를 포함하는 산화성 분위기에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제11항에 있어서,
    상기 열산화막의 막 두께는 0.5㎚∼2.5㎚의 범위인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 반도체 장치에 있어서,
    반도체 기판 상의 제1 실리콘 산화막과,
    상기 제1 실리콘 산화막 상의 부유 게이트 전극과,
    상기 부유 게이트 전극 상의 열 산화막과,
    상기 열 산화막 상의 제2 실리콘 산화막과,
    상기 제2 실리콘 산화막 상의 실리콘 질화막과,
    상기 실리콘 질화막 상의 제3 실리콘 산화막과,
    상기 제3 실리콘 산화막 상의 컨트롤 게이트 전극을 구비하고,
    상기 열 산화막이 2.185∼2.200g/㎤의 밀도를 갖는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 열 산화막이 0.5㎚∼2.5㎚의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  20. 제18항에 있어서,
    상기 제2 실리콘 산화막과 상기 열 산화막의 두께의 합계가 7㎚ 이하인 것을 특징으로 하는 반도체 장치.
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