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KR100282413B1 - 아산화질소 가스를 이용한 박막 형성 방법 - Google Patents

아산화질소 가스를 이용한 박막 형성 방법 Download PDF

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KR100282413B1
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thin film
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Abstract

본 발명은 반도체 소자의 박막 형성에 관한 것으로서, 특히 게이트 절연막 또는 커패시터의 유전막으로 사용되는 박막의 특성을 높이는데 적당하도록한 N2O 가스를 이용한 박막 형성 방법에 관한 것이다.
이와 같은 본 발명의 N2O가스를 이용한 박막 형성 방법은 반도체 기판상에 열공정에 의한 질화막층을 형성하고 그 질화막층을 N2O가스를 이용한 어닐공정으로 산화시키는 공정을 포함하여 이루어져 다음과 같은 효과를 갖는다.
암모니아에 의하여 형성된 질화막을 산화 열처리함으로써, 질화막 내에 포함된 수소를 추출해 낼 수 있고 이로인해 전자의 포획을 감소시킬 수 있다.
둘째, 질화막을 산화 시킴으로써 기판과 산화막 표면에는 N2O 산화에 의한 산화막이 주로 형성되며 산화막과 전극물질 사이의 경계면에는 암모니아 질화막에 의한 높은 농도의 질소가 함유된 산화막을 얻을 수 있다. 이로인해 보론 확산의 경계막으로서의 역할을 충분히 할 수 있다.

Description

이산화질소 가스를 이용한 박막 형성 방법
본 발명은 반도체 소자의 박막 형성에 관한 것으로서, 특히 게이트 절연막 커패시터의 유전막으로 사용되는 박막의 특성을 높이는데 적당하도록한 N2O 가스를 이용한 박막 형성 방법에 관한 것이다.
현재, 반도체 소자의 게이트 절연막으로 많이 사용되는 열 산화막은 소자의 디자인 룰이 점차 미세화되면서 전기장에 의한 누설전류(leakage current)나 경계면의 상태밀도(interface state density)가 증가하는 문제점을 가지고 있다. (K.Naruke,S. Taguchi, and M.Wada; IEDM 1988, p424)
상기의 열 산화막이 갖는 문제점들을 개선하기 위하여 다음의 방법이 사용되고 있다.
순수한 산화막에 질소를 함유한 산화막을 사용하여 게이트 산화막의 핫 캐리어(Hot Carrier) 특성 및 일렉트릭 인테그리티(electric integrity)를 향상시키는 방법이다.
그러나, 질소를 함유시키는 방법에 따라 게이트 산화막의 특성은 매우 다양하게 나타나고 있다.
초기에 사용된 열산화막을 암모니아 기체로 질화시킨 산화막의 경우 막 중에 수소가 함유됨에 따라 전자포획 특성이 증가하였으며 과도한 질소의 함유에 의해 전자의 이동도의 감소(Degradation) 현상이 발생됐다. (T. Ito, T Nakamura, and H. Ishikawa; Ieee Trans. Electron Devices 1982, ED-29, p498)
이에따라 8O년대 후반부터 활발히 연구되고 적용되어온 N2O 산화막의 경우 핫 캐리어 효과등 전기적인 특성에 있어서, 좋은 결과를 나타내고 있다.
그러나 산화막과 실리콘의 경계면에 포함된 질소의 함유량이 적기(1-2Atomc%) 때문에 보론(Boron) 확산의 경계막으로서의 사용에 문제가 있는 것으로 보고되고 있다. (G. W. Yoon, A. B. Joshi, J. Kim, and D. L. Kwong; IEEE EDL 1993, Vol 14, p179)
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 박막(절연막 또는 유전막으로 사용되는)형성에 관하여 설명하면 다음과 같다.
먼저, 절연막으로 사용되는 반도체 소자의 박막 형성 공정에 관하여 설명하면 다음과 같다.
도1a내지 도1b는 종래 기술에 의한 게이트 절연막의 공정 단면도이다.
종래 기술의 절연막은 도1a와 도1b에서와 같이, 게이트 전극을 형성하기 전에 O2또는 H2O의 분위기를 갖는 고온의 爐(Furnace)에서 실리콘 기판(1)상에 초기 산화막(2)을 제거하고 열 산화막(3)을 성장시켜 사용하는데, 상기의 열 산화 공정에서 질소를 실리콘 기판과 열 산화막 사이의 계면에 합체(incorporation)시키기 위해 N2O 기체를 산화반응물로 사용하거나 열 산화막을 N2O 또는 NH3로 질화처리 하는 것이 보통이다.
그리고 유전막으로 사용되는 박막의 형성 공정에 관하여 설명하면 다음과 같다.
DRAM의 커패시터에는 크게 스택형과 트렌치형으로 나눌 수 있으며, 스택형은 다시 핀(Fin)구조와 실린더 구조 및 박스 구조로 나눌 수 있다.
커패시턴스를 고려하여 많이 사용되고 있는 것이 실린더 구조이다.
커패시턴스를 크게 하는 방법에는 제한된 셀 면적에서 스토리지 노드 전극과 플레이트 전극의 접합 면적을 크게 하는 방법과 그 전극들 사이의 유전막을 고유전율을 갖는 물질을 사용하여 형성하는 방법이 있다.
고유전율을 갖고 있어 DRAM의 커패시터에 많이 사용되는 Ta2O5박막은 As 디포지션 상태에서 누설 전류가 상당히 커서 256M DRAM과 같은 고집적 소자에서는 커패시터의 유전 물질로 사용할 수가 없으므로 적절한 어닐(Anneal)공정을 통하여 누설 전류를 줄여주게 된다.
현재, N2O 가스를 이용한 어닐 방법은 RTO(Rapid Thermal Oxidation)공정이나 고온의 爐를 이용한 O2어닐에 비하여 누설 전류를 줄이는데 효과적이라고 판단되고 있다.
N2O 가스를 이용한 RTA(Rapid Thermal Annea1)공정의 최적 조건은 온도를 변화시키며 실험을 하여 결정하게 되는데, 800℃에서 60sec동안 어닐닝하는 것이 최적이라는 보고가 있다. (S.C.Sun, T.F.Chen, IEDM 94-333(1994년))
현재 가장 많이 사용되고 있는 실린더 구조의 DRAM 커패시터의 유전막 형성에 관하여 설명하면 다음과 같다.
도2a내지 도2d는 종래 기술에 의한 커패시터 유전막의 공정 단면도이다.
먼저, 도2a에서와 같이, 반도체 기판(10)에 소자 격리를 위한 필드 산화막(11)과, 불순물 확산 영역(12)들, 워드 라인(13), 비트 라인(14) 그리고 각각의 층들을 절연시키거나 평탄화용 또는 식각 공정에서의 엔드 포인트로 사용하기 위한 절연막들(15a)(15b)(15c)(15d)을 포함하는 기판의 일측 불순물 확산 영역(12)과 콘택되는 스토리지 노드 전극(16)을 형성한다.
이때, 스토리지 노드 전극(16)은 폴리 실리콘을 사용하여 형성한다.
이어, 도2b에서와 같이, 상기의 스토리지 노드 전극(16)의 표면을 NH3가스를 이용하여 RTN처리 한다.
그리고 도2c에서와 같이, 상기 RTN 처리된 스토리지 노드 전극(16)의 전면에 고유전율을 갖는 Ta205를 CVD법으로 증착하여 유전막(17)층을 형성한다.
이어, 상기 유전막(17)층을 800℃의 온도와 760 Torr(대기압)의 압력에서 N2O가스를 이용하여 60sec동안 RTA처리를 한다.
그리고 도2d에서와 같이, TiN 등의 물질을 증착하여 플레이트 전극(18)을 형성한다.
상기와 같이 N2O 가스를 이용는 방법으로 절연막 또는 유전막으로 사용되는 박막의 전기적 특성을 향상시킬 수 있다.
종래 기술의 박막 형성 방법에 있어서는 전기적인 특성은 어느정도 향상시킬 수 있으나 디자인 룰이 감소하는 추세에 따라 그 박막을 실제 소자에 적용하는데는 다음과 같은 문제점이 있다.
먼저, 그 박막을 절연막으로 사용할 경우에는 발생하는 문제점은 다음과 같다.
첫째, 종래 기술에 의한 순수한 열 산화막 또는 질소가 함유된 산화막을 게이트 절연막으로 사용할 경우에 DR의 감소 추세에 따라 게이트 절연막의 두께가 점점 얇아져 50Å이하가 되면 전자의 터널링 특성이 F-N 터널링이 아니라 직접 터널링이 일어나기 때문에 게이트 절연막으로서의 특성이 저하되어 소자에 적용하기에는 부적합하다.
둘째, 상기와 같은 종래 기술의 게이트 절연막은 그 상측에 p+poly 게이트의 형성시에 보론(B) 등의 이온 주입에 의해 산화막 특성 및 계면 특성이 열화되는 단점이 있다.
그리고 종래 기술에 의한 박막 형성 방법에 의해 DRAM 등의 소자의 커패시터에 적용하는 유전막을 형성하였을 경우에는 다음의 문제점이 있다.
즉, 8OO℃의 온도의 대기압에서 6Osec 시간의 RTA공정 처리를한 Ta2O5유전막은 RTO어닐이나 고온의 爐에서의 O2어닐 공정에 의한 유전막보다 누설 전류 특성은 우수하다고 알려져 있으나, 유전막의 유효 두께가 증가하는 문제점이 있어 누설 전류 특성의 증가에도 불구하고 실제 소자에 적용하여 사용하기에는 어렵다.
본 발명은 상기와 같은 종래 기술의 박막 형성의 문제점을 해결하기 위하여 안출한 것으로, 공정 조건 및 층들간의 질소 함유량을 달리하는 방법으로 게이트 절연막 또는 커패시터의 유전막으로 사용되는 박막의 절연 및 유전 특성을 높이는데 그 목적이 있다.
도1a내지 도1b는 종래 기술에 의한 게이트 절연막의 공정 단면도.
도2a내지 도2d는 종래 기술에 의한 커패시터 유전막의 공정 단면도.
도3a내지 도3d는 본 발명의 제1실시예에 따른 게이트 절연막의 공정 단면도.
도4a내지 도4d는 본 발명의 제2실시예에 따른 게이트 절연막의 공정 단면도.
도5a내지 도5d는 본 발명의 제3실시예에 따른 유전막의 공정 단면도.
도6은 본 발명의 제3실시예에 따른 유전막의 특성 그래프.
*도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 31 : 초기 산화막
32, 37 : 질화막 33 : 산화 질화막
34, 38 : Ta205층 35 : 폴리 실리콘층
36 : 스토리지 노드 전극 39 : 유전막
40 : 플레이트 전극
박막의 절연 및 유전 특성을 향상시키기 위한 본 밭명의 N2O 가스를 이용한 박막 형성 방법은 먼저, 게이트 절연막으로 사용하기 위한 박막 형성 공정은 반도체 기판상에 열공정에 의한 질화막층을 형성하고 그 질화막층을 N2O가스를 이용한 어닐공정으로 산화시키는 공정을 포함하여 이루어지는 것을 특징으로 하고, 커패시터의 유전막으로 사용하기 위한 박막 형성 공정은 반도체 기판상에 게이트 전극을 형성하고 상기 게이트 전극의 양측 기판표면에 불순물 확산 영역을 형성하는 공정과, 상기 일측 불순물 확산 영역에 콘택되는 스토리지 노드 전극층을 형성하는 공정과, 상기 전극층상에 열 질화막을 형성하고 상기 열 질화막상에 Ta2O5층을 형성하는 공정과, 상기 Ta2O5층을 1 Torr∼1OO Torr의 압력에서 N2O가스를 이용하여 어닐링하는 공정을 포함하는 것을 특징으로 한다.
이하, 침부된 도면을 참고하여 본 발명의 N2O가스를 이용한 박막 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도3a내지 도3d는 본 발명의 제1실시예에 따른 게이트 절연막의 공정 단면도이고, 도4a내지 도4d는 본 발명의 제2실시예에 따른 케이트 절연막의 공정 단면도이다.
본 발명의 N2O가스를 이용한 박막 형성 방법은 게이트 절연막의 누설 전류 문제를 해결하기 위하여 산화막을 질화시켜 게이트 절연막에 질소를 함유시키는 것이 아니라 질화막을 산화시켜 질소가 적정량 함유된 게이트 절연막을 형성하는 것이다.
본 발명의 제1실시예에 따른 박막은 게이트 절연막으로 사용되는 것으로, 먼저, 도3a에서와 같이 반도체 기판(30)상의 초기 산화막(31)을 제거한다.
상기의 초기 산화막(31)은 반도체 기판(30)이 공기중에 노출될 때 자연 발생적으로 형성되는 것으로 순수한 산화막이 아니기 때문에 절연층으로 사용하지는 못한다.
이어, 도3b에서와 같이, 상기 초기 산화막(31)이 제거된 반도체 기판(30)상에 암모니아 가스를 이용한 800∼1000℃의 온도에서의 열 공정으로 10∼50Å의 두께를 갖는 질화막(32)을 형성한다.
그리고 도3c에서와 같이, 상기 질화막(32)을 900∼1100℃의 온도 그리고 50torr 이상의 압력의 조건에서 N2O가스를 사용하여 산화시켜 산화 질화막(33)을 형성한다.
상기의 산화 질화막(33)은 도3d에서와 같이, 하부ⓐ는 질소의 함유량이 적고, 상부ⓑ는 질소의 함유량이 많게 형성된다.
그리고 본 발명의 제2실시예 역시 전기적 특성이 향상된 게이트 절연막을 형성하기 위한 것으로 그 공정은 다음과 같다.
본 발명의 제2실시예에 따른 게이트 절연막 형성 공정은 먼저, 도4a에서와 같이, 반도체 기판(30)상에 형성된 초기 산화막(31)을 제거하고 상기 초기 산화막(31)이 제거된 반도체 기판(30)상에 암모니아 가스를 사용하여 10∼30Å의 두께를 갖는 질화막(32)을 형성한다.
그리고 도4b에서와 같이, 상기 질화막(32)을 N2O가스를 사용하여 산화시킨다.
이어, 도4c에서와 같이, 상기 산화된 질화막(32)상에 Ta205층(34)을 형성하고 상기 Ta205층(34)상에 폴리 실리콘층(35)을 형성한다.
이어, 도4d에서와 같이, 상기 산화된 질화막(32), Ta205층(34) 그리고 폴리실리콘층(35)을 선택적으로 식각하여 게이트 전극을 형성한다.
이때, 상기의 산화된 질화막(32)은 질소의 농도가 낮은 하부층ⓐ과 질소의 농도가 높은 상부층ⓑ으로 형성된다.
상기와 같은 본 발명의 제1, 2실시예에 따른 박막은 누설 전류 등의 문제점을 해결하여 게이트 절연막으로 사용할 때에 소자의 전기적 특성을 향상시킬 수 있도록한 것이다.
그리고 커패시터의 유전막으로 사용되는 박막의 제조 방법은 다음과 같다.
도5a내지 도5d는 본 발명의 제3실시예에 따른 유전막의 공정 단면도이고, 도6은 본 발명의 제3실시예에 따른 유전막의 특성 그래프이다.
본 발명의 제3실시예는 N20가스를 이용하여 형성한 박막을 커패시터의 유전막으로 사용하는 것으로 그 N20가스를 이용한 어닐 공정의 압력 조건을 대기압이 아닌 그 이하의 낮은 압력에서 실시하여 전기적인 특성을 향상시킨 것이다.
본 발명의 제3실시예에 따른 커패시터의 유전막 형성 공정은 먼저, 도5a에서와 같이, 반도체 기판에 소자 격리를 위한 필드 산화막과, 불순물 확산 영역들, 워드 라인, 비트 라인 그리고 각각의 층들을 절연시키거나 평탄화용 또는 식각 공정에서의 엔드 포인트로 사용하기 위한 절연막들을 포함하는 기판의 일측 불순물 확산 영역에 콘택되는 스토리지 노드 전극(36)을 형성한다.
이때, 스토리지 노드 전극(36)은 폴리 실리콘을 사용하여 형성한다.
이어, 도5b에서와 같이, 상기의 스토리지 노드 전극(36)의 표면을 NH3가스를 이용하여 RTN처리하여 질화막(37)을 형성한다.
그리고 도5c에서와 같이, 상기 RTN 처리된 스토리지 노드 전극(36)의 전면에 고유전율을 갖는 Ta2O5층(38)을 CVD법으로 증착하여 질화막(37), Ta2O5층(38)으로 구성된 유전막(39)을 형성한다.
이어, 도5d에서와 같이, 상기 유전막(39)층을 800∼900℃의 온도와 1 Torr∼lOO Torr의 압력에서 N20가스를 이용하여 6Osec동안 RTA처리를 한다.
그리고 TiN 등의 물질을 증착하여 플레이트 전극(40)을 형성한다.
상기와 같은 본 발명의 제3실시예에 따른 커패시터의 유전막은 도트 마스크 패턴을 이용하여 유전막의 유효 두께 및 누설 전류를 측정한 도6에서와 같은 전기적 특성을 갖는다.
즉, ①은(웨이퍼 No.12)종래 기술의 대기압의 조건에서의 N2O가스를 이용한 어닐 공정으로 형성한 유전막의 누설 전류 특성을 나타낸 것이고, ②는(웨이터 NO. 16) 본 발명의 경우에서와 같이 공정 조건에서 압력을 20 Torr으로 낮추어 어닐 공정을 실시하였을때의 유전막의 누설 전류 특성을 나타낸 것이다.
①의 경우에는 O2어닐 공정이나 RTO 어닐 공정에 비해 누설 전류가 상당히 감소(10-9A/㎠ 이하로)하였으나 유전막의 유효 두께가 5OÅ이상으로 고집적 DRAM에서는 사용할 수 없다.
그리고②의 경우에는 누설 전류가 약간 증가하여 10-8A/㎠이고 유효 두께는 40Å정도로 줄어 들었음을 알 수 있다.
본 발명에 의한 N2O 가스를 이용한 박막(게이트 절연막 또는 유전막으로 사용되는)은 다음과 같은 효과가 있다.
먼저, 본 발명의 제1, 2실시예에 의한 게이트 절연막은 암모니아에 의하여 형성된 질화막을 산화 열처리함으로써, 질화막 내에 포함된 수소를 추출해 낼 수 있고 이로인해 전자의 포획을 감소시킬 수 있다.
둘째, 질화막을 산화 시킴으로써 기판과 산화막 표면에는 N2O 산화에 의한 산화막이 주로 형성되며 산화막과 전극물질 사이의 경계면에는 암모니아 질화막에 의한 높은 농도의 질소가 함유된 산화막을 얻을 수 있다. 이로인해 보론 확산의 경계막으로서의 역할을 충분히 할 수 있다.
그리고 본 발명의 제3실시예에 따른 커패시터의 유전막은 다음과 같은 효과를 갖는다.
누설 전류 등의 전기적인 특성을 향상시키면서 유효 두께를 작은값으로 유지할 수 있어 고집적 DRAN의 커패시터 유전막으로의 적용성을 높이는 효과가 있다.

Claims (9)

  1. 반도체 기판과 그 상측의 전극층을 절연하기 위한 절연층을 열공정에 의한 질화막층을 형성하고 그 질화막층을 N2O가스를 이용한 어닐공정으로 산화시키는 공정으로 형성하는 것을 특징으로 하는 N2O 가스를 이용한 박막 형성 방법.
  2. 제1항에 있어서, N2O가스를 이용한 어닐공정은 900∼110O℃온도, 50 Torr이상의 압력의 조건에서 실시하는 것을 특징으로 하는 N2O 가스를 이용한 박막 형성 방법.
  3. 제1항에 있어서, 질화막층은 10∼30Å의 두께로 형성하는 것을 특징으로 하는 N2O 가스를 이용한 박막 형성 방법.
  4. 제1항에 있어서, 산화된 질화막층상에 Ta2O5층을 형성하는 공정을 더포함하여 이루어지는 것을 특징으로 하는 N2O 가스를 이용한 박막 형성 방법.
  5. 제4항에 있어서, 질화막층은 10∼50Å의 두께로 형성하는 것을 특징으로 하는 N2O 가스를 이용한 박막 형성 방법.
  6. 제1항에 있어서, 질화막층을 형성하기 위한 열공정은 암모니아 분위기에서 800∼1000℃의 조건으로 진행하는 것을 특징으로 하는 N2O 가스를 이용한 박막 형성 방법.
  7. 반도체 기판상에 게이트 전극을 형성하고 상기 게이트 전극의 양측 기판표면에 불순물 확산 영역을 형성하는 공정과, 상기 일측 불순물 확산 영역에 콘택되는 스토리지 노드 전극층을 형성하는 공정과, 상기 전극층상에 열 질화막을 형성하고 상기 열 질화막상에 Ta2O5층을 형성하는 공정과, 상기 Ta2O5층을 1 Torr∼1OO Torr의 압력에서 N2O가스를 이용하여 어닐링하는 공정을 포함하는 것을 특징으로 하는 N2O 가스를 이용한 박막 형성 방법.
  8. 제7항에 있어서, Ta2O5층의 어닐링 공정은 8OO∼9OO℃의 온도에서 6Osec동안 실시하는 것을 특징으로 하는 N2O 가스를 이용한 박막 형성 방법.
  9. 제7항에 있어서, Ta2O5층은 CVD공정으로 형성하는 것을 특징으로 하는 N2O 가스를 이용한 박막 형성 방법.
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