KR100964110B1

KR100964110B1 - 삼중게이트절연막을 갖는 반도체집적회로장치 및 그 제조방법

Info

Publication number: KR100964110B1
Application number: KR1020080054895A
Authority: KR
Inventors: 박정구
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2008-06-11
Filing date: 2008-06-11
Publication date: 2010-06-16
Anticipated expiration: 2028-06-11
Also published as: KR20090128915A

Abstract

본 발명은 다양한 구동전압을 갖는 반도체집적회로장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체집적회로장치는 고전압영역, 중전압영역 및 저전압영역이 구분된 실리콘기판; 상기 고전압영역의 실리콘기판 상에 형성되며 제1산화막(습식산화막)과 제2산화막(TEOS) 사이에 질화막이 삽입된 구조의 제1게이트절연막; 상기 중전압영역의 실리콘 상에 형성되며 상기 제1게이트절연막보다 두께가 얇은 제2게이트절연막; 및 상기 저전압영역의 반도체기판 상에 형성되며 상기 제2게이트절연막보다 두께가 얇은 제3게이트절연막을 포함하고, 상술한 본 발명은 TEOS 두께를 최소화하므로써 전체적인 고전압장치의 게이트절연막두께에 대한 웨이퍼균일도 특성 향상에 기여할 수 있고, 이로 인해 계면 부분에는 트랩밀도(Dit)가 떨어지게 되어 NBTI 특성을 개선시킬 수 있다. 또한 최소두께의 TEOS 산화막 형성으로 인한 고전압장치의 게이트절연막 균일도 특성을 개선시키므로써 고전압장치의 문턱전압 변동현상을 개선할 수 있다.

고전압, 중전압, 저전압, 게이트절연막, 질화, NBTI

Description

삼중게이트절연막을 갖는 반도체집적회로장치 및 그 제조 방법{SEMICONDUCTOR INTERGRATED CIRCUIT DEVICE WITH TRIPPLE GATEOXIDE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 다양한 구동전압에 대응하는 삼중게이트절연막을 갖는 반도체집적회로 장치 및 그 제조 방법에 관한 것이다.

SOC(System On Chip), MCU(MicroController Unit), DDI(Display Driver IC)와 같은 반도체집적회로 장치는 프로세서, 메모리, 논리 회로, 음성 및 화상 처리 회로, 다양한 인터페이스용 회로 등을 구비하는 다수의 주변 장치를 구비한다. 따라서, 반도체 집적 회로 장치에는 다양한 구동 전압을 가지는 반도체장치들이 공존한다. 예를 들어, 고전압(15∼30V) 구동 반도체장치, 중전압(4∼6V) 구동 반도체장치, 저전압(1∼3V) 구동 반도체장치가 포함될 수 있다.

이와 같이 다양한 구동전압을 갖는 반도체장치를 제조할 때, 각 반도체장치 의 문턱전압(Vt)을 조절하기 위해서 게이트절연막의 두께를 조절하여 각각 다른 두께로 형성한다. 특히, 고전압 구동 반도체장치는 고전압이 인가되더라도 정상동작을 수행하기 위해 중전압 구동 반도체장치 및 저전압 구동 반도체장치의 게이트절연막에 비해 두꺼운 두께의 게이트절연막을 갖는다.

도 1은 종래기술에 따른 반도체집적회로장치를 도시한 도면이다.

도 1을 참조하면, 고전압영역(HV), 중전압영역(MV) 및 저전압영역(LV)이 구분된 실리콘기판(11)의 각 영역 상에 게이트절연막(12, 13, 14)이 형성되어 있고, 각 게이트절연막 상에는 게이트전극(15)이 형성되어 있다. 고전압영역의 실리콘기판(11) 상에 형성된 제1게이트절연막(12)이 중전압영역 및 저전압영역의 실리콘기판(11) 상에 형성된 제2게이트절연막(13) 및 제3게이트절연막(14)보다 더 두꺼운 두께를 갖는다.

도 1의 종래기술에서, 고전압영역에 형성된 제1게이트절연막(12)은 TEOS(Tetra Etyl Ortho Silicate)를 사용하고, 제2 및 제3게이트절연막(13, 14)은 열산화막(Thermal oxide)을 사용한다.

고전압영역의 제1게이트절연막(12)으로 사용된 TEOS는 산화(Oxidation)가 아닌 증착(Deposition)으로 형성한다. 따라서, 후속 열공정이 진행되더라도 실리콘기판과의 계면부분에 생성되어 있는 댕글링본드(dangling bond)나 그 밖에 점결함들(point defect)이 완벽하게 큐어링(curing)되지 않는 문제가 있다.

이와 같이 결함들이 큐어링되지 않으므로 게이트 누설전류 특성이 열화되고, 동시에 실리콘기판과 게이트절연막의 계면특성이 취약하게 되어 D_it(interface trap charge density)가 증가하여 NBTI(Negative Bias Temperature Instability) 특성이 열화된다.

또한, TEOS은 열산화막보다 막밀도가 떨어지기 때문에 후속 저전압영역의 질화산화막 형성시 실리콘기판과 TEOS 계면에 미미하게 질화막이 형성된다. 이로 인해 고전압 반도체장치의 문턱전압 변동(Vt shift)을 유발하여 소자특성을 열화시킨다.

더욱이 일반적으로 TEOS만을 두껍게 증착하여 사용할 경우 두께의 균일도(Uniformity) 특성이 떨어지기 때문에 고전압 반도체장치의 문턱전압 균일도 특성도 함께 열화된다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 문턱전압 변동을 억제하여 문턱전압균일도를 확보할 수 있는 고전압 구동 반도체장치를 제공하는데 그 목적이 있다.

또한, 본 발명의 다른 목적은 다양한 구동전압에 대응하는 서로 다른 두께의 게이트절연막을 갖는 반도체집적회로 장치 및 그 제조 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 고전압 구동 반도체장치는 실리콘 기판에 접촉하는 제1산화막과 게이트전극에 접촉하는 제2산화막 사이에 질화막이 삽입된 구조의 게이트절연막을 포함하는 것을 특징으로 하고, 상기 제1산화막은 습식산화막을 포함하고, 상기 제2산화막은 TEOS를 포함하는 것을 특징으로 한다.

그리고, 본 발명의 반도체집적회로장치는 고전압영역, 중전압영역 및 저전압영역이 구분된 실리콘기판; 상기 고전압영역의 실리콘기판 상에 형성되며 제1산화막과 제2산화막 사이에 질화막이 삽입된 구조의 제1게이트절연막; 상기 중전압영역의 실리콘 상에 형성되며 상기 제1게이트절연막보다 두께가 얇은 제2게이트절연막; 및 상기 저전압영역의 반도체기판 상에 형성되며 상기 제2게이트절연막보다 두께가 얇은 제3게이트절연막을 포함하는 것을 특징으로 하고, 상기 제1산화막은 습식산화막을 포함하고, 상기 제2산화막은 TEOS(Tetra Ethyl Ortho Silicate)를 포함하며, 상기 제2게이트절연막과 반도체기판 사이에 형성된 질화산화막을 더 포함하고, 상기 제3게이트절연막은 습식산화막 또는 질화산화막을 포함하며, 상기 제3게이트절연막은 습식산화막과 상기 습식산화막 아래의 질화산화막을 포함하는 것을 특징으로 한다.

그리고, 본 발명의 반도체집적회로 장치 제조 방법은 고전압영역, 중전압영역 및 저전압영역이 구분된 실리콘기판 상에 제1산화막, 질화막 및 제2산화막을 적층하는 단계; 상기 중전압영역과 저전압영역의 제2산화막을 제거하는 단계; 상기 저전압영역의 질화막을 제거하는 단계; 상기 저전압영역의 실리콘기판 상에 상기 제1산화막보다 얇은 제3산화막을 형성하는 단계; 및 질화 처리를 진행하는 단계를 포함하는 것을 특징으로 한다.

또한, 본 발명의 반도체집적회로장치 제조 방법은 고전압영역, 중전압영역 및 저전압영역이 구분된 실리콘기판 상에 제1산화막, 질화막 및 제2산화막을 적층하는 단계; 상기 중전압영역과 저전압영역의 제2산화막을 제거하는 단계; 상기 저전압영역의 질화막을 제거하는 단계; 상기 저전압영역의 실리콘기판 상에 상기 제1산화막보다 얇은 제3산화막을 형성하는 단계; 및 상기 제3산화막을 질화시키는 어닐 단계를 포함하는 것을 특징으로 한다.

본 발명은 고전압장치의 게이트절연막 구조를 1차 습식산화막)-2차 질화막-3차 TEOS인 ONO 구조로 형성하고, 중전압영역의 게이트절연막은 고전압영역의 1차 습식산화막을 이용하도록 하여 칩의 로직블록에 대한 열부담을 감소시킬 수 있는 효과가 있다.

또한, 저전압영역의 게이트절연막을 질화산화막으로 이용하더라도 고전압영역에 증착한 질화막때문에 실리콘기판과 실리콘산화막 계면 부분에 질화산화막이 형성되지 않도록 구현한다.

그리고, TEOS 두께를 최소화하므로써 전체적인 고전압장치의 게이트절연막두께에 대한 웨이퍼균일도 특성 향상에 기여할 수 있다. 이로 인해 계면 부분에는 트랩밀도(Dit)가 떨어지게 되어 NBTI 특성을 개선시킬 수 있다. 또한 최소두께의 TEOS 산화막 형성으로 인한 고전압장치의 게이트절연막 균일도 특성을 개선시키므로써 고전압장치의 문턱전압 변동현상을 개선할 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 제1실시예에 따른 고전압 구동 반도체장치의 구조를 도시한 도면이다.

도 2를 참조하면, 실리콘기판(101)에 소자분리막(102)이 형성되고, 실리콘기판(101) 내에 웰영역(103)이 형성된다. 웰 영역(103) 상부에는 다층 구조의 게이트절연막(G)이 형성되며, 게이트절연막(G) 상부에는 게이트전극(107)이 형성된다.

게이트절연막(G)은 서로 다른 두께를 갖는 제1산화막(104), 질화막(105) 및 제2산화막(106)을 포함하는데, 제2산화막(106)이 가장 두껍고 질화막(105)이 가장 얇다. 제2산화막(106)의 두께는 300∼700Å이고, 질화막(105)의 두께는 50∼60Å이며, 제1산화막(104)의 두께는 120∼135Å이다.

제1산화막(104)과 제2산화막(106) 사이에 질화막(105)이 삽입된 구조이므로게이트절연막은 ONO 구조를 갖는다.

제1산화막(104)은 습식산화막을 포함하고, 제2산화막(106)은 TEOS(Tetra Ethyl Ortho Silicate)를 포함하며, 질화막(105)은 실리콘질화막을 포함한다.

제1산화막(104)으로 사용된 습식산화막은 800∼900℃의 온도하에서 수소(H₂)와 산소(O₂)의 혼합분위기로 형성한 SiO₂이다. 습식산화막은 실리콘기판(101)과의 계면에서 계면트랩전하 밀도를 낮추기 위함이다. 습식산화에 의해 형성된 SiO₂은 건식산화에 의한 SiO₂보다 산화력이 좋고 품질이 우수하다.

제2산화막(106)으로 사용되는 TEOS는 600∼700℃에서 Si(OC₂H₅)₄를 소스로 이용한 저압화학기상증착법(CVD)을 이용하여 증착할 수 있다.

질화막(105)으로 사용된 실리콘질화막은 열부담(Thermal budget)이 작은 600∼650℃에서 증착한다. 실리콘질화막은 후속 어닐공정으로부터 실리콘기판과의 계면이 변형(예, 질화)되는 것을 방지하기 위함이다. 실리콘질화막은 저압화학기상증착법(Low Pressure Chemical Vapor Depostion; LPCVD)을 이용하여 증착한다.

상술한 바에 따르면, 고전압구동 반도체장치의 게이트절연막이 습식산화막, 실리콘질화막 및 TEOS로 이루어진 ONO 구조를 갖는다. TEOS의 두께를 최소화하므로써 웨이퍼의 전영역에 걸쳐 고전압구동 반도체장치의 게이트절연막 두께 균일도가 향상된다. 이로써 고전압 반도체장치의 문턱전압 변동 현상을 억제할 수 있다. 또한 실리콘기판과의 계면에 습식산화막을 형성하므로서 계면트랩밀도가 낮아지게 되므로 NBTI(Negative Bias Temperature Instability) 특성을 개선시킬 수 있다.

도 3은 본 발명의 제2실시예에 따른 반도체집적회로 장치의 구조를 도시한 도면이다.

도 3을 참조하면, 고전압영역(High Volate region; HV), 중전압영역(Middle Voltage region; MV), 저전압영역(Low Voltage regtion; LV)이 구분되어 있는 실리콘기판(201)에 각 영역을 분리시키는 소자분리막(202)이 형성된다. 각 영역의 실리콘기판(201) 내에 웰영역(203)이 형성된다. 각 영역에는 해당 구동전압에 적절한 게이트절연막이 형성되며, 게이트절연막 상부에는 게이트전극(209)이 형성된다.

고전압영역의 게이트절연막이 가장 두껍고, 중전압영역의 게이트절연막은 고전압영역의 게이트절연막보다 두께가 얇으며, 저전압영역의 게이트절연막은 중전압영역의 게이트절연막보다 두께가 얇다. 이에 따라 서로 다른 두께를 갖는 삼중 게이트절연막(Tripple gateoxide) 구조가 된다.

고전압영역의 게이트절연막은 서로 다른 두께를 갖는 제1산화막(204), 질화막(205) 및 제2산화막(206)으로 이루어지고, 중전압영역의 게이트절연막은 제3산화막(204A)을 포함하며, 저전압영역의 게이트절연막은 제4산화막(207)을 포함한다. 제3산화막(204A)과 제4산화막(207) 아래에는 질화산화막(208)이 형성되어 있다. 제1산화막(204)과 제3산화막(204A)은 동일 물질이다. 제2산화막(206)의 두께는 300∼700Å이고, 질화막(205)의 두께는 50∼60Å이며, 제1산화막(204)의 두께는 120∼135Å이다. 제4산화막(207)은 15∼20Å으로 매우 얇다.

고전압영역의 게이트절연막은 제1산화막(204), 질화막(205) 및 제2산화막(206)을 포함하는 ONO 구조이다. 중전압영역의 게이트절연막은 제3산화막(204A)과 질화산화막(208)을 포함하는 구조이며, 저전압영역의 게이트절연막은 제4산화막(207)과 질화산화막(208)을 포함하는 구조이다.

제1산화막(204)과 제3산화막(204A)은 습식산화막이고, 제2산화막(206)은 TEOS(Tetra Ethyl Ortho Silicate)이며, 질화막(205)은 실리콘질화막이다. 질화산화막(208)은 실리콘산화막질화막(SiON)이다.

습식산화막은 800∼900℃의 온도하에서 수소(H₂)와 산소(O₂)의 혼합분위기로 형성한 SiO₂이다. 습식산화막은 실리콘기판과의 계면에서 계면트랩전하 밀도를 낮추기 위함이다. 습식산화에 의해 형성된 SiO₂은 건식산화에 의한 SiO₂보다 산화력이 좋고 품질이 우수하다.

TEOS는 600∼700℃에서 Si(OC₂H₅)₄를 소스로 이용한 저압화학기상증착법(CVD)을 이용하여 증착할 수 있다.

실리콘질화막은 열부담(Thermal budget)이 작은 600∼650℃에서 증착한다. 실리콘질화막은 후속 어닐공정으로부터 실리콘기판과의 계면이 변형(예, 질화)되는 것을 방지하기 위함이다. 실리콘질화막은 저압화학기상증착법(Low Pressure Chemical Vapor Depostion; LPCVD)을 이용하여 증착한다.

실리콘산화질화막은 실리콘산화막을 어닐공정에 의해 질화시킨 것이다. 예컨대, 산화질소(NO) 가스를 이용한 인시튜 어닐을 진행하여 질화시킨다. 이에 따라 실리콘산화막의 일부가 실리콘산화질화막으로 질화된다.

상술한 바에 따르면, 고전압영역의 게이트절연막이 습식산화막, 실리콘질화막 및 TEOS로 이루어진 ONO 구조를 갖는다. TEOS의 두께를 최소화하므로써 웨이퍼의 전영역에 걸쳐 고전압구동 반도체장치의 게이트절연막 두께 균일도가 향상된다. 이로써 고전압 반도체장치의 문턱전압 변동 현상을 억제할 수 있다. 또한 실리콘기판과의 계면에 습식산화막을 형성하므로서 계면트랩밀도가 낮아지게 되므로 NBTI(Negative Bias Temperature Instability) 특성을 개선시킬 수 있다.

도 4a 내지 도 4h는 본 발명의 제3실시예에 따른 반도체집적회로 장치의 제조 방법을 도시한 공정 단면도이다.

도 4a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 통해 실리콘기판(21)에 소자분리막(22)을 형성한다. 이때, 실리콘기판(21)은 고전압영역(High Volate region; HV), 중전압영역(Middle Voltage region; MV), 저전압영역(Low Voltage regtion; LV)이 구분되어 있다.

이어서, 웰 이온주입(Well implant)을 진행하여 각 영역에 웰영역(23A, 23B, 23C)을 형성한다.

도 4b에 도시된 바와 같이, 실리콘기판(21) 상에 제1산화막(24)을 형성한다. 이때, 제1산화막(24)은 습식산화막이며, 그 두께는 120∼135Å로 제어한다. 바람직하게, 습식산화막은 800∼900℃의 온도하에서 수소(H₂)와 산소(O₂)의 혼합분위기로 형성한 SiO₂이다. 제1산화막(24)으로서 습식산화막을 형성하는 이유는 실리콘기판과의 계면에서 계면트랩전하 밀도를 낮추기 위함이다. 습식산화에 의해 형성된 SiO₂막은 건식산화에 의한 SiO₂보다 산화력이 좋고 품질이 우수하다. 건식산화는 O₂를 단독으로 사용하여 산화시키는 방식이고, 습식산화는 O₂와 H₂를 동시에 이용하므로써 수증기(H₂O) 분위기에서 산화시키는 방식이다.

이어서, 제1산화막(24) 상에 질화막(25)을 형성한다. 질화막(25)은 50∼60Å 두께로 형성한다. 이때, 질화막(25)은 열부담(Thermal budget)이 작은 600∼650℃에서 증착한다. 질화막(25)은 후속 산화질소 분위기의 어닐공정시 고전압영역의 실리콘기판계면부분에 질화막이 형성되지 못하도록 하기 위함이다. 바람직하게, 질화막은 저압화학기상증착법(Low Pressure Chemical Vapor Depostion; LPCVD)을 이용하여 증착한다.

이어서, 질화막(25) 상에 제2산화막(26)을 형성한다. 제2산화막(26)은 TEOS으로 형성하며, 600∼700℃에서 300∼700Å 두께로 형성한다. 예컨대, TEOS는 Si(OC₂H₅)₄를 소스로 이용한 저압화학기상증착법(CVD)을 이용하여 증착할 수 있다.

도 4c에 도시된 바와 같이, 제2산화막(26) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제1감광막패턴(27)을 형성한다. 이때, 제1감광막패턴(27)은 고전압영역의 상부는 덮고 나머지 중전압영역 및 저전압영역의 상부는 오픈시키는 형태이다.

이어서, 제1감광막패턴(27)에 의해 노출되어 있는 중전압영역 및 저전압영역의 제2산화막(26)을 제거한다. 이때, 제2산화막(26)은 습식식각을 통해 제거하며, 제2산화막(26)이 TEOS막이므로 불산(HF) 용액을 이용한다.

따라서, 고전압영역의 상부에만 제2산화막(26A)이 잔류한다.

도 4d에 도시된 바와 같이, 제1감광막패턴(27)을 제거한 후에 중전압영역 및 저전압영역의 질화막(25)을 제거한다. 이때, 질화막(25)은 인산(H₃PO₄) 용액을 이용한다. 한편, 고전압영역의 질화막(25) 상부에는 제2산화막(26A)이 덮혀 있으므로, 고전압영역에서는 질화막(25)이 식각되지 않는다. 특히, 제2산화막(26A)으로 사용된 TEOS막은 인산용액에 의해 식각되지 않는 물질이다. 결국, 고전압영역의 상부에만 질화막(25A)이 잔류한다.

도 4e에 도시된 바와 같이, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제2감광막패턴(28)을 형성한다. 이때, 제2감광막패턴(28)은 고전압영역과 중전압영역은 덮고 저전압영역을 오픈시키는 형태이다.

이어서, 제2감광막패턴(28)에 의해 노출되어 있는 저전압영역의 제1산화막(24)을 제거한다. 따라서, 제1산화막(24A)은 고전압영역과 중전압영역에만 잔류한다. 제1산화막(24A)이 산화막이므로 불산용액을 이용한다. 바람직하게, 1:20 BOE 용액을 이용하여 제거한다.

도 4f에 도시된 바와 같이, 저전압영역의 실리콘기판(21) 상에 제3산화막(29)을 형성한다. 이때, 제3산화막(29)은 습식산화법을 이용하여 형성한다. 예컨대, 700∼750℃의 온도하에서 수소(H₂)와 산소(O₂)의 혼합분위기로 형성한다. 그 두께는 15∼20Å으로 매우 얇게 제어한다.

이어서, 제2감광막패턴(28)을 제거한다.

도 4g에 도시된 바와 같이, 산화질소(NO) 가스를 이용한 인시튜 어닐을 진행하여 중전압영역 및 저전압영역에 질화산화막(30)을 형성한다. 저전압영역에서는 제3산화막(29)과 실리콘기판의 계면에 질화산화막(30)이 형성되고, 중전압영역에서는 제1산화막(24A)과 실리콘기판(21)의 계면에서 질화산화막(30)이 형성된다. 바람직하게, 인시튜 어닐은 850∼900℃의 온도에서 진행하며, 산화질소 가스를 이용하여 질화시키므로 제1산화막(24A)과 제3산화막(29)이 질화될 수 있다. 따라서, 중전압영역에서는 두께가 얇아진 제1산화막(24B)과 질화산화막(30)이 형성되고, 저전압영역에서는 두께가 얇아진 제3산화막(29A)과 질화산화막(30)이 형성된다. 여기서, 두께가 얇은 제3산화막(29)은 질화산화막(SiON)으로 모두 변환될 수 있다.

도 4h에 도시된 바와 같이, 게이트전극으로 사용될 비정질폴리실리콘막을 1600∼ 1800Å 두께로 증착한다. 마스크작업을 진행한 후 비정질폴리실리콘막을 건식식각하여 각 영역에 게이트전극(31)을 형성한다.

게이트전극(31)이 형성된 후의 결과를 살펴보면, 고전압영역에는 제1산화막(24A), 질화막(25A) 및 제2산화막(26A)이 적층된 ONO 구조의 게이트절연막이 형 성된다. 중전압영역의 게이트절연막은 질화산화막(30)과 제1산화막(24B)을 포함한다. 저전압영역의 게이트절연막은 질화산화막(30)과 제3산화막(29A)을 포함한다.

상술한 제3실시예에 따르면, 고전압영역의 게이트절연막이 습식산화막, 실리콘질화막 및 TEOS로 이루어진 ONO 구조를 갖는다. TEOS의 두께를 최소화하므로써 웨이퍼의 전영역에 걸쳐 고전압구동 반도체장치의 게이트절연막 두께 균일도가 향상된다. 이로써 고전압 반도체장치의 문턱전압 변동 현상을 억제할 수 있다. 또한 실리콘기판과의 계면에 습식산화막을 형성하므로서 계면트랩밀도가 낮아지게 되므로 NBTI(Negative Bias Temperature Instability) 특성을 개선시킬 수 있다.

또한, 중전압영역의 게이트절연막이 고전압영역에 사용된 습식산화막을 이용하도록 하므로써 칩의 로직블록(중전압영역과 저전압영역)에 대한 써멀버짓(Thermal budget)을 감소시킬 수 있다.

또한, 저전압영역의 게이트절연막을 질화산화막으로 이용하더라도 고전압영역에 증착한 질화막으로 인해 실리콘기판과 게이트절연막 계면에 트랩밀도가 저하되어 NBTI 특성을 향상시킬 수 있다.

결국, 계면트랩밀도 특성이 우수하고 문턱전압변동이 없는 고성능의 고전압 반도체장치를 제조할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1은 종래기술에 따른 반도체집적회로장치를 도시한 도면.

도 2는 본 발명의 제1실시예에 따른 고전압 구동 반도체장치의 구조를 도시한 도면.

도 3은 본 발명의 제2실시예에 따른 반도체집적회로 장치의 구조를 도시한 도면.

도 4a 내지 도 4h는 본 발명의 제3실시예에 따른 반도체집적회로 장치의 제조 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체기판 22 : 소자분리막

23A, 23B, 23C : 웰영역 24A : 제1절연막

25A : 제2절연막 26A : 제3절연막

29A : 제4절연막 30 : 제5절연막

31 : 게이트전극

Claims

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고전압영역, 중전압영역 및 저전압영역이 구분된 실리콘기판 상에 제1산화 막, 질화막 및 제2산화막을 적층하는 단계;

상기 중전압영역과 저전압영역의 제2산화막을 제거하는 단계;

상기 저전압영역의 질화막을 제거하는 단계;

상기 저전압영역의 실리콘기판 상에 상기 제1산화막보다 얇은 제3산화막을 형성하는 단계; 및

질화 처리를 진행하는 단계

를 포함하는 반도체집적회로 장치 제조 방법.
제12항에 있어서,

상기 제1산화막과 제3산화막은 습식산화를 통해 형성하는 반도체집적회로 장치 제조 방법.
제13항에 있어서,

상기 습식산화는 수소와 산소가 혼합된 분위기에서 진행하는 반도체집적회로 장치 제조 방법.
제12항에 있어서,

상기 제2산화막은 TEOS로 형성하는 반도체집적회로 장치 제조 방법.
제12항에 있어서,

상기 제1산화막은 상기 질화막보다 얇게 형성하고, 상기 제2산화막은 상기 질화막보다 두껍게 형성하는 반도체집적회로 장치 제조 방법.
제12항에 있어서,

상기 질화막과 제2산화막은 상기 제1산화막 형성시보다 낮은 온도에서 형성하는 반도체집적회로 장치 제조 방법.
제12항에 있어서,

상기 질화처리 단계는,

산화질소 분위기에서 인시튜 어닐하는 반도체집적회로 장치 제조 방법.
제12항에 있어서,

상기 중전압영역과 저전압영역의 제2산화막을 제거하는 단계는,

상기 고전압영역을 덮는 감광막패턴을 형성한 후에 습식식각으로 진행하는 반도체집적회로장치 제조 방법.
제12항에 있어서,

상기 저전압영역의 질화막을 제거하는 단계는,

상기 고전압영역과 중전압영역을 덮는 감광막패턴을 형성한 후에 습식식각으로 진행하는 반도체집적회로장치 제조 방법.
고전압영역, 중전압영역 및 저전압영역이 구분된 실리콘기판 상에 제1산화막, 질화막 및 제2산화막을 적층하는 단계;

상기 중전압영역과 저전압영역의 제2산화막을 제거하는 단계;

상기 저전압영역의 질화막을 제거하는 단계;

상기 저전압영역의 실리콘기판 상에 상기 제1산화막보다 얇은 제3산화막을 형성하는 단계; 및

상기 제3산화막을 질화시키는 어닐 단계

를 포함하는 반도체집적회로 장치 제조 방법.
제21항에 있어서,

상기 제1산화막과 제3산화막은 습식산화를 통해 형성하는 반도체집적회로 장치 제조 방법.
제22항에 있어서,

상기 습식산화는 수소와 산소가 혼합된 분위기에서 진행하는 반도체집적회로 장치 제조 방법.
제21항에 있어서,

상기 제2산화막은 TEOS로 형성하는 반도체집적회로 장치 제조 방법.
제21항에 있어서,

상기 제1산화막은 상기 질화막보다 얇게 형성하고, 상기 제2산화막은 상기 질화막보다 두껍게 형성하는 반도체집적회로 장치 제조 방법.
제21항에 있어서,

상기 질화막과 제2산화막은 상기 제1산화막 형성시보다 낮은 온도에서 형성하는 반도체집적회로 장치 제조 방법.
제21항에 있어서,

상기 제3산화막을 질화시키는 단계는,

산화질소 분위기에서 인시튜 어닐하는 반도체집적회로 장치 제조 방법.
제21항에 있어서,

상기 중전압영역과 저전압영역의 제2산화막을 제거하는 단계는,

상기 고전압영역을 덮는 감광막패턴을 형성한 후에 습식식각으로 진행하는 반도체집적회로장치 제조 방법.
제21항에 있어서,

상기 저전압영역의 질화막을 제거하는 단계는,

상기 고전압영역과 중전압영역을 덮는 감광막패턴을 형성한 후에 습식식각으로 진행하는 반도체집적회로장치 제조 방법.