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JPH09139437A - 窒化酸化物誘電体層を有する半導体素子の製造方法 - Google Patents

窒化酸化物誘電体層を有する半導体素子の製造方法

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JPH09139437A
JPH09139437A JP8298220A JP29822096A JPH09139437A JP H09139437 A JPH09139437 A JP H09139437A JP 8298220 A JP8298220 A JP 8298220A JP 29822096 A JP29822096 A JP 29822096A JP H09139437 A JPH09139437 A JP H09139437A
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silicon dioxide
forming
semiconductor substrate
nitrided
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バイカス・マイティ
J Tobin Philip
フィリップ・ジェイ・トビン
A Ajuria Sergio
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Abstract

(57)【要約】 【課題】 信頼性の高い窒化酸化物誘電体層を有する半
導体素子を形成する方法を提供する。 【解決手段】 半導体基板（１２）の第１部分を酸化し
て第１二酸化シリコン層（１４）を形成することによっ
て、信頼性向上を図った不揮発性メモリ素子を形成す
る。次に、第１二酸化シリコン層にアニールを行い、ア
ニール二酸化シリコン層（１６）の下に位置するシリコ
ン基板の第２部分を酸化して、第２二酸化シリコン層
（１８）を形成する。アニール二酸化シリコン層および
第２二酸化シリコン層によって予備酸化物層（２０）が
形成される。次に、予備酸化物層を窒化して、窒化酸化
物誘電体層（２２）を形成する。素子のトンネル酸化物
として機能する窒化酸化物誘電体層を覆う、フローティ
ング・ゲートを形成する。本発明のプロセスによって形
成されたトンネル酸化物は、応力によって誘発される漏
れを生じる可能性が少ないので、データ保持力や耐久力
を向上した素子の製造が可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体素
子に関し、更に特定すれば窒化酸化物誘電体層(nitride
d oxide dielectric layer) を有する半導体素子の形成
方法に関するものである。
【０００２】
【従来の技術】先進の半導体素子を製造するためには、
非常に信頼性の高い誘電体層が必要である。これは、Ｅ
ＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュ・メモリの
ような、先進の不揮発性メモリ素子の製造に、特に当て
はまることである。速度および密度に関する要件を満た
すためには、これら先進のメモリ素子は、厚さが１２０
オングストローム未満のトンネル酸化物(tunnel oxide)
を必要とする。その上、これらの素子におけるトンネル
酸化物は、プログラム／消去サイクルの繰り返し（＞１
０6 ）に耐え得ることが必要であるが、このサイクル
は、トンネル酸化物に高いフィールド応力(field stres
s)（＞８ＭＶ／ｃｍ）を加えることになる。しかしなが
ら、トンネル酸化物の厚さを１２０オングストローム未
満に縮小すると、これら先進のメモリ素子の信頼性は低
下する。素子の薄いトンネル酸化物に加えられる高いフ
ィールド応力は、プログラム／消去サイクルを繰り返す
内に、トンネル酸化物を漏れやすくする原因となり、こ
れが素子のデータ保持時間およびその耐久性（即ち、素
子にプログラムおよび消去を行うことができる回数）に
悪影響を与える。このように、先進の不揮発性メモリの
製造は、これら信頼性の問題によって制約を受けること
になる。
【０００３】
【発明が解決しようとする課題】したがって、先進の不
揮発性メモリ素子のような、先進の半導体素子の製造に
使用可能な、信頼性の高い誘電体薄膜が必要とされてい
る。
【０００４】
【課題を解決するための手段】本発明は、信頼性向上を
図った半導体素子を形成する方法を提供する。まず、半
導体基板の第１部分を酸化して第１二酸化シリコン層を
形成する。次に、第１二酸化シリコン層にアニールを行
い、アニール二酸化シリコン層の下に位置するシリコン
基板の第２部分を酸化して、第２二酸化シリコン層を形
成する。アニール二酸化シリコン層および第２二酸化シ
リコン層によって予備酸化物層が形成される。次に、予
備酸化物層を窒化して、窒化酸化物誘電体層を形成す
る。素子のトンネル酸化物として機能する窒化酸化物誘
電体層を覆う、フローティング・ゲートを形成する。本
発明のプロセスによって形成されたトンネル酸化物は、
応力によって誘発される漏れを生じる可能性が少ないの
で、データ保持力および耐久力を向上した素子の製造が
可能となる。
【０００５】
【発明の実施の形態】図１ないし図５は、本発明の一実
施例によるプロセス工程を、断面図で示すものであり、
ここでは、窒化酸化物誘電体層を有する半導体素子を形
成することとする。図１に示すのは、半導体基板１２と
二酸化シリコンの第１層１４とを含む集積回路構造の一
部１０である。半導体基板１２は、単結晶シリコン基板
であることが好ましい。或いは、半導体基板１２は、絶
縁物上シリコン基板、サファイア上シリコン基板等でも
よい。半導体基板１２の第１部分を熱的に酸化し、第１
二酸化シリコン層１４を形成する。好ましくは、半導体
基板１２の第１部分の酸化は、約８００℃ないし約１０
００℃の範囲の温度で、乾燥酸素を含む雰囲気中で行
う。一実施例では、半導体基板１２の第１部分の酸化
は、乾燥酸素（流速＝．８５slm ）、塩化水素（流速＝
０．０６slm ）、およびアルゴン（流速＝１１．４slm
）を含む酸化雰囲気において、約９５０℃の温度で約
６分間行い、その結果、約３５オングストロームの厚さ
を有する第１二酸化シリコン層１４が得られる。
【０００６】図２において、次に、第１二酸化シリコン
層１４を無酸化雰囲気中でアニールし、アニール二酸化
シリコン層１６を形成する。好ましくは、第１二酸化シ
リコン層１４のアニールは、約１０００℃ないし約１１
００℃の範囲の温度で行う。一実施例では、第１二酸化
シリコン層１４のアニールは、約１０５０℃において、
アルゴン雰囲気（流速＝１５slm ）中で約１５分間行
う。あるいは、第１二酸化シリコン層１４のアニール
は、窒素中で行ってもよい。このアニールによって密度
を高め、第１二酸化シリコン層１４内の応力を緩和させ
る。
【０００７】図３において、アニール二酸化シリコン層
１６の下に位置する半導体基板１２の第２部分を酸化し
て第２二酸化シリコン層１８を形成し、アニール二酸化
シリコン層１６と第２二酸化シリコン層１８とによって
予備酸化物層(pre-oxide layer) ２０を形成する。好ま
しくは、半導体基板１２の第２部分の酸化は、約８００
℃ないし約１０００℃の範囲の温度で、乾燥酸素を含む
雰囲気中で行う。一実施例では、半導体基板１２の第２
部分の酸化は、乾燥酸素（流速０．８５slm ）、塩化水
素（流速＝０．０６slm ）、およびアルゴン（流速＝１
１．４slm ）を含む酸化雰囲気中で、約９５０℃の温度
で約５分間行い、その結果、約３０オングストロームの
厚さを有する第２二酸化シリコン層１８が得られる。し
たがって、予備酸化物層２０の厚さは、約６５オングス
トロームとなる。加えて、一実施例では、続いてアルゴ
ン（流速＝１５slm ）を含む無酸化雰囲気中で、約９５
０℃の温度で約１時間、予備酸化物層２０にアニールを
行う。あるいは、予備酸化物層２０は、窒素中でアニー
ルしてもよい。
【０００８】図４において、次に、予備酸化物層２０を
窒化し、窒化酸化物誘電体層２２を形成する。予備酸化
物層２０は１７０オングストロームまでの厚さを有する
場合があり、好ましくは、一酸化二窒素(N2O) を含む雰
囲気を用い、約８００℃ないし約１２００℃の範囲の温
度で、予備酸化物層２０の窒化を行う。あるいは、誘電
体層２０は、酸化窒素(NO)を含む雰囲気を用いて、約８
００℃ないし約１２００℃の範囲の温度で窒化してもよ
い。一実施例では、予備酸化物２０の窒化には、Ｎ2 Ｏ
（流速＝１９．９５slm)を用い、約９５０℃の温度で約
２８分間行い、その結果、約９５オングストロームの厚
さを有する窒化酸化物誘電体層２２が得られる。加え
て、一実施例では、続いて、窒素（流速＝１５slm)を含
む無酸化雰囲気中で、約９５０℃の温度で約１時間、窒
化酸化物誘電体層２２にアニールを行う。あるいは、窒
化酸化物誘電体層２２はアルゴン中でアニールしてもよ
い。図５において、次に、窒化酸化物誘電体層２２を覆
うゲート電極２４を形成する。好適実施例では、ゲート
電極２４は、ドープ・シリコン層から成る。これは、従
来の堆積、ドーピング、およびパターニング技法を用い
て形成する。また、ゲート電極２４は、ポリシリコンま
たはアモルファス・シリコンのようなシリコン層を窒化
酸化物層２４上に堆積し、続いて従来の拡散またはイオ
ン注入技法によってそれにドーピングを行うことによっ
て形成してもよい。あるいは、ゲート電極２４を形成す
るには、現場でドープされたポリシリコンまたは現場で
ドープされたアモルファス・シリコンを窒化酸化物誘電
体層２２上に堆積してもよい。ゲート電極２４を形成し
た後、従来の処理技法を用いて素子の製造を完了する。
一実施例では、ゲート電極２４はフローティング・ゲー
トであり、窒化酸化物誘電体層２２は、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ、またはフラッシュ・メモリのような不揮発
性素子のためのトンネル酸化物である。あるいは、他の
実施例では、ゲート電極２４は制御ゲートであり、窒化
酸化物誘電体層２２はＭＯＳトランジスタのゲート酸化
物である。
【０００９】予備酸化物層２０を第１プロセス・チャン
バにおいて形成し、ついで第２チャンバにおいて窒化す
ることによって、窒化酸化物誘電体層２２を形成しても
よいことは認められよう。あるいは、予備酸化物層２０
および窒化酸化物層誘電体２２は、現場プロセス(insit
u-process)を用いて同一プロセス・チャンバ内で形成し
てもよい。例えば、一実施例では、窒化酸化物誘電体層
２２は、次のような現場プロセスで形成される。まず、
プロセス・チャンバ内に半導体基板１２を配置し、第１
酸化雰囲気をこのプロセス・チャンバに導入し、第１二
酸化シリコン層１４を形成する。次に、プロセス・チャ
ンバに無酸化雰囲気を導入して、アニール二酸化シリコ
ン層１６を形成する。更に、プロセス・チャンバに第２
酸化雰囲気を導入して、第２二酸化シリコン層１８を形
成し、予備酸化物層２０を形成する。次に、プロセス・
チャンバに窒化雰囲気を導入する前に、アルゴンのよう
な無酸化雰囲気を用いて、プロセス・チャンバを浄化す
る。チャンバの浄化によって、第２酸化工程から残って
いるプロセス・チャンバ内の残留酸素を除去する。この
残留酸素は、１枚のウエハ全体およびウエハ毎に結果的
に形成される、窒化酸化物誘電体層の厚さの均一性に悪
影響を与える可能性がある。また、予備酸化物層２０を
窒化する前に、チャンバの浄化を用いて、予備酸化物層
２０をアニールすることも可能であることを注記してお
く。次に窒化雰囲気をプロセス・チャンバに導入して、
窒化酸化物誘電体層２２を形成する。窒化酸化物誘電体
層２２が形成された後、半導体基板１２をプロセス・チ
ャンバから取り出す。続いて、上述のように、窒化酸化
物層２２を覆うように、ゲート電極２４を形成する。加
えて、窒化酸化物誘電体層２２は、半導体基板１２をプ
ロセス・チャンバから取り出す前に、上述のように、プ
ロセス・チャンバ内でアニールしてもよいことも注記し
ておく。現場プロセスを用いることによって、プロセス
・スループットが向上し、プロセスによって誘発される
欠陥を最少に抑え、水平または垂直拡散ファーネス(hor
izontal or vertical diffusion furnace)、または高速
熱拡散システムにおけるような、単一ウエハ拡散システ
ムのプロセス・チャンバにおいて実施することも可能と
なる。
【００１０】本明細書に含まれる上述の説明および図示
は、本発明に関連する利点の多くを論証するものであ
る。出願人は、窒化酸化物誘電体層のための予備酸化物
層を形成するために用いる酸化プロセスは、得られる窒
化酸化物誘電体層の信頼性に影響を与えることを見出し
た。より具体的には、出願人は、予備酸化物層が２回の
酸化工程および介在するアニール工程で形成される場
合、得られる窒化酸化物誘電体層の信頼性は、別の予備
酸化物酸化プロセスによって形成されるその他の窒化酸
化物誘電体層に対して向上が見られることを発見した。
この向上の理由は完全にはわかっていないが、出願人の
発明プロセスによって形成される窒化酸化物誘電体層
は、種々の他の熱酸化物、および同一の窒化プロセスに
よって形成されるが異なる予備酸化プロセスで形成され
る他の窒化酸化物誘電体層と比較して、充電−ブレーク
ダウン（Ｑbd）が改善されている。更に、出願人は、自
身の発明プロセスによって形成されたＥＥＰＲＯＭ素子
は、トンネル酸化物がこれらその他の誘電体層の１つで
形成されたＥＥＰＲＯＭ素子よりも、プログラム／消去
耐久性が高いことも発見した。したがって、出願人の発
明プロセスによって、信頼性が向上した不揮発性メモリ
素子を製造することができる。加えて、出願人は、現場
プロセスを用いて窒化酸化物誘電体層を形成する場合、
予備酸化物層の窒化に先だってプロセス・チャンバを浄
化し、プロセス・チャンバから残留酸素を除去しなけれ
ばなければならないことを発見した。残留酸素の存在
は、各生産毎および各ウエハ毎に得られる窒化酸化物誘
電体層の厚さの均一性に悪影響を与える。
【００１１】以上の説明から、本発明によれば、先に述
べた必要性を満足し利点が得られる、窒化酸化物誘電体
層を有する半導体素子の形成方法が提供されたことは明
白である。本発明は、その特定実施例を参照しながら説
明しかつ図示してきたが、本発明がかかる例示的実施例
に限定されることを意図するものではない。本発明の精
神から逸脱することなく変更や改造が可能であること
を、当業者は認めよう。例えば、本発明は特定の不揮発
性メモリ素子に限定される訳ではい。本発明を用いて、
ＥＰＲＯＭ、ＥＥＰＲＯＭおよびフラッシュ・メモリを
製造することもできる。更に、本発明のプロセスは、特
定のプロセス・チャンバまたは拡散システムに限定され
る訳でもない。したがって、本発明は、特許請求の範囲
に該当するかかる改造や変更全てを包含することを意図
するものである。
【図面の簡単な説明】
【図１】本発明の一実施例によるプロセス工程を示す断
面図。
【図２】本発明の一実施例によるプロセス工程を示す断
面図。
【図３】本発明の一実施例によるプロセス工程を示す断
面図。
【図４】本発明の一実施例によるプロセス工程を示す断
面図。
【図５】本発明の一実施例によるプロセス工程を示す断
面図。
【符号の説明】
１０ 集積回路構造の一部 １２ 半導体基板 １４ 第１二酸化シリコン層 １６ アニール二酸化シリコン層 １８ 第２二酸化シリコン層 ２０ 予備酸化物層 ２２ 窒化酸化物誘電体層 ２４ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ・ジェイ・トビン アメリカ合衆国テキサス州オースチン、ウ ィンダーメア・メドウズ11410 (72)発明者 セルジオ・エー・アジュリア アメリカ合衆国テキサス州オースチン、タ ンタラ・コート8014

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】窒化酸化物誘電体層を有する半導体素子を
    形成する方法であって：半導体基板（１２）を用意する
    段階；前記半導体基板（１２）をプロセス・チャンバに
    配置する段階；前記プロセス・チャンバに酸化雰囲気を
    導入し、前記半導体基板（１２）の一部を酸化させ、二
    酸化シリコン層（２０）を形成する段階；前記二酸化シ
    リコン層（２０）が形成された後、無酸化雰囲気を用い
    て前記プロセス・チャンバを浄化する段階；前記プロセ
    ス・チャンバに窒化雰囲気を導入し、前記二酸化シリコ
    ン層（２０）を窒化して窒化酸化物誘電体層（２ ２）を
    形成する段階であって、前記プロセス・チャンバを浄化
    する段階は、前記二酸化シリコン層（２０）を窒化する
    前に行われ、前記窒化雰囲気は、ＮＯおよびＮ2 Ｏから
    成る群から選択された気体を含む、前記段階；前記窒化
    酸化物誘電体層（２２）を形成した後、前記プロセス・
    チャンバから前記半導体基板（１２）を取り出す段階；
    および前記窒化酸化物誘電体層（２２）を覆うゲート電
    極（２４）を形成する段階；から成ることを特徴とする
    方法。
  2. 【請求項２】窒化酸化物誘電体層を有する半導体素子を
    形成する方法であって：半導体基板（１２）を用意する
    段階；前記半導体基板（１２）をプロセス・チャンバに
    配置する段階；前記プロセス・チャンバに酸化雰囲気を
    導入し、前記半導体基板（１２）の一部を酸化させ、二
    酸化シリコン層（２０）を形成する段階；前記二酸化シ
    リコン層（２０）が形成された後、無酸化雰囲気を用い
    て前記プロセス・チャンバを浄化する段階；前記プロセ
    ス・チャンバに窒化雰囲気を導入し、前記二酸化シリコ
    ン層（２０）を窒化して窒化トンネル誘電体層（２２）
    を形成する段階であって、前記プロセス・チャンバを浄
    化する段階は、前記二酸化シリコン層（２０）を窒化す
    る前に行われ、前記窒化雰囲気は、ＮＯおよびＮ2 Ｏか
    ら成る群から選択された気体を含む、前記段階；前記窒
    化トンネル誘電体層（２２）を形成した後、前記プロセ
    ス・チャンバから前記半導体基板（１２）を取り出す段
    階；および前記窒化トンネル誘電体層（２２）を覆うフ
    ローティング・ゲート電極（２４）を形成する段階；か
    ら成ることを特徴とする方法。
  3. 【請求項３】窒化酸化物誘電体層を有する半導体素子を
    形成する方法であって：半導体基板（１２）を用意する
    段階；前記半導体基板（１２）をプロセス・チャンバに
    配置する段階；前記プロセス・チャンバに第１酸化雰囲
    気を導入し、前記半導体基板（１２）の第１部分を酸化
    し、二酸化シリコンの第１層（１４）を形成する段階；
    前記プロセス・チャンバに無酸化雰囲気を導入し、前記
    二酸化シリコンの第１層（１４）をアニールし、アニー
    ル二酸化シリコン層（１６）を形成する段階；前記プロ
    セス・チャンバに第２酸化雰囲気を導入し、前記アニー
    ル二酸化シリコン層（１６）の下に位置する前記半導体
    基板（１２）の第２部分を酸化し、二酸化シリコンの第
    ２層（１８）を形成し、予備酸化物層（２０）を形成す
    る段階であって、前記二酸化シリコンの第２層（１８）
    と前記アニール二酸化シリコン層（１６）とから成る前
    記予備酸化物層（２０）を形成する前記段階；前記予備
    酸化物層（２０）が形成された後、無酸化雰囲気を用い
    て、前記プロセス・チャンバを浄化する段階；前記プロ
    セス・チャンバにＮ2 ＯおよびＮＯから成る群から選択
    した気体を含む窒化雰囲気を導入し、前記予備酸化物層
    （２０）を窒化することにより、窒化酸化物誘電体層
    （２２）を形成する段階であって、前記プロセス・チャ
    ンバを浄化する段階が、前記予備酸化物層（２０）を窒
    化する前に行われる、前記段階；前記窒化酸化物誘電体
    層（２２）を形成した後、前記プロセス・チャンバから
    前記半導体基板（１２）を取り出す段階；および前記窒
    化酸化物誘電体層（２２）を覆うゲート電極（２４）を
    形成する段階；から成ることを特徴とする方法。
  4. 【請求項４】窒化酸化物誘電体層を有する半導体素子を
    形成する方法であって：半導体基板（１２）を用意する
    段階；前記半導体基板（１２）の第１部分を酸化し、第
    １二酸化シリコン層（１４）を形成する段階；無酸化雰
    囲気において前記第１二酸化シリコン層（１４）をアニ
    ールし、アニール二酸化シリコン層（１６）を形成する
    段階；前記アニール二酸化シリコン層（１６）の下に位
    置する前記半導体基板（１２）の第２部分を酸化し、第
    ２二酸化シリコン層（１８）を形成し、予備酸化物層
    （２０）を形成する段階であって、前記第２二酸化シリ
    コン層（１８）と前記アニール二酸化シリコン層（１
    ６）から成る前記予備酸化物層（２０）を形成する前記
    段階；Ｎ2 ＯおよびＮＯから成る群から選択した気体を
    用いて、前記予備酸化物層（２０）を窒化し、窒化酸化
    物誘電体層（２２）を形成する段階；および前記窒化酸
    化物誘電体層（２２）を覆うゲート電極（２４）を形成
    する段階；から成ることを特徴とする方法。
  5. 【請求項５】窒化酸化物誘電体層を有する半導体素子を
    形成する方法であって：半導体基板（１２）を用意する
    段階；前記半導体基板（１２）の第１部分を酸化して、
    第１二酸化シリコン層（１４）を形成する段階；無酸化
    雰囲気において前記第１二酸化シリコン層（１４）をア
    ニールし、アニール二酸化シリコン層（１６）を形成す
    る段階；前記アニール二酸化シリコン層（１６）の下に
    位置する前記半導体基板（１２）の第２部分を酸化し、
    第２二酸化シリコン層（１８）を形成し、予備酸化物層
    （２０）を形成する段階であって、前記第２二酸化シリ
    コン層（１８）と前記アニール二酸化シリコン層（１
    ６）とから成る前記予備酸化物層（２０）を形成する前
    記段階；Ｎ2 ＯおよびＮＯから成る群から選択した気体
    を用いて、前記予備酸化物層（２０）を窒化し、窒化ト
    ンネル酸化物層（２２）を形成する段階；無酸化雰囲気
    において前記窒化トンネル酸化物層（２２）をアニール
    する段階；および前記窒化トンネル酸化物層（２２）を
    アニールした後、前記窒化トンネル酸化物層（２２）を
    覆うフローティング・ゲート電極（２４）を形成する段
    階；から成ることを特徴とする方法。
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