KR100479274B1

KR100479274B1 - 반도체 메모리 장치 및 정보기기

Info

Publication number: KR100479274B1
Application number: KR10-2002-0036927A
Authority: KR
Inventors: 나카자와켄; 수미타니켄; 후쿠이하루야수; 모리야수미치
Original assignee: 샤프 가부시키가이샤
Priority date: 2001-06-28
Filing date: 2002-06-28
Publication date: 2005-03-28
Also published as: KR20030011252A; EP1271551B1; EP1271551A2; TW584865B; EP1271551A3; US20030021163A1; DE60213520T2; US6549475B2; DE60213520D1; JP3815718B2; JP2003016788A

Abstract

입력명령이 동작을 제어하는 반도체 메모리 장치는 입력명령을 해독하여 그 해독결과를 출력하는 코맨드 스테이트 머신; 반도체 메모리 장치의 상태정보를 저장하는 복수의 상태 레지스터; 복수의 상태 레지스터로부터 데이타를 수신하고 복수의 상태 레지스터 중 하나 이상으로부터 제1 데이타 버스에 데이타를 선택적으로 출력하는 제1 스위칭 회로; 및 제1 데이타 버스로부터의 데이타와 센스 증폭기로부터의 데이타를 수신하여 이 데이타 중 어느 하나를 제2 데이타 버스에 선택적으로 출력하는 제2 스위칭 회로를 포함한다. 제1 및 제 2 스위칭 회로 중 적어도 제1 스위칭 회로가 코맨드 스테이트 머신에 의해 출력된 해독결과에 의해 제어된다.

Description

반도체 메모리 장치 및 정보기기{SEMICONDUCTOR MEMORY DEVICE AND INFORMATION DEVICE}

본 발명은, 데이타의 기입 또는 삭제가 가능한 메모리 어레이의 각종 동작상태를 저장하는 상태 레지스터를 포함하는 반도체 메모리 장치 및 이를 사용하는 정보기기, 예컨대 컴퓨터나 정보이동장치 등에 관한 것이다.

플래시 메모리(또는 플래시 EEPROM(전기적으로 소거가능하고 프로그램 가능한 ROM))는 전원의 공급이 중단된 후에도 정보를 저장할 수 있는 반도체 메모리 장치이다. 플래시 메모리는 전체 칩에서의 메모리셀내의 데이타나 칩내의 일정 영역(섹터 또는 블럭)을 포괄적으로 전기소거할 수 있는 기능이 있다. 즉, 플래시 메모리는 메모리셀의 영역을 EEPROM의 메모리셀의 영역보다 작게 할 수 있다.

이러한 플래시 메모리(비휘발성 반도체 메모리 장치)에 있어서, 메모리 어레이는, 단시간내에 정보판독 및 기입을 수행할 수 있는 RAM(임의 접근메모리장치)보다도 훨씬 많은 동작상태(예컨대, 기입, 블럭삭제, 전체 칩의 포괄삭제, 및 상태의 판독)를 갖는다. 종래의 EPROM 또는 EEPROM에 있어서, 이러한 복수의 동작상태는 외부제어신호(예컨대, 칩 인에이블 신호(/CE), 기입 인에이블 신호(/WE), 및 출력 인에이블 신호(/OE))의 조합에 대하여 일대일로 대응할 수 없다. 그 이유는 제어신호의 수가 메모리 어레이의 모든 동작상태에 대해 충분하기 않기 때문이다. 따라서, 새로운 제어신호를 추가할 필요가 있다.

그러나, 새로운 제어신호선을 추가하는 것은 쉽지 않다. 따라서 명령에 의해 제어를 수행하는 시스템이 현재 주로 사용된다.

도 9는, 종래 비휘발성 반도체 메모리 장치(100)의 일부분을 나타내는 블럭도이다. 도 9에 나타낸 바와 같이, 비휘발성 반도체장치(100)는 메모리 어레이(120), 코맨드 스테이트 머신(CSM: COMMAND STATE MACHINE, 102), 라이트 스테이트 머신(WSM: WRITE STATE MACHINE, 103), 행디코더(104), 열디코더(106), 블럭 선택회로(106), 상태 레지스터(SR, 107), 블럭 보호 설정부(BPs, 108), 데이타 스위칭 회로(109), 블럭상태 레지스터(BSR, 110), 데이타 버스(112), 어드레스 버스(113), 리셋신호 입력선(114), 삭제/기입 전압생성회로(115), 및 센스 증폭기(116)를 포함한다.

메모리 어레이(120)는 복수의 메모리셀을 각각 포함하고 있는 복수의 삭제블럭(101)을 포함한다.

코맨드 스테이트 머신(102: 이하 "CSM(102)"로 참조함)는 입력명령(111)을 해독하여 해독결과(예컨대, 블럭삭제 또는 기입)를 라이트 스테이트 머신(103)에 전송한다. CSM(102)은 예컨대 명령입력선 및 리셋신호 입력선(114)에 접속된다. 명령(111) 또는 외부로부터 CSM(102)에 입력되는 리셋신호(R)와의 동기화 중에, 칩 인에이블 신호(/CE), 기입 인에이블 신호(/WE), 및 출력 인에이블 신호(/OE)의 입력레벨이 변화한다.

라이트 스테이트 머신(103: 이하 "WSM(103)"로 참조)은 입력명령(111)의 해독결과에 따라 각종 동작(예컨대, 블럭삭제/기입)을 실행한다. 상세히 설명하면, 블럭선택회로(106)에 의해 지정된 블럭이 삭제금지상태(블럭잠금상태)에 있지 않다면, WSM(103)은 블럭내 데이타를 포괄적으로 삭제할 수 있다. 블럭이 블럭잠금상태에 있다면, WSM(103)은 블럭내 저장된 데이타를 갱신할 수 없다.

행디코더(104)는 메모리 어레이(120)내의 워드선(미도시)을 순차적으로 선택하여, 선택된 워드선에 접속된 각 행의 각 메모리셀을 대응하는 비트선에 전기적으로 접속한다.

열디코터(105)는 메모리 어레이(1200내의 복수의 비트선(미도시) 중 하나를 선택하여 선택된 비트선을 센스 증폭기(116 이하설명함)에 접속한다.

블럭선택회로(106)는 n개의 삭제블럭(101) 중 하나를 선택한다.

상태 레지스터(107: 이하 "SR(107)"로 참조)는 메모리 어레이(120)의 동작상태(예컨대, 블럭삭제/기입)를 나타내는 데이타를 저장한다.

블럭보호 설정부(108: 이하 "BPs(108)"로 참조)는 그에 대응하는 삭제블럭(101)을 잠그고 해제하는 각각의 제어비트이다. 각 삭제블럭(101)이 잠금상태인지 해제상태인지를 지시하는 데이타는 이하 설명할 각 삭제블럭(101)의 블럭상태 레지스터(110: 이하 "BSR(110)"로 참조)에 저장된다.

데이타 스위칭 회로(109)는 메모리 어레이(120)에 저장된 데이타, SR(107)에 저장된 데이타, 또는 BRS(110)에 저장된 데이타 중 하나를 선택하여 판독한다.

각 삭제블럭(101)에 대응하는 BSR(110)은 해당하는 삭제블럭(101)이 잠금상태 또는 해제상태에 있는지를 지시하는 데이타를 저장한다. 또한, BSR(110)은 어떤 삭제블럭(101)이 외부로부터 지정된 어드레스에 의해 선택되었는지를 나타내는 데이타를 저장한다.

명령(111)은 사용자에 의해 입력되는 제어지령과 같은 제어신호이다. 명령(111)은 각종 동작( 예컨대, 블럭 삭제/기입)을 실행한다.

데이타 버스(112)는, 데이타(D)를 CSM(102)나, 데이타 스위칭 회로(109)와 외부장치 사이에서 전달을 가능하도록 16비트의 폭을 갖는다. 데이타 버스(112)의 폭은 16비트로 제한되지 않고, 24비트나 32비트로 되어도 좋다.

어드레스 버스(113)는 어드레스 신호(A)를 수신하고, 리셋 신호선(114)은 리셋신호(R)를 수신한다.

삭제/기입 전압생성회로(115)는 삭제 및 기입을 위해 설치된다. 삭제/기입 전압 생성회로(115)는 외부 파워서플라이(Vcc)로부터 소정 전압을 받고, 필요하다면, 대략 12V의 고전압을 생성한다. 네거티브 게이트 삭제를 수행하기 위해, 삭제/기입 전압 생성회로(115)는 음전위를 생성한다.

센스증폭기(116)는 행디코더(105)에 의해 선택된 비트선 전압을 증폭하여 선택된 메모리셀 내에 저장된 정보를 감지한다.

상술한 구조의 비휘발성 반도체 메모리 장치를 이하에 설명한다.

사용자가 명령(111)을 입력하면, CSM(102)은 명령(111)을 해독하여, WSM(103)에 해독결과를 출력한다. WSM(103)은 명령(111: 예컨대 블럭삭제/기입)에 맞게 메모리 동작을 실행한다.

예컨대, 블럭삭제동작은 이하 설명하는 바와 같이 수행되는 것이 일반적이다. 먼저, 피삭제블럭(101) 중 하나가 선택되고, 선택된 삭제블럭(101)내의 모든 메모리셀(미도시)에 데이타 "0"이 기입된다(즉, 메모리 셀내의 임계전압(Vth)이 HIGH 레벨로 변화된다).

다음으로, 선택된 삭제블럭(101)의 모든 메모리셀의 입계전압(Vth)이 소정값 이상으로 되면, 삭제블럭(101)내의 메모리셀에 저장된 데이타가 포괄적으로 삭제된다(즉, 임계전압이 LOW레벨로 변화된다).

이런 일련의 동작은 WSM(103)에 의해 제어되고, 동작결과(예컨대, 삭제블럭(101)내의 데이타가 삭제됨)가 메모리 어레이(120)의 동작상태를 나타내는 데이타로서 SR(107)과 해당하는 BSR(110)에 저장된다.

SR(107)에 저장된 데이타와 BRS(110)에 저장된 데이타를 판독하기 위해, 종래 플래시 메모리는 아래와 같이 동작할 필요가 있었다.

WSM(103)이 명령을 수행하는 동안, 판독동작을 수행하도록 칩 인에이블 신호(/CE) 및 출력 인에이블 신호(/OE)를 로우(활성)레벨로 변환함으로써, 메모리 어레이(120)에 저장된 데이타를 제외한 SR(107)에 저장된 8비트 데이타가 판독될 수 있다. 16비트 데이타 버스가 사용되더라도, 지정된 어드레스와는 상관없이, SR(107)에 저장된 데이타는 하부 8비트에 출력되고, 상부 8비트는 사용되지 않는다.

SR(107)에 저장된 데이타를 도 3(이하 설명함)의 일부를 이용하여 이하에 설명한다. 도 3에 나타낸 바와 같이, SR(107)은 예컨대 메모리 어레이(120)의 동작상태를 나타내는 이하의 데이타, 예컨대 WSMS(WSM(103)이 레디상태 ready state) 또는 비지상태(busy state)에 있는지를 나타냄), ESS(WSM(103)이 삭제 인터럽트상태, 또는 삭제중이나 삭제완료상태에 있는지를 나타냄), ES(WSM(103)이 블럭삭제 에러상태 또는 블럭삭제 성공상태에 있는지를 나타냄), DWS(WSM(103)이 데이타 기입 에러상태 또는 데이타 기입 성공상태에 있는지를 나타냄), VPPS(WSM(103)이 VPP 저전위 감지상태나 동작정지상태 또는 VPP 일반상태에 있는지를 나타냄)를 저장한다.

예컨대, SR(107)의 비트(7)에는, WSM(103, WSMS 비트)의 동작상태를 나타내는 비트가 저장된다. WSMS비트의 값 "1"은 레디상태를 나타내고, WSMS비트의 값 "0"은 비지상태(실행중)를 나타낸다.

SR(107)의 비트(6)에는, 삭제 인터럽트 상태를 나타내는 비트(ESS 비트)가 저장된다. ESS 비트의 값 "1"은 삭제 인터럽트 상태를 나타내고, ESS비트의 값 "0"은 삭제중 또는 삭제완료 상태를 나타낸다.

SR(107)의 비트(5)에는, 블럭삭제를 나타내는 비트(ES 비트)가 저장된다. ES 비트의 값 "1"은 블럭삭제 에러상태를 나타내고, ES비트의 값 "0"은 블럭삭제 성공상태를 나타낸다.

SR(107)의 비트(4)에는, 데이타 기입상태를 나타내는 비트(DWS 비트)가 저장된다. DWS 비트의 값 "1"은 데이타기입 에러상태를 나타내고, DWS비트의 값 "0"은 e데이타기입 성공상태를 나타낸다.

SR(107)의 비트(3)에는, VPP상태를 나타내는 비트(VPPS 비트)가 저장된다. VPPS 비트의 값 "1"은 VPP 저전위 검출상태나 정지상태를 나타내고, VPPS 비트의 값 "0"은 VPP 일반상태를 나타낸다.

종래 플래시 메모리에 있어서, SR(107)의 0을 통한 비트(2)는 도 3에 나타낸 것과 다를 수도 있다. 종래의 플래시 메모리에 있어서, 0을 통한 비트(2)는 장래에 사용하기 위해 남겨지기 때문에, SR(107)이 등록되면 마스크되어야 한다.

SR(107)에 저장된 데이타를 사용할 때, 동작(예컨대, 삭제 인터럽트, 삭제, 또는 데이타 기입)이 완료되었는지를 확인하도록, WSMS 비트나 WSMS와 동일한 정보를 출력하는 외부단자(RY/BY #)의 상태를 처음으로 확인할 필요가 있다. 즉, 대응하는 상태비트(ESS비트, ES 비트, DWS 비트)가 성공을 나타내는지를 확인할 필요가 있다.

DWS 비트 및 ES 비트들이 블럭 삭제동작에서 "1"로 설정되면, 이는 잘못된 명령시퀀스가 입력되었음을 나타낸다. 이 경우, 각 비트내에 저장된 데이타를 제거하여 재동작을 할 필요가 있다.

VPPS 비트는 VPP 레벨을 나타내지만, VPP레벨을 연속적으로 나타내지는 않는다. WSM(103)은 데이타 기입 또는 삭제용 명령 시퀀스가 입력된 이후에만 VPP레벨을 검사하고, 그 결과를 보여준다.

각 삭제블럭의 상태를 나타내는 BSR(110)이 비휘발성 반도체 메모리 장치(100)에 형성된 경우, BSR에 대한 판독명령은 BSR(110)내에 저장된 8비트 데이타를 판독하도록 된다. 16비트 버스가 사용되더라도, 버스의 상부 8비트는 사용되지 않고, 선택된 어드레스 버스에 대응하는 BSR(110)의 데이타가 버스의 하부 8비트에 출력된다.

현재, 하나의 패키지내에 형성된 2개의 칩메모리 어레이 기능을 갖는 플래시 메모리를 사용할 수 있다. 이런 형태의 플래시 메모리를 향상되는 반면, 한개의 칩메모리 어레이(예컨대, 제1 메모리 어레이)로부터 데이타를 기입하고, 다른 칩(예컨데 제 2메모리 어레이)로부터 데이타를 삭제할 수 있는 또 다른 플래시 메모리가 개발되어 왔다.

상술한 종래기술의 플래시 메모리는 아래와 같은 문제점을 갖는다.

메모리 칩의 상태를 나타내기 위한 하나의 상태 레지스터의 비트 수가 제한된다. 따라서, 하나의 상태 레지스터에 의해 표현될 수 있는 상태의 수가 감소된다.

예컨대, 복수개의 상태 레지스터를 포함하는 하나의 칩플래시 메모리는, 예컨대 데이타가 메모리칩으로부터 삭제되거나 데이타가 메모리칩에 기입된 후 메모리칩의 상태를 확인하기 위해 다음과 같이 동작한다. 칩 인에이블 신호(CE#)와 출력 인에이블 신호(OE#)가 로우레벨로 변화된다. 그 다음, 이렇게 획득된 정보만을 기초하여서는 어떤 상태 레지스터로부터 정보가 판독되었는지를 판정할 수 없다.

또한, 데이타가, 패이지의 내부 또는 외부의 다른 메모리칩으로부터 플래시메모리에 전달되면, 상태 레지스터는 어떤 어드레스가 데이타 전송에 의해 처리되고 있는지를 나타낼 수 없다. 즉, 명령이 임의의 범위의 어드레스에서 수행되는 동안, 어드레스의 임의의 범위 가운데 어떤 어드레스가 처리되고 있는지를 확인할 수 없다.

본 발명의 제1 특징에 의하면, 입력명령이 동작을 제어하는 반도체 메모리 장치로서, 입력명령을 해독하고 그 해독결과를 출력하는 코맨드 스테이트 머신; 반도체 메모리장치의 상태정보를 저장하는 복수의 상태 레지스터; 상기 복수의 상태 레지스터로부터 데이터를 수신하고 그 복수의 상태 레지스터 중 하나 이상으로부터의 데이터를 제1 데이터 버스에 선택적으로 출력하는 제1 스위칭 회로; 및 제1 데이터 버스상의 데이터 및 센스 증폭기로부터의 데이터를 수신하고 이들 데이터 중 어느 하나의 데이터를 제2 데이터 버스에 선택적으로 출력하는 제2 스위칭 회로를 포함하고; 상기 제1 및 제2 스위칭 회로 중 적어도 제1 스위칭 회로는 코맨드 스테이트 머신에 의해 출력된 해독결과에 의해 제어된다.

본 발명의 실시예에서는, 복수의 상태 레지스터 중 하나 이상은 상태 레지스터를 배타적으로 식별하기 위한 식별정보를 포함한다.

본 발명의 실시예에서는, 복수의 상태 레지스터 중 하나 이상은 입력명령에 의해 지정된 동작에 의해 현재 처리하고 있는 어드레스상의 정보를 포함한다.

본 발명의 실시예에서는, 반도체 메모리 장치는, 명령이 입력된 후에, 외부제어단자에 입력되는 판독제어신호에 따라 외부로 출력될, 복수의 상태 레지스터에 저장된 상태정보를 제어하는 제어부를 포함한다.

본 발명의 실시예에서는, 제1 데이타 버스는 제2 데이타 버스의 폭 보다 작거나 같은 폭을 갖는다.

본 발명의 다른 특징에 의하면, 개별적으로 동작가능하고 복수의 메모리 어레이 사이에서 데이타 전송 기능을 갖는 복수의 메모리 어레이를 포함하는 반도체 메모리 장치는, 복수의 메모리 어레이의 상태정보를 저장하는 복수의 상태 레지스터; 복수의 상태 레지스터로부터 데이타를 수신하여 복수의 상태 레지스터 중 하나 이상으로부터 제1 데이타 버스에 데이타를 선택적으로 출력하는 제1 스위칭 회로; 및 제1 데이타 버스 상의 데이타와 센스 증폭기로부터의 데이타를 수신하여 제2 데이타 버스에 상기 데이타 중 하나를 선택적으로 출력하는 제2 스위칭 회로를 포함한다.

본 발명의 실시예에 있어서, 입력명령은 동작을 제어하며, 반도체 메모리 장치는 입력명령을 해독하여 그 해독결과를 출력하는 코맨드 스테이트 머신를 더 포함하고, 제1 스위칭 회로 및 제2 스위칭 회로는 코맨드 스테이트 머신에 의해 출력된 해독결과에 의해 제어된다.

본 발명의 실시예에 있어서, 복수의 상태 레지스터는, 반도체 메모리 장치의 공통 동작에 대한 상태정보를 저장하는 하나 이상의 상태 레지스터를 포함하는 제1 상태 레지스터 그룹, 및 복수의 메모리 어레이 사이의 데이타 전송 동작에 대한 상태정보를 저장하는 하나 이상의 상태 레지스터를 포함하는 제2 상태 레지스터 그룹을 포함한다.

본 발명의 실시예에 있어서, 제1 및 제2 상태 레지스터 그룹은, 상태 레지스터가 제1 상태 레지스터 그룹 또는 제2 상태 레지스터 그룹 중 어느 그룹에 속해 있는지를 식별하는 정보를 각각 포함한다.

본 발명의 실시예에 있어서, 제1 및 제2 상태 레지스터 그룹은 각 상태 레지스터를 배타적으로 식별하는 정보를 포함한다.

본 발명의 실시예에 있어서, 제2 상태 레지스터 그룹은, 명령에 의해 지정된 동작이 현재 처리되고 있는 어드레스 상의 정보를 포함한다.

본 발명의 실시예에 있어서, 반도체 메모리 장치는, 명령이 입력된 후에, 외부제어단자에 입력되는 판독제어신호에 따라 외부로 출력될, 제1 및 제2 상태 레지스터 그룹에 저장된 상태정보를 제어하기 위한 제어부를 포함한다.

본 발명의 실시예에 있어서, 반도체 메모리 장치는 코맨드 스테이트 머신에 의해 출력된 명령의 해독결과를 수신하고, 그 해독결과에 기초하여 명령에 의해 지정된 동작의 수행을 제어하는 라이트 스테이트 머신를 더 포함하고, 제2 상태 레지스터 그룹은, 라이트 스테이트 머신이 복수의 메모리 어레이 사이에서 데이타 전송동작을 현재 수행하고 있는지의 여부를 나타내는 정보를 포함한다.

본 발명의 실시예에 있어서, 복수의 메모리 어레이 중 하나 이상은 다른 메모리 어레이보다 고속으로 억세스될 수 있다. 고속으로 억세스될 수 있는 하나 이상의 메모리 어레이는 메모리 영역인 복수의 페이지로 분할된다. 제2 상태 레지스터 그룹은, 고속으로 억세스 가능한 복수의 메모리 어레이 중 하나 이상과 기타 메모리 어레이 사이의 데이타 전송 동작에 현재 포함되는 페이지를 나타내는 정보를 포함한다.

본 발명의 실시예에 있어서, 고속으로 억세스 가능한 복수의 메모리 어레이 중 하나 이상은 SRAM이고, 기타 메모리 어레이는 전기적인 데이타 기입과 삭제가 가능한 비휘발성 반도체 메모리 장치이다.

본 발명의 실시예에 있어서, 제2 상태 레지스터 그룹은, 복수의 메모리 어레이 사이의 데이타 전송동작이 성공적으로 완료되는지의 여부를 나타내는 데이타 전송 결과정보를 포함한다.

본 발명의 실시예에 있어서, 반도체 메모리 장치는 공급전압을 검출하는 공급전압 검출부를 더 포함하고, 제2 상태 레지스터 그룹은, 복수의 메모리 어레이 사이의 데이타 전송동작이 수행되는 동안 공급전압이 정상인지의 여부를 나타내는 정보를 포함한다.

본 발명의 실시예에 있어서, 제2 상태 레지스터 그룹은 복수의 메모리 어레이 사이의 데이타 전송동작이 현재 실행 중인지 또는 인터럽트되는지를 나타내는 정보를 포함한다.

본 발명의 실시예에 있어서, 반도체 메모리 장치는, 복수의 메모리 어레이에 재기입 동작에 대하여 저장된 정보를 보호하는 정보보호부를 더 포함하고, 제2 상태 레지스터 그룹은, 재기입 동작에 대한 보호상태를 나타내고, 또한 재기입 동작에 대하여 보호되는 메모리 어레이에 데이타를 전송하는 동작이 명령될 때, 보호상태를 검출함으로써 데이타 전송동작이 인터럽트 됨음을 나타내는 정보를 포함한다.

본 발명의 실시예에 있어서, 제1 데이타 버스는 제1 상태 레지스터 그룹 또는 제2 상태 레지스터 그룹의 폭보다 크거나 같은 폭을 갖는다.

본 발명의 실시예에 있어서, 제1 데이타 버스는 제1 상태 레지스터 그룹의 비트폭과 제2 상태 레지스터 그룹의 비트폭의 합보다 크거나 같은 폭을 갖는다.

본 발명의 실시예에 있어서, 제1 데이타 버스는 제2 데이타 버스의 폭보다 작거나 같은 폭을 갖는다.

본 발명의 다른 특성에 의하면, 정보기기는 상술한 반도체 메모리 장치를 사용하여 데이타 전송동작과 메모리 동작 중 적어도 한가지를 수행한다.

상술한 바와 같이, 본 발명의 반도체 메모리 장치는 복수의 상태 메모리부를 포함하기 때문에, 반도체 메모리 장치의 각종 동작상태가 표시될 수 있다. 복수의 상태 메모리부는 입력명령의 해독결과에 의해, 각 상태에 대한 판독제어지령(명령)을 필요로 하지 않고 선택될 수 있다. 따라서, 종래의 상태판독수단이 본 발명의 반도체 메모리에 사용가능하다.

복수의 상태 메모리부에 저장된 내용을 조합하여 출력함으로써, 메모리 칩(메모리 어레이)의 많은 수의 각종 동작을 표시할 수 있다. 이 경우에도, 복수의 상태 메모리부가 입력명령의 해독결과에 의해, 각 상태에 대한 판독제어지령(명령) 없이 선택될 수 있다.

종래의 상태 메모리부에서와 같이 비트(7)에 의해 라이트 스테이트 머신의 비지상태를 확인하는데 더하여, 본 발명에 따른 반도체 메모리 장치는 비트(2)와 비트(1)과 같이 복수의 비트에 의해 메모리 동작이 처리되고 있는 어드레스를 식별할 수 있다. 데이타가 판독될 수 있는 어드레스는 명령에 기초한 동작에 의해 모든 어드레스가 처리되기 전에 식별되어진다. 이와 같은 어드레스는, 특정 명령이나 입력/출력 버스를 필요로 하지 않은 채로, 종래 장치에서와 같이 상태 레지스터내의 데이타를 판독하는 것만으로 식별될 수 있다. 따라서, 종래의 상태판독수단이 제3 실시예에서의 반도체 메모리 장치에 사용가능하다.

복수 상태 중 한 가지 상태가 상태 메모리부에 저장된 데이타를 판독하기 위한 어떤 특정 명령을 사용하지 않고 판독될 때, 현재 판독중인 상태 데이타는 상태 메모리의 비트들에 의해 식별된다. 따라서, 종래 상태판독수단이 본 발명의 반도체 메모리 장치에 사용가능하다.

명령상태 및 전송상태에 대한 2가지의 상태 메모리부가 있기 때문에, 많은 수의 동작상태가 표현될 수 있다. 명령상태 모드 또는 전송상태 모드 중 어느 하나가 명령에 의해 선택된다. 어떤 모드가 사용되는지는 상태 메모리부내의 비트들에 의해 식별될 수 있다. 명령에 의해 각 상태 메모리부가 선택되기 때문에, 상태 레지스터를 판독하기 위한 임의의 특정명령을 필요로 하지 않는다. 따라서, 종래 상태판독수단이 본 발명의 반도체 메모리 장치에 사용가능하다. 전송상태 모드에 있어서, 데이타 전송에 포함되어 있는 어드레스가 식별될 수 있다. 따라서, 모든 어드레스로부터의 데이타 전송 및 모든 어드레스로의 데이타 전송이 완료되기 이전이라도, 데이타가 전송되어 나간 어드레스에 데이타가 전송될 수 있다.

따라서, 상술한 바와 같은 본 발명은 상태 레지스터를 구비한 메모리 어레이의 많은 수의 동작 상태를 표현하기 위한 반도체 메모리 장치를 제공하는 잇점이 있다.

본 발명의 이러한 장점 및 이외의 장점들은 이하 도면을 첨부한 상세한 설명을 통해 당업자들에게 명확하게 이해될 것이다.

이하, 본 발명을 첨부한 도면을 참조하여 설명한다. 제1∼제5 실시예에 있어서, 본 발명은 비휘발성 반도체 메모리 장치(플래시 메모리)에 적용된다. 본 발명은 또한 상태 레지스터를 포함하는 다른 형태의 반도체 메모리 장치, 및 본 발명에 따른 반도체 메모리 장치를 포함하는 정보기기에도 적용가능하다.

(실시예1)

본 발명의 제1 실시예에서, 비휘발성 반도체 메모리 장치는 복수의 상태 레지스터 및 복수의 상태 레지스터들 중 하나를 선택하기 위한 상태 레지스터 선택회로를 포함한다. 이러한 구조에 따르면, 메모리의 각종 동작이 상태 레지스터에 의해 표시될 수 있다.

도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 장치(20)의 일부를 나타내는 블럭도이다.

도 1에 나타낸 바와 같이, 비휘발성 반도체 메모리 장치(20)는 코맨드 스테이트 머신(CSM: 200), 라이트 스테이트 머신(WSM: 201), 복수의 상태 메모리부로서 제1 상태 레지스터(202)와 제2상태 레지스터(203), 제1 상태 선택부(또는 제2 상태 선택부)로서 상태 스위칭 회로(204: 제1 스위칭 회로), 데이타 전환부로서 데이타 스위칭 회로(205: 제2 스위칭 회로), 및 차동 증폭부로서의 센스증폭기(206)를 포함한다. 상태 레지스터부 회로(20a: 제어부)는 상태 스위칭 회로(204), 데이타 스위칭 회로(205) 등을 포함한다. 상태 레지스터 선택회로(20a)는, 코맨드 스테이트 머신(200)과 외부장치를 갖는 데이타 스위칭 회로(205) 사이에서 데이타가 전송되도록 16비트 출력데이타 버스(212)를 더 포함한다. 데이타 버스(212)는 16비트의 폭으로 제한되지 않고, 24비트 또는 32비트 폭으로 될 수도 있다.

삭제

라이트 스테이트 머신(201)는 제1 상태신호(214)에 대한 8비트 버스를 통해 제1 상태 레지스터(202)에 접속된다. 상태 스위칭 회로(204)는 선택된 상태신호(215)에 대한 8비트 버스를 통해 데이타 스위칭 회로(205)에 접속된다. 라이트 스테이트 머신(201)는 제2 상태신호(217)에 대한 8비트 버스를 통해 제2 상태 제지스터(202)에 접속된다. 센스 증폭기(206)는 센스 데이타(216)용 16비트 버스를 통해 데이타 스위칭 회로(205)에 접속된다. 상태신호(214, 215, 217)용 버스들은, 이 버스들의 폭이 데이타 스위칭 회로(205)로부터 외부장치에 데이타를 출력하기 위해 설치된 데이타 버스(212)의 폭 이하로 되지 않는 한 8비트로 제한되지 않는다. 상태신호(214, 215, 217)의 버스 폭이 데이타 버스(212)의 폭 보다 작게 되면, 예컨대 신호는 데이타 버스(212)의 하부비트로 출력될 수 있다.

코맨드 스테이트 머신(200: 이하 "CMS(200)"로 참조)은, 입력된 명령(211)을 해독하고, 해독된 결과를 라이트 스테이트 머신(201)에 전송하는 명령인식부와, 명령(211)의 해독결과에 기초하여 선택된 제어신호로서의 상태선택신호(213)를 출력하는 선택제어신호 생성부를 포함한다. 종래의 장치로서, 칩 인에이블 신호(/CE), 기입 인에이블 신호(/WE), 및 출력 인에이블 신호(/OE)의 제어신호의 입력레벨들이, 제어신호가 명령(211)의 입력과 동기화하여 CSM(200)에 입력될 때 변화된다.

라이트 스테이트 머신(201: 이하 "WSM(201)"로 참조)은 예컨대, 명령(211)에 따라 각종 동작(예컨대 삭제 또는 기입)을 수행하는 명령동작 실행부와, 제1 상태 레지스터(202:SR0) 및 제2 상태 레지스터(203: SR1)내에서 명령(211)의 실행 결과로서 획득된, 메모리 어레이(미도시)등의 각종 동작상태를 저장하는 동작상태 저장부를 포함한다.

제1 상태 레지스터(202: 이하 "SR0"로 참조)는 메모리 어레이 등의 각종 동작상태에 대한 데이타를 저장한다.

제2 상태 레지스터(203: 이하 "SR1"로 참조)는, SR0에 저장된 데이타 이외의, 메모리 어레이 등의 각종 동작상태에 대한 데이타를 저장한다.

CSM(200)으로부터의 상태선택신호(213)에 기초하여, 상태스위칭 회로(204)는 명령(211)에 의해 지정된 동작과 직접적인 관계가 있는 SR0 또는 SR1 중 하나를 선택하고 선택된 레지스터내의 상태를 선택된 상태신호(215)로서 데이타 스위칭 회로(205)에 출력한다. 예컨대, 상태선택신호(213)가 "0"인 경우, 상태스위칭 회로(204)는 SR0를 선택하여 SR0의 상태를 출력하고, 상태선택신호(213)가 "1"인 경우, 상태스위칭 회로(204)는 SR1을 선택하여 SR1의 상태를 출력한다. 제1 실시예에서, 2개의 상태 레지스터가 설치된다. 또한, 3개 이상의 상태 레지스터가 설치되어도 좋다. 이러한 경우에도, 명령(211)에 기초하여 생성되는 상태선택신호(213)에 의해 선택된 상태 레지스터에 저장된 데이타가 출력된다. 상태선택신호(213)이 1비트인 경우, 두개의 상태 레지스터 중 하나가 선택될 수 있다. 상태선택신호(213)가 2비트이면, 4개의 상태 레지스터 중 한가지 이상이 선택될 수 있다. 상태선택신호(213)가 3비트이면, 8개의 상태 레지스터 중 한가지 이상이 선택될 수 있다. 상태선택신호(213)의 비트수는 동작상태의 수를 증가시키기 위해 설치되는 상태 레지스터의 수에 의해 결정되고, 동작상태는 그 곳에 저장된 데이타를 사용하여 표시될 수 있다.

데이타 스위칭 회로(205)는 센스 증폭기(206)에 의해 메모리 어레이(미도시)내의 선택된 메모리셀로부터 판독된 정보를 감지하여 획득된 감지데이타(216) 또는 선택된 상태신호(215) 중 하나를 선택하여, 데이타 버스(212)에 선택된 데이타나 신호를 출력한다.

센스 증폭기(206)는, 입력 어드레스에 기초하여 행디코더(미도시)에 의해 메모리 어레이(미도시)내의 복수의 워드선(미도시) 중 하나를 선택하고, 또한 열디코더(미도시)에 의해 메모리 어레이내의 복수의 비트선(미도시) 중 하나를 선택하여, 선택된 워드선에 대응하는 메모리셀 중 하나를 선택된 비트선에 전기적으로 접속한다. 즉, 센스 증폭기(206)는 선택된 메모리셀내에 저장된 정보를 감지한다.

상술한 바와 같은 구조의 비휘발성 반도체 메모리 장치(20)의 일반적인 예를 이하에 설명한다.

명령(211)이 CSM(200)에 입력되면, CSM(200)은 명령(211)을 해독하여 그 해독결과를 WSM(201)에 전달한다.

WSM(201)은 명령(211)의 해독결과에 따라 동작(예컨대, 블럭삭제/기입)을 수행한다. 동작수행의 결과로서 획득된 메모리 어레이의 동작상태에 대한 데이타는 제1 상태신호(214: 또는 제2 상태신호(217))로서 SR0(또는 SR1)로 출력된다. 제1 상태신호(214)는 SR0에 저장된다(또는 제2 상태신호(217)는 SR1에 저장된다).

이 때, 상태스위칭 회로(204)는 명령(211)의 해독결과에 기초하여 상태선택신호(213)를 CSM(200)으로부터 수신한다. 즉, 상태스위칭 회로(204)는 명령(211)에 의해 지정된 동작과 직접적인 관련이 있는 SR0 또는 SR1 중 하나를 선택하여, 선택된 레지스터내의 상태를 데이타 스위칭 회로(205)에 출력한다.

SR0 또는 SR1에 저장된 동작에 대한 데이타를 판독하기 위해, WSM(201)이 명령(211)을 수행하는 동안 판독동작을 수행하도록 칩인에이블신호(/CE) 및 출력 인에이블신호(/OE)의 레벨이 로우(활성)로 변화한다. 즉, 데이타 스위칭 회로(205)에 의해, 메모리 어레이내에 저장된 데이타를 제외하고, 선택된 상태신호(215)가 데이타 버스(212)에 선택적으로 판독된다.

상술한 바와 같이, 제1 실시예에 따른 비휘발성 반도체 메모리 장치(20)는 복수의 상태 레지스터를 포함하기 때문에, 메모리 칩의 복수의 상태를 나타낼 수 있다. 명령(211)의 해독결과에 기초하여 복수의 상태 레지스터(202 또는 203) 중 하나의 레지스터가 CSM(201)에 의해 선택된다. 따라서, 각 상태는 그들 전용의 명령을 소유할 필요가 없다. 즉, 종래의 상태판독수단이 비휘발성 반도체 메모리 장치(20)에 사용가능하다.

(실시예 2)

본 발명의 제2 실시예에 있어서, 비휘발성 반도체 장치는, 복수의 상태 레지스터와, 복수의 상태 레지스터 중 2개 이상을 선택하는 상태 레지스터 선택회로를 포함한다. 이러한 구조에 의하면, 메모리 어레이의 각종 동작을 상태 레지스터에 의해 나타낼 수 있다.

도 2는 상태 레지스터 선택회로를 포함하는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 장치(20A)의 일부를 나타내는 블럭도이다.

도 2에 나타낸 비휘발성 반도체 메모리 장치(20A)는, 이하의 관점에서 도 1에 나타낸 비휘발성 반도체 메모리 장치(20)와는 구별된다. 비휘발성 반도체 메모리 장치(20A)는 상태 메모리부로서 제3 상태 레지스터(207: 이하 "SR2"로 참조)를 포함한다. SR2는 SR0 및 SR1에 병렬로 설치된다. 도 1에 나타낸 상태스위칭 회로(204)는 복수의 상태 레지스터를 선택하는 제3 상태선택부로서 상태스위칭 회로(204A)로 대체된다. 도 1에 나타낸 8비트의 선택된 상태신호(215)용 버스는 16비트의 선택된 상태신호(219)용 버스로 대체된다. 상태스위칭 회로(204A)와 데이타 스위칭 회로(205)는 상태 레지스터 선택회로(20b:제어부)를 형성한다. 이러한 점을 제외하면, 비휘발성 반도체 메모리 장치(20A)는 도 1에 나타낸 비휘발성 반도체 메모리 장치(20)와 동일하다. 따라서 상기 차이점을 이하에서 주로 설명한다.

입력명령(211)을 해독하기 위해 설치된 CSM(200)으로부터의 상태선택신호(213)에 기초하여, 상태스위칭 회로(20A)가 SR0, SR1, SR2 중에서, 명령(211)에 의해 지정된 동작과 관련이 있는 2개를 선택하고, 선택된 레지스터들내의 상태들을 선택된 상태신호(219)용 16비트 버스에 동시적으로 출력한다.

제2 실시예에서는 3개의 상태 레지스터(SR0,SR1,SR2)가 설치된다. 또한, 4개 이상의 상태 레지스터가 설치되어도 좋다. 이 경우에서도, 명령에 기초하여 생성된 상태선택신호(213)에 의해 선택된 상태 레지스터에 저장된 데이타가 동시적으로 또는 순차적으로 선택된 상태신호(219)용 버스에 임의적으로 조합되어 출력된다.

선택된 상태신호(219)용 버스의 폭은 데이타 버스(212)의 폭 이하로 제한된다. 각각의 제1, 제2 및 제3 상태신호(214,217,218)에 대한 버스가 5비트 이하의 촉을 갖는다면, SR1, SR2,SR3에 저장된 데이타가 상태선택신호(213)의 내용에 따라 선택된 상태신호(219)용 16비트 버스에 동시적으로 출력될 수 있다. 예컨대, 제1, 제2, 및 제3 상태신호(214,217,218) 각각에 대한 버스폭이 5비트인 경우, SR1,SR2, 및 SR3에 저장된 데이타가 선택된 상태신호(219)용 버스의 최하위비트로부터 15번째 비트까지 동시적으로, SR0, SR1, SR2의 순서로 출력될 수 있다(보다 상세하게는, SR0내의 데이타가 버스의 최하위 5비트에 출력되고, SR1내의 데이타가 그 다음 최하위의 5비트에 출력되며, SR2내의 데이타가 버스의 그 다음 최하위 5비트에 출력된다).

상술한 바와 같이, 제2 실시예에 있어서, 2 이상의 복수의 상태 레지스터(SR0,SR1,SR2)는 조합으로 출력된다. 따라서, 메모리칩의 동작상태를 제1 실시예보다 더 많이 나타낼 수 있다. 2 이상의 상태 레지스터가 입력명령에 의해 선택되므로, 각 상태는 그들 전용의 명령을 소유할 필요가 없다. 따라서, 종래 상태판독수단이 비휘발성 반도체 메모리 장치(20A)에 사용가능하다.

(실시예 3)

몇몇 형태의 반도체 메모리 장치에서는, 메모리 동작(예컨대, 블럭삭제 또는 기입)이 명령에 의해 수행되는 동안, 메모리 동작에 의해 처리되지 않는 메모리 어레이의 임의 어드레스로부터 데이타가 판독될 수 있다. 이 경우, 데이타가 복수의 어드레스에 기입되는 동안, 이미 데이타가 기입되어 있는 어드레스가 확인되어, 그 어드레스로부터 데이타가 판독될 수 있다. 이를 실현하기 위해, 메모리 동작이 수행되어지는 어드레스를 확인할 필요가 있다. 본 발명의 제3 실시예에서는, 메모리 동작(예컨대, 블럭삭제/기입)에 의해 처리되는 어드레스가 상태 레지스터의 비트구조 중 일부에 저장된다. 이러한 어드레스는 메모리 어레이의 동작상태에 관한 데이타에 포함된다.

도 3은 본 발명의 제3 실시예에 따른 반도체 메모리 장치내 상태 레지스터의 비트구조를 나타낸다. 이 비트구조는 제1 및 제2 실시예에서 사용된 8비트 상태 레지스터의 구조이다. 상술한 바와 같이, 비트(7)에서 비트(3)는 상태 레지스터의 비트들과 동일하다.

도 3에 나타낸 바와 같이, 종래의 상태 레지스터에 포함되지 않는 비트(2)와 비트(1)는, 예컨대 ADD0, ADD1은 이하의 데이타를 저장한다. CMS(200, 도1)는 입력명령(211)을 해독하여 해독결과를 WSM(201)에 전송한다. WSM(201)은 명령(211, 예컨대 블럭삭제/기입)에 대응하는 동작을 수행하고, 블럭삭제/기입이 처리되고 있는 2비트(또는 복수 비트) 어드레스를 ADD0, ADD1에 저장한다.

예컨대, 메모리 칩은 2비트 어드레스에 의해 표시될 수 있는 4개의 영역으로 분할되고(여기에서, 영역들은 "평면(0,1,2,3)"으로 참조함), (ADD0, ADD1)=(0,0)은 "평면(0)", (ADD0, ADD1)=(0,1)은 "평면(1)", (ADD0, ADD1)=(1,0)은 "평면(2)", (ADD0, ADD1)=(1,1)은 "평면(3)"으로 설정된다. 이러한 방식으로, 명령에 기초하여 동작이 처리되는 평면은 상태 레지스터에 저장된 2비트의 데이타로 표시될 수 있고, 따라서 삭제/기입이 처리된 평면으로부터 데이타를 판독할 수 있다.

상태 레지스터의 비트 수는 8비트로 제한되지 않고, 데이타 버스(212)의 폭 이하의 수에서 임의적으로 설정될 수도 있다. 이 실시예에서, 메모리칩이 4개 이상의 영역으로 분할되면, 3비트 이상이 필요하게 된다. 상태 레지스터내의 각 비트의 위치는 도 3에 나타낸 것으로 제한되지 않는다.

종래 상태 레지스터에 있어서, WSM(201)이 상술한 바와 같이 비트(7)에 의해 비지상태에 있다는 것이 확인된다. 게다가, 제3 실시예에 있어서, 동작이 처리되고 있는 어드레스는 상태 레지스터의 비트(2)와 비트(1)에 의해 확인될 수 있다. 따라서, 데이타가 판독될 수 있는 어드레스가 명령에 기초한 동작에 의해 모든 어드레스가 처리되기 전에 식별된다. 이러한 어드레스는 종래 장치에서와 같이 상태 레지스터내의 데이타를 판독하는 것만으로 확인 가능하고, 특정 명령이나 입력/출력 버스를 필요로 하지 않는다. 따라서, 종래 상태판독수단이 제3 실시예에서의 반도체 메모리 장치에 사용가능하다.

(실시예 4)

본 발명의 제4 실시예에서는, 복수의 상태 레지스터의 식별정보가 각 상태 레지스터의 비트 구조중 일부에 저장된다. 이러한 식별정보는 메모리 어레이의 동작상태에 대한 데이타에 포함된다.

도 4는 제4 실시예에 따른 반도체 메모리 장치내의 상태 레지스터의 비트구조를 나타낸다. 이 비트구조는 제1 및 제2 실시예에서 사용가능한 8비트 상태 레지터의 구조이지만, 도 3에 나타낸 비트구조와는 차이가 있다. 비트(7)에서 비트(3), 그리고 비트(0)는 도 3에 나타낸 상태 레지스터의 비트와, 종래 상태 레지스터에 나타낸 비트와 동일하다.

도 4에 있어서, 비트(1)("SRA")와 비트(2)("SRB")는 이하의 데이타를 저장한다. SRA 및 SRB는 상태 레지스터(SR0,SR1, 또는 SR2) 중 어느 것이 비트구조로 표시되는지를 식별하는 식별정보(판정정보)이다. SRA 및 SRB의 2비트를 사용하여 4개의 상태 레지스터(SR0, SR1, SR2,SR3)를 나타낼 수 있다.

각 상태 레지스터의 비트 수는 8일 필요가 없고, 데이타 버스(212)의 폭 이하에서 어떤 수도 될 수 있다. 식별정보에 사용된 비트의 수는 식별대상인 상태 레지스터의 수에 의해 결정된다. 예컨대, 상태 레지스터의 수가 5 이상 8 이하라면, 식별정보에 필요한 비트 수는 3이 된다.

상술한 바와 같이, 제 4실시예에 있어서, 하나 또는 복수의 상태 레지스터에 저장된 상태정보가 판독될 때, 상태정보가 판독되는 상태 레지스터는 상태 레지스터내의 비트정보(비트(2) 및 비트(1) 내의 정보)에 의해 식별된다. 따라서, 종래 상태판독수단이 제4 실시예에서의 반도체 메모리 장치에 사용가능하다.

(실시예 5)

본 발명의 제5 실시예에서는, 데이타 전송에 관한 동작상태를 저장할 수 있는 상태 레지스터에 대해 설명할 것이다.

하나의 반도체 칩상에 집적된 플래시 메모리 어레이와 2개의 SRAM을 포함하는 반도체 메모리 장치는 각 SRAM과 플래시 메모리 어레이 사이의 데이타 전송을 위한 상태 메모리부로서 전송상태 레지스터를 사용한다. 이러한 전송상태 레지스터를 제 5실시예에서 보다 상세히 설명할 것이다.

이러한 데이타 전송을 수행하는 반도체 메모리 장치는 일본 특허 공개 평2000-176182호에 기재되어 있다. 도 5에 나타낸 바와 같이, 반도체 메모리 장치는 한쌍의 SRAM 어레이, 즉 SRAM0와 SRAM1을 포함한다. 데이타는 I/O핀을 통하여 외부 CPU에 의해 SRAM1으로부터 판독되어 SRAM1에 기입된다. 플래시 메모리 어레이(11)는 SRAM0와 SRAM1과 동일한 칩상에 설치되지만, SRAM0과 SRAM1와 무관하게 설치된다. 각각의 SRAM0와 SRAM1, 및 플래시 메모리 어레이(11)는 WSM을 통해 상호 데이타를 전송할 수 있다.

도 6 및 도 7은 제5 실시예에서의 반도체 메모리 장치의 상태 비트의 비트구조를 각각 나타낸다. 도 6은 전송상태 레지스터(TSR)의 구조를 나타내고, 도 7은 명령상태 레지스터(CSR)의 비트구조를 나타낸다. 이하의 설명에서, TSRi는 예컨대 전송상태 레지스터의 i번째 비트를 나타내고, 여기에서 i는 정수이다.

먼저, 도 6에 나타낸 전송상태 레지스터의 비트구조를 설명한다.

TSR(7)은 라이트 스테이트 머신의 동작상태를 나타낸다. TSR7="1"일 때, 라이트 스테이트 머신는 "대기상태"에 있다(즉, 이하에 기술할 HSP(고속 평면)로부터 플래시 메모리로부터, 또는 플래시 메모리로부터 HSP로의 데이타 전송 동작이 수행되었음). TSR7="0"일 때, 라이트 스테이트 머신는 "동작상태"에 있다(즉, HSP로부터 플래시메모리로 또는 플래시메모리로부터 HSP로 데이타가 전송중에 있음). "HSP"는 플래시 메모리 어레이로부터 또는 플래시 메모리 어레이에 데이타를 전송하는 SRAM이다. HSP가 4개로 동등하게 분할된 경우, 분할된 각 부분은 "HSP페이지"로 참조되고, "HSP페이지0부터 HSP페이지3"으로서 표시된다. 도 5에 있어서, SRAM0과 SRAM1은 각각 HSP페이지이다.

도 6에 있어서, HSP1은 TRS6을 나타내고, HSP0은 TRS5를 나타낸다. 데이타가 HSP로부터 플레시 메모리 어레이로 전송되는 동안, 데이타가 전송되는 HSP(페이지 상태)는 TSR7에서 TSR의 조합(복수의 비트)에 의해 확인될 수 있다(즉, 반도체 메모리 얼레이가 식별될 수 있다). HSP1는 HSP페이지1의 상태비트이고, 이는 HSP페이지1의 상태를 나타낸다. HSP0은 HSP페이지0의 상태비트이고, HSP페이지0의 상태를 나타낸다.

TSR4(TS)는 전송상태를 나타낸다. TSR4의 값 "1"은 "전송실패"를 나타낸다. TST4의 값 "0"은 "전송성공"을 나타낸다.

TSR3(Vccws)는 Vccws의 상태를 나타낸다(전송 중 Vccws는 공급전압의 레벨을 감시하는 단자를 나타낸다). TSR3="1"인 경우, Vccws는 로우레벨의 Vccws가 검출되어 전송동작이 중지된 상태에 있고, TSR3="0"인 경우, Vccws는 Vccws에 문제가 없는 일반적인 상태를 나타낸다.

TSR2(TSS)는 전송인터럽트 상태를 나타낸다. TSR2의 값이 "1"인 경우, 전송이 인터럽트된 상태를 나타낸다. TSR2의 값이 "0"인 경우, 전송이 수행되거나 전송이 완료된 상태를 나타낸다.

TSR1(DPS)은 장치보호상태를 나타낸다. TSR1의 값이 "1"이면 장치보호비트가 검출되어 전송동작이 인터럽트되어 있는 잠금상태를 나타낸다. TRS1의 값이 "0"인 경우, 해제상태를 나타낸다.

TSR0은 전송상태 레지스터 모드(전송상태 레지스터에 저장되어지는 상태정보를 출력하는 동작모드)를 나타낸다. TSR0은 항상 "1"이다. TSR0="0"이라면, 상태 레지스터는 이하에 설명할 명령상태 레지스터 모드를 나타낸다(도 7에 있어서, CSR의 비트(0)).

상술한 상태비트를 조합하여 제공함으로써, 각 SRAM들과 플래시 메모리 어레이 사이에서 데이타 전송에 관한 각종 동작상태가 이하와 같이 표시될 수 있다.

TSR7=1, TSR2=0

전송완료

TSR7=0, TSR6=1, TSR5=1

HSP페이지3이 전송중.

TSR7=0, TSR6=1, TSR5=0

HSP페이지2 전송중.

TSR7=0, TSR6=0, TSR5=1

HSP페이지1 전송중.

TSR7=0, TSR6=0, TSR5=0

HSP페이지0 전송중.

상술한 바와같이, 전송에 현재 사용된 HSP페이지의 상태는 TSR7, TSR6, 및 TSR5의 조합에 의해 확인될 수 있다.

TSR6=1, TSR5=1, TSR2=1

HSP페이지3의 전송이 인터럽트됨.

TSR6=1, TSR5=0, TSR2=1

HSP페이지2의 전송이 인터럽트됨.

TSR6=0, TSR5=1, TSR2=1

HSP페이지1의 전송이 인터럽트됨.

TSR6=0, TSR5=0, TSR2=1

HSP페이지0의 전송이 인터럽트됨.

전송상태 레지스터 모드는 전송명령이 입력된 경우에만 변화한다. 즉, 상태 레지스터내의 데이타가 전송명령이 입력된 후 판독될 때, 상태 레지스터의 TSR0가 "0"을 나타낸다.

다음으로, 도 7에 나타낸 명령상태 레지스터(CSR)의 비트구조를 설명한다.

CSR7에서 CSR1은 명령상태 레지스터(CSR)내에 저장된 상태정보를 출력하는 동작모드로서 명령상태 레지스터 모드를 나타내고, 이들은 종래 상태 레지스터의 것과 동일하다. 이 모드를 나타내는 CSR0는 항상 "0"을 나타낸다. 종래의 명령상태 레지스터와 달리, CSR0는 미래에 사용하기 위해 예약되지 않는다. CSR0의 값은 전송상태 레지스터 모드 또는 명령상태 레지스터 모드 중 어떤 모드가 선택되었는 지를 식별하기 위해 사용된다. CSR0="1"일 때, 상태 레지스터는 전송상태 레지스터모드(도 6에 있어서, TSR의 비트0)를 나타낸다.

상술한 바와 같이, 반도체 메모리 장치는 2개의 상태 레지스터, 즉 명령상태 레지스터 및 전송상태 레지스터를 포함한다. 이러한 구조에 의하면, 반도체 메모리 장치는 많은 수의 동작 상태를 나타낼 수 있다. CSM은 입력지력을 해독하고, 해독결과에 기초하여 일반상태 레지스터 모드 또는 전송상태 레지스터 모드 중 하나를 선택한다. 선택된 모드는 상태 레지스터의 비트에 기초하여 식별가능하다. 게다가, 상태 레지스터는 상태 레지스터를 판독하기 위한 어떤 특정 명령을 필요로 하지 않고 명령에 의해 선택된다. 따라서, 종래의 상태판독수단이 제5 실시예의 반도체 메모리 장치에 사용가능하다. 전송상태 레지스터 모드에 있어서, 현재 데이타 전송에 포함되어 있는 어드레스가 식별될 수 있다. 따라서, 데이타는, 데이타가 이미 전송된 어드레스로부터 또는 어드레스로 전송될 수 있는 반면, 다른 어드레스들은 여전히 데이타 전송에 포함되어 있다.

제1 실시예에서 제5 실시예에 있어서, 반도체 메모리 장치를 설명하였다. 반도체 메모리 장치는, 이동전화기기나 컴퓨터 등의 정보기기에 쉽게 내장될 수 있다. 상술한 바와 같은 동일한 효과가 제공된다. 본 발명에 따른 반도체 메모리 장치는 도 8에 나타낸 바와 같은 정보기기(300)에 쉽게 적용된다. 정보기기(300)은 RAM(SRAM,DRAM 등), ROM, 또는 플래시메모리 등의 정보메모리부; 제어입력부; 초기화면, 정보처리결과 등을 표시하기 위한 표시부; 및 제어입력부로부터 제어지령을 수신하고, 정보메모리부로부터 또는 정보메모리부에 정보의 판독/기입을 수행하거나, 소정 정보처리 프로그램이나 데이타에 기초하여 정보메모리부와 데이타 전송을 행고, 각종 정보의 처리를 수행하는 CPU를 포함한다.

제1에서 제5 실시예는 이하 (1)∼(27)로서 요약될 수 있다. 따라서 본 발명의 목적을 달성할 수 있다.

(1) 제어지령에 기초하여 메모리 어레이의 동작상태에 대한 데이터를 저장할 수 있는 상태 메모리부를 포함하는 반도체 메모리 장치로서, 많은 수의 동작상태를 나타내기 위해 상기 복수의 상태 메모리부가 설치되고, 반도체 메모리 장치는 복수의 상태 메모리부 중, 선택제어신호에 따라 상술한 상태 메모리부에 저장된 데이터를 선택적으로 출력할 수 있는 제1 상태 선택부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.

(2) 반도체 메모리 장치는 복수의 블럭; 메모리 어레이의 동작상태에 대한 데이터를 저장할 수 있는 복수의 상태 메모리부; 및 데이터를 선택제어신호에 기초하여 복수의 상태 메모리부 중 하나에 저장된 데이터를 선택적을 출력하는 제2 상태선택부를 구비한 메모리 어레이를 포함하는 것을 특징으로 하는 반도체 메모리 장치.

(3) 반도체 메모리 장치는 복수의 블럭; 메모리 어레이의 동작상태에 대한 데이터를 저장할 수 있는 복수의 상태 메모리부; 및 데이터를 선택제어신호에 기초하여 복수의 상태 메모리부 중 하나에 저장된 데이터를 선택적을 출력하는 제2 상태선택부를 구비한 메모리 어레이를 포함포함하는 것을 특징으로 하는 반도체 메모리 장치.

(4) (1) 내지 (3)중 어느 하나에 있어서, 제1∼제3 상태 선택부 중 어느 하나에 의해 선택되는 데이터와, 메모리 어레이로부터 판독된 정보 중 하나를 선택적으로 출력하는 데이타 전환부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.

(5) (1) 내지 (4)중 어느 하나에 있어서, 상태 메모리부로부터의 데이타는 제1 데이타 버스에 출력되고, 제1 데이타 버스상의 데이타 또는 메모리 어레이로부터 판독된 정보 중 어느 하나가 제2 데이타 버스에 출력되는 특징으로 하는 반도체 메모리 장치.

(6) (1) 내지 (5)중 어느 하나에 있어서, 제1 내지 제3 상태선택부 중 하나 이상은 입력제어 지령에 기초하여 선택제어신호에 의해 제어되는 것을 특징으로 하는 반도체 메모리 장치.

(7) (6)에 있어서, 입력 제어지령의 입력명령이 해독되고; 반도체 메모리 장치는 해독결과에 기초하여 선택제어신호를 생성하는 선택제어신호 생성부를 포함하고, 제1 내지 제3 상태 선택부중 하나 이상은 입령제어지령에 기초하여 선택 제어신호에 의해 제어되는 것을 특징으로 하는 반도체 메모리 장치.

(8) (5)에 있어서, 제1 데이타 버스의 폭은 제2 데이타 버스의 폭 이하인 것을 특징으로 하는 반도체 메모리 장치.

(9) (5) 또는 (8)에 있어서, 상태 메모리부는 상태레지스터를 포함하고; 제1 데이타 버스의 폭은 상태 레지스터의 비트의 폭 이상인 것을 특징으로 하는 반도체 메모리 장치.

(10) (3)에 있어서, 복수의 상태 선택부 중 2개 이상으로부터 데이타를 동시적으로 출력하는 제1 데이타 버스의 폭은 선택적으로 출력된 데이타 비트폭의 합 이상인 것을 특징으로 하는 반도체 메모리 장치.

(11) (1) 내지 (10) 중 어느 하나에 있어서, 상태 메모리부가 현재 삭제/기입 처리중인 어드레스를 저장할 수 있는 반도체 메모리 장치.

(12) (1) 내지 (10) 중 어느 하나에 있어서, 상태 메모리부의 판정정보를 저장할 수 있는 반도체 메모리 장치.

(13) 원칩상에 집적된 복수의 반도체 메모리 어레이를 포함하고, 복수의 반도체 메모리 어레이는 상호간 데이터 전송이 가능하며, 데이타 전송에 관한 동작 상태상의 데이터를 저장할 수 있는 상태 메모리부를 포함하는 반도체 메모리 장치.

(14) (13)에 있어서, 상태 메모리부는 기입상태의 동작상태를 나타내는 제1 비트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.

(15) (14)에 있어서, 제1 비트의 값이 "1"인 경우, 라이트 스테이트 머신는 대기상태에 있고, 제1 비트의 값이 "0"인 경우, 라이트 스테이트 머신는 동작중에 있는 것을 특징으로 하는 반도체 메모리 장치.

(16) (13) 내지 (15)중 어느 하나에 있어서, 상태 메모리부는 복수의 반도체 메모리 어레이의 페이지 상태를 나타내는 복수의 제2 비트들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.

(17) (16)에 있어서, 복수의 제2 비트들에 의해 복수의 반도체 메모리 어레이가 식별되는 것을 특징으로 하는 반도체 메모리 장치.

(18) (13) 내지 (17) 중 어느 하나에 있어서, 상태 메모리부는 전송상태를 나타내는 제3 비트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.

(19) (18)에 있어서, 제3 비트의 값이 "1"이면 전송 오류상태를 나타내고, 제3 비트의 값이 "0"이면 전송 성공상태를 나타내는 것을 특징으로 하는 반도체 메모리 장치.

(20) (13) 내지 (19) 중 어느 하나에 있어서, 상태 메모리부는 공급전원레벨 검출상태를 나타내는 제4 비트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.

(21) (20)에 있어서, 제4 비트의 값이 "1"이면 로우레벨 검출상태를 나타내고, 제4 비트의 값이 "0"이면 일반레벨 검출상태를 나타내는 것을 특징으로 하는 반도체 메모리 장치.

(22) (13) 내지 (21) 중 어느 하나에 있어서, 상태 메모리부는 전송 인터럽트 상태를 나타내는 제5 비트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.

(23) (22)에 있어서, 제5 비트의 값이 "1"이면, 전송이 인터럽트된 것을 나타내고, 제5 비트의 값이 "0"이면 전송이 수행중 이거나 전송이 완료되었음을 나타내는 것을 특징으로 하는 반도체 메모리 장치.

(24) (13) 내지 (23) 중 어느 하나에 있어서, 상태 메모리부는 장치 보호상태를 나타내는 제6 비트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.

(25) (24)에 있어서, 제6 비트의 값이 "1"이면 블럭잠금비트에 의한 잠금이 검출되어 현재의 동작이 정지되고, 제6 비트의 값이 "0"이면 해제상태를 나타낸다.

(26) (26)에 있어서, 제7 비트의 값이 "1"이면 전송상태 레지스터 모드를 나타내고, 제7 비트의 값이 "0"이면 명령상태 레지스터 모드를 나타낸다.

(실시예 6)

도 10을 참조하여, 본 발명의 제6 실시예에 따른 반도체 메모리 장치(400)를 이하에 설명한다.

반도체 메모리 장치(400)는 복수의 메모리 어레이(예컨대, 플래시 메모리 어레이(11) 및 SRAM 어레이(SRAM0, SRAM1)) 및 WSM을 포함한다. 플래시 메모리 어레이(11), SRAM0, 및 SRAM1은 상호 독립적으로 동작가능하다. 각각의 SRAM0, SRAM1과, 플레시 메모리 어레이(11)는 WSM을 통해 상호 데이타를 전송할 수 있다. WSM(11)은, 복수의 메모리 어레이, 상태 레지스터그룹(401)으로부터 데이타를 수신하고 하나의 상태 레지스터 또는 둘 이상의 상태 레지스터로부터 제1 데이타 버스에 데이타를 선택적으로 출력하는 제1 스위칭 회로로서의 상태 스위칭 회로(402), 및 제1 데이타버스로부터의 데이타와 센스 증폭기(도 10에 나타내지 않음)로부터의 데이타를 수신하고, 이들 데이타 중 어느 하나를 제2 데이타 버스에 선택적으로 출력하는 제2 스위칭 회로로서의 데이타 스위칭 회로(403)을 구비한 반도체 메모리 장치(400)에 대한 각종의 상태정보를 저장하는 복수의 상태 레지스터를 포함하는 상태 레지스터 그룹(401)을 포함한다. 플래시 메모리(11)는 메모리 정보 보호부(블럭 잠금상태: 404)와 공급전압 검출부(405)를 포함한다.

복수의 상태 레지스터를 포함하는 상태 레지스터 그룹(401)은, 반도체 메모리 장치(400)의 동작명령에 대한 상태정보를 저장하는 하나 이상의 레지스터를 포함하는 제1 상태 레지스터 그룹과, 복수 메모리 어레이 사이의 데이타 전송동작에 대한 상태정보를 저장하는 하나 이상의 상태 레지스터를 포함하는 제2 상태 레지스터 그룹을 포함한다. 제1 및 제2 상태 레지스터 그룹은, 각 상태 레지스터가 제1 상태 레지스터 그룹 또는 제2 상태 레지스터 그룹 어느 그룹에 속하는지를 식별하는 정보, 또는 명령에 의해 지정된 동작이 현재 처리되고 있는 어드레스상의 정보를 각각 포함한다. 특히, 제2 상태 레지스터 그룹은, 예컨대 복수의 메모리 어레이 사이의 데이타 전송이 성공적으로 끝났는지를 나타내는 데이타 전송결과 정보를 포함하거나, 또는 복수의 메모리 어레이 사이의 데이타 전송이 수행중이거나 인터럽트되었는 지를 나타내는 정보를 포함한다.

제2 상태 레지스터 그룹은, 복수의 메모리 어레이 사이의 데이타 전송동작이 수해되는 동안, 공급전압 검출부(405)의 검출결과에 기초하여 공급전압이 정상인지 혹은 비정상인지를 나타내는 정보를 포함한다. 제2 상태 레지스터 그룹도 재기입 동작에 대항하는 보호상태를 나타내는 정보를 포함하고, 이 정보는 명령이 재기입 동작에 대하여 보호된 메모리 어레이에 데이타 전송동작을 지시할 때, 데이타 전송 동작이 인터럽트되는 것을 의미한다.

공급전압 검출부(405)는 아래와 같이 사용된다. WSM이 동작(예컨대, 데이타 전송, 기입 또는 삭제)을 수행하는 동안, 공급전압 검출부(405)는 공급전압이 정상인 것을 나타내는 정보를 WSM내의 상태 레지스터 중 한 곳에 기입할 수도 있다. 정보의 판독에 의해, WSM은 동작을 인터럽트하거나 종료한다.

메모리 정보 보호부(블럭 잠금상태, 404)는 아래와 같이 사용된다. WSM이 동작(예컨대, 데이타 전송, 기입, 또는 삭제)을 개시하기 전에, 블럭잠금상태(404)로부터 WSM내의 상태 레지스터중 한 곳에 보내진 정보에 기초하여 WSM은 동작을 수행할 것이지의 여부를 결정한다. 예컨대, 블럭 잠극상태(404)로부터 수신된 정보가 재기입 동작을 금지하고 있으면, 상술한 동작은 실행되지 않는다.

상술한 바와 같이, 본 발명의 반도체 메모리 장치는 복수의 상태 메모리부를 포함하기 때문에, 반도체 메모리 장치의 각종 동작상태가 표시될 수 있다. 복수의 상태 메모리부는 입력명령의 해독결과에 의해, 각 상태에 대한 판독제어 명령없이 선택될 수 있다. 따라서, 종래의 상태 판독수단이 본 발명의 반도체 메모리 장치에 사용가능하다.

복수의 상태 메모리부에 저장된 내용을 조합하여 출력함으로써, 메모리칩(메모리 어레이)의 많은 수의 각종 동작상태를 표현할 수 있다. 이경우에도, 복수의 상태 메모리부가, 각 상태에 대한 판독제어지령(명령)을 필요로 하지 않고 입력명령의 해독결과에 의해 선택된다. 따라서, 종래 상태판독수단이 본 발명의 반도체 메모리 장치에 사용가능하다.

종래의 상태 메모리부에서와 같이 비트(7)에 의해 라이트 스테이트 머신의 비지상태를 확인하는데 더하여, 본 발명에 따른 반도체 메모리 장치는, 비트(2)와 비트(1)과 같이 복수의 비트에 의해 메모리 동작이 처리되고 있는 어드레스를 식별할 수 있다. 데이타가 판독될 수 있는 어드레스는 명령에 기초한 동작에 의해 모든 어드레스가 처리되기 전에 식별된다. 이와 같은 어드레스는, 특정 명령이나 입력/출력 버스를 필요로 하지 않은 체로, 종래 장치에서와 같이 상태 레지스터내의 데이타를 판독하는 것만으로 식별될 수 있다. 따라서, 종래의 상태판독수단이 제3 실시예에서의 반도체 메모리 장치에 사용가능하다.

복수 상태 중 하나의 상태가 상태 메모리부에 저장된 데이타를 판독하기 위한 어떤 특정 명령을 사용하지 않고 판독될 때, 현재 판독중인 상태 데이타는 상태 메모리의 비트들에 의해 식별된다. 따라서, 종래 상태판독수단이 본 발명의 반도체 메모리 장치에 사용가능하다.

당업자들에 의해 본 발명의 요지 내에서 각종 변경이 쉽게 이루어 질 수 있다. 따라서, 본 발명은 본 명세서에 첨부한 청구항에 기재된 범위내에서 정의되어야 한다.

본 발명의 반도체 메모리 장치는 복수의 상태 메모리부를 포함하기 때문에, 반도체 메모리 장치의 각종 동작상태가 표시될 수 있다. 복수의 상태 메모리부는 입력명령의 해독결과에 의해, 각 상태에 대한 판독 제어명령 없이 선택될 수 있다. 따라서, 종래의 상태 판독수단이 본 발명의 반도체 메모리 장치에 사용가능하다.

도 1은 본 발명의 제1 실시예에 따른 상태 레지스터부 회로를 포함하는 비휘발성 반도체 메모리 장치의 일부를 나타내는 블럭도;

도 2는 본 발명의 제2 실시예에 따른 상태 레지스터부 회로를 포함하는 비휘발성 반도체 메모리 장치의 일부를 나타내는 블럭도;

도 3은 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 상태 레지스터의 비트 구조를 나타내는 도면;

도 4은 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 상태 레지스터의 비트 구조를 나타내는 도면;

도 5는 데이타 전송기능을 갖는 원칩 반도체 메모리 장치의 일부를 나타내는 블럭도;

도 6은 본 발명의 제 5 실시예에 따른 반도체 메모리 장치의 전송상태 레지스터의 비트 구조를 나타내는 도면;

도 7은 본 발명의 제5 실시예에 따른 반도체 메모리 장치의 명령상태 레지스터의 구조를 나타내는 도면;

도 8은 본 발명에 따른 반도체 메모리 장치를 포함하는 정보기기의 기본구조를 나타내는 블럭도;

도 9는 종래의 비휘발성 반도체 메모리 장치의 일부를 나타내는 블럭도; 및

도 10은 본 발명의 제6 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.

Claims

입력명령이 동작을 제어하는 반도체 메모리 장치로서,

입력명령을 해독하고 그 해독결과를 출력하는 코맨드 스테이트 머신;

반도체 메모리장치의 상태정보를 저장하는 복수의 상태 레지스터;

상기 복수의 상태 레지스터로부터 데이터를 수신하고 그 복수의 상태 레지스터 중 하나 이상으로부터의 데이터를 제1 데이터 버스에 선택적으로 출력하는 제1 스위칭 회로; 및

상기 제1 데이터 버스상의 데이터 및 센스 증폭기로부터의 데이터를 수신하고 이들 데이터 중 어느 하나의 데이터를 제2 데이터 버스에 선택적으로 출력하는 제2 스위칭 회로를 포함하고;

상기 제1 및 제2 스위칭 회로 중 적어도 제1 스위칭 회로는 코맨드 스테이트 머신에서 출력된 해독결과에 의해 제어되는 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서, 상기 복수의 상태 레지스터 중 하나 이상은 상태 레지스터를 배타적으로 식별하기 위한 식별정보를 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치.
제 2항에 있어서, 상기 복수의 상태 레지스터 중 하나 이상은 입력명령에 의해 지정된 동작에 의해 현재 처리하고 있는 어드레스상의 정보를 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서, 상기 복수의 상태 레지스터 중 하나 이상은 입력명령에 의해 지정된 동작에 의해 현재 처리하고 있는 어드레스상의 정보를 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서, 상기 입력 명령이 입력된 후에, 외부제어단자에 입력되는 판독제어신호에 따라 외부로 출력될, 상기 복수의 상태 레지스터에 저장된 상태정보를 제어하는 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서, 상기 제1 데이타 버스의 폭은 상기 제2 데이타 버스의 폭 이하인 것을 특징으로하는 반도체 메모리 장치.
독립적으로 동작할 수 있고, 복수의 메모리 어레이 사이에서 데이타 전송 기능을 갖는 복수의 메모리 어레이를 포함하는 반도체 메모리 장치로서,

상기 복수의 메모리 어레이의 상태정보를 저장하는 복수의 상태 레지스터;

복수의 상태 레지스터로부터 데이타를 수신하고, 복수의 상태 레지스터 중 하나 이상으로부터 제1 데이타 버스에 데이타를 선택적으로 출력하는 제1 스위칭 회로; 및

상기 제1 데이타 버스상의 데이타 및 센스 증폭기로부터의 데이타를 수신하고, 이 데이타들 중 어느 하나를 제2 데이타 버스에 선택적으로 출력하는 제2 스위칭 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 7항에 있어서, 입력명령은 동작을 제어하며, 상기 입력명령을 해독하여 그 해독결과를 출력하는 코맨드 스테이트 머신를 더 포함하고, 상기 제1 스위칭 회로 및 제2 스위칭 회로는 상기 코맨드 스테이트 머신에 의해 출력된 해독결과에 의해 제어되는 것을 특징으로 하는 반도체 메모리 장치.
제 8항에 있어서, 상기 복수의 상태 레지스터는, 반도체 메모리 장치의 공통 동작에 대한 상태정보를 저장하는 하나 이상의 상태 레지스터를 포함하는 제1 상태 레지스터 그룹, 및 상기 복수의 메모리 어레이 사이의 데이타 전송 동작에 대한 상태정보를 저장하는 하나 이상의 상태 레지스터를 포함하는 제2 상태 레지스터 그룹을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 7항에 있어서, 상기 복수의 상태 레지스터는, 반도체 메모리 장치의 공통 동작에 대한 상태정보를 저장하는 하나 이상의 상태 레지스터를 포함하는 제1 상태 레지스터 그룹, 및 상기 복수의 메모리 어레이 사이의 데이타 전송 동작에 대한 상태정보를 저장하는 하나 이상의 상태 레지스터를 포함하는 제2 상태 레지스터 그룹을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 10항에 있어서, 상기 제1 및 제2 상태 레지스터 그룹은, 상기 상태 레지스터가 제1 상태 레지스터 그룹 또는 제2 상태 레지스터 그룹 중 어느 그룹에 속해 있는지의 여부를 식별하는 정보를 각각 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치.
제 11항에 있어서, 상기 제1 및 제2 상태 레지스터 그룹은 상기 각 상태 레지스터를 배타적으로 식별하는 정보를 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치.
제 10항에 있어서, 상기 제1 및 제2 상태 레지스터 그룹은 상기 각 상태 레지스터를 배타적으로 식별하는 정보를 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치.
제 10항에 있어서, 상기 제2 상태 레지스터 그룹은, 입력 명령에 의해 지정된 동작에 의해 현재 처리하고 있는 어드레스 상의 정보를 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치.
제 10항에 있어서, 입력 명령이 입력된 후, 외부제어단자에 입력되는 판독제어신호에 따라 외부로 출력될, 상기 제1 및 제 2 상태 레지스터 그룹에 저장된 상태정보를 제어하는 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 10항에 있어서, 상기 코맨드 스테이트 머신에 의해 출력된 명령의 해독결과를 수신하고, 그 해독결과에 기초하여 상기 명령에 의해 지정된 동작의 수행을 제어하는 라이트 스테이트 머신를 더 포함하고, 상기 제2 상태 레지스터 그룹은, 상기 라이트 스테이트 머신이 상기 복수의 메모리 어레이 사이에서 데이타 전송동작을 현재 수행하고 있는지의 여부를 나타내는 정보를 포함하고 있는 것을 특징으로하는 반도체 메모리 장치.
제 10항에 있어서, 상기 복수의 메모리 어레이 중 하나 이상은 다른 메모리 어레이보다 고속으로 억세스될 수 있고,

고속으로 억세스 될 수 있는 상기 하나 이상의 메모리 어레이는 메모리 영역인 복수의 페이지로 분할되며,

상기 제2 상태 레지스터 그룹은, 고속으로 억세스 가능한 복수의 메모리 어레이 중 하나 이상과 기타 메모리 어레이 사이의 데이타 전송 동작에 현재 포함되는 페이지를 나타내는 정보를 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치.
제 17항에 있어서, 고속으로 억세스 가능한 상기 복수의 메모리 어레이 중 하나 이상는 SRAM이고, 기타 메모리 어레이는 전기적인 데이타 기입과 삭제가 가능한 비휘발성 반도체 메모리 장치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 10항에 있어서, 상기 제2 상태 레지스터 그룹은, 상기 복수의 메모리 어레이 사이의 데이타 전송동작이 성공적으로 완료되는지의 여부를 나타내는 데이타 전송 결과정보를 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치.
제 10항에 있어서, 공급전압을 검출하는 공급전압 검출부를 더 포함하고, 상기 제2 상태 레지스터 그룹은, 상기 복수의 메모리 어레이 사이의 데이타 전송동작이 수행되는 동안 공급전압이 정상인지의 여부를 나타내는 정보를 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치.
제 10항에 있어서, 상기 제2 상태 레지스터 그룹은 상기 복수의 메모리 어레이 사이의 데이타 전송동작이 현재 실행 중인지 또는 인터럽트 되는지를 나타내는 정보를 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치.
제 10항에 있어서, 상기 복수의 메모리 어레이로의 재기입 동작에 대하여 저장된 정보를 보호하는 정보보호부를 더 포함하며, 상기 제2 상태 레지스터 그룹은, 상기 재기입 동작에 대하여 보호상태를 나타내는 정보를 포함하고, 또한 상기 재기입 동작에 대하여 보호되는 메모리 어레이에 데이타를 전송하는 동작이 명령될 때, 보호상태를 검출함으로써 데이타 전송동작이 인터럽트 됨을 나타내는 것을 특징으로 하는 반도체 메모리 장치.
제 10항에 있어서, 상기 제1 데이타 버스의 폭은 상기 제1 상태 레지스터 그룹 또는 제2 상태 레지스터 그룹의 폭 이상인 것을 특징으로 하는 반도체 메모리 장치.
제 10항에 있어서, 상기 제1 데이타 버스의 폭은 상기 제1 상태 레지스터 그룹의 비트폭과 상기 제2 상태 레지스터 그룹의 비트폭의 합 이상인 것을 특징으로 하는 반도체 메모리 장치.
제 7항에 있어서, 상기 제1 데이타 버스의 폭은 상기 제2 데이타 버스의 폭 이하인 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 따른 반도체 메모리 장치를 사용하여 데이타 전송동작 및 메모리 동작 중 적어도 하나를 수행하는 것을 특징으로 하는 정보기기.
제 7항에 따른 반도체 메모리 장치를 사용하여 데이타 전송동작 및 메모리 동작 중 적어도 하나를 수행하는 것을 특징으로 하는 정보기기.