JP2003016788A - 半導体記憶装置および情報機器 - Google Patents
半導体記憶装置および情報機器Info
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- JP2003016788A JP2003016788A JP2001197538A JP2001197538A JP2003016788A JP 2003016788 A JP2003016788 A JP 2003016788A JP 2001197538 A JP2001197538 A JP 2001197538A JP 2001197538 A JP2001197538 A JP 2001197538A JP 2003016788 A JP2003016788 A JP 2003016788A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Read Only Memory (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】ステータスレジスタの表現性の多様化を実現す
る。 【解決手段】第１ステータスレジスタ２０２および第１
ステータスレジスタ２０３と、入力コマンドに応じて、
第１ステータスレジスタ２０２および第１ステータスレ
ジスタ２０３から一つのステータスレジスタを選択する
ステータスレジスタ選択回路２０４とを有する。
る。 【解決手段】第１ステータスレジスタ２０２および第１
ステータスレジスタ２０３と、入力コマンドに応じて、
第１ステータスレジスタ２０２および第１ステータスレ
ジスタ２０３から一つのステータスレジスタを選択する
ステータスレジスタ選択回路２０４とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、データの書込みや
消去が可能なメモリアレイに対応した各種動作状態を格
納可能とするステータスレジスタを持つ半導体記憶装置
および、これを用いた例えばコンピュータや情報携帯機
器などの情報機器に関する。
消去が可能なメモリアレイに対応した各種動作状態を格
納可能とするステータスレジスタを持つ半導体記憶装置
および、これを用いた例えばコンピュータや情報携帯機
器などの情報機器に関する。
【０００２】
【従来の技術】電源の供給を遮断しても記憶情報の保持
が可能な半導体記憶装置の一つに、フラッシュメモリ
（またはフラッシュＥＥＰＲＯＭ）と呼ばれるものがあ
る。このフラッシュメモリは、チップ全体またはある領
域のメモリセル（セクタまたはブロック）内のデータを
一括して電気的に消去する機能を有し、メモリセルの面
積を、ＥＰＲＯＭ程度に小さくすることが可能である。
が可能な半導体記憶装置の一つに、フラッシュメモリ
（またはフラッシュＥＥＰＲＯＭ）と呼ばれるものがあ
る。このフラッシュメモリは、チップ全体またはある領
域のメモリセル（セクタまたはブロック）内のデータを
一括して電気的に消去する機能を有し、メモリセルの面
積を、ＥＰＲＯＭ程度に小さくすることが可能である。
【０００３】このような不揮発性半導体記憶装置（フラ
ッシュメモリ）では、揮発性であるが短時間での書き込
みと読み出しが可能なＲＡＭ（ランダムアクセスメモ
リ）に比べて、メモリアレイの多くの動作状態（書き込
み、ブロック消去、全チップ一括消去、ステータスレジ
スタの読出しなど）が存在する。このような多数の動作
状態を外部制御信号（チップイネーブル信号／ＣＥ、ラ
イトイネーブル信号／ＷＥ、出力イネーブル信号／ＣＥ
など）との組み合わせに対応させようとしても、従来の
ＥＰＲＯＭ、ＥＥＰＲＯＭにある制御信号ではその数が
足りなくなり、新しい制御信号を追加する必要が生じて
いる。
ッシュメモリ）では、揮発性であるが短時間での書き込
みと読み出しが可能なＲＡＭ（ランダムアクセスメモ
リ）に比べて、メモリアレイの多くの動作状態（書き込
み、ブロック消去、全チップ一括消去、ステータスレジ
スタの読出しなど）が存在する。このような多数の動作
状態を外部制御信号（チップイネーブル信号／ＣＥ、ラ
イトイネーブル信号／ＷＥ、出力イネーブル信号／ＣＥ
など）との組み合わせに対応させようとしても、従来の
ＥＰＲＯＭ、ＥＥＰＲＯＭにある制御信号ではその数が
足りなくなり、新しい制御信号を追加する必要が生じて
いる。
【０００４】その結果として使い勝手が悪くなるので、
制御信号線を増加することなく、コマンドを入力して制
御する方式が、現在の主流として実施されている。
制御信号線を増加することなく、コマンドを入力して制
御する方式が、現在の主流として実施されている。
【０００５】図９は、従来の不揮発性半導体記憶装置の
要部構成を示すブロック図である。図９において、不揮
発性半導体記憶装置１００は、メモリアレイ１２０と、
コマンドステートマシン（ＣＳＭ）１０２と、ライトス
テートマシン（ＷＳＭ）１０３と、ロウ（行）デコーダ
１０４と、コラム（列）デコーダ１０５と、ブロック選
択回路１０６と、ステータスレジスタ１０７（ＳＲ）
と、ブロックプロテクト設定部分１０８（ＢＰ）と、デ
ータ切り換え回路１０９と、ブロックステータスレジス
タ（ＢＳＲ）１１０と、データバス１１２と、アドレス
バス１１３と、リセット信号入力線１１４と、消去／書
き込み電圧発生回路１１５と、センスアンプ１１６とを
備えている。
要部構成を示すブロック図である。図９において、不揮
発性半導体記憶装置１００は、メモリアレイ１２０と、
コマンドステートマシン（ＣＳＭ）１０２と、ライトス
テートマシン（ＷＳＭ）１０３と、ロウ（行）デコーダ
１０４と、コラム（列）デコーダ１０５と、ブロック選
択回路１０６と、ステータスレジスタ１０７（ＳＲ）
と、ブロックプロテクト設定部分１０８（ＢＰ）と、デ
ータ切り換え回路１０９と、ブロックステータスレジス
タ（ＢＳＲ）１１０と、データバス１１２と、アドレス
バス１１３と、リセット信号入力線１１４と、消去／書
き込み電圧発生回路１１５と、センスアンプ１１６とを
備えている。
【０００６】メモリアレイ１２０は、それぞれが複数の
メモリセルで構成された複数の消去ブロック１０１を有
している。
メモリセルで構成された複数の消去ブロック１０１を有
している。
【０００７】コマンドステートマシン１０２（以下ＣＳ
Ｍ１０２という）は、入力されたコマンド１１１を解読
し、ライトステートマシン１０３にその解読した結果
（例えば書込みやブロック消去など）を転送する。ＣＳ
Ｍ１０２には、コマンド入力線やリセット信号入力線１
１４が配線されており、外部から入力されるコマンド１
１１やリセット信号Ｒに同期してチップイネーブル信号
／ＣＥ、ライトイネーブル信号／ＷＥ、出力イネーブル
信号／ＣＥなどの入力レベルが変化する。
Ｍ１０２という）は、入力されたコマンド１１１を解読
し、ライトステートマシン１０３にその解読した結果
（例えば書込みやブロック消去など）を転送する。ＣＳ
Ｍ１０２には、コマンド入力線やリセット信号入力線１
１４が配線されており、外部から入力されるコマンド１
１１やリセット信号Ｒに同期してチップイネーブル信号
／ＣＥ、ライトイネーブル信号／ＷＥ、出力イネーブル
信号／ＣＥなどの入力レベルが変化する。
【０００８】ライトステートマシン１０３（以下ＷＳＭ
１０３という）は、入力コマンド１１１の解読結果に対
応した各種動作（例えばブロック消去／書込み等）を実
行する。つまり、ＷＳＭ１０３は、後述するブロック選
択回路１０６によって選択されたブロックが、例えば消
去禁止の状態（ブロックロック状態）になっていないと
きに、ブロックのデータを一括して消去することができ
る。逆に、ＷＳＭ１０３は、そのブロックが消去禁止状
態（ブロックロック状態）になっているときには、ブロ
ック内に格納されたデータの書き換えは行わないように
制御する。
１０３という）は、入力コマンド１１１の解読結果に対
応した各種動作（例えばブロック消去／書込み等）を実
行する。つまり、ＷＳＭ１０３は、後述するブロック選
択回路１０６によって選択されたブロックが、例えば消
去禁止の状態（ブロックロック状態）になっていないと
きに、ブロックのデータを一括して消去することができ
る。逆に、ＷＳＭ１０３は、そのブロックが消去禁止状
態（ブロックロック状態）になっているときには、ブロ
ック内に格納されたデータの書き換えは行わないように
制御する。
【０００９】ロウ（行）デコーダ１０４は、メモリアレ
イ１２０のワード線（図示せず）を順次選択することに
より、選択ワード線に接続された行方向の各メモリセル
とそのビット線が電気的に接続されるように制御するも
のである。
イ１２０のワード線（図示せず）を順次選択することに
より、選択ワード線に接続された行方向の各メモリセル
とそのビット線が電気的に接続されるように制御するも
のである。
【００１０】コラム（列）デコーダ１０５は、メモリア
レイ１２０の複数のビット線（図示せず）から一つのビ
ット線を選択することにより、後述するセンスアンプ１
１６にその選択ビット線を接続制御するものである。
レイ１２０の複数のビット線（図示せず）から一つのビ
ット線を選択することにより、後述するセンスアンプ１
１６にその選択ビット線を接続制御するものである。
【００１１】ブロック選択回路１０６は、ｎ個ある消去
ブロック１０１から一つの消去ブロック１０１を選択す
るものである。
ブロック１０１から一つの消去ブロック１０１を選択す
るものである。
【００１２】ステータスレジスタ１０７（以下ＳＲ１０
７という）には、メモリアレイの動作状態（例えば書込
み／ブロック消去など）を示すデータを格納するもので
ある。
７という）には、メモリアレイの動作状態（例えば書込
み／ブロック消去など）を示すデータを格納するもので
ある。
【００１３】ブロックプロテクト設定部分１０８（以下
ＢＰ１０８という）は、各消去ブロック１０１がロック
の設定、解除を指定する制御ビットである。なお、各消
去ブロック１０１がロックされているかどうかのデータ
は、後述するが、各消去ブロック１０１のブロックステ
ータスレジスタ１１０に格納されている。
ＢＰ１０８という）は、各消去ブロック１０１がロック
の設定、解除を指定する制御ビットである。なお、各消
去ブロック１０１がロックされているかどうかのデータ
は、後述するが、各消去ブロック１０１のブロックステ
ータスレジスタ１１０に格納されている。
【００１４】データ切り換え回路１０９は、メモリアレ
イ１２０に格納されたデータ、ＳＲ１０７に格納された
データ、ＢＳＲ１１０に格納されたデータのうち何れの
データを読み出すかを選択する回路である。
イ１２０に格納されたデータ、ＳＲ１０７に格納された
データ、ＢＳＲ１１０に格納されたデータのうち何れの
データを読み出すかを選択する回路である。
【００１５】ブロックステータスレジスタ１１０（以下
ＢＳＲ１１０という）には、各ブロック１０１毎にロッ
ク状態か否かを示すデータが格納されている。ＢＳＲ１
１０に格納されたデータとしては、各消去ブロック１０
１のロック状態を示したデータの他に、外部からアドレ
スを指定することによって選択されたブロックがどれで
あるかに関するデータなども格納されている。
ＢＳＲ１１０という）には、各ブロック１０１毎にロッ
ク状態か否かを示すデータが格納されている。ＢＳＲ１
１０に格納されたデータとしては、各消去ブロック１０
１のロック状態を示したデータの他に、外部からアドレ
スを指定することによって選択されたブロックがどれで
あるかに関するデータなども格納されている。
【００１６】コマンド１１１は、ユーザが入力した制御
指令（例えば書込み／ブロック消去など）としてのコマ
ンド信号である。
指令（例えば書込み／ブロック消去など）としてのコマ
ンド信号である。
【００１７】データバス１１２は、ＣＳＭ１０２やデー
タ切り換え回路１０９と外部との間でデータＤのやり取
りを可能にするために１６ビット幅としているが、この
ビット幅は１６ビット以外でもよく、例えば２４ビット
でも３２ビットでもよい。
タ切り換え回路１０９と外部との間でデータＤのやり取
りを可能にするために１６ビット幅としているが、この
ビット幅は１６ビット以外でもよく、例えば２４ビット
でも３２ビットでもよい。
【００１８】アドレスバス１１３にはアドレス信号Ａが
入力され、リセット信号線１１４にはリセット信号が入
力される。
入力され、リセット信号線１１４にはリセット信号が入
力される。
【００１９】消去／書き込み電圧発生回路１１５は消去
／書き込みなどのプログラム用に設けられており、外部
電源Ｖｃｃから所定電圧が入力されて、必要に応じて約
１２Ｖの高電圧を発生させたり、負ゲート消去を実行す
る場合にはマイナス電位を発生させたりするものであ
る。
／書き込みなどのプログラム用に設けられており、外部
電源Ｖｃｃから所定電圧が入力されて、必要に応じて約
１２Ｖの高電圧を発生させたり、負ゲート消去を実行す
る場合にはマイナス電位を発生させたりするものであ
る。
【００２０】センスアンプ１１６は、コラムデコーダ１
０５によって選択されたビット線の電圧を増幅すること
により選択メモリセルの記憶情報をセンスするものであ
る。
０５によって選択されたビット線の電圧を増幅すること
により選択メモリセルの記憶情報をセンスするものであ
る。
【００２１】上記構成により、以下、その動作を説明す
る。
る。
【００２２】ユーザがコマンド１１１を入力すると、Ｃ
ＳＭ１０２でコマンド１１１を認識し、その認識結果を
ＷＳＭ１０３に出力し、ＷＳＭ１０３はコマンド１１１
に対応したメモリ動作（例えばブロック消去／書き込み
など）を実行する。
ＳＭ１０２でコマンド１１１を認識し、その認識結果を
ＷＳＭ１０３に出力し、ＷＳＭ１０３はコマンド１１１
に対応したメモリ動作（例えばブロック消去／書き込み
など）を実行する。
【００２３】例えばブロック消去動作を行うためには、
通常、まず、消去しようとするブロック１０１の一つを
選択し、選択されたブロック１０１内の全メモリセル
（図示せず）にデータ「０」を書き込む（メモリセルト
ランジスタのスレッショルド電圧Ｖｔｈを大にする）。
通常、まず、消去しようとするブロック１０１の一つを
選択し、選択されたブロック１０１内の全メモリセル
（図示せず）にデータ「０」を書き込む（メモリセルト
ランジスタのスレッショルド電圧Ｖｔｈを大にする）。
【００２４】次に、消去しようとするブロック１０１内
の全メモリセルのスレッショルド電圧Ｖｔｈが全て規定
値以上になったとき、当該ブロックのメモリセルに格納
されたデータを一括して消去する（スレッショルド電圧
Ｖｔｈを小にする）。
の全メモリセルのスレッショルド電圧Ｖｔｈが全て規定
値以上になったとき、当該ブロックのメモリセルに格納
されたデータを一括して消去する（スレッショルド電圧
Ｖｔｈを小にする）。
【００２５】これらの一連の動作はＷＳＭ１０３によっ
て制御され、その実行結果（例えばブロック消去動作結
果）は、ＷＳＭ１０３によって、メモリアレイの動作状
態を示すデータとしてＳＲ１０７およびＢＳＲ１１０に
格納される。
て制御され、その実行結果（例えばブロック消去動作結
果）は、ＷＳＭ１０３によって、メモリアレイの動作状
態を示すデータとしてＳＲ１０７およびＢＳＲ１１０に
格納される。
【００２６】既存のフラッシュメモリでは、ＳＲ１０７
に格納されたデータと、ＢＳＲ１１０に格納されたデー
タとを読み出すには、以下のように動作させる必要があ
る。ＷＳＭ１０３がコマンドを実行している間は、チッ
プイネーブル信号／ＣＥ、出力イネーブル信号／ＯＥの
制御信号レベルをロウレベル（活性レベル）にして読み
出し動作にすると、メモリアレイ１２０に格納されたデ
ータではなく、ＳＲ１０７に格納された８ビットのデー
タが読み出される。１６ビットのデータバスを用いたと
きでも、指定したアドレスには無関係に、上位の８ビッ
トのデータバスは使われず下位の８ビットのバスにＳＲ
１０７の格納データが出力される。
に格納されたデータと、ＢＳＲ１１０に格納されたデー
タとを読み出すには、以下のように動作させる必要があ
る。ＷＳＭ１０３がコマンドを実行している間は、チッ
プイネーブル信号／ＣＥ、出力イネーブル信号／ＯＥの
制御信号レベルをロウレベル（活性レベル）にして読み
出し動作にすると、メモリアレイ１２０に格納されたデ
ータではなく、ＳＲ１０７に格納された８ビットのデー
タが読み出される。１６ビットのデータバスを用いたと
きでも、指定したアドレスには無関係に、上位の８ビッ
トのデータバスは使われず下位の８ビットのバスにＳＲ
１０７の格納データが出力される。
【００２７】ＳＲ１０７に格納されたデータについて、
後述する図３の一部を用いて説明する。図３に示すよう
に、ＳＲ１０７には、メモリアレイの動作状態を示すデ
ータとして、ＷＳＭＳ（例えばＷＳＭ１０３のレディ状
態またはビジー状態）、ＥＳＳ（消去中断状態または消
去中状態／消去完了状態）、ＥＳ（ブロック消去エラー
状態またはブロック消去成功状態）、ＤＷＳ（データ書
き込みエラー状態またはデータ書き込み成功状態）、Ｖ
ＰＰＳ（ＶＰＰ低電位検出状態／動作中止状態、または
ＶＰＰ正常状態）などが各ビット（第７ビット〜第３ビ
ット）に順次格納されている。
後述する図３の一部を用いて説明する。図３に示すよう
に、ＳＲ１０７には、メモリアレイの動作状態を示すデ
ータとして、ＷＳＭＳ（例えばＷＳＭ１０３のレディ状
態またはビジー状態）、ＥＳＳ（消去中断状態または消
去中状態／消去完了状態）、ＥＳ（ブロック消去エラー
状態またはブロック消去成功状態）、ＤＷＳ（データ書
き込みエラー状態またはデータ書き込み成功状態）、Ｖ
ＰＰＳ（ＶＰＰ低電位検出状態／動作中止状態、または
ＶＰＰ正常状態）などが各ビット（第７ビット〜第３ビ
ット）に順次格納されている。
【００２８】即ち、例えばＳＲ１０７の７ビット目に
は、ＷＳＭ１０３の動作状態を示すビット（ＷＳＭＳビ
ット）が格納されている。ＷＳＭＳビットの値「１」は
レディ状態を示し、その値「０」はビジー状態（実行
中）を示す。
は、ＷＳＭ１０３の動作状態を示すビット（ＷＳＭＳビ
ット）が格納されている。ＷＳＭＳビットの値「１」は
レディ状態を示し、その値「０」はビジー状態（実行
中）を示す。
【００２９】ＳＲ１０７の６ビット目には、消去中断状
態を示すビット（ＥＳＳビット）が格納されている。Ｅ
ＳＳビットの値「１」は消去中断状態を示し、その値
「０」は消去中状態／消去完了状態を示す。
態を示すビット（ＥＳＳビット）が格納されている。Ｅ
ＳＳビットの値「１」は消去中断状態を示し、その値
「０」は消去中状態／消去完了状態を示す。
【００３０】ＳＲ１０７の５ビット目には、消去状態を
示すビット（ＥＳビット）が格納されている。ＥＳビッ
トの値「１」はブロック消去エラー状態を示し、その値
「０」はブロック消去成功状態を示す。
示すビット（ＥＳビット）が格納されている。ＥＳビッ
トの値「１」はブロック消去エラー状態を示し、その値
「０」はブロック消去成功状態を示す。
【００３１】ＳＲ１０７の４ビット目には、データ書き
込み状態を示すビット（ＤＷＳビット）が格納されてい
る。ＤＷＳビットの値「１」はデータ書き込みエラー状
態を示し、その値「０」はデータ書き込み成功状態を示
す。
込み状態を示すビット（ＤＷＳビット）が格納されてい
る。ＤＷＳビットの値「１」はデータ書き込みエラー状
態を示し、その値「０」はデータ書き込み成功状態を示
す。
【００３２】ＳＲ１０７の３ビット目には、ＶＰＰ状態
を示すビット（ＶＰＰＳビット）が格納されている。Ｖ
ＰＰＳビットの値「１」はＶＰＰ低電位検出状態および
動作中止状態を示し、その値「０」はＶＰＰ正常状態を
示す。
を示すビット（ＶＰＰＳビット）が格納されている。Ｖ
ＰＰＳビットの値「１」はＶＰＰ低電位検出状態および
動作中止状態を示し、その値「０」はＶＰＰ正常状態を
示す。
【００３３】ＳＲ１０７の２ビット目〜０ビット目につ
いては、図３の格納内容とは異なるが、ここでは将来の
拡張のため予約されている。これらのビットは将来の拡
張用であるため、ＳＲ１０７をポーリングするときはこ
れらのビットをマスクする必要がある。
いては、図３の格納内容とは異なるが、ここでは将来の
拡張のため予約されている。これらのビットは将来の拡
張用であるため、ＳＲ１０７をポーリングするときはこ
れらのビットをマスクする必要がある。
【００３４】ＳＲ１０７に格納されたデータを利用する
ときの注意事項としては、ＷＳＭＳビットまたは、ＷＳ
ＭＳビットと同等の情報を出力する外部端子ＲＹ／ＢＹ
＃の状態をチェックして、動作（例えば消去中断、消
去、またはデータ書込み）が完了していることを確認し
てから、該当するステータスビット（ＥＳＳビット、Ｅ
Ｓビット、またはＤＷＳビット）が成功を示しているこ
とをチェックする必要がある。
ときの注意事項としては、ＷＳＭＳビットまたは、ＷＳ
ＭＳビットと同等の情報を出力する外部端子ＲＹ／ＢＹ
＃の状態をチェックして、動作（例えば消去中断、消
去、またはデータ書込み）が完了していることを確認し
てから、該当するステータスビット（ＥＳＳビット、Ｅ
Ｓビット、またはＤＷＳビット）が成功を示しているこ
とをチェックする必要がある。
【００３５】また、消去動作においてＤＷＳビットおよ
びＥＳビットの値が「１」にセットされている場合は、
誤ったコマンド・シーケンスが入力されたことを示す。
この場合、各ビットに格納されたデータをクリアして、
もう一度動作をやり直すことが必要である。
びＥＳビットの値が「１」にセットされている場合は、
誤ったコマンド・シーケンスが入力されたことを示す。
この場合、各ビットに格納されたデータをクリアして、
もう一度動作をやり直すことが必要である。
【００３６】さらに、ＶＰＰＳビットは、ＶＰＰレベル
状態を示すものであるが、連続的に示すものではない。
ＷＳＭ１０３は、データの書き込みまたは消去のコマン
ド・シーケンスが入力された後でのみＶＰＰレベルをチ
ェックし、その結果を示す。
状態を示すものであるが、連続的に示すものではない。
ＷＳＭ１０３は、データの書き込みまたは消去のコマン
ド・シーケンスが入力された後でのみＶＰＰレベルをチ
ェックし、その結果を示す。
【００３７】一方、消去ブロックそれぞれの状態を示す
ＢＳＲ１１０を内蔵する場合には、ＢＳＲ１１０の読み
出しコマンドを発行することにより、ＢＳＲ１１０に格
納された８ビットのデータを読み出す。たとえ１６ビッ
トのバスを使用したとしても、上位８ビットのバスは使
われず、選択したアドレスに対応した、ＢＳＲ１１０内
のデータが下位の８ビットのバスに出力される。
ＢＳＲ１１０を内蔵する場合には、ＢＳＲ１１０の読み
出しコマンドを発行することにより、ＢＳＲ１１０に格
納された８ビットのデータを読み出す。たとえ１６ビッ
トのバスを使用したとしても、上位８ビットのバスは使
われず、選択したアドレスに対応した、ＢＳＲ１１０内
のデータが下位の８ビットのバスに出力される。
【００３８】また、現在、１パッケージ内に２チップ分
のメモリアレイの機能を内蔵したフラッシュメモリがあ
るが、このようなフラッシュメモリを改良したものとし
て、１チップ分のメモリアレイ（例えば、第１のメモリ
アレイ）に対して書き込み／消去動作をしているとき
に、もう一つのチップ分のメモリアレイ（例えば、第２
のメモリアレイ）に対して読み出し動作を行うことがで
きるフラッシュメモリが開発されている。
のメモリアレイの機能を内蔵したフラッシュメモリがあ
るが、このようなフラッシュメモリを改良したものとし
て、１チップ分のメモリアレイ（例えば、第１のメモリ
アレイ）に対して書き込み／消去動作をしているとき
に、もう一つのチップ分のメモリアレイ（例えば、第２
のメモリアレイ）に対して読み出し動作を行うことがで
きるフラッシュメモリが開発されている。
【００３９】
【発明が解決しようとする課題】従来のフラッシュメモ
リでは、メモリチップのステータスを示すのに、一つの
ステータスレジスタのビット数が限定されていたため、
一つのステータスレジスタだけでは、表現できるステー
タス数が制限されていた。
リでは、メモリチップのステータスを示すのに、一つの
ステータスレジスタのビット数が限定されていたため、
一つのステータスレジスタだけでは、表現できるステー
タス数が制限されていた。
【００４０】例えば、１チップのフラッシュメモリ内に
複数のステータスレジスタがある場合において、そのメ
モリチップが消去、書き込み等の後にそのメモリチップ
の状態を知りたい場合、チップイネーブル信号ＣＥ＃、
出力イネーブル信号ＯＥ＃をロウレベルにすると、ステ
ータスレジスタの記憶内容が読み出し可能となる。しか
し、読み出されたステータスレジスタの内容が、どのス
テータスレジスタを選択しているのかまでは、ステータ
スからだけでは判別できない。
複数のステータスレジスタがある場合において、そのメ
モリチップが消去、書き込み等の後にそのメモリチップ
の状態を知りたい場合、チップイネーブル信号ＣＥ＃、
出力イネーブル信号ＯＥ＃をロウレベルにすると、ステ
ータスレジスタの記憶内容が読み出し可能となる。しか
し、読み出されたステータスレジスタの内容が、どのス
テータスレジスタを選択しているのかまでは、ステータ
スからだけでは判別できない。
【００４１】また、フラッシュメモリに対してパッケー
ジ外やパッケージ内のその他のメモリチップからのデー
タを転送された場合に、そのデータ転送が現在どのアド
レスを処理しているのかをステータスレジスタで示すこ
とはできなかった。つまり、あるコマンドが任意の範囲
を持ったアドレスに対して実行されるときに、現在処理
が行われているアドレスを知ることができなかった。
ジ外やパッケージ内のその他のメモリチップからのデー
タを転送された場合に、そのデータ転送が現在どのアド
レスを処理しているのかをステータスレジスタで示すこ
とはできなかった。つまり、あるコマンドが任意の範囲
を持ったアドレスに対して実行されるときに、現在処理
が行われているアドレスを知ることができなかった。
【００４２】本発明は、上記事情に鑑みて為されたもの
で、ステータスレジスタから読み出されるメモリアレイ
動作状態を多様化することができる半導体記憶装置およ
びこれを用いた情報機器を提供することを目的とする。
で、ステータスレジスタから読み出されるメモリアレイ
動作状態を多様化することができる半導体記憶装置およ
びこれを用いた情報機器を提供することを目的とする。
【００４３】
【課題を解決するための手段】本発明の半導体記憶装置
は、入力されるコマンドによってその動作が制御される
半導体記憶装置において、入力されたコマンドを解析し
てその結果を出力するコマンドステートマシンと、半導
体記憶装置の状態情報を保持する複数のステータスレジ
スタと、複数のステータスレジスタからの出力を入力
し、そのうちの一つまたは二つ以上を第１のデータバス
へ選択的に出力する第１の切替回路と、第１のデータバ
ス上のデータと、センスアンプからの出力データとを入
力し、そのどちらかを第２のデータバスへ選択的に出力
する第２の切替回路とを備え、第１および第２の切替回
路のうち、少なくとも第１の切替回路は、コマンドステ
ートマシンが出力するコマンドの解釈結果によって制御
されるものであり、そのことにより上記目的が達成され
る。
は、入力されるコマンドによってその動作が制御される
半導体記憶装置において、入力されたコマンドを解析し
てその結果を出力するコマンドステートマシンと、半導
体記憶装置の状態情報を保持する複数のステータスレジ
スタと、複数のステータスレジスタからの出力を入力
し、そのうちの一つまたは二つ以上を第１のデータバス
へ選択的に出力する第１の切替回路と、第１のデータバ
ス上のデータと、センスアンプからの出力データとを入
力し、そのどちらかを第２のデータバスへ選択的に出力
する第２の切替回路とを備え、第１および第２の切替回
路のうち、少なくとも第１の切替回路は、コマンドステ
ートマシンが出力するコマンドの解釈結果によって制御
されるものであり、そのことにより上記目的が達成され
る。
【００４４】また、好ましくは、本発明の半導体記憶装
置における複数のステータスレジスタには、その各々を
一意に識別するための識別情報を含む。
置における複数のステータスレジスタには、その各々を
一意に識別するための識別情報を含む。
【００４５】さらに、好ましくは、本発明の半導体記憶
装置における複数のステータスレジスタには、コマンド
で指定された動作を実行中のアドレス情報を含む。
装置における複数のステータスレジスタには、コマンド
で指定された動作を実行中のアドレス情報を含む。
【００４６】さらに、好ましくは、本発明の半導体記憶
装置において、複数のステータスレジスタに格納された
状態情報は、コマンドが入力された後に、外部制御端子
に入力された読出し制御信号に従って外部に出力するよ
う制御する手段を有する。
装置において、複数のステータスレジスタに格納された
状態情報は、コマンドが入力された後に、外部制御端子
に入力された読出し制御信号に従って外部に出力するよ
う制御する手段を有する。
【００４７】さらに、好ましくは、本発明の半導体記憶
装置は、複数のメモリアレイを有し、その各々は互いに
独立して動作可能で、複数のメモリアレイ間でデータ転
送を行う機能を有する半導体記憶装置において、複数の
メモリアレイの状態情報を保持する複数のステータスレ
ジスタと、複数のステータスレジスタからの出力データ
を入力し、そのうちの一つまたは二つ以上を第１のデー
タバスへ選択的に出力する第１の切替回路と、第１のデ
ータバス上のデータと、センスアンプからの出力データ
とを入力し、そのどちらかを第２のデータバスへ選択的
に出力する第２の切替回路とを備えるものであり、その
ことにより上記目的が達成される。
装置は、複数のメモリアレイを有し、その各々は互いに
独立して動作可能で、複数のメモリアレイ間でデータ転
送を行う機能を有する半導体記憶装置において、複数の
メモリアレイの状態情報を保持する複数のステータスレ
ジスタと、複数のステータスレジスタからの出力データ
を入力し、そのうちの一つまたは二つ以上を第１のデー
タバスへ選択的に出力する第１の切替回路と、第１のデ
ータバス上のデータと、センスアンプからの出力データ
とを入力し、そのどちらかを第２のデータバスへ選択的
に出力する第２の切替回路とを備えるものであり、その
ことにより上記目的が達成される。
【００４８】さらに、好ましくは、外部から入力される
コマンドによってその動作が制御される半導体記憶装置
において、入力されたコマンドを解析してその結果を出
力するコマンドステートマシンをさらに有し、第１およ
び第２の切替回路はコマンドステートマシンが出力する
コマンドの解釈結果によって制御される。
コマンドによってその動作が制御される半導体記憶装置
において、入力されたコマンドを解析してその結果を出
力するコマンドステートマシンをさらに有し、第１およ
び第２の切替回路はコマンドステートマシンが出力する
コマンドの解釈結果によって制御される。
【００４９】さらに、好ましくは、本発明の半導体記憶
装置における複数のステータスレジスタは、少なくとも
半導体記憶装置に共通の動作に係る状態情報を保持する
一つ以上の第１のステータスレジスタ群と、メモリアレ
イ間のデータ転送動作に係る状態情報を保持する一つ以
上の第２のステータスレジスタ群からなる。
装置における複数のステータスレジスタは、少なくとも
半導体記憶装置に共通の動作に係る状態情報を保持する
一つ以上の第１のステータスレジスタ群と、メモリアレ
イ間のデータ転送動作に係る状態情報を保持する一つ以
上の第２のステータスレジスタ群からなる。
【００５０】さらに、好ましくは、本発明の半導体記憶
装置における第１および第２のステータスレジスタ群に
は、その各々が第１および第２のステータスレジスタ群
の何れに属するかを識別する情報を含む。
装置における第１および第２のステータスレジスタ群に
は、その各々が第１および第２のステータスレジスタ群
の何れに属するかを識別する情報を含む。
【００５１】さらに、好ましくは、本発明の半導体記憶
装置における第１および第２のステータスレジスタ群に
は、その各々を一意に識別するための識別情報を含むさ
らに、好ましくは、本発明の半導体記憶装置における第
２のステータスレジスタ群には、コマンドで指定された
動作を実行中のアドレス情報を含む。
装置における第１および第２のステータスレジスタ群に
は、その各々を一意に識別するための識別情報を含むさ
らに、好ましくは、本発明の半導体記憶装置における第
２のステータスレジスタ群には、コマンドで指定された
動作を実行中のアドレス情報を含む。
【００５２】さらに、好ましくは、本発明の半導体記憶
装置において、第１および第２のステータスレジスタに
格納された状態情報は、コマンドが入力された後に、外
部制御端子に入力された読出し制御信号に従って外部に
出力するよう制御する手段を有する。
装置において、第１および第２のステータスレジスタに
格納された状態情報は、コマンドが入力された後に、外
部制御端子に入力された読出し制御信号に従って外部に
出力するよう制御する手段を有する。
【００５３】さらに、好ましくは、本発明の半導体記憶
装置において、コマンドステートマシンが出力するコマ
ンドの解析結果を入力し、この解析結果に従ってコマン
ドで指定された動作の実行を制御するライトステートマ
シンをさらに有し、第２のステータスレジスタ群には、
ライトステートマシンが複数のメモリアレイ間のデータ
転送動作を実行中か否かを示す情報を含む。
装置において、コマンドステートマシンが出力するコマ
ンドの解析結果を入力し、この解析結果に従ってコマン
ドで指定された動作の実行を制御するライトステートマ
シンをさらに有し、第２のステータスレジスタ群には、
ライトステートマシンが複数のメモリアレイ間のデータ
転送動作を実行中か否かを示す情報を含む。
【００５４】さらに、好ましくは、本発明の半導体記憶
装置において、複数のメモリアレイのうち、少なくとも
一つは他のメモリアレイより高速にアクセスが可能なメ
モリアレイを含み、高速アクセス可能なメモリアレイは
さらに複数のメモリ領域であるページに分割され、高速
アクセス可能なメモリアレイと他のメモリアレイ間のデ
ータ転送動作において、第２のステータスレジスタ群に
は、該データ転送動作中のページを示す情報を含む。
装置において、複数のメモリアレイのうち、少なくとも
一つは他のメモリアレイより高速にアクセスが可能なメ
モリアレイを含み、高速アクセス可能なメモリアレイは
さらに複数のメモリ領域であるページに分割され、高速
アクセス可能なメモリアレイと他のメモリアレイ間のデ
ータ転送動作において、第２のステータスレジスタ群に
は、該データ転送動作中のページを示す情報を含む。
【００５５】さらに、好ましくは、本発明の半導体記憶
装置における第２のステータスレジスタ群には、メモリ
アレイ間のデータ転送が正常に終了したか否かを示すデ
ータ転送結果情報を含む。
装置における第２のステータスレジスタ群には、メモリ
アレイ間のデータ転送が正常に終了したか否かを示すデ
ータ転送結果情報を含む。
【００５６】さらに、好ましくは、本発明の半導体記憶
装置において、供給される電源電圧を検出する手段を有
し、第２のステータスレジスタ群には、メモリアレイ間
のデータ転送動作中に電源電圧が異常か否かを示す情報
を含む。
装置において、供給される電源電圧を検出する手段を有
し、第２のステータスレジスタ群には、メモリアレイ間
のデータ転送動作中に電源電圧が異常か否かを示す情報
を含む。
【００５７】さらに、好ましくは、本発明の半導体記憶
装置における第２のステータスレジスタ群には、メモリ
アレイ間のデータ転送動作を現在実行中か中断中かを示
す情報を含む。
装置における第２のステータスレジスタ群には、メモリ
アレイ間のデータ転送動作を現在実行中か中断中かを示
す情報を含む。
【００５８】さらに、好ましくは、本発明の半導体記憶
装置において、複数のメモリアレイに対する書換え動作
から記憶情報を保護する機能を有し、第２のステータス
レジスタ群には、書換え動作の保護状態を示す情報であ
り、書換え動作が保護されたメモリアレイに対して、コ
マンドにより前記データ転送動作を指示されたとき、保
護状態を検出したことによりデータ転送動作を中止した
ことを示す情報を含む。
装置において、複数のメモリアレイに対する書換え動作
から記憶情報を保護する機能を有し、第２のステータス
レジスタ群には、書換え動作の保護状態を示す情報であ
り、書換え動作が保護されたメモリアレイに対して、コ
マンドにより前記データ転送動作を指示されたとき、保
護状態を検出したことによりデータ転送動作を中止した
ことを示す情報を含む。
【００５９】さらに、好ましくは、本発明の半導体記憶
装置において、複数のメモリアレイのうち、高速アクセ
ス可能なメモリアレイはＳＲＡＭ（Static Random Acce
ss Memory）素子からなり、その他のメモリアレイは電
気的に書込みおよび消去動作が可能な不揮発性半導体記
憶素子からなる。
装置において、複数のメモリアレイのうち、高速アクセ
ス可能なメモリアレイはＳＲＡＭ（Static Random Acce
ss Memory）素子からなり、その他のメモリアレイは電
気的に書込みおよび消去動作が可能な不揮発性半導体記
憶素子からなる。
【００６０】さらに、好ましくは、本発明の半導体記憶
装置における第１のデータバスのバス幅は、第２のデー
タバスのバス幅以下である。
装置における第１のデータバスのバス幅は、第２のデー
タバスのバス幅以下である。
【００６１】さらに、好ましくは、本発明の半導体記憶
装置における第１のデータバスのバス幅は、第１または
第２のステータスレジスタ群のビット幅以上である。
装置における第１のデータバスのバス幅は、第１または
第２のステータスレジスタ群のビット幅以上である。
【００６２】さらに、好ましくは、本発明の半導体記憶
装置において、第１のデータバスのバス幅は、第１およ
び第２のステータスレジスタ群のビット幅の合計以上で
ある。
装置において、第１のデータバスのバス幅は、第１およ
び第２のステータスレジスタ群のビット幅の合計以上で
ある。
【００６３】本発明の情報機器は、請求項１〜２１何れ
かに記載の半導体記憶装置を用いてデータ転送動作およ
びメモリ動作の少なくとも何れかを行うものであり、そ
のことにより上記目的が達成される。
かに記載の半導体記憶装置を用いてデータ転送動作およ
びメモリ動作の少なくとも何れかを行うものであり、そ
のことにより上記目的が達成される。
【００６４】上記構成により、以下、その作用について
説明する。
説明する。
【００６５】複数のステータ記憶手段を持つことで、半
導体記憶装置の色々な動作状態を表すことが可能とな
る。また、複数のステータス記憶手段は、入力されたコ
マンドの解釈結果によって選択されるため、各ステータ
ス専用の読み出し制御指令（コマンド）を必要とせず、
従来の半導体記憶装置のステータス読み出し方法との互
換性を保つことも可能である。
導体記憶装置の色々な動作状態を表すことが可能とな
る。また、複数のステータス記憶手段は、入力されたコ
マンドの解釈結果によって選択されるため、各ステータ
ス専用の読み出し制御指令（コマンド）を必要とせず、
従来の半導体記憶装置のステータス読み出し方法との互
換性を保つことも可能である。
【００６６】また、複数のステータス記憶手段の格納内
容を組み合わせて出力することで、さらに多くのメモリ
チップ（メモリアレイ）の各種動作状態を表すことが可
能となる。また、この場合にも、複数のステータス記憶
手段は、入力された制御指令（コマンド）の解釈結果に
よって選択されるため、各ステータス専用の読み出しコ
マンドを必要とせず、従来の半導体記憶装置のステータ
ス読み出し方法との互換性を保つことも可能となる。
容を組み合わせて出力することで、さらに多くのメモリ
チップ（メモリアレイ）の各種動作状態を表すことが可
能となる。また、この場合にも、複数のステータス記憶
手段は、入力された制御指令（コマンド）の解釈結果に
よって選択されるため、各ステータス専用の読み出しコ
マンドを必要とせず、従来の半導体記憶装置のステータ
ス読み出し方法との互換性を保つことも可能となる。
【００６７】さらに、従来のステータス記憶手段の例え
ば７ビット目のようにライトステータスマシンのビジー
状態を確認するのと同様に、例えば２ビット目および１
ビット目の複数ビットによって実行中のアドレスを判別
できるため、コマンドが完了する前に実行済みのアドレ
スに対してアレイ読み出しが可能かどうかの判別ができ
る。この場合、アドレスを判別するのに、特別なコマン
ドや入出力バスを必要とせず、従来通り、ステータス記
憶手段の格納データの読み出しのみで可能であるため、
従来の半導体記憶装置のステータス読み出し方法との互
換性を保つことも可能となる。
ば７ビット目のようにライトステータスマシンのビジー
状態を確認するのと同様に、例えば２ビット目および１
ビット目の複数ビットによって実行中のアドレスを判別
できるため、コマンドが完了する前に実行済みのアドレ
スに対してアレイ読み出しが可能かどうかの判別ができ
る。この場合、アドレスを判別するのに、特別なコマン
ドや入出力バスを必要とせず、従来通り、ステータス記
憶手段の格納データの読み出しのみで可能であるため、
従来の半導体記憶装置のステータス読み出し方法との互
換性を保つことも可能となる。
【００６８】さらに、ステータス記憶手段の格納データ
を読み出すための特別なコマンドを用いることなしに複
数のステータスからその一つを読み出す場合、どのステ
ータスデータが読み出されているかがステータス記憶手
段のビット部によって判別できるため、従来の半導体記
憶装置のステータス読み出し方法との互換性を保つこと
も可能となる。
を読み出すための特別なコマンドを用いることなしに複
数のステータスからその一つを読み出す場合、どのステ
ータスデータが読み出されているかがステータス記憶手
段のビット部によって判別できるため、従来の半導体記
憶装置のステータス読み出し方法との互換性を保つこと
も可能となる。
【００６９】さらに、コマンドステータスと転送ステー
タスの２つのステータス記憶手段を持つことで、不揮発
性メモリチップの表現力を増大させることが可能とな
る。コマンドステータスレジスタモードと転送ステータ
スレジスタモードをコマンドによって切り換え、ステー
タス記憶手段のビットによりどのモードであるかが判別
可能である。これは、コマンドによって各ステータス記
憶手段が選択されるので、特別なステータスレジスタ読
み出しコマンドは必要としないので、従来の半導体記憶
装置のステータス読み出し方法との互換性を保つことも
可能である。また、転送ステータスレジスタモードでは
データ転送中のアドレスが解るため、データ転送中であ
ってもデータ転送済みのアドレスに対して、データ転送
を行うことが可能となる。
タスの２つのステータス記憶手段を持つことで、不揮発
性メモリチップの表現力を増大させることが可能とな
る。コマンドステータスレジスタモードと転送ステータ
スレジスタモードをコマンドによって切り換え、ステー
タス記憶手段のビットによりどのモードであるかが判別
可能である。これは、コマンドによって各ステータス記
憶手段が選択されるので、特別なステータスレジスタ読
み出しコマンドは必要としないので、従来の半導体記憶
装置のステータス読み出し方法との互換性を保つことも
可能である。また、転送ステータスレジスタモードでは
データ転送中のアドレスが解るため、データ転送中であ
ってもデータ転送済みのアドレスに対して、データ転送
を行うことが可能となる。
【００７０】
【発明の実施の形態】以下、本発明の実施形態１〜５
を、不揮発性半導体記憶装置（フラッシュメモリ）に適
用させた場合について、図面を参照しながら説明する。
なお、本発明の実施形態１〜５は、フラッシュメモリ以
外の、ステータスレジスタを持つ半導体記憶装置の他、
本発明の半導体記憶装置を用いた情報機器にも適用され
得る。 （実施形態１）本実施形態１では、ステータスレジスタ
からの表現を多様化するべく、複数のステータスレジス
タと、入力コマンドに応じて、複数のステータスレジス
タから一つのステータスレジスタを選択するステータス
レジスタ選択回路とを持つ場合である。
を、不揮発性半導体記憶装置（フラッシュメモリ）に適
用させた場合について、図面を参照しながら説明する。
なお、本発明の実施形態１〜５は、フラッシュメモリ以
外の、ステータスレジスタを持つ半導体記憶装置の他、
本発明の半導体記憶装置を用いた情報機器にも適用され
得る。 （実施形態１）本実施形態１では、ステータスレジスタ
からの表現を多様化するべく、複数のステータスレジス
タと、入力コマンドに応じて、複数のステータスレジス
タから一つのステータスレジスタを選択するステータス
レジスタ選択回路とを持つ場合である。
【００７１】図１は、本発明の実施形態１の不揮発性半
導体記憶装置の要部構成を示すブロック図である。
導体記憶装置の要部構成を示すブロック図である。
【００７２】図１において、不揮発性半導体記憶装置２
０は、コマンドステートマシン（ＣＳＭ）２００と、ラ
イトステートマシン２０１と、複数のステータス記憶手
段としての第１ステータスレジスタ２０２および第２ス
テータスレジスタ２０３と、第１ステータス選択手段
（または第２ステータス選択手段）としてのステータス
切り換え回路２０４（第１の切替回路）と、データ切換
手段としてのデータ切り換え回路２０５（第２の切替回
路）と、差動増幅手段としてのセンスアンプ２０６とを
備え、コマンドステートマシン２００およびデータ切り
換え回路２０５と外部との間でデータのやり取りを可能
にするため、ステータスレジスタ選択回路２０は、１６
ビットの出力データバス２１２を備えている。データバ
ス２１２の幅は１６ビット以外でもよく、例えば２４ビ
ットでも３２ビットでもよい。
０は、コマンドステートマシン（ＣＳＭ）２００と、ラ
イトステートマシン２０１と、複数のステータス記憶手
段としての第１ステータスレジスタ２０２および第２ス
テータスレジスタ２０３と、第１ステータス選択手段
（または第２ステータス選択手段）としてのステータス
切り換え回路２０４（第１の切替回路）と、データ切換
手段としてのデータ切り換え回路２０５（第２の切替回
路）と、差動増幅手段としてのセンスアンプ２０６とを
備え、コマンドステートマシン２００およびデータ切り
換え回路２０５と外部との間でデータのやり取りを可能
にするため、ステータスレジスタ選択回路２０は、１６
ビットの出力データバス２１２を備えている。データバ
ス２１２の幅は１６ビット以外でもよく、例えば２４ビ
ットでも３２ビットでもよい。
【００７３】ライトステートマシン２０１から第１ステ
ータスレジスタ２０２には第１ステータス信号２１４用
の８ビットのバスで接続されている。また、ステータス
切り換え回路２０４からデータ切り換え回路２０５には
選択ステータス信号２１５用の８ビットのバスで接続さ
れている。また同様に、ライトステートマシン２０１か
ら第２ステータスレジスタ２０２には第２ステータス信
号２１７用の８ビットのバスで接続されている。さら
に、センスアンプ２０６からデータ切り換え回路２０５
にはセンスデータ２１６用の１６ビットのバスで接続さ
れている。なお、これらのステータス信号２１４，２１
５，２１７用のバス幅は８ビット以外でもよく、データ
切り換え回路２０５の出力側のデータバス２１２と同じ
バス幅かまたは、それより小さければよい。データバス
幅より小さい場合には、例えばデータバスの下位ビット
に出力するようにすればよい。
ータスレジスタ２０２には第１ステータス信号２１４用
の８ビットのバスで接続されている。また、ステータス
切り換え回路２０４からデータ切り換え回路２０５には
選択ステータス信号２１５用の８ビットのバスで接続さ
れている。また同様に、ライトステートマシン２０１か
ら第２ステータスレジスタ２０２には第２ステータス信
号２１７用の８ビットのバスで接続されている。さら
に、センスアンプ２０６からデータ切り換え回路２０５
にはセンスデータ２１６用の１６ビットのバスで接続さ
れている。なお、これらのステータス信号２１４，２１
５，２１７用のバス幅は８ビット以外でもよく、データ
切り換え回路２０５の出力側のデータバス２１２と同じ
バス幅かまたは、それより小さければよい。データバス
幅より小さい場合には、例えばデータバスの下位ビット
に出力するようにすればよい。
【００７４】コマンドステートマシン２００（以下ＣＳ
Ｍ２００という）は、入力されたコマンド２１１を解読
し、その解読結果をライトステートマシン２０１に転送
するコマンド認識手段と、ステータス切り換え回路２０
４にコマンドの解読結果に基づく選択制御信号としての
ステータス選択信号２１３を出力する選択制御信号発生
手段とを有する。この場合にも、従来と同様、コマンド
２１１の入力と同期してチップイネーブル信号／ＣＥ、
ライトイネーブル信号／ＷＥ、出力イネーブル信号／Ｏ
Ｅの制御信号のＣＳＭ２００への入力レベルが変化す
る。
Ｍ２００という）は、入力されたコマンド２１１を解読
し、その解読結果をライトステートマシン２０１に転送
するコマンド認識手段と、ステータス切り換え回路２０
４にコマンドの解読結果に基づく選択制御信号としての
ステータス選択信号２１３を出力する選択制御信号発生
手段とを有する。この場合にも、従来と同様、コマンド
２１１の入力と同期してチップイネーブル信号／ＣＥ、
ライトイネーブル信号／ＷＥ、出力イネーブル信号／Ｏ
Ｅの制御信号のＣＳＭ２００への入力レベルが変化す
る。
【００７５】ライトステートマシン２０１（以下ＷＳＭ
２０１という）は、コマンド２１１に対応した各種動作
（消去／書き込み等）を実行するコマンド動作実行手段
と、そのコマンド動作によるメモリアレイなどの各種動
作状態を第１ステータスレジスタ２０２（ＳＲ０）およ
び第２ステータスレジスタ２０３（ＳＲ１）に格納する
動作状態格納手段とを有する。
２０１という）は、コマンド２１１に対応した各種動作
（消去／書き込み等）を実行するコマンド動作実行手段
と、そのコマンド動作によるメモリアレイなどの各種動
作状態を第１ステータスレジスタ２０２（ＳＲ０）およ
び第２ステータスレジスタ２０３（ＳＲ１）に格納する
動作状態格納手段とを有する。
【００７６】第１ステータスレジスタ２０２（以下ＳＲ
０という）には、メモリアレイなどの各種動作状態に関
するデータが格納されている。
０という）には、メモリアレイなどの各種動作状態に関
するデータが格納されている。
【００７７】第２ステータスレジスタ２０３（以下ＳＲ
１という）は、ＳＲ０に格納した以外のメモリアレイな
どの各種動作状態に関するデータが格納されている。
１という）は、ＳＲ０に格納した以外のメモリアレイな
どの各種動作状態に関するデータが格納されている。
【００７８】ステータス切り換え回路２０４は、コマン
ドステートマシン２００からのステータス選択信号２１
３に基づいて、ＳＲ０とＳＲ１のうち、入力コマンドで
指定された動作に直接関係する何れか一つを選択し、選
択ステータス信号２１５としてデータ切り換え回路２０
５に出力する。例えば、ステータス選択信号２１３が
「０」のときはＳＲ０を選択し、ステータス選択信号２
１３が「１」のときはＳＲ１を選択して出力する。な
お、本実施形態１ではステータスレジスタを２個設けた
が、３個以上でもよく、その場合にも入力コマンド２１
１に基づいて作られるステータス選択信号２１３により
選ばれたステータスレジスタの格納データを出力するよ
うにすればよい。ステータス選択信号２１３は、１ビッ
トでは２つ、２ビットでは４つ、３ビットでは８つのス
テータスレジスタが選択可能であり、そのビット数は、
その格納データによる表現を多様化するためのステータ
スレジスタの数で決まる。
ドステートマシン２００からのステータス選択信号２１
３に基づいて、ＳＲ０とＳＲ１のうち、入力コマンドで
指定された動作に直接関係する何れか一つを選択し、選
択ステータス信号２１５としてデータ切り換え回路２０
５に出力する。例えば、ステータス選択信号２１３が
「０」のときはＳＲ０を選択し、ステータス選択信号２
１３が「１」のときはＳＲ１を選択して出力する。な
お、本実施形態１ではステータスレジスタを２個設けた
が、３個以上でもよく、その場合にも入力コマンド２１
１に基づいて作られるステータス選択信号２１３により
選ばれたステータスレジスタの格納データを出力するよ
うにすればよい。ステータス選択信号２１３は、１ビッ
トでは２つ、２ビットでは４つ、３ビットでは８つのス
テータスレジスタが選択可能であり、そのビット数は、
その格納データによる表現を多様化するためのステータ
スレジスタの数で決まる。
【００７９】データ切り換え回路２０５は、メモリアレ
イ（図示せす）の選択メモリセルからの読出情報をセン
スアンプ２０６でセンスしたセンスデータ２１６と、選
択ステータス信号２１５との何れかをデータバス２１２
に選択出力するものである。
イ（図示せす）の選択メモリセルからの読出情報をセン
スアンプ２０６でセンスしたセンスデータ２１６と、選
択ステータス信号２１５との何れかをデータバス２１２
に選択出力するものである。
【００８０】センスアンプ２０６は、入力アドレスに基
づいて、ロウ（行）デコーダ（図示せず）によりメモリ
アレイ（図示せず）のワード線（図示せず）を選択し、
コラム（列）デコーダ（図示せず）によりメモリアレイ
の複数のビット線（図示せず）から一つのビット線を選
択して所定のメモリセルと選択ビット線を電気的に接続
し、その選択ビット線を通して選択メモリセルの記憶情
報をセンスするものである。
づいて、ロウ（行）デコーダ（図示せず）によりメモリ
アレイ（図示せず）のワード線（図示せず）を選択し、
コラム（列）デコーダ（図示せず）によりメモリアレイ
の複数のビット線（図示せず）から一つのビット線を選
択して所定のメモリセルと選択ビット線を電気的に接続
し、その選択ビット線を通して選択メモリセルの記憶情
報をセンスするものである。
【００８１】上記構成により、以下、その動作を説明す
る。まず、ＣＳＭ２００にコマンド２１１が入力される
と、入力コマンド２１１の解読結果がＷＳＭ２０１に転
送される。
る。まず、ＣＳＭ２００にコマンド２１１が入力される
と、入力コマンド２１１の解読結果がＷＳＭ２０１に転
送される。
【００８２】ＷＳＭ２０１は、コマンド２１１の解読結
果に応じた動作（例えばブロック消去／書き込み等）を
実行し、その動作によるメモリアレイの各種動作状態に
関するデータが第１ステータス信号２１４（または第２
ステータス信号２１７）としてＳＲ０（またはＳＲ１）
に出力される。ＳＲ０には第１ステータス信号２１４が
格納される（またはＳＲ１には第２ステータス信号２１
７が格納される）。
果に応じた動作（例えばブロック消去／書き込み等）を
実行し、その動作によるメモリアレイの各種動作状態に
関するデータが第１ステータス信号２１４（または第２
ステータス信号２１７）としてＳＲ０（またはＳＲ１）
に出力される。ＳＲ０には第１ステータス信号２１４が
格納される（またはＳＲ１には第２ステータス信号２１
７が格納される）。
【００８３】このとき、ステータス切り換え回路２０４
には、入力コマンド２１１の解読結果に基づくステータ
ス選択信号２１３がＣＳＭ２００から入力されており、
ＳＲ０とＳＲ１のうち、入力コマンドで指定された動作
に直接関係する何れか一つの格納内容が選択されてデー
タ切り換え回路２０５に出力されている。
には、入力コマンド２１１の解読結果に基づくステータ
ス選択信号２１３がＣＳＭ２００から入力されており、
ＳＲ０とＳＲ１のうち、入力コマンドで指定された動作
に直接関係する何れか一つの格納内容が選択されてデー
タ切り換え回路２０５に出力されている。
【００８４】次に、ＳＲ０，ＳＲ１に格納された動作状
態に関するデータの何れかを読み出すには、ＷＳＭ２０
１がコマンドを実行している間は、チップイネーブル信
号／ＣＥ、出力イネーブル信号／ＯＥの制御信号レベル
をロウレベル（活性レベル）にして読み出し動作にする
と、データ切り換え回路２０５により、メモリアレイに
格納されたデータではなく、選択ステータス信号２１５
が選択的にデータバス２１２に読み出される。
態に関するデータの何れかを読み出すには、ＷＳＭ２０
１がコマンドを実行している間は、チップイネーブル信
号／ＣＥ、出力イネーブル信号／ＯＥの制御信号レベル
をロウレベル（活性レベル）にして読み出し動作にする
と、データ切り換え回路２０５により、メモリアレイに
格納されたデータではなく、選択ステータス信号２１５
が選択的にデータバス２１２に読み出される。
【００８５】以上のように、本実施形態１によれば、複
数のステータスレジスタを持つことでメモリチップのい
ろいろな状態を、より多く表すことができる。また、複
数のステータスレジスタ２０２，２０３の何れかは、Ｃ
ＳＭ２０１が入力コマンドを解読した結果によって選択
されるので、各ステータス専用の読み出しコマンドを必
要とせず、従来の半導体記憶装置のステータス読み出し
方法との互換性を保つこともできる。 （実施形態２）本実施形態２では、ステータスレジスタ
の表現性の多様化を実現するべく、複数のステータスレ
ジスタと、入力コマンドに応じて、複数のステータスレ
ジスタのうち二つ以上のステータスレジスタを選択可能
とするステータスレジスタ選択回路とを持つ場合であ
る。
数のステータスレジスタを持つことでメモリチップのい
ろいろな状態を、より多く表すことができる。また、複
数のステータスレジスタ２０２，２０３の何れかは、Ｃ
ＳＭ２０１が入力コマンドを解読した結果によって選択
されるので、各ステータス専用の読み出しコマンドを必
要とせず、従来の半導体記憶装置のステータス読み出し
方法との互換性を保つこともできる。 （実施形態２）本実施形態２では、ステータスレジスタ
の表現性の多様化を実現するべく、複数のステータスレ
ジスタと、入力コマンドに応じて、複数のステータスレ
ジスタのうち二つ以上のステータスレジスタを選択可能
とするステータスレジスタ選択回路とを持つ場合であ
る。
【００８６】図２は、本発明の実施形態２のステータス
レジスタ選択回路を持つ不揮発性半導体記憶装置の要部
構成を示すブロック図である。
レジスタ選択回路を持つ不揮発性半導体記憶装置の要部
構成を示すブロック図である。
【００８７】図２のステータスレジスタ選択回路２０Ａ
において、図１のステータスレジスタ選択回路２０と異
なる点は、ステータ記憶手段としてのステータスレジス
タ２０７（以下ＳＲ２という）を他のＳＲ０，ＳＲ１と
並列に新たに設け、図１のステータス切り換え回路２０
４を、第３ステータス選択手段としての複数選択用のス
テータス切り換え回路２０４Ａに置き換えると共に、図
１の８ビットの選択ステータス信号２１５用のバスを、
１６ビットの選択ステータス信号２１９用のバスに置き
換えている点である。それ以外の点は全て図１と同じ構
成である。以下、上記実施形態１との相違点を重点的に
説明する。
において、図１のステータスレジスタ選択回路２０と異
なる点は、ステータ記憶手段としてのステータスレジス
タ２０７（以下ＳＲ２という）を他のＳＲ０，ＳＲ１と
並列に新たに設け、図１のステータス切り換え回路２０
４を、第３ステータス選択手段としての複数選択用のス
テータス切り換え回路２０４Ａに置き換えると共に、図
１の８ビットの選択ステータス信号２１５用のバスを、
１６ビットの選択ステータス信号２１９用のバスに置き
換えている点である。それ以外の点は全て図１と同じ構
成である。以下、上記実施形態１との相違点を重点的に
説明する。
【００８８】ステータス切り換え回路２０４Ａは、入力
されたコマンド２１１を解読するＣＳＭ２００からのス
テータス選択信号２１３により、ＳＲ０，ＳＲ１，ＳＲ
２のうちから、入力されたコマンドで指定された動作に
関係する何れか二つを選択して、選択ステータス信号２
１９を同時に１６ビットのバスに出力する。
されたコマンド２１１を解読するＣＳＭ２００からのス
テータス選択信号２１３により、ＳＲ０，ＳＲ１，ＳＲ
２のうちから、入力されたコマンドで指定された動作に
関係する何れか二つを選択して、選択ステータス信号２
１９を同時に１６ビットのバスに出力する。
【００８９】なお、本実施形態２では、３個のＳＲ０，
ＳＲ１，ＳＲ２を設けたが、ステータスレジスタは４個
以上あってもよく、この場合にも、入力されたコマンド
２１１から作られるステータス選択信号２１３により選
ばれたステータスレジスタ（３個以上選択してもよい）
を自由な組み合わせで選択ステータス信号２１９用のバ
スに同時（または順次）出力する。
ＳＲ１，ＳＲ２を設けたが、ステータスレジスタは４個
以上あってもよく、この場合にも、入力されたコマンド
２１１から作られるステータス選択信号２１３により選
ばれたステータスレジスタ（３個以上選択してもよい）
を自由な組み合わせで選択ステータス信号２１９用のバ
スに同時（または順次）出力する。
【００９０】即ち、ステータス信号２１９のバス幅は、
データバス２１２のバス幅以内と制限されているが、第
１〜第３ステータス信号２１４，２１７，２１８用の各
バス幅が５ビット以下ならば、ステータス選択信号２１
３によっては、ＳＲ０，ＳＲ１，ＳＲ２を同時に選択ス
テータス信号２１９用のバス（１６ビット）に同時に出
力することも可能である。例えば５ビットの場合、選択
ステータス信号２１９用のバスへの出力は、ＳＲ０，Ｓ
Ｒ１，ＳＲ２の順に下位ビットから１５ビットまで同時
に出力するようにすればよい。
データバス２１２のバス幅以内と制限されているが、第
１〜第３ステータス信号２１４，２１７，２１８用の各
バス幅が５ビット以下ならば、ステータス選択信号２１
３によっては、ＳＲ０，ＳＲ１，ＳＲ２を同時に選択ス
テータス信号２１９用のバス（１６ビット）に同時に出
力することも可能である。例えば５ビットの場合、選択
ステータス信号２１９用のバスへの出力は、ＳＲ０，Ｓ
Ｒ１，ＳＲ２の順に下位ビットから１５ビットまで同時
に出力するようにすればよい。
【００９１】以上のより、本実施形態２によれば、複数
のステータスレジスタ２０２，２０３，２０７を組み合
わせて出力することで、上記実施形態１よりも、さらに
多くのメモリチップの各種状態を表すことができる。ま
た、複数のステータスレジスタは、入力コマンドによっ
て選択されるので、各ステータス専用の読み出しコマン
ドを別途必要とせず、従来の半導体記憶装置のステータ
ス読み出し方法との互換性を保つこともできる。 （実施形態３）コマンドによるメモリ動作（例えば、ブ
ロック消去や書込みなど）中に、その動作を行っていな
い任意のアドレスに対してメモリアレイの読出しが行え
る半導体記憶装置について、一つのコマンドで複数のア
ドレスに対して書き込みをするときに、既に書き込みが
終わったアドレスを判別することで、そのメモリアレイ
データの読み出しが可能である。そのためには、実行中
のアドレスが判別できる必要がある。よって、本実施形
態３では、メモリアレイからのデータの読み出しが可能
かどうかを判別するために、コマンドによるメモリ動作
（例えばブロック消去／書き込み等）処理中の消去／書
き込みアドレス（メモリアレイの動作状態に関するデー
タに含む）をステータスレジスタのビット構成の一部に
格納する場合である。
のステータスレジスタ２０２，２０３，２０７を組み合
わせて出力することで、上記実施形態１よりも、さらに
多くのメモリチップの各種状態を表すことができる。ま
た、複数のステータスレジスタは、入力コマンドによっ
て選択されるので、各ステータス専用の読み出しコマン
ドを別途必要とせず、従来の半導体記憶装置のステータ
ス読み出し方法との互換性を保つこともできる。 （実施形態３）コマンドによるメモリ動作（例えば、ブ
ロック消去や書込みなど）中に、その動作を行っていな
い任意のアドレスに対してメモリアレイの読出しが行え
る半導体記憶装置について、一つのコマンドで複数のア
ドレスに対して書き込みをするときに、既に書き込みが
終わったアドレスを判別することで、そのメモリアレイ
データの読み出しが可能である。そのためには、実行中
のアドレスが判別できる必要がある。よって、本実施形
態３では、メモリアレイからのデータの読み出しが可能
かどうかを判別するために、コマンドによるメモリ動作
（例えばブロック消去／書き込み等）処理中の消去／書
き込みアドレス（メモリアレイの動作状態に関するデー
タに含む）をステータスレジスタのビット構成の一部に
格納する場合である。
【００９２】図３は、本発明の実施形態３の半導体記憶
装置におけるステータスレジスタのビット構成図であ
る。なお、このビット構成は、上記実施形態１，２で使
用される８ビットのステータスレジスタのビット構成例
であり、かつ、前述したように第７ビット目〜第３ビッ
ト目、第０ビットまでは従来のビット構成と同じであ
る。
装置におけるステータスレジスタのビット構成図であ
る。なお、このビット構成は、上記実施形態１，２で使
用される８ビットのステータスレジスタのビット構成例
であり、かつ、前述したように第７ビット目〜第３ビッ
ト目、第０ビットまでは従来のビット構成と同じであ
る。
【００９３】図３に示すように、従来のビット構成と異
なる本実施形態３の第２ビット目および第１ビット目の
ＡＤＤ０，ＡＤＤ１は、下記に示すデータが格納されて
いる。即ち、入力されたコマンド２１１をＣＳＭ２００
で解読し、ＷＳＭ２０１に解読した結果を転送する。Ｗ
ＳＭ２０１はコマンド２１１に対応した動作（例えばブ
ロック消去／書き込み等）を実行し、その動作により処
理中の消去／書き込みアドレスを２ビット（複数ビッ
ト）のＡＤＤ０およびＡＤＤ１に格納する。
なる本実施形態３の第２ビット目および第１ビット目の
ＡＤＤ０，ＡＤＤ１は、下記に示すデータが格納されて
いる。即ち、入力されたコマンド２１１をＣＳＭ２００
で解読し、ＷＳＭ２０１に解読した結果を転送する。Ｗ
ＳＭ２０１はコマンド２１１に対応した動作（例えばブ
ロック消去／書き込み等）を実行し、その動作により処
理中の消去／書き込みアドレスを２ビット（複数ビッ
ト）のＡＤＤ０およびＡＤＤ１に格納する。
【００９４】例えば、メモリチップを２つのアドレスで
示すことができる４つのエリア（ここでは０，１，２，
３プレーンと呼ぶ）に分割した場合、（ＡＤＤ０，ＡＤ
Ｄ１）＝（０，０）を「０プレーン」、（０，１）を
「１プレーン」、（１，０）を「２プレーン」、（１，
１）を「３プレーン」とする。これにより、コマンドに
より実行された、処理中のプレーンをステータスレジス
タで示すことで、消去／書き込みの終了したプレーンに
対してデータの読み出しが可能となる。
示すことができる４つのエリア（ここでは０，１，２，
３プレーンと呼ぶ）に分割した場合、（ＡＤＤ０，ＡＤ
Ｄ１）＝（０，０）を「０プレーン」、（０，１）を
「１プレーン」、（１，０）を「２プレーン」、（１，
１）を「３プレーン」とする。これにより、コマンドに
より実行された、処理中のプレーンをステータスレジス
タで示すことで、消去／書き込みの終了したプレーンに
対してデータの読み出しが可能となる。
【００９５】また、ステータスレジスタのビット数は、
８ビットである必要はなく、データバス２１２以下のバ
ス幅である。また、この例では、４つのエリアに分割し
ているが、それ以上に分割する場合には、３ビット以上
が必要となる。また、ステータスレジスタ内のそれぞれ
のビット位置はこれに限定されない。
８ビットである必要はなく、データバス２１２以下のバ
ス幅である。また、この例では、４つのエリアに分割し
ているが、それ以上に分割する場合には、３ビット以上
が必要となる。また、ステータスレジスタ内のそれぞれ
のビット位置はこれに限定されない。
【００９６】以上のように、従来のステータスレジスタ
の７ビット目のようにＷＳＭ２０１のビジー状態を確認
するのと同様に、本実施形態３ではステータスレジスタ
の２ビット目および１ビット目によって実行中のアドレ
スを判別できるため、コマンドによる実行が完了する前
に実行済みのアドレスに対してメモリアレイからのデー
タ読み出しが可能かどうかが判別できる。アドレスを判
別するには、特別なコマンドや入出力バスを必要とせ
ず、従来通り、ステータスレジスタの読み出しのみで可
能であるため、従来の半導体記憶装置のステータス読み
出し方法との互換性を保つこともできる。 （実施形態４）本実施形態４では、複数のステータスレ
ジスタの識別情報（メモリアレイの各種動作状態に関す
るデータに含む）をそのビット構成の一部に格納する場
合である。
の７ビット目のようにＷＳＭ２０１のビジー状態を確認
するのと同様に、本実施形態３ではステータスレジスタ
の２ビット目および１ビット目によって実行中のアドレ
スを判別できるため、コマンドによる実行が完了する前
に実行済みのアドレスに対してメモリアレイからのデー
タ読み出しが可能かどうかが判別できる。アドレスを判
別するには、特別なコマンドや入出力バスを必要とせ
ず、従来通り、ステータスレジスタの読み出しのみで可
能であるため、従来の半導体記憶装置のステータス読み
出し方法との互換性を保つこともできる。 （実施形態４）本実施形態４では、複数のステータスレ
ジスタの識別情報（メモリアレイの各種動作状態に関す
るデータに含む）をそのビット構成の一部に格納する場
合である。
【００９７】図４は、本発明の実施形態４の半導体記憶
装置におけるステータスレジスタのビット構成図であ
る。このビット構成は、上記実施形態１，２で使用可能
な８ビットのステータスレジスタのビット構成例であ
り、図３のビット構成例とは別のビット構成例である。
ここでは、第２ビット目と第１ビット目以外の第７ビッ
ト目〜第３ビット目と第０ビット目のビット構成は図３
および従来のビット構成と同じである。
装置におけるステータスレジスタのビット構成図であ
る。このビット構成は、上記実施形態１，２で使用可能
な８ビットのステータスレジスタのビット構成例であ
り、図３のビット構成例とは別のビット構成例である。
ここでは、第２ビット目と第１ビット目以外の第７ビッ
ト目〜第３ビット目と第０ビット目のビット構成は図３
および従来のビット構成と同じである。
【００９８】図４に示す第２および第１ビット目の「Ｓ
ＲＢ」，「ＳＲＡ」とは、次に示すようなデータが格納
されている。「ＳＲＡ」と「ＳＲＢ」は、そのステータ
スレジスタがＳＲ０，ＳＲ１，ＳＲ２のうち何れのステ
ータスレジスタであるのかを判別する識別情報（判別情
報）であり、「ＳＲＡ」と「ＳＲＢ」の２ビットを用い
ると、ステータスレジスタは、ＳＲ０，ＳＲ１，ＳＲ
２，ＳＲ３の４つのステータスレジスタを判別可能とな
る。
ＲＢ」，「ＳＲＡ」とは、次に示すようなデータが格納
されている。「ＳＲＡ」と「ＳＲＢ」は、そのステータ
スレジスタがＳＲ０，ＳＲ１，ＳＲ２のうち何れのステ
ータスレジスタであるのかを判別する識別情報（判別情
報）であり、「ＳＲＡ」と「ＳＲＢ」の２ビットを用い
ると、ステータスレジスタは、ＳＲ０，ＳＲ１，ＳＲ
２，ＳＲ３の４つのステータスレジスタを判別可能とな
る。
【００９９】ステータスレジスタのビット数は、８ビッ
トである必要はなく、データバス２１２以下のバス幅で
あればよい。「ＳＲＡ」や「ＳＲＢ」は、判別するステ
ータスレジスタの数によってビット数が決まる。例え
ば、ステータスレジスタの数が５個以上８個以下の場合
には、レジスタ判別に要するビット数は３ビットであ
る。
トである必要はなく、データバス２１２以下のバス幅で
あればよい。「ＳＲＡ」や「ＳＲＢ」は、判別するステ
ータスレジスタの数によってビット数が決まる。例え
ば、ステータスレジスタの数が５個以上８個以下の場合
には、レジスタ判別に要するビット数は３ビットであ
る。
【０１００】以上のように、本実施形態４によれば、ス
テータスレジスタを読み出すための特別なコマンドを用
いることなしに、複数のステータスからその一つ（また
は複数）を読み出す場合、どのステータスレジスタのス
テータス情報が読み出されているのかがステータスレジ
スタのビット情報（第２および第１ビット目の各情報）
によって判別できるため、従来の半導体記憶装置のステ
ータス読み出し方法との互換性を保つこともできる。 （実施形態５）本実施形態５では、データ転送に関する
動作状態を格納可能とするステータスレジスタを有する
場合である。
テータスレジスタを読み出すための特別なコマンドを用
いることなしに、複数のステータスからその一つ（また
は複数）を読み出す場合、どのステータスレジスタのス
テータス情報が読み出されているのかがステータスレジ
スタのビット情報（第２および第１ビット目の各情報）
によって判別できるため、従来の半導体記憶装置のステ
ータス読み出し方法との互換性を保つこともできる。 （実施形態５）本実施形態５では、データ転送に関する
動作状態を格納可能とするステータスレジスタを有する
場合である。
【０１０１】同一半導体チップ上に、半導体記憶装置と
して、フラッシュメモリアレイと２つのＳＲＡＭアレイ
とが集積されている場合の各ＳＲＡＭアレイとフラッシ
ュメモリアレイとの間のデータ転送に関するステータス
記憶手段としての転送ステータスレジスタについて説明
する。
して、フラッシュメモリアレイと２つのＳＲＡＭアレイ
とが集積されている場合の各ＳＲＡＭアレイとフラッシ
ュメモリアレイとの間のデータ転送に関するステータス
記憶手段としての転送ステータスレジスタについて説明
する。
【０１０２】このようなデータ転送に関する半導体記憶
装置としては、本出願者が特願２０００−１７６１８２
号において詳細に開示している。即ち、図５に示すよう
に、一対のＳＲＡＭアレイであるＳＲＡＭ０，ＳＲＡＭ
１が設けられており、例えばＳＲＡＭ１が外部のＣＰＵ
（中央演算処理装置；図示せず）に対して、Ｉ／Ｏ端子
（ピン）によって、データの読み出しおよび書き込みが
可能になっている。各ＳＲＡＭ０およびＳＲＡＭ１と同
一チップ上に、フラッシュメモリアレイ１１が、各ＳＲ
ＡＭ０およびＳＲＡＭ１とは独立して動作可能に配設さ
れている。各ＳＲＡＭ０およびＳＲＡＭ１とフラッシュ
メモリアレイ１１とは、ＷＳＭによって相互にデータ転
送動作が可能になっている。
装置としては、本出願者が特願２０００−１７６１８２
号において詳細に開示している。即ち、図５に示すよう
に、一対のＳＲＡＭアレイであるＳＲＡＭ０，ＳＲＡＭ
１が設けられており、例えばＳＲＡＭ１が外部のＣＰＵ
（中央演算処理装置；図示せず）に対して、Ｉ／Ｏ端子
（ピン）によって、データの読み出しおよび書き込みが
可能になっている。各ＳＲＡＭ０およびＳＲＡＭ１と同
一チップ上に、フラッシュメモリアレイ１１が、各ＳＲ
ＡＭ０およびＳＲＡＭ１とは独立して動作可能に配設さ
れている。各ＳＲＡＭ０およびＳＲＡＭ１とフラッシュ
メモリアレイ１１とは、ＷＳＭによって相互にデータ転
送動作が可能になっている。
【０１０３】図６および図７はそれぞれ、本発明の実施
形態５の半導体記憶装置におけるステータスレジスタの
ビット構成図であって、図６は転送ステータスレジスタ
（ＴＳＲ）のビット構成図、図７はコマンドステータス
レジスタ（ＣＳＲ）のビット構成図である。なお、以下
の説明では、例えばステータスレジスタＴＳＲのｉ（ｉ
は自然数）番目のビットを示すために、ＴＳＲｉの表記
を用いる。
形態５の半導体記憶装置におけるステータスレジスタの
ビット構成図であって、図６は転送ステータスレジスタ
（ＴＳＲ）のビット構成図、図７はコマンドステータス
レジスタ（ＣＳＲ）のビット構成図である。なお、以下
の説明では、例えばステータスレジスタＴＳＲのｉ（ｉ
は自然数）番目のビットを示すために、ＴＳＲｉの表記
を用いる。
【０１０４】まず、図６の転送ステータスレジスタモー
ドのビット構成例について説明する。
ドのビット構成例について説明する。
【０１０５】ＴＳＲ７（ＷＳＭＳ）は、ライトステート
マシンの動作状態を表しており、ＴＳＲ７＝「１」の時
は、後述するＨＳＰ（High Speed Plane）からフラッシ
ュメモリへのデータ転送動作または、フラッシュメモリ
からＨＳＰへのデータ転送動作が完了している「待機
中」を示している。また、ＳＲ７＝「０」の時は、ＨＳ
Ｐからフラッシュメモリへのデータ転送動作中または、
フラッシュメモリからＨＳＰへのデータ転送動作中であ
る「動作中」を示している。なお、上記ＨＳＰとは、各
ＳＲＡＭとフラッシュメモリ間でデータ転送するときに
用いる当該ＳＲＡＭのことである。上記ＨＳＰを４分割
したものをＨＳＰページと称し、それぞれＨＳＰページ
０〜ＨＳＰページ３と表し、図５ではＳＲＡＭ０，ＳＲ
ＡＭ１がそれぞれＨＳＰページに相当する。
マシンの動作状態を表しており、ＴＳＲ７＝「１」の時
は、後述するＨＳＰ（High Speed Plane）からフラッシ
ュメモリへのデータ転送動作または、フラッシュメモリ
からＨＳＰへのデータ転送動作が完了している「待機
中」を示している。また、ＳＲ７＝「０」の時は、ＨＳ
Ｐからフラッシュメモリへのデータ転送動作中または、
フラッシュメモリからＨＳＰへのデータ転送動作中であ
る「動作中」を示している。なお、上記ＨＳＰとは、各
ＳＲＡＭとフラッシュメモリ間でデータ転送するときに
用いる当該ＳＲＡＭのことである。上記ＨＳＰを４分割
したものをＨＳＰページと称し、それぞれＨＳＰページ
０〜ＨＳＰページ３と表し、図５ではＳＲＡＭ０，ＳＲ
ＡＭ１がそれぞれＨＳＰページに相当する。
【０１０６】ＴＳＲ６（ＨＰＳ１：High Speed Plane S
tatus）、ＴＳＲ５（ＨＰＳ０）は、ＨＳＰからフラッ
シュメモリへのデータ転送時に、ＴＳＲ７〜ＴＳＲ５の
組合せ（複数ビット）により、現在データ転送に使用し
ているＨＳＰページ（ページ状態）を確認（半導体メモ
リアレイを判別）することが可能となる。なお、上記Ｈ
ＰＳ１とは、ＨＳＰページ１のステータスビットであ
り、これはＨＳＰページ１の状態を示し、上記ＨＰＳ０
とは、ＨＳＰページ０のステータスビットであり、これ
はＨＳＰページ０の状態を示している。
tatus）、ＴＳＲ５（ＨＰＳ０）は、ＨＳＰからフラッ
シュメモリへのデータ転送時に、ＴＳＲ７〜ＴＳＲ５の
組合せ（複数ビット）により、現在データ転送に使用し
ているＨＳＰページ（ページ状態）を確認（半導体メモ
リアレイを判別）することが可能となる。なお、上記Ｈ
ＰＳ１とは、ＨＳＰページ１のステータスビットであ
り、これはＨＳＰページ１の状態を示し、上記ＨＰＳ０
とは、ＨＳＰページ０のステータスビットであり、これ
はＨＳＰページ０の状態を示している。
【０１０７】ＴＳＲ４（ＴＳ）は、転送ステータスを表
しており、ＴＳＲ４＝「１」の時は「転送失敗」であ
り、ＴＳＲ４＝「０」の時は「転送成功」である。
しており、ＴＳＲ４＝「１」の時は「転送失敗」であ
り、ＴＳＲ４＝「０」の時は「転送成功」である。
【０１０８】ＴＳＲ３（Ｖｃｃｗ）は、Ｖｃｃｗ（転送
時のＶｃｃｗは電源電圧のレベルをモニタする端子を示
している）の状態を表しており、ＴＳＲ３＝「１」の時
は「Ｖｃｃｗのロウレベルを検出、転送動作中止」の状
態であり、ＴＳＲ３＝「０」の時は電源電圧が「Ｖｃｃ
ｗは問題なし」の正常レベル状態である。
時のＶｃｃｗは電源電圧のレベルをモニタする端子を示
している）の状態を表しており、ＴＳＲ３＝「１」の時
は「Ｖｃｃｗのロウレベルを検出、転送動作中止」の状
態であり、ＴＳＲ３＝「０」の時は電源電圧が「Ｖｃｃ
ｗは問題なし」の正常レベル状態である。
【０１０９】ＴＳＲ２（ＴＳＳ）は、転送中断ステータ
スを表しており、ＴＳＲ２＝「１」の時は「転送中断
中」であり、ＴＳＲ２＝「０」の時は「転送実行中また
は転送完了」である。
スを表しており、ＴＳＲ２＝「１」の時は「転送中断
中」であり、ＴＳＲ２＝「０」の時は「転送実行中また
は転送完了」である。
【０１１０】ＴＳＲ１（ＤＰＳ）は、デバイスプロテク
トの状態を表しており、ＴＳＲ＝「１」の時は「ブロッ
クロックビットによるロックを検出したため、転送動作
中止」の状態であり、ＴＳＲ１＝０の時は「アンロッ
ク」の状態である。
トの状態を表しており、ＴＳＲ＝「１」の時は「ブロッ
クロックビットによるロックを検出したため、転送動作
中止」の状態であり、ＴＳＲ１＝０の時は「アンロッ
ク」の状態である。
【０１１１】ＴＳＲ０は、転送ステータスレジスタモー
ド（転送ステータスレジスタに格納されるステータス情
報を出力する動作モード）を示しており、常に「１」が
読み出される。仮に、ＴＳＲ０＝「０」が読み出された
場合、ステータスレジスタは、後述の例えばコマンドス
テータスレジスタモードを示していてもよい（図７のＣ
ＳＲ０を参照）。
ド（転送ステータスレジスタに格納されるステータス情
報を出力する動作モード）を示しており、常に「１」が
読み出される。仮に、ＴＳＲ０＝「０」が読み出された
場合、ステータスレジスタは、後述の例えばコマンドス
テータスレジスタモードを示していてもよい（図７のＣ
ＳＲ０を参照）。
【０１１２】以上のようなステータスビットを設け、こ
れらを組み合わせることにより、以下のように、各ＳＲ
ＡＭとフラッシュメモリ間のデータ転送に係る多様な動
作状態を表現することができる。
れらを組み合わせることにより、以下のように、各ＳＲ
ＡＭとフラッシュメモリ間のデータ転送に係る多様な動
作状態を表現することができる。
【０１１３】即ち、
ＴＳＲ７＝１、ＴＳＲ２＝０ ＝転送終了
ＴＳＲ７＝０、ＴＳＲ６＝１、ＴＳＲ５＝１ ＝ＨＳＰページ３転送中
ＴＳＲ７＝０、ＴＳＲ６＝１、ＴＳＲ５＝０ ＝ＨＳＰページ２転送中
ＴＳＲ７＝０、ＴＳＲ６＝０、ＴＳＲ５＝１ ＝ＨＳＰページ１転送中
ＴＳＲ７＝０、ＴＳＲ６＝０、ＴＳＲ５＝０ ＝ＨＳＰページ０転送中
上記の通り、ＴＳＲ７、ＴＳＲ６およびＴＳＲ５の組み
合わせにより、現在転送に使用しているＨＳＰページの
確認が可能である。
合わせにより、現在転送に使用しているＨＳＰページの
確認が可能である。
【０１１４】さらに、
ＴＳＲ６＝１、ＴＳＲ５＝１、ＴＳＲ２＝１ ＝ＨＳＰページ３転送中断中
ＴＳＲ６＝１、ＴＳＲ５＝０、ＴＳＲ２＝１ ＝ＨＳＰページ２転送中断中
ＴＳＲ６＝０、ＴＳＲ５＝１、ＴＳＲ２＝１ ＝ＨＳＰページ１転送中断中
ＴＳＲ６＝０、ＴＳＲ５＝０、ＴＳＲ２＝１ ＝ＨＳＰページ０転送中断中
なお、転送ステータスレジスタモードは、転送コマンド
が、入力されたときにのみ移行する。即ち、転送コマン
ドを入力した後、ステータスレジスタを読み出すと、そ
のＴＳＲ０は「１」を示す。
が、入力されたときにのみ移行する。即ち、転送コマン
ドを入力した後、ステータスレジスタを読み出すと、そ
のＴＳＲ０は「１」を示す。
【０１１５】次に、図７のコマンドステータスレジスタ
（ＣＳＲ）のビット構成例について説明する。
（ＣＳＲ）のビット構成例について説明する。
【０１１６】コマンドステータスレジスタ（ＣＳＲ）に
格納されたステータス情報を出力する動作モードである
コマンドステータスレジスタモードのＣＳＲ７〜ＣＳＲ
１は、従来のステータスレジスタのビット構成と同じで
ある。
格納されたステータス情報を出力する動作モードである
コマンドステータスレジスタモードのＣＳＲ７〜ＣＳＲ
１は、従来のステータスレジスタのビット構成と同じで
ある。
【０１１７】ＣＳＲ０は、このモードにおいて常に
「０」が読み出されるが、従来のコマンドステータスレ
ジスタとは異なり、将来の機能拡張のために予約されて
いるビットではなく、ＣＳＲ０の値で転送ステータスレ
ジスタモードとコマンドステータスレジスタモードを判
別するために設けられている。仮に、ＣＳＲ０＝「１」
が読み出された場合、ステータスレジスタは転送ステー
タスレジスタモードを示している（図６のＴＳＲ０を参
照）。
「０」が読み出されるが、従来のコマンドステータスレ
ジスタとは異なり、将来の機能拡張のために予約されて
いるビットではなく、ＣＳＲ０の値で転送ステータスレ
ジスタモードとコマンドステータスレジスタモードを判
別するために設けられている。仮に、ＣＳＲ０＝「１」
が読み出された場合、ステータスレジスタは転送ステー
タスレジスタモードを示している（図６のＴＳＲ０を参
照）。
【０１１８】以上のように、本実施形態５によれば、コ
マンドステータスレジスタと転送時ステータスレジスタ
の２つのステータスレジスタを持つことで、半導体記憶
装置の表現力を増大させることができる。コマンドステ
ータスレジスタモードと転送ステータスレジスタモード
を、入力されたコマンドをＣＳＭが解釈し、その解釈結
果によって切り換え、ステータスレジスタのビットによ
りどのモードであるかの判別が可能である。これは、コ
マンドによって各ステータスレジスタが選択されるの
で、特別なステータスレジスタ読み出し用コマンドは必
要としないので、従来の半導体記憶装置のステータス読
み出し方法との互換性を保つことも可能である。また、
転送ステータスレジスタモードでは、データ転送中のア
ドレスが解るため、データ転送中であってもデータ転送
済みのアドレスに対して、データ転送が可能となる。
マンドステータスレジスタと転送時ステータスレジスタ
の２つのステータスレジスタを持つことで、半導体記憶
装置の表現力を増大させることができる。コマンドステ
ータスレジスタモードと転送ステータスレジスタモード
を、入力されたコマンドをＣＳＭが解釈し、その解釈結
果によって切り換え、ステータスレジスタのビットによ
りどのモードであるかの判別が可能である。これは、コ
マンドによって各ステータスレジスタが選択されるの
で、特別なステータスレジスタ読み出し用コマンドは必
要としないので、従来の半導体記憶装置のステータス読
み出し方法との互換性を保つことも可能である。また、
転送ステータスレジスタモードでは、データ転送中のア
ドレスが解るため、データ転送中であってもデータ転送
済みのアドレスに対して、データ転送が可能となる。
【０１１９】なお、上記実施形態１〜５では、半導体記
憶装置について説明したが、本発明の半導体記憶装置を
携帯電話装置やコンピュータなどのような情報機器に容
易に組み込むことができて、本発明の効果を奏すること
ができる。例えば、図８に示すように、情報機器３００
が、ＲＡＭ（ＳＲＡＭやＤＲＡＭなど）やＲＯＭまたは
フラッシュメモリなどの情報記憶手段と、制御入力手段
と、初期画面や情報処理結果などを表示する液晶表示装
置などの表示手段と、制御入力手段からの制御指令を受
けて、所定の情報処理プログラムやそのデータに基づい
て、情報記憶手段に対して情報の読出／書込処理（メモ
リ動作）やデータ転送動作などを行いつつ各種情報処理
するＣＰＵ（中央処理演算装置）とを有する場合に、本
発明の半導体記憶装置を情報記憶手段に容易に用いるこ
とができる。
憶装置について説明したが、本発明の半導体記憶装置を
携帯電話装置やコンピュータなどのような情報機器に容
易に組み込むことができて、本発明の効果を奏すること
ができる。例えば、図８に示すように、情報機器３００
が、ＲＡＭ（ＳＲＡＭやＤＲＡＭなど）やＲＯＭまたは
フラッシュメモリなどの情報記憶手段と、制御入力手段
と、初期画面や情報処理結果などを表示する液晶表示装
置などの表示手段と、制御入力手段からの制御指令を受
けて、所定の情報処理プログラムやそのデータに基づい
て、情報記憶手段に対して情報の読出／書込処理（メモ
リ動作）やデータ転送動作などを行いつつ各種情報処理
するＣＰＵ（中央処理演算装置）とを有する場合に、本
発明の半導体記憶装置を情報記憶手段に容易に用いるこ
とができる。
【０１２０】なお、上記実施形態１〜５を、更に体系化
して整理すると、以下の（１）〜（２７）のように整理
することができる。これによって、本発明の目的が達成
される。 （１）制御指令に基づくメモリアレイの動作状態に関す
るデータを格納可能とするステータス記憶手段が配設さ
れた半導体記憶装置において、該ステータス記憶手段
は、その格納内容を多様化するべく複数配設され、選択
制御信号に応じた所定のステータス記憶手段の出力デー
タを該複数のステータ記憶手段の各出力データから選択
出力可能とする第１ステータス選択手段が配設された半
導体記憶装置。 （２）複数のブロックを有するメモリアレイと、該メモ
リアレイの動作状態に関するデータを格納可能とする複
数のステータス記憶手段と、該複数のステータス記憶手
段の各出力データから選択制御信号に基づいて選択的に
出力する第２ステータス選択手段とを備えた半導体記憶
装置。 （３）複数のブロックを有するメモリアレイと、該メモ
リアレイの動作状態に関するデータを格納可能とする複
数のステータス記憶手段と、該複数のステータス記憶手
段の各出力データのうち２つ以上の該出力データを選択
制御信号に基づいて選択的に出力する第３ステータス選
択手段とを備えた半導体記憶装置。 （４）前記第１〜第３ステータス選択手段の何れかで選
択した選択データと前記メモリアレイからの読出情報と
の何れかを選択的に出力するデータ切換手段を有する上
記（１）〜（３）の何れかに記載の半導体記憶装置。 （５）前記出力データが第１データバスに出力され、該
第１データバス上のデータと前記読出情報との何れかが
第２データバスに出力される上記（１）〜（４）の何れ
かに記載の半導体記憶装置。 （６）入力制御指令に基づく選択制御信号により前記第
１〜第３ステータス選択手段の少なくとも何れかを制御
する上記（１）〜（５）の何れかに記載の半導体記憶装
置。 （７）前記入力制御指令の入力コマンドが解読され、そ
の解読結果に基づいて選択制御信号を発生する選択制御
信号発生手段を有し、該選択制御信号によって前記第１
〜第３ステータス選択手段の少なくとも何れかを制御す
る上記（６）に記載の半導体記憶装置。 （８）前記第１データバスのバス幅は、前記第２データ
バスのバス幅以下である上記（５）に記載の半導体記憶
装置。 （９）前記ステータス記憶手段はステータスレジスタで
構成され、前記第１データバスのバス幅は、前記ステー
タスレジスタのビット幅以上である上記（５）または
（８）に記載の半導体記憶装置。 （１０）前記出力データを同時に出力する第１データバ
スのバス幅は、前記選択的に出力されたデータのビット
幅の合計以上である上記（３）に記載の半導体記憶装
置。 （１１）前記ステータス記憶手段は消去／書き込み処理
中のアドレスを格納可能とする上記（１）〜（１０）の
何れかに記載の半導体記憶装置。 （１２）前記ステータス記憶手段は、該ステータス記憶
手段の判別情報を格納可能とする上記（１）〜（１１）
の何れかに記載の半導体記憶装置。 （１３）複数の半導体メモリアレイが一つのチップに集
積され、相互にデータ転送を可能とする半導体記憶装置
において、データ転送に係る動作状態に関するデータを
格納可能とするステータス記憶手段を有する半導体記憶
装置。 （１４）前記ステータス記憶手段は、ライトステートマ
シンの動作状態を表わす第１ビットを含む上記（１３）
に記載の半導体記憶装置。 （１５）前記第１ビットが「１」の時は待機中を示し、
「０」の時は動作中を示す上記（１４）に記載の半導体
記憶装置。 （１６）前記ステータス記憶手段は、前記複数の半導体
メモリアレイのページ状態を表わす第２の複数ビットを
含む上記（１３）〜（１５）の何れかに記載の半導体記
憶装置。 （１７）前記第２の複数ビットによって、前記複数の半
導体メモリアレイを判別可能とした上記（１６）に記載
の半導体記憶装置。 （１８）前記ステータス記憶手段は、転送ステータスを
表わす第３ビットを含む上記（１３）〜（１７）の何れ
かに記載の半導体記憶装置。 （１９）前記第３ビットが「１」の時は転送失敗状態を
示し、「０」の時は転送成功状態を示す上記（１８）に
記載の半導体記憶装置。 （２０）前記ステータス記憶手段は、電源電圧レベル検
出状態を表わす第４ビットを含む上記（１３）〜（１
９）の何れかに記載の半導体記憶装置。 （２１）前記第４ビットが「１」の時はロウレベル検出
状態を示し、「０」の時は正常レベル検出状態を示す上
記（２０）に記載の半導体記憶装置。 （２２）前記ステータス記憶手段は、転送中断ステータ
スを表わす第５ビットを含む上記（１３）〜（２１）の
何れかに記載の半導体記憶装置。 （２３）前記第５ビットが「１」の時は転送中断中を示
し、「０」の時は転送実行中または転送完了を示す上記
（２２）に記載の半導体記憶装置。 （２４）前記ステータス記憶手段は、デバイスプロテク
トの状態を表わす第６ビットを含む上記（１３）〜（２
３）の何れかに記載の半導体記憶装置。 （２５）前記第６ビットが「１」の時はブロックロック
ビットによるロックを検出し動作中止中を示し、「０」
の時はアンロック状態を示す上記（２４）に記載の半導
体記憶装置。 （２６）前記ステータス記憶手段は、ステータスレジス
タモードを判別する第７ビットを含む上記（１３）〜
（２５）の何れかに記載の半導体記憶装置。 （２７）前記第７ビットが「１」の時は転送ステータス
レジスタモードを示し、「０」の時はコマンドステータ
スレジスタモード示す上記（２６）に記載の半導体記憶
装置。
して整理すると、以下の（１）〜（２７）のように整理
することができる。これによって、本発明の目的が達成
される。 （１）制御指令に基づくメモリアレイの動作状態に関す
るデータを格納可能とするステータス記憶手段が配設さ
れた半導体記憶装置において、該ステータス記憶手段
は、その格納内容を多様化するべく複数配設され、選択
制御信号に応じた所定のステータス記憶手段の出力デー
タを該複数のステータ記憶手段の各出力データから選択
出力可能とする第１ステータス選択手段が配設された半
導体記憶装置。 （２）複数のブロックを有するメモリアレイと、該メモ
リアレイの動作状態に関するデータを格納可能とする複
数のステータス記憶手段と、該複数のステータス記憶手
段の各出力データから選択制御信号に基づいて選択的に
出力する第２ステータス選択手段とを備えた半導体記憶
装置。 （３）複数のブロックを有するメモリアレイと、該メモ
リアレイの動作状態に関するデータを格納可能とする複
数のステータス記憶手段と、該複数のステータス記憶手
段の各出力データのうち２つ以上の該出力データを選択
制御信号に基づいて選択的に出力する第３ステータス選
択手段とを備えた半導体記憶装置。 （４）前記第１〜第３ステータス選択手段の何れかで選
択した選択データと前記メモリアレイからの読出情報と
の何れかを選択的に出力するデータ切換手段を有する上
記（１）〜（３）の何れかに記載の半導体記憶装置。 （５）前記出力データが第１データバスに出力され、該
第１データバス上のデータと前記読出情報との何れかが
第２データバスに出力される上記（１）〜（４）の何れ
かに記載の半導体記憶装置。 （６）入力制御指令に基づく選択制御信号により前記第
１〜第３ステータス選択手段の少なくとも何れかを制御
する上記（１）〜（５）の何れかに記載の半導体記憶装
置。 （７）前記入力制御指令の入力コマンドが解読され、そ
の解読結果に基づいて選択制御信号を発生する選択制御
信号発生手段を有し、該選択制御信号によって前記第１
〜第３ステータス選択手段の少なくとも何れかを制御す
る上記（６）に記載の半導体記憶装置。 （８）前記第１データバスのバス幅は、前記第２データ
バスのバス幅以下である上記（５）に記載の半導体記憶
装置。 （９）前記ステータス記憶手段はステータスレジスタで
構成され、前記第１データバスのバス幅は、前記ステー
タスレジスタのビット幅以上である上記（５）または
（８）に記載の半導体記憶装置。 （１０）前記出力データを同時に出力する第１データバ
スのバス幅は、前記選択的に出力されたデータのビット
幅の合計以上である上記（３）に記載の半導体記憶装
置。 （１１）前記ステータス記憶手段は消去／書き込み処理
中のアドレスを格納可能とする上記（１）〜（１０）の
何れかに記載の半導体記憶装置。 （１２）前記ステータス記憶手段は、該ステータス記憶
手段の判別情報を格納可能とする上記（１）〜（１１）
の何れかに記載の半導体記憶装置。 （１３）複数の半導体メモリアレイが一つのチップに集
積され、相互にデータ転送を可能とする半導体記憶装置
において、データ転送に係る動作状態に関するデータを
格納可能とするステータス記憶手段を有する半導体記憶
装置。 （１４）前記ステータス記憶手段は、ライトステートマ
シンの動作状態を表わす第１ビットを含む上記（１３）
に記載の半導体記憶装置。 （１５）前記第１ビットが「１」の時は待機中を示し、
「０」の時は動作中を示す上記（１４）に記載の半導体
記憶装置。 （１６）前記ステータス記憶手段は、前記複数の半導体
メモリアレイのページ状態を表わす第２の複数ビットを
含む上記（１３）〜（１５）の何れかに記載の半導体記
憶装置。 （１７）前記第２の複数ビットによって、前記複数の半
導体メモリアレイを判別可能とした上記（１６）に記載
の半導体記憶装置。 （１８）前記ステータス記憶手段は、転送ステータスを
表わす第３ビットを含む上記（１３）〜（１７）の何れ
かに記載の半導体記憶装置。 （１９）前記第３ビットが「１」の時は転送失敗状態を
示し、「０」の時は転送成功状態を示す上記（１８）に
記載の半導体記憶装置。 （２０）前記ステータス記憶手段は、電源電圧レベル検
出状態を表わす第４ビットを含む上記（１３）〜（１
９）の何れかに記載の半導体記憶装置。 （２１）前記第４ビットが「１」の時はロウレベル検出
状態を示し、「０」の時は正常レベル検出状態を示す上
記（２０）に記載の半導体記憶装置。 （２２）前記ステータス記憶手段は、転送中断ステータ
スを表わす第５ビットを含む上記（１３）〜（２１）の
何れかに記載の半導体記憶装置。 （２３）前記第５ビットが「１」の時は転送中断中を示
し、「０」の時は転送実行中または転送完了を示す上記
（２２）に記載の半導体記憶装置。 （２４）前記ステータス記憶手段は、デバイスプロテク
トの状態を表わす第６ビットを含む上記（１３）〜（２
３）の何れかに記載の半導体記憶装置。 （２５）前記第６ビットが「１」の時はブロックロック
ビットによるロックを検出し動作中止中を示し、「０」
の時はアンロック状態を示す上記（２４）に記載の半導
体記憶装置。 （２６）前記ステータス記憶手段は、ステータスレジス
タモードを判別する第７ビットを含む上記（１３）〜
（２５）の何れかに記載の半導体記憶装置。 （２７）前記第７ビットが「１」の時は転送ステータス
レジスタモードを示し、「０」の時はコマンドステータ
スレジスタモード示す上記（２６）に記載の半導体記憶
装置。
【０１２１】
【発明の効果】以上のように、本発明によれば、複数の
ステータ記憶手段を持つことで、半導体記憶装置の色々
な動作状態を表すことができる。また、複数のステータ
ス記憶手段は、入力されたコマンドの解釈結果によって
選択されるため、各ステータス専用の読み出し制御指令
（コマンド）を必要とせず、従来の半導体記憶装置のス
テータス読み出し方法との互換性を保つこともできる。
ステータ記憶手段を持つことで、半導体記憶装置の色々
な動作状態を表すことができる。また、複数のステータ
ス記憶手段は、入力されたコマンドの解釈結果によって
選択されるため、各ステータス専用の読み出し制御指令
（コマンド）を必要とせず、従来の半導体記憶装置のス
テータス読み出し方法との互換性を保つこともできる。
【０１２２】また、複数のステータス記憶手段の格納内
容を組み合わせて出力することで、さらに多くのメモリ
チップ（メモリアレイ）の各種動作状態を表すことがで
きる。また、この場合にも、複数のステータス記憶手段
は、入力された制御指令（コマンド）の解釈結果によっ
て選択されるため、各ステータス専用の読み出しコマン
ドを必要とせず、従来の半導体記憶装置のステータス読
み出し方法との互換性を保つこともできる。
容を組み合わせて出力することで、さらに多くのメモリ
チップ（メモリアレイ）の各種動作状態を表すことがで
きる。また、この場合にも、複数のステータス記憶手段
は、入力された制御指令（コマンド）の解釈結果によっ
て選択されるため、各ステータス専用の読み出しコマン
ドを必要とせず、従来の半導体記憶装置のステータス読
み出し方法との互換性を保つこともできる。
【０１２３】さらに、従来のステータス記憶手段の７ビ
ット目のようにライトステータスマシンのビジー状態を
確認するのと同様に、例えば２ビット目および１ビット
目の複数ビットによって実行中のアドレスを判別できる
ため、コマンドが完了する前に実行済みのアドレスに対
してアレイ読み出しが可能かどうかの判別ができる。こ
の場合、アドレスを判別するのに、特別なコマンドや入
出力バスを必要とせず、従来通り、ステータス記憶手段
の格納データの読み出しのみで可能であるため、従来の
半導体記憶装置のステータス読み出し方法との互換性を
保つこともできる。
ット目のようにライトステータスマシンのビジー状態を
確認するのと同様に、例えば２ビット目および１ビット
目の複数ビットによって実行中のアドレスを判別できる
ため、コマンドが完了する前に実行済みのアドレスに対
してアレイ読み出しが可能かどうかの判別ができる。こ
の場合、アドレスを判別するのに、特別なコマンドや入
出力バスを必要とせず、従来通り、ステータス記憶手段
の格納データの読み出しのみで可能であるため、従来の
半導体記憶装置のステータス読み出し方法との互換性を
保つこともできる。
【０１２４】さらに、ステータス記憶手段の格納データ
を読み出すための特別なコマンドを用いることなしに複
数のステータスからその一つを読み出す場合、どのステ
ータスデータが読み出されているかがステータス記憶手
段のビット部によって判別できるため、従来の半導体記
憶装置のステータス読み出し方法との互換性を保つこと
もできる。
を読み出すための特別なコマンドを用いることなしに複
数のステータスからその一つを読み出す場合、どのステ
ータスデータが読み出されているかがステータス記憶手
段のビット部によって判別できるため、従来の半導体記
憶装置のステータス読み出し方法との互換性を保つこと
もできる。
【０１２５】さらに、コマンドステータスと転送ステー
タスの２つのステータス記憶手段を持つことで、不揮発
性メモリチップの表現力を増大させることができる。コ
マンドステータスレジスタモードと転送ステータスレジ
スタモードをコマンドによって切り換え、ステータス記
憶手段のビットによりどのモードであるかが判別可能で
ある。これは、コマンドによって各ステータス記憶手段
が選択されるので、特別なステータスレジスタ読み出し
コマンドは必要としないので、従来の半導体記憶装置の
ステータス読み出し方法との互換性を保つことも可能で
ある。また、転送ステータスレジスタモードではデータ
転送中のアドレスが解るため、データ転送中であっても
データ転送済みのアドレスに対して、データ転送を行う
ことができる。
タスの２つのステータス記憶手段を持つことで、不揮発
性メモリチップの表現力を増大させることができる。コ
マンドステータスレジスタモードと転送ステータスレジ
スタモードをコマンドによって切り換え、ステータス記
憶手段のビットによりどのモードであるかが判別可能で
ある。これは、コマンドによって各ステータス記憶手段
が選択されるので、特別なステータスレジスタ読み出し
コマンドは必要としないので、従来の半導体記憶装置の
ステータス読み出し方法との互換性を保つことも可能で
ある。また、転送ステータスレジスタモードではデータ
転送中のアドレスが解るため、データ転送中であっても
データ転送済みのアドレスに対して、データ転送を行う
ことができる。
【図１】本発明の実施形態１のステータスレジスタ選択
回路を持つ不揮発性半導体記憶装置の要部構成を示すブ
ロック図である。
回路を持つ不揮発性半導体記憶装置の要部構成を示すブ
ロック図である。
【図２】本発明の実施形態２のステータスレジスタ選択
回路を持つ不揮発性半導体記憶装置の要部構成を示すブ
ロック図である。
回路を持つ不揮発性半導体記憶装置の要部構成を示すブ
ロック図である。
【図３】本発明の実施形態３の半導体記憶装置における
ステータスレジスタのビット構成図である。
ステータスレジスタのビット構成図である。
【図４】本発明の実施形態４の半導体記憶装置における
ステータスレジスタのビット構成図である。
ステータスレジスタのビット構成図である。
【図５】データ転送機能を持つ１チップ構成の半導体記
憶装置の要部構成を示すブロック図である。
憶装置の要部構成を示すブロック図である。
【図６】本発明の実施形態５の半導体記憶装置における
転送ステータスレジスタモードのビット構成図である。
転送ステータスレジスタモードのビット構成図である。
【図７】本発明の実施形態５の半導体記憶装置における
コマンドステータスレジスタモードのビット構成図であ
る。
コマンドステータスレジスタモードのビット構成図であ
る。
【図８】本発明の半導体記憶装置を情報機器に適用させ
た場合の情報機器の基本構成を示すブロック図である。
た場合の情報機器の基本構成を示すブロック図である。
【図９】従来の不揮発性半導体記憶装置の要部構成を示
すブロック図である。
すブロック図である。
２０，２０Ａ 不揮発性半導体記憶装置
２００，１２ ＣＳＭ（コマンドステートマシン）
２０１ ＷＳＭ（ライトステートマシン）
２０２ ＳＲ０（第１ステータスレジスタ）
２０３ ＳＲ１（第２ステータスレジスタ）
２０４，２０４Ａ ステータス切り換え回路
２０５ データ切り換え回路
２０６ センスアンプ
２０７ ＳＲ２（第３ステータスレジスタ）
１１ フラッシュメモリ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 福井 陽康
大阪府大阪市阿倍野区長池町22番22号 シ
ャープ株式会社内
(72)発明者 森 康通
大阪府大阪市阿倍野区長池町22番22号 シ
ャープ株式会社内
Ｆターム(参考） 5B015 JJ00 KB36 KB91
5B025 AD00 AE00
5B060 CA17
Claims (22)
- 【請求項１】 入力されるコマンドによってその動作が
制御される半導体記憶装置において、 該入力されたコマンドを解析してその結果を出力するコ
マンドステートマシンと、 該半導体記憶装置の状態情報を保持する複数のステータ
スレジスタと、 該複数のステータスレジスタからの出力を入力し、その
うちの一つまたは二つ以上を第１のデータバスへ選択的
に出力する第１の切替回路と、 該第１のデータバス上のデータと、センスアンプからの
出力データとを入力し、そのどちらかを第２のデータバ
スへ選択的に出力する第２の切替回路とを備え、 該第１および第２の切替回路のうち、少なくとも第１の
切替回路は、該コマンドステートマシンが出力するコマ
ンドの解釈結果によって制御される半導体記憶装置。 - 【請求項２】 前記複数のステータスレジスタには、そ
の各々を一意に識別するための識別情報を含む請求項１
記載の半導体記憶装置。 - 【請求項３】 前記複数のステータスレジスタには、前
記コマンドで指定された動作を実行中のアドレス情報を
含む請求項１または２記載の半導体記憶装置。 - 【請求項４】 前記複数のステータスレジスタに格納さ
れた状態情報は、前記コマンドが入力された後に、外部
制御端子に入力された読出し制御信号に従って外部に出
力するよう制御する手段を有する請求項１〜３の何れか
に記載の半導体記憶装置。 - 【請求項５】 複数のメモリアレイを有し、その各々は
互いに独立して動作可能で、該複数のメモリアレイ間で
データ転送を行う機能を有する半導体記憶装置におい
て、 該複数のメモリアレイの状態情報を保持する複数のステ
ータスレジスタと、 該複数のステータスレジスタからの出力データを入力
し、そのうちの一つまたは二つ以上を第１のデータバス
へ選択的に出力する第１の切替回路と、 該第１のデータバス上のデータと、センスアンプからの
出力データとを入力し、そのどちらかを第２のデータバ
スへ選択的に出力する第２の切替回路とを備える半導体
記憶装置。 - 【請求項６】 外部から入力されるコマンドによってそ
の動作が制御される半導体記憶装置において、前記入力
されたコマンドを解析してその結果を出力するコマンド
ステートマシンをさらに有し、前記第１および第２の切
替回路は該コマンドステートマシンが出力するコマンド
の解釈結果によって制御される請求項５記載の半導体記
憶装置。 - 【請求項７】 前記複数のステータスレジスタは、少な
くとも前記半導体記憶装置に共通の動作に係る状態情報
を保持する一つ以上の第１のステータスレジスタ群と、
前記メモリアレイ間のデータ転送動作に係る状態情報を
保持する一つ以上の第２のステータスレジスタ群からな
る請求項５または６記載の半導体記憶装置。 - 【請求項８】 前記第１および第２のステータスレジス
タ群には、その各々が第１および第２のステータスレジ
スタ群の何れに属するかを識別する情報を含む請求項７
記載の半導体記憶装置。 - 【請求項９】 前記第１および第２のステータスレジス
タ群には、その各々を一意に識別するための識別情報を
含む請求項７または８記載の半導体記憶装置。 - 【請求項１０】 前記第２のステータスレジスタ群に
は、前記コマンドで指定された動作を実行中のアドレス
情報を含む請求項７〜９の何れかに記載の半導体記憶装
置。 - 【請求項１１】 前記第１および第２のステータスレジ
スタに格納された状態情報は、前記コマンドが入力され
た後に、外部制御端子に入力された読出し制御信号に従
って外部に出力するよう制御する手段を有する請求項７
〜１０の何れかに記載の半導体記憶装置。 - 【請求項１２】 前記コマンドステートマシンが出力す
るコマンドの解析結果を入力し、該解析結果に従ってコ
マンドで指定された動作の実行を制御するライトステー
トマシンをさらに有し、前記第２のステータスレジスタ
群には、前記ライトステートマシンが前記複数のメモリ
アレイ間のデータ転送動作を実行中か否かを示す情報を
含む請求項７〜１１の何れかに記載の半導体記憶装置。 - 【請求項１３】 前記複数のメモリアレイのうち、少な
くとも一つは他のメモリアレイより高速にアクセスが可
能なメモリアレイを含み、該高速アクセス可能なメモリ
アレイはさらに複数のメモリ領域であるページに分割さ
れ、該高速アクセス可能なメモリアレイと他のメモリア
レイ間のデータ転送動作において、前記第２のステータ
スレジスタ群には、該データ転送動作中のページを示す
情報を含む請求項７〜１２の何れかに記載の半導体記憶
装置。 - 【請求項１４】 前記第２のステータスレジスタ群に
は、前記メモリアレイ間のデータ転送が正常に終了した
か否かを示すデータ転送結果情報を含む請求項７〜１３
の何れかに記載の半導体記憶装置。 - 【請求項１５】 供給される電源電圧を検出する手段を
有し、前記第２のステータスレジスタ群には、前記メモ
リアレイ間のデータ転送動作中に電源電圧が異常か否か
を示す情報を含む請求項７〜１４の何れかに記載の半導
体記憶装置。 - 【請求項１６】 前記第２のステータスレジスタ群に
は、前記メモリアレイ間のデータ転送動作を現在実行中
か中断中かを示す情報を含む請求項７〜１５の何れかに
記載の半導体記憶装置。 - 【請求項１７】 前記複数のメモリアレイに対する書換
え動作から記憶情報を保護する機能を有し、前記第２の
ステータスレジスタ群には、前記書換え動作の保護状態
を示す情報であり、書換え動作が保護されたメモリアレ
イに対して、前記コマンドにより前記データ転送動作を
指示されたとき、保護状態を検出したことによりデータ
転送動作を中止したことを示す情報を含む請求項７〜１
６の何れかに記載の半導体記憶装置。 - 【請求項１８】 前記複数のメモリアレイのうち、前記
高速アクセス可能なメモリアレイはＳＲＡＭ（Static R
andom Access Memory）素子からなり、その他のメモリ
アレイは電気的に書込みおよび消去動作が可能な不揮発
性半導体記憶素子からなる請求項５〜１７の何れかに記
載の半導体記憶装置。 - 【請求項１９】 前記第１のデータバスのバス幅は、前
記第２のデータバスのバス幅以下である請求項１〜１８
の何れかに記載の半導体記憶装置。 - 【請求項２０】 前記第１のデータバスのバス幅は、第
１または第２のステータスレジスタ群のビット幅以上で
ある請求項７〜１８の何れかに記載の半導体記憶装置。 - 【請求項２１】 前記第１のデータバスのバス幅は、第
１および第２のステータスレジスタ群のビット幅の合計
以上である請求項７〜１８の何れかに記載の半導体記憶
装置。 - 【請求項２２】 請求項１〜２１の何れかに記載の半導
体記憶装置を用いてデータ転送動作およびメモリ動作の
少なくとも何れかを行う情報機器。
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