JP2002025246A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性半導体記憶装置において、特定の領
域に対する書き込みを禁止することが望まれている。 【解決手段】 各バンク１５ａ〜１５ｄのメモリセルア
レイ２１には、記憶部２１ａが設けられている。この記
憶部には、設定モードにおいて、メモリセルアレイに対
する書き込み禁止データが選択的に記憶される。判定回
路２６は、初期化モード時に記憶部から読み出された書
き込み禁止データを保持し、この書き込み禁止データに
応じて、メモリセルアレイに対するアクセスを制御す
る。記憶部制御回路２７は、設定モード及び初期化モー
ド時に前記記憶部２１ａの選択を可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばメモリのプ
ロテクト機能を有する半導体記憶装置に関する。

【０００２】

【従来の技術】近年、強誘電体ＲＡＭ（Ferroelectric
Random Access Memory）などの不揮発性半導体記憶装置
の開発が進んでいる。この不揮発性半導体記憶装置は電
源を切ってもデータを保持できる不揮発性と、プログラ
ムを実行するために必要なデータの高速読み書きができ
る利点を有している。この不揮発性半導体記憶装置の大
容量化が進むことにより、従来のＲＯＭ及びＲＡＭの両
方を不揮発性半導体記憶装置に置き換えることが可能に
なる。

【０００３】

【発明が解決しようとする課題】ところで、不揮発性半
導体記憶装置により、従来のＲＯＭ及びＲＡＭの両方を
代替した場合、制御が容易になる利点や回路の小型化が
可能になる利点が招来される。しかし、この種の不揮発
性半導体記憶装置によりシステムを構成した場合、従来
はＲＯＭに書き込まれていたため破壊されることがなか
ったプログラムやデータが、書き込み可能な不揮発性半
導体記憶装置に保存される。このため、動作検証の不十
分なアプリケーションプログラムなどにより、不揮発性
半導体記憶装置に記憶されたプログラムやデータが破壊
される虞がある。

【０００４】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、特定の領域
に対する書き込みを禁止することが可能な半導体記憶装
置を提供しようとするものである。

【０００５】

【課題を解決するための手段】本発明は、上記課題を解
決するため、複数のバンクに分割されたメモリセルアレ
イと、各バンクのメモリセルアレイに設けられ、書き込
み又は読み出しの可否を指定するデータが記憶される記
憶部と、前記記憶部に記憶されたデータに応じて、前記
バンクのメモリセルアレイへの書き込みを制限する判別
回路とを具備している。

【０００６】また、本発明は、複数のバンクに分割され
たメモリセルアレイと、各バンクのメモリセルアレイに
設けられ、書き込み又は読み出しの可否を指定するデー
タが記憶される記憶部と、隣接する複数の前記バンクに
より共有され、前記各バンクのメモリセルアレイとデー
タを授受するデータ線と、初期化モード時に、選択され
たバンクの前記記憶部から読み出されたデータを前記デ
ータ線を介して取り込み、この取り込んだデータに応じ
て、前記バンクのメモリセルアレイへの書き込みを制限
する判別回路とを具備している。

【０００７】さらに、本発明は、複数のバンクに分割さ
れたメモリセルアレイと、各バンクのメモリセルアレイ
に設けられ、書き込みの可否を指定するデータが記憶さ
れる記憶部と、隣接する複数の前記バンクにより共有さ
れ、前記各バンクのメモリセルアレイとデータを授受す
るデータ線と、初期化モード時に、選択されたバンクの
前記記憶部から読み出されたデータを前記データ線を介
して取り込み、この取り込んだデータに応じて、前記バ
ンクのメモリセルアレイへの書き込みを制限する判別回
路と、前記データ線に挿入接続され、前記初期化モード
時にデータ線を遮断する遮断回路とを具備している。

【０００８】また、本発明は、複数のバンクに分割され
たメモリセルアレイと、前記バンクのメモリセルアレイ
への書き込みを制限する判別回路とを具備し、前記判別
回路は、ヒューズを有し、このヒューズに設定されたデ
ータに応じて前記バンクのメモリセルアレイへの書き込
みを制限する。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００１０】図１は、本発明の第１の実施例を示すもの
であり、例えば４つのバンクを有する不揮発性半導体記
憶装置の構成を示している。このバンクの数は４つに限
定されるものではない。本実施例はカラムアドレスバッ
ファ１１、ロウアドレスバッファ１２、プリデコーダ１
３、コマンドデコーダ１４、バンク１５ａ、１５ｂ、１
５ｃ、１５ｄ、メインアンプ１６ａ、１６ｂ、ライトバ
ッファ１７ａ、１７ｂ、出力バッファ１８、入力バッフ
ァ１９で構成される。

【００１１】すなわち、アドレス信号はカラムアドレス
バッファ１１及びロウアドレスバッファ１２を介してプ
リデコーダ１３に供給される。また、２つの／ＲＡＳ
（／は反転信号を示す）、／ＣＡＳ、書き込み制御信号
／ＷＥ、チップイネーブル信号／ＣＥなどがコマンドデ
コーダ１４に供給される。前記プリデコーダ１３から出
力されるロウアドレス信号、カラムアドレス信号、及び
バンク選択信号ＡＳ−０〜ＡＳ−３は、バンク１５ａ、
１５ｂ、１５ｃ、１５ｄにそれぞれ供給される。

【００１２】前記各バンク１５ａ、１５ｂ、１５ｃ、１
５ｄはメモリセルアレイ２１、カラムデコーダ（ＣＤ
Ｃ）２２、センスアンプ（Ｓ／Ａ）群２３、ロウデコー
ダ（ＲＤＣ）２４、ロウドライバ（ＲＤＲＶ）２５、判
別回路２６、記憶部制御回路２７から構成されている。

【００１３】前記メモリセルアレイ２１は、図示せぬ複
数の不揮発性メモリセルがマトリクス状に配置されてい
る。このメモリセルアレイ２１は、記憶部２１ａを有し
ている。この記憶部２１ａには、後述するように、この
メモリセルアレイ２１を書き込み禁止状態に設定するた
めの書き込み禁止データが選択的にセットされる。

【００１４】前記カラムデコーダ２２は、前記プリデコ
ーダ１３から供給されるアドレス信号に応じてメモリセ
ルアレイ２１のカラムを選択する。センスアンプ群２３
はカラムデコーダ２１により選択されたカラムを駆動す
る。各センスアンプ群２３には、データ線ＤＱ、／ＤＱ
（／は反転信号を示す）が接続されている。

【００１５】前記ロウデコーダ２４は、前記プリデコー
ダ１３から供給されるアドレス信号に応じてメモリセル
アレイ２１のロウを選択する。ロウドライバ２５はロウ
デコーダ２４により選択されたロウを駆動する。

【００１６】前記判別回路２６は、前記記憶部２１ａに
設定されたデータに従ってバンクが書き込み可能かどう
か判別する。前記記憶部制御回路２７は、記憶部２１ａ
に対するアクセスを制御する。

【００１７】前記メインアンプ１６ａは、データ線Ｄ
Ｑ、／ＤＱを介して前記バンク１５ａ、１５ｂのセンス
アンプ群２３に接続されている。このメインアンプ１６
ａは、メモリセルアレイ２１から読み出され、センスア
ンプ群２３、データ線ＤＱ、／ＤＱを介して供給された
信号を増幅する。

【００１８】前記メインアンプ１６ｂは、データ線Ｄ
Ｑ、／ＤＱを介して前記バンク１５ｃ、１５ｄのセンス
アンプ群２３に接続されている。このメインアンプ１６
ｂは、メモリセルアレイ２１から読み出され、センスア
ンプ群２３、データ線ＤＱ、／ＤＱを介して供給された
信号を増幅する。

【００１９】前記メインアンプ１６ａ、１６ｂの出力信
号は出力バッファ１８を介して外部に出力される。

【００２０】入力バッファ１９には、外部から書き込み
データが供給される。この書き込みデータは前記ライト
バッファ１７ａ、１７ｂに選択的に供給される。前記ラ
イトバッファ１７ａから出力される書き込みデータは、
データ線ＤＱ、／ＤＱを介してバンク１５ａ、１５ｂの
前記センスアンプ群２３に供給される。このセンスアン
プ群２３に供給された書き込みデータは、カラムデコー
ダ２２、ロウデコーダ２４により選択されたメモリセル
に書き込まれる。

【００２１】前記ライトバッファ１７ｂから出力される
書き込みデータは、データ線ＤＱ、／ＤＱを介してバン
ク１５ｃ、１５ｄの前記センスアンプ群２３に供給され
る。このセンスアンプ群２３に供給された書き込みデー
タは、カラムデコーダ２２、ロウデコーダ２４により選
択されたメモリセルに書き込まれる。

【００２２】前記メインアンプ１６ａ、１６ｂ、ライト
バッファ１７ａ、１７ｂ、出力バッファ１８、入力バッ
ファ１９は前記コマンドデコーダ１４の出力信号に応じ
て動作される。

【００２３】上記構成において、図１に示す半導体記憶
装置の通常動作モード時の動作について概略的に説明す
る。

【００２４】カラムアドレスバッファ１１、ロウアドレ
スバッファ１２は供給されたアドレス信号を波形整形す
るとともに増幅し、プリデコーダ１３に供給する。プリ
デコーダ１３は供給されたアドレス信号に基づき、対応
するバンク１５ａ〜１５ｄにロウアドレス信号、カラム
アドレス信号、及びバンク選択信号ＡＳ−０〜ＡＳ−３
を供給する。前記バンク選択信号により、活性化された
バンクのカラムデコーダ２２、ロウデコーダ２４は、ロ
ウアドレス信号、カラムアドレス信号に基づき、所定の
メモリセルを選択する。

【００２５】データを書き込む場合、外部から供給され
たデータは入力バッファ１９、ライトバッファ１７ａ又
は１７ｂ、データ線対ＤＱ、／ＤＱを介して活性化され
ているバンク供給される。このバンクにおいて、前記ロ
ウアドレス信号、カラムアドレス信号により選択された
メモリセルにデータが書き込まれる。この際、記憶部２
１ａに書き込み禁止データが設定されている場合、判定
回路２６により、その書き込み禁止データが設定されて
いるバンクに対する書き込みが禁止される。

【００２６】一方、データを読み出す場合、活性化され
たバンクにおいて、前記ロウアドレス信号、カラムアド
レス信号により選択されたメモリセルからデータが読み
出される。このデータは、データ線対ＤＱ、／ＤＱを介
して対応するメインアンプ１６ａ又は１６ｂに供給され
る。このメインアンプ１６ａ又は１６ｂにより増幅され
たデータは出力バッファ１８を通して外部に出力され
る。

【００２７】図２は、前記バンク１５ａ〜１５ｄの構成
を示している。これらバンクの構成はいずれも同一であ
るため、バンク１５ａについてのみ説明する。

【００２８】図２において、カラムデコーダ２２は複数
のアンド回路２２_１、２２_２〜２２ _ｎにより構成されて
いる。これらアンド回路２２_１、２２_２〜２２_ｎの入力
端にはカラムアドレス信号が選択的に供給される。これ
らアンド回路２２_１、２２_２〜２２_ｎの出力信号のう
ち、アンド回路２２_２〜２２_ｎの出力信号はセンスアン
プ群２３を構成するセンスアンプ２３_２〜２３_ｎに直接
供給される。また、アンド回路２２_１の出力信号はオア
回路２２ａを介してセンスアンプ群２３を構成するセン
スアンプ２３_１に供給される。

【００２９】前記センスアンプ２３_２〜２３_ｎはアンド
回路２２_２〜２２_ｎの出力信号がハイレベルとなると活
性化され、データ線対ＤＱ、／ＤＱに接続される。ま
た、センスアンプ２３_１はオア回路２２ａの出力信号が
ハイレベルとなると活性化され、データ線対ＤＱ、／Ｄ
Ｑに接続される。

【００３０】前記センスアンプ２３_１、２３_２〜２３_ｎ
の一端部にはデータ線対ＤＱ、／ＤＱが接続され、他端
には各ビット線対ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２
〜ＢＬｎ、／ＢＬｎがそれぞれ接続されている。

【００３１】前記ロウデコーダ２４は、複数のアンド回
路２４_１、２４_２〜２４_ｎにより構成されている。これ
らアンド回路２４_１、２４_２〜２４_ｎの入力端には、ロ
ウアドレス信号が選択的に供給される。これらアンド回
路２４_１、２４_２〜２４_ｎの出力信号のうち、アンド回
路２４_２〜２４_ｎの出力信号は直接ロウドライバ２５を
構成するドライバ回路２５_２〜２５_ｎに供給される。ま
た、アンド回路２４_１の出力信号はオア回路２４ａを介
してドライバ回路２５_１に供給される。ロウアドレス信
号に応じて選択されたドライバ回路２５_１、２５_２〜２
５_ｎの出力信号はハイレベルになるものとする。

【００３２】前記ドライバ回路２５_１、２５_２〜２５_ｎ
の出力端はワード線ＷＬ１、ＷＬ２〜ＷＬｎにそれぞれ
接続されている。

【００３３】メモリセルアレイ２１において、前記各ビ
ット線対ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２〜ＢＬ
ｎ、／ＢＬｎと、ワード線ＷＬ１、ＷＬ２〜ＷＬｎの交
差部には、メモリセルＭＣが接続される。これらメモリ
セルＭＣの構成の一例を図１１、図１２に示す。

【００３４】さらに、前記ワード線ＷＬ１とビット線対
ＢＬ１、／ＢＬ１の交差部には、バンクの書き込み禁止
データを記憶する前記記憶部２１ａが設けられている。
この記憶部２１ａの構成は、他のメモリセルＭＣと同様
の構成とされている。

【００３５】前記判別回路２６には、各バンクを書き込
み可能状態に設定するための信号ＰＲＧ、判別回路内２
６内に設けられた後述するラッチ回路を初期化するため
の信号ＩＮＩ、所定のバンクを選択するバンク選択信号
ＡＳ−ｉ（ｉはバンクの番号０〜３）、書き込み、読み
出しのどちらを行っているかを示す信号ＷＲが供給され
るとともに、データ線対ＤＱ、／ＤＱを介してセンスア
ンプの出力信号が供給されている。判別回路２６の出力
信号ＢＡは、ロウデコーダ２４を構成する全てのアンド
回路２４_１、２４_２〜２４_ｎに供給されている。

【００３６】記憶部制御回路２７ａ、２７ｂには、前記
信号ＰＲＧ、信号ＩＮＩ、信号ＡＳ−ｉが供給される。
これら記憶部制御回路２７ａ、２７ｂは、後述するよう
に、同一構成とされている。前記記憶部制御回路２７ａ
の出力信号ＳＣは、前記オア回路２４ａに供給され、前
記記憶部制御回路２７ｂの出力信号ＳＣは、パルス生成
回路３２に供給され、パルス生成回路３２の出力信号は
前記オア回路２２に供給される。パルス生成回路３２は
出力信号ＳＣの立ち上がりに同期して、予め設定した幅
のパルス信号を予め設定した時間遅延して出力する。

【００３７】さらに、前記カラムデコーダ２２のアンド
回路２２_１の出力信号、及び前記ロウデコーダ２４のア
ンド回路２４_１の出力信号はアンド回路２８に供給され
る。前記オア回路２２ａの出力端と接地間にはＮチャネ
ルＭＯＳトランジスタ２９が接続され、前記ドライバ回
路２５_１の出力端と接地間にはＮチャネルＭＯＳトラン
ジスタ３０が接続されている。これらトランジスタ２
９、３０のゲートには前記アンド回路２８の出力信号が
供給されている。これらアンド回路２８、トランジスタ
２９、３０は、通常動作モード時に、記憶部２１ａを非
選択とする書き込み禁止回路３１を構成している。

【００３８】上記構成において、判別回路２６と記憶部
制御回路２７ａ、２７ｂの動作について、設定モード、
初期化モード、通常動作モードの３状態に分けて説明す
る。

【００３９】判別回路２６と記憶部制御回路２７ａ、２
７ｂは、信号ＰＲＧがハイレベルになると設定モードに
移行する。判別回路２６と記憶部制御回路２７ａ、２７
ｂは信号ＰＲＧがローレベルとなり、信号ＩＮＩがハイ
レベルになると初期化モードに移行し、ローレベルにな
ると通常動作モードに移行する。

【００４０】書き込みが行われるとき、信号ＷＲはハイ
レベルとされ、読み出しが行われるとき信号ＷＲはロー
レベルとされる。選択されたバンクに供給されるバンク
選択信号ＡＳ−ｉはハイレベルとされ、ローレベルの場
合、そのバンクは選択されないものとする。

【００４１】先ず、設定モードの動作について説明す
る。この設定モードは、任意のバンクの記憶部２１ａ
に、そのバンクに対する書き込みを禁止するための書き
込み禁止データを設定する。設定モードにおいて、信号
ＰＲＧがハイレベルになるため、判別回路２６から出力
される信号ＢＡはローレベルに固定される。この信号Ｂ
Ａはロウデコーダ２４を構成する全てのアンド回路２４
_１、２４_２〜２４_ｎに供給される。このため、アンド回
路２４_１、２４_２〜２４_ｎは、ロウアドレス信号に拘わ
らずローレベルの信号を出力する。このため、ドライバ
回路２５_１、２５_２〜２５_ｎは、アンド回路２４_１、２
４_２〜２４_ｎの出力信号によりワード線を選択しない。

【００４２】このとき、記憶部制御回路２７ａ、２７ｂ
は、信号ＰＲＧがハイレベル、信号ＩＮＩがハイレベル
になるため、記憶部２１ａを構成するメモリセルに書き
込みを行うために必要な動作を行う。すなわち、記憶部
制御回路２７ａ、２７ｂの出力信号ＳＣはそれぞれハイ
レベルになる。このため、オア回路２２ａ、２４ａの出
力信号は共にハイレベルになり、センスアンプ２３_１が
活性化されるとともに、ドライバ回路２５_１が活性化さ
れる。したがって、ビット線対ＢＬ１、／ＢＬ１とワー
ド線ＷＬ１により記憶部２１ａが選択される。

【００４３】記憶部２１ａに接続されるバンク選択信号
ＡＳ−ｉがハイレベルとなり、バンクが選択されると、
データ線対ＤＱ、／ＤＱを介して供給されるデータが記
憶部２１ａに書き込まれる。判別回路２６は記憶部２１
ａのデータを取り込むためにデータ線対ＤＱ、／ＤＱに
接続されている。しかし、設定モードではデータ線対Ｄ
Ｑ、／ＤＱのデータを取り込まないように制御されてい
る。

【００４４】このように、各バンクが書き込み可能かど
うかという書き込み禁止データが書き込まれると、その
データに基づき不揮発性半導体記憶装置としての動作が
可能となる。

【００４５】次に、不揮発性半導体記憶装置を書き込み
禁止状態として動作させる場合について説明する。

【００４６】この不揮発性半導体記憶装置は、電源投入
後、データの読み出し、書き込みをする前に初期化モー
ドとされ、判別回路２６に記憶部２１ａのデータが取り
込まれる。

【００４７】先ず、初期化モードでの判別回路２６、記
憶部制御回路２７について説明する。初期化モードにお
いて、信号ＰＲＧはローレベルとされ、信号ＩＮＩはハ
イレベルとされる。記憶部制御回路２７ａ、２７ｂは記
憶部２１ａのメモリセルからデータを読み出すために必
要な動作を行う。すなわち、記憶部制御回路２７ａ、２
７ｂの出力信号ＳＣはハイレベルとなり、オア回路２２
ａ、２４ａの出力信号がハイレベルになる。このため、
記憶部２１ａに接続されるセンスアンプ２３_１、ドライ
バ回路２５_１が活性化され、ビット線対ＢＬ１、／ＢＬ
１、ワード線ＷＬ１により、記憶部２１ａが選択され
る。これにより、記憶部２１ａから読み出されたデータ
は、センスアンプ２３_１、及びデータ線対ＤＱ、／ＤＱ
を介して判別回路２６に供給される。このデータは信号
ＩＮＩがハイレベルのとき、判別回路２６の後述するラ
ッチ回路に保持される。

【００４８】このようにして、バンクが書き込み可能か
否かというデータが判別回路２６に記憶された後、通常
の不揮発性半導体記憶装置と同様に読み出しができ、書
き込みが可能なバンクにはデータが書き込めるようにな
る。

【００４９】すなわち、通常動作モード時において、信
号ＰＲＧがローレベル、且つ信号ＩＮＩがローレベルと
されている。データの書き込みを行う場合、信号ＷＲが
ハイレベルとされ、ＡＳ−ｉがハイレベルとされたバン
ク（選択されたバンク）の所定のセルにデータが書き込
まれる。

【００５０】このとき、選択されたバンクが書き込み禁
止である場合、判別回路２６の出力信号ＢＡはローレベ
ルに固定される。したがって、ワード線が選択されない
ため書き込みができない。このバンクに書き込みができ
る場合は、判別回路２６の出力信号ＢＡがハイレベルと
なり、ワード線が選択できる状態の場合である。このと
き、記憶部制御回路２７ａ、２７ｂの出力信号はローレ
ベルに固定されている。

【００５１】また、通常動作モード時にロウアドレス信
号、及びカラムアドレス信号により記憶部２１ａを選択
しようとすると、書き込み禁止回路３１が動作する。す
なわち、通常動作モード時にアンド回路２４_１と、アン
ド回路２２_１の出力信号が同時にハイレベルになった場
合、アンド回路２８の出力信号がハイレベルとなる。こ
のため、ＮチャネルＭＯＳトランジスタ２９、３０が導
通し、記憶部２１ａを選択するワード線ＷＬ１はハイレ
ベルにならず、センスアンプ２３_１も動作しない。した
がって、通常動作モード時に記憶部２１ａに書き込みが
行われ、書き込み禁止データが書き換えられてしまうこ
とを防止できる。

【００５２】図３は、前記判別回路２６の一例を示して
いる。前記信号ＩＮＩはアンド回路２６ａの一方入力端
に供給され、前記信号ＰＲＧはインバータ回路２６ｂを
介してアンド回路２６ａの他方入力端に供給されてい
る。

【００５３】また、前記データ線ＤＱは、パスゲート２
６ｃの一端部に接続されている。このパスゲート２６ｃ
は前記アンド回路２６ａの出力信号及びインバータ回路
２６ｄにより反転されたアンド回路２６ａの出力信号に
より制御される。このパスゲート２６ｃの他端部には２
つのインバータ回路により構成されたラッチ回路２６ｅ
の入力端が接続されている。このラッチ回路２６ｅの出
力端はパスゲート２６ｆの一端部に接続されている。

【００５４】一方、パスゲート２６ｇの一端部には電源
ＶＤＤが供給されている。これらパスゲート２６ｆ、２
６ｇは、前記信号ＷＲ及びインバータ回路２６ｈにより
反転された信号により相補的に導通制御される。これら
パスゲート２６ｆ、２６ｇの他端は共通接続されてい
る。この接続ノードＮ１はアンド回路２６ｉの一方入力
端に接続されている。このアンド回路２６ｉの他方入力
端にはバンク選択信号ＡＳ−ｉが供給されている。この
アンド回路２６ｉの出力端から前記信号ＢＡが出力され
る。さらに、このアンド回路２６ｉの出力端と接地間に
はＮチャネルＭＯＳトランジスタ２６ｊが接続されてい
る。このトランジスタ２６ｊのゲートには、オア回路２
６ｋの出力端が接続されている。このオア回路２６ｋの
入力端には前記信号ＩＮＩ、及び信号ＰＲＧが供給され
る。

【００５５】上記構成において、パスゲート２６ｃは、
信号ＰＲＧがハイレベルのときと、信号ＩＮＩがローレ
ベルのとき非導通となり、データ線ＤＱの信号を伝搬さ
せない。すなわち、設定モードと通常動作モードのとき
にデータ線ＤＱの信号を取り込まない。

【００５６】また、信号ＰＲＧがローレベル、且つ信号
ＩＮＩがハイレベルのとき導通され、データ線ＤＱの信
号をラッチ回路２６ｅに伝播する。すなわち、初期化モ
ードにおいて、データ線ＤＱの信号を取り込む。

【００５７】一方、信号ＷＲがハイレベルのとき、すな
わち、書き込みのとき、パスゲート２６ｆが導通する。
このため、ラッチ回路２６ｅにラッチされたデータはパ
スゲート２６ｆを介してアンド回路２６ｉに供給され
る。

【００５８】書き込み禁止のときに、ラッチ回路２６ｅ
の入力端にハイレベル信号がラッチされるように設定し
た場合、信号ＷＲがハイレベルのとき、接続ノードＮ１
がローレベルになる。このため、信号ＢＡはローレベル
に固定される。したがって、ワード線が非選択状態にな
り、メモリセルアレイ２１の書き込みが禁止される。

【００５９】また、信号ＷＲがローレベルのとき、すな
わち、読み出しのとき、パスゲート２６ｇが導通する。
パスゲート２６ｇの一端部はハイレベル（ＶＤＤ）に固
定されているため、接続ノードＮ１はハイレベルとな
る。このため、読み出し時に、バンク選択信号ＡＳ−ｉ
がハイレベルになると、信号ＢＡがハイレベルになり、
ワード線が選択可能とされる。したがって、ラッチ回路
２６ｅにハイレベルがラッチされた書き込み禁止状態で
も読み出しは可能になる。

【００６０】さらに、オア回路２６ｋに供給される信号
ＰＲＧ又は信号ＩＮＩがハイレベルのとき、すなわち、
設定モード又は初期化モードのとき、トランジスタ２６
ｊが導通される。このため、信号ＢＡはローレベルに固
定され、ワード線が全て非選択状態とされる。

【００６１】図４は、前記記憶部制御回路２７ａ、２７
ｂの一例を示している。

【００６２】図４において、信号ＩＮＩと信号ＡＳ−ｉ
はアンド回路２７ｃに供給されている。アンド回路２７
ｃの出力信号はパスゲート２７ｄの一端部に供給され
る。また、前記信号ＩＮＩはパスゲート２７ｅの一端部
に供給される。これらパスゲート２７ｄ、２７ｅは、前
記信号ＰＲＧとインバータ回路２７ｆにより反転された
信号ＰＲＧとにより、相補的に動作される。これらパス
ゲート２７ｄとパスゲート２７ｅの他端部は共通接続さ
れている。

【００６３】信号ＰＲＧがハイレベルのとき、すなわ
ち、設定モードのとき、パスゲート２７ｄが導通する。
このため、アンド回路２７ｃの出力信号がパスゲート２
７ｄを介して記憶部制御回路２７ａ、２７ｂの出力信号
ＳＣとして出力される。設定モードでは、設定するバン
クを選んでバンク毎に書き込み禁止データを書き込むの
で、バンクを指定する必要がある。設定モードでは、信
号ＩＮＩがハイレベル且つバンク選択信号ＡＳ−ｉがハ
イレベルのとき、信号ＳＣがハイレベルになる。このた
め、バンク選択信号ＡＳ−ｉにより選択されたバンクの
ワード線ＷＬ１がハイレベルになり、センスアンプ２３
_１及びビット線対ＢＬ１、／ＢＬ１がデータ線対ＤＱ、
／ＤＱに接続される。したがって、記憶部２１ａにデー
タを書き込める状態になる。

【００６４】また、初期化は各バンクに対して同時に行
うことができるため、バンクを指定する必要はない。信
号ＰＲＧがローレベルで、信号ＩＮＩがハイレベルにな
ると、すなわち、初期化モードになるとパスゲート２７
ｅが導通する。このため、信号ＩＮＩがパスゲート２７
ｅを介して出力される。このため、信号ＳＣはハイレベ
ルになる。このとき、選択されたバンクの記憶部２１ａ
に対応するワード線ＷＬ１がハイレベルになり、センス
アンプ２３_１、及びビット線対ＢＬ１、／ＢＬ１がデー
タ線対ＤＱ、／ＤＱに接続される。したがって、記憶部
２１ａに記憶されたデータを読み出すことができる。

【００６５】上記第１の実施例によれば、各バンク１５
ａ〜１５ｄに、判別回路２６及び記憶部制御回路２７
ａ、２７ｂを設け、これら判別回路２６及び記憶部制御
回路２７ａ、２７ｂにより、メモリセルアレイ２１に設
けられた記憶部２１ａに書き込み禁止データを設定可能
としている。このため、記憶部２１ａに書き込み禁止デ
ータが設定されたバンクのメモリセルアレイに対して
は、書き込みを禁止し読み出しのみを可能とし、書き込
み禁止データが設定されていないバンクのメモリセルア
レイに対しては書き込み及び読み出しが可能とされる。
したがって、書き込みが禁止されたメモリセルアレイに
重要なプログラムやデータを記憶することにより、この
プログラムやデータが破壊されることを防止できる。

【００６６】（第２の実施例）次に、本発明の第２の実
施例について説明する。

【００６７】第１の実施例において、各バンク１５ａ、
１５ｂとメインアンプ１６ａ、ライトバッファ１７ａの
相互間にはそれぞれデータ線対ＤＱ、／ＤＱが接続さ
れ、各バンク１５ｃ、１５ｄとメインアンプ１６ｂ、ラ
イトバッファ１７ｂの相互間にはそれぞれデータ線対Ｄ
Ｑ、／ＤＱが接続されている。これに対して、第２の実
施例では、バンク１５ａとバンク１５ｂとでデータ線対
ＤＱ、／ＤＱが共有され、バンク１５ｃとバンク１５ｄ
とでデータ線対ＤＱ、／ＤＱが共有されている場合につ
いて説明する。

【００６８】図５は、第２の実施例を示している。バン
ク１５ａとバンク１５ｂとでデータ線対ＤＱ、／ＤＱが
共有され、バンク１５ｃとバンク１５ｄとでデータ線対
ＤＱ、／ＤＱが共有されている。このように、バンク１
５ａとバンク１５ｂとでデータ線対ＤＱ、／ＤＱを共有
し、バンク１５ｃとバンク１５ｄとでデータ線対ＤＱ、
／ＤＱを共有した場合、初期化モードにおいて記憶部２
１ａから読み出したデータをラッチ回路２６ｅにラッチ
する場合、あるバンクから読み出したデータがそのバン
ク内の判別回路２６にのみ供給される必要がある。

【００６９】そこで、第２の実施例では、判別回路２６
の構成を工夫している。

【００７０】図６は、第２の実施例に適用される判別回
路２６の一例を示すものであり、図３と同一部分には同
一符号を付し、異なる部分についてのみ説明する。

【００７１】図６において、図３に示す判別回路と相違
するのは、アンド回路２６ａの入力信号である。この実
施例の場合、アンド回路２６ａの入力端にバンク選択信
号ＡＳ−ｉが供給されている。このため、バンク毎に設
けられた判別回路２６は同時に初期化できず、バンク選
択信号ＡＳ−ｉで指定されたバンクの判別回路２６にの
みデータ線ＤＱ、／ＤＱの信号を取り込むことができ
る。

【００７２】図７は、第２の実施例に適用される記憶部
制御回路２７の一例を示している。図６に示す判別回路
２６を用いた場合、記憶部制御回路２７は１つのナンド
回路２７ｇにより構成される。このナンド回路２７ｇの
入力端には信号ＩＮＩとバンク選択信号ＡＳ−ｉが供給
される。

【００７３】図７に示す記憶部制御回路２７を用いた場
合、設定モードと初期化モードの両モードにおいて、バ
ンクを指定する必要がある。前記信号ＩＮＩは設定モー
ドと初期化モードにおいてハイレベルとされる。このた
め、バンク選択信号ＡＳ−ｉがハイレベルとされたバン
クに対して信号ＳＣが出力される。したがって、選択さ
れたバンクの記憶部２１ａをアクセスすることができ
る。

【００７４】上記第２の実施例によれば、隣接するバン
クの相互間でデータ線対ＤＱ、／ＤＱを共有することが
できる。したがって、各バンクとメインアンプ１６、ラ
イトバッファ１７を接続する配線の数を減すことができ
るため、面積を削減できる。

【００７５】しかも、初期化モードにおいて、選択され
たバンクの記憶部２１ａから読み出したデータを、その
選択されたバンクの判別回路２６のみに供給することが
できる。したがって、ラッチ回路２６ｅに対するデータ
の誤設定を防止できる。

【００７６】（第３の実施例）図８は、本発明の第３の
実施例を示している。第３の実施例もバンク１５ａとバ
ンク１５ｂとでデータ線対ＤＱ、／ＤＱを共有し、バン
ク１５ｃとバンク１５ｄとでデータ線対ＤＱ、／ＤＱを
共有している。この際、各データ線対ＤＱ、／ＤＱにＤ
Ｑ線遮断回路５１ａ、５１ｂを設けている。このＤＱ線
遮断回路５１ａ、５１ｂは、初期化モードにおいて、デ
ータ線対ＤＱ、／ＤＱを遮断する。したがって、データ
線対ＤＱ、／ＤＱを共有するバンク相互間でデータの干
渉を防止することができる。

【００７７】図９は、ＤＱ線遮断回路５１ａ、５１ｂの
一例を示している。これらＤＱ線遮断回路５１ａ、５１
ｂは同一構成であるため、ＤＱ線遮断回路５１ａについ
てのみ説明する。

【００７８】図９において、パスゲート５１ｅの一端部
には信号ＩＮＩが供給され、パスゲート５１ｆの一端部
は接地されている。これらパスゲート５１ｅ、５１ｆの
他端部は接続ノードＮ２に共通接続されている。これら
パスゲート５１ｅ、５１ｆは信号ＰＲＧ及びインバータ
回路５１ｇにより反転された信号ＰＲＧにより、相補的
に動作される。

【００７９】また、データ線ＤＱにはパスゲート５１ｈ
が挿入接続され、データ線／ＤＱにはパスゲート５１ｉ
が挿入接続されている。これらパスゲート５１ｈ、５１
ｉは前記接続ノードＮ２の信号、及びインバータ回路５
１ｊにより反転された接続ノードＮ２の信号により同時
に導通、又は非導通とされる。

【００８０】例えば設定モード時、信号ＰＲＧ、信号Ｉ
ＮＩは共にハイレベルとされる。このため、パスゲート
５１ｆが導通し、接続ノードＮ２はローレベルとされ
る。したがって、パスゲート５１ｈ、５１ｉは共に導通
とされ、データ線ＤＱ、／ＤＱが接続される。

【００８１】また、初期化モードにおいて、信号ＰＲＧ
はローレベル、信号ＩＮＩはハイレベルとされる。この
ため、パスゲート５１ｅが導通し、接続ノードＮ２は信
号ＩＮＩに応じてハイレベルとされる。したがって、パ
スゲート５１ｈ、５１ｉの両方が非導通となり、データ
線ＤＱ、／ＤＱが遮断される。

【００８２】また、通常モードにおいて、信号ＰＲＧは
ローレベル、信号ＩＮＩはローレベルになる。このた
め、パスゲート５１ｅが導通され、接続ノードＮ２は信
号ＩＮＩに応じてローレベルになる。したがって、パス
ゲート５１ｈ、５１ｉの両方が導通氏、データ線ＤＱ、
／ＤＱが接続される。

【００８３】上記第３の実施例によれば、バンク相互に
共有接続されたデータ線ＤＱ、／ＤＱにＤＱ線遮断回路
５１ａ、５１ｂを挿入接続し、これらＤＱ線遮断回路５
１ａ、５１ｂにより、初期化モード時にデータ線ＤＱ、
／ＤＱを遮断している。このため、初期化モード時に選
択されたバンクの記憶部２１ａから読み出されたデータ
をそのバンクの判別回路にのみ供給することができる。
したがって、データの誤設定を防止することができる。

【００８４】また、第２の実施例の場合、初期化モード
時に複数のバンクの判別回路に書き込み禁止データを同
時に設定することが困難であるが、第３の実施例の場
合、初期化モード時にＤＱ線遮断回路５１ａ、５１ｂに
よってデータ線ＤＱ、／ＤＱを遮断している。このた
め、複数のバンクの判別回路に書き込み禁止データを同
時に設定することができる。したがって、第２の実施例
に比べて判別回路への書き込み禁止データの設定動作を
高速化することができる。

【００８５】（第４の実施例）次に、本発明の第４の実
施例について説明する。第１乃至第３の実施例におい
て、判別回路２６はラッチ回路２６ｅを有し、このラッ
チ回路２６ｅに記憶部２１ａから読み出した書き込み禁
止データを保持している。

【００８６】これに対して、第４の実施例はラッチ回路
に代えてヒューズにより、書き込み禁止データを保持し
ている。

【００８７】図１０は、第４の実施例に適用される判別
回路６１を示している。図１０において、電源電圧ＶＤ
Ｄが供給されるノードと接地間にはヒューズ６１ａ、６
１ｂが直列接続されている。これらヒューズ６１ａ、６
１ｂの接続ノードはパスゲート６１ｃの一端部に接続さ
れている。

【００８８】一方、パスゲート６１ｄの一端部には電源
電圧ＶＤＤが供給されている。これらパスゲート６１ｄ
及びパスゲート６１ｃは前記信号ＷＲとインバータ回路
６１ｅにより反転された信号ＷＲとにより、相補的に動
作される。これらパスゲート６１ｄ及びパスゲート６１
ｃの他端部は互いに接続され、アンド回路６１ｆの一方
入力端に接続されている。このアンド回路６１ｆの他方
入力端にはバンク選択信号ＡＳ−ｉが供給されている。

【００８９】このように、判別回路６１にヒューズ６１
ａ、６１ｂを設けた場合、各バンクのメモリセルアレイ
に記憶部２１ａを設ける必要がなく、さらに、記憶部制
御回路２７も不要となる。

【００９０】上記構成において、例えばヒューズ６１ａ
を切断した場合、パスゲート６１ｃの一端部には常時接
地される。このため、第１乃至第３の実施例において、
ラッチ回路２６ｅに書き込み禁止データが保持されたと
同様の状態となる。したがって、データの書き込み時に
信号ＷＲがハイレベルとされ、パスゲート６１ｃが導通
すると、アンド回路６１ｆの一方入力端はローレベルと
なる。この状態で、バンク選択信号ＡＳ−ｉがハイレベ
ルとされた場合、この選択されたバンクの信号ＢＡがロ
ーレベルとされ、書き込みが禁止される。

【００９１】また、読み出し時において、信号ＷＲがロ
ーレベルとされると、パスゲート６１ｄが導通する。こ
のため、このパスゲート６１ｄを介して、アンド回路６
１ｆの一方入力端に電源電圧ＶＤＤに対応してハイレベ
ルとなる。この状態で、バンク選択信号ＡＳ−ｉがハイ
レベルとされた場合、この選択されたバンクの信号ＢＡ
がハイレベルとされ、読み出しが可能とされる。

【００９２】上記第４の実施例によれば、ヒューズ６１
ａ、６１ｂを設け、このヒューズ６１ａ、６１ｂにより
書き込み禁止データを設定している。このため、各バン
クのメモリセルアレイに記憶部２１ａを設ける必要がな
く、さらに、記憶部制御回路２７も不要となり、構成を
簡単化することができる。

【００９３】（第５の実施例）次に、本発明の第５の実
施例について説明する。

【００９４】上記第１乃至第３の実施例において、メモ
リセルとして強誘電体ＲＡＭを用いた場合、このメモリ
セルに対して書き込み及び読み出しをするときプレート
線を駆動する場合がある。このとき、記憶部２１ａを構
成するメモリセルのプレート線を駆動するドライバを記
憶部制御回路２７の出力信号ＳＣを用いて制御する必要
がある。

【００９５】図１１は、本発明の第５の実施例を示すも
のであり、記憶部２１ａを構成するメモリセルのプレー
ト線ＰＬ１に対応して、プレート線活性化回路７０が設
けられている。このプレート活性化回路７０は、オア回
路７１、制御回路７２、プレート線ドライバ７３、パル
ス生成回路（ＰＧＣ）３２ｂを有している。前記オア回
路７１の一方入力端にはパルス生成回路３２ｂの出力信
号が供給され、他方入力端には制御回路７２の出力信号
が供給されている。パルス生成回路３２ｂの入力端には
記憶部制御回路２７の出力信号ＳＣが供給されている。
このパルス生成回路３２ｂは信号ＳＣの立ち上がりに同
期して、予め設定された幅のパルスを予め設定された遅
延時間遅延して出力する。制御回路７２はアドレス信号
に応じてプレート線の駆動を選択する例えばデコーダで
ある。前記オア回路７１の出力信号はプレート線ドライ
バ７３を介してプレート線ＰＬ１に供給される。

【００９６】上記構成によれば、プレート線ＰＬ１が記
憶部制御回路２７の出力信号ＳＣにより制御されるた
め、設定モードや初期化モード時に記憶部２１ａを選択
する際、プレート線も駆動される。

【００９７】図１２は、本発明の変形例を示すものであ
り、図１１と同一部分には同一符号を付す。この変形例
はメモリセルアレイとして、例えばセルトランジスタ
（Ｔ）のソース、ドレイン間にキャパシタ（Ｃ）の両端
をそれぞれ接続し、これをユニットセルとし、このユニ
ットセルを複数個直列に接続した「ＴＣ並列ユニット直
列接続型強誘電体ＲＡＭ（ＳＴＣＲＡＭ ; Series conn
ected TC unit type ferroelectric RAM）」を用いた場
合を示している。

【００９８】すなわち、図１２において、ＳＴＣＲＡＭ
は、直列接続された複数のトランジスタＴ１０、Ｔ１
１、Ｔ１２、Ｔ１３に強誘電体キャパシタＣ１０、Ｃ１
１、Ｃ１２、Ｃ１３がそれぞれ並列接続されている。こ
のトランジスタＴ１０〜Ｔ１３、キャパシタＣ１０〜Ｃ
１３からなるブロックの一端部は選択トランジスタＴ２
１を介してビット線ＢＬに接続されている。また、この
ブロックの他端はプレート線ＰＬに接続されている。Ｓ
ＴＣＲＡＭはワード線がハイレベルではなくローレベル
とされて選択される。

【００９９】このようなＳＴＣＲＡＭにおいて、プレー
ト線ＰＬに図１１と同様のプレート線活性化回路７０が
接続される。また、選択トランジスタＴ２１のゲートに
も、プレート線活性化回路７０と同様の回路７５が接続
される（但し、パルス信号生成回路３２ｃ、３２ｄはそ
れぞれ独自にパルス幅、及び遅延時間が設定可能とされ
ている）。選択トランジスタＴ２１に接続される回路７
５において、制御回路７４は、アドレス信号に応じて選
択トランジスタを選択する回路である。このような構成
とすることにより、ＳＴＣＲＡＭのブロックを信号ＳＣ
により、選択することができる。

【０１００】図１３は、本発明に係る強誘電体ＲＡＭを
用いて、コンピュータシステムを構成した例を示してい
る。このコンピュータシステムは、例えば中央演算装置
（ＣＰＵ）８０と、記憶装置８１とにより構成されてい
る。この例において、記憶装置８１は、ＲＯＭ及びＲＡ
Ｍの両方に替えて本発明の強誘電体ＲＡＭからなる不揮
発性半導体記憶装置を適用している。記憶装置８１にお
いて、各バンク１５_１〜１５_ｎに、例えば基本ソフト、
データ１、データ２、プログラム１、プログラム２が記
憶されるとともに、作業領域が設定されている。

【０１０１】このような構成において、例えば基本ソフ
トや破壊されては困るデータ１、プログラム１のバンク
に設けられた記憶部２１ａに書き込み禁止データが設定
される。このようにすることにより、これら基本ソフ
ト、データ１、プログラム１の破壊を防止することがで
きる。したがって、強誘電体ＲＡＭを用いて、信頼性の
高いシステムを構築することができる。

【０１０２】尚、上記各実施例は、本発明を強誘電体Ｒ
ＡＭに適用した場合について説明したが、これに限定さ
れるものではなく、本発明を例えばＭＲＡＭ（Magnetic
Random Access Memory）などの高速にデータの読み出
し、書き込みを行うことが可能な不揮発性半導体記憶装
置に適用することも可能である。

【０１０３】その他、発明の要旨を変えない範囲におい
て、種々変形実施可能なことは勿論である。

【０１０４】

【発明の効果】以上、詳述したように本発明によれば、
特定の領域に対する書き込みを禁止することが可能な半
導体記憶装置を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す構成図。

【図２】図１に示すバンクの構成を示す回路図。

【図３】図１、図２に示す判別回路の一例を示す回路
図。

【図４】２に示す記憶部制御回路の一例を示す回路図。

【図５】本発明の第２の実施例を示す構成図。

【図６】図５に示す判別回路の一例を示す回路図。

【図７】図５に示す記憶部制御回路の一例を示す回路
図。

【図８】本発明の第３の実施例を示す構成図。

【図９】図８に示すＤＱ線遮断回路の一例を示す回路
図。

【図１０】本発明の第４の実施例を示すものであり、判
別回路の一例を示す回路図。

【図１１】本発明の第５の実施例を示すものであり、強
誘電体メモリのプレート線を駆動する回路の一例を示す
回路図。

【図１２】図１１に示す回路をＳＴＣＲＡＭに適用した
場合を示す回路図。

【図１３】本発明の半導体記憶装置を用いたコンピュー
タシステムの一例を示すブロック図。

【符号の説明】

１５ａ、１５ｂ、１５ｃ、１５ｄ…バンク、 ２１…メモリセルアレイ、 ２１ａ…記憶部、 ２２…カラムデコーダ（ＣＤＣ）、 ２３…センスアンプ（Ｓ／Ａ）群、 ２３_１、２３_２〜２３_ｎ…センスアンプ、 ２４…ロウデコーダ（ＲＤＣ）、 ２５…ロウドライバ（ＲＤＲＶ）、 ２６…判別回路、 ２６ａ…ラッチ回路、 ２７、２７ａ、２７ｂ…記憶部制御回路、 ３１…書き込み禁止回路、 ＤＱ、／ＤＱ…データ線、 ＡＳ−０〜ＡＳ−３…バンク選択信号、 ＭＣ…メモリセル。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/02 Ｇ１１Ｃ 17/00 ６０１Ａ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のバンクに分割されたメモリセルア
   レイと、 各バンクのメモリセルアレイに設けられ、書き込み又は
   読み出しの可否を指定するデータが記憶される記憶部
   と、 前記記憶部に記憶されたデータに応じて、前記バンクの
   メモリセルアレイへの書き込みを制限する判別回路とを
   具備することを特徴とする半導体記憶装置。
2. 【請求項２】 複数のバンクに分割されたメモリセルア
   レイと、 各バンクのメモリセルアレイに設けられ、書き込み又は
   読み出しの可否を指定するデータが記憶される記憶部
   と、 隣接する複数の前記バンクにより共有され、前記各バン
   クのメモリセルアレイとデータを授受するデータ線と、 初期化モード時に、選択されたバンクの前記記憶部から
   読み出されたデータを前記データ線を介して取り込み、
   この取り込んだデータに応じて、前記バンクのメモリセ
   ルアレイへの書き込みを制限する判別回路とを具備する
   ことを特徴とする半導体記憶装置。
3. 【請求項３】 複数のバンクに分割されたメモリセルア
   レイと、 各バンクのメモリセルアレイに設けられ、書き込みの可
   否を指定するデータが記憶される記憶部と、 隣接する複数の前記バンクにより共有され、前記各バン
   クのメモリセルアレイとデータを授受するデータ線と、 初期化モード時に、選択されたバンクの前記記憶部から
   読み出されたデータを前記データ線を介して取り込み、
   この取り込んだデータに応じて、前記バンクのメモリセ
   ルアレイへの書き込みを制限する判別回路と、 前記データ線に挿入接続され、前記初期化モード時にデ
   ータ線を遮断する遮断回路とを具備することを特徴とす
   る半導体記憶装置。
4. 【請求項４】 前記各バンクのメモリセルアレイに対す
   る通常のアクセス時に前記記憶部に対するアクセスを制
   限する記憶部制御回路をさらに具備することを特徴とす
   る請求項１乃至３のいずれかに記載の半導体記憶装置。
5. 【請求項５】 前記判別回路は、初期化モードにおいて
   前記記憶部から読み出されたデータをラッチするラッチ
   回路を有し、このラッチ回路にラッチされたデータに応
   じて前記バンクのメモリセルアレイへの書き込みを制限
   することを特徴とする請求項１乃至３のいずれかに記載
   の半導体記憶装置。
6. 【請求項６】 前記記憶部制御回路は、前記記憶部にデ
   ータを設定する設定モード時、及び前記記憶部に設定さ
   れたデータを読み出し前記判別回路に設定する初期化モ
   ード時に前記記憶部を選択可能とし、通常動作モード時
   に前記記憶部の選択を禁止することを特徴とする請求項
   １乃至３のいずれかに記載の半導体記憶装置。
7. 【請求項７】 複数のバンクに分割されたメモリセルア
   レイと、 前記バンクのメモリセルアレイへの書き込みを制限する
   判別回路とを具備し、 前記判別回路は、ヒューズを有し、このヒューズに設定
   されたデータに応じて前記バンクのメモリセルアレイへ
   の書き込みを制限することを特徴とする半導体記憶装
   置。
8. 【請求項８】 前記メモリセルアレイは、マトリクス状
   に配置された複数の強誘電体メモリにより構成されてい
   ることを特徴とする請求項１乃至３、７のいずれかに記
   載の半導体記憶装置。